KR20050088687A - 비대칭적인 소오스/드레인을 갖는 반도체 메모리 소자의제조방법 - Google Patents

비대칭적인 소오스/드레인을 갖는 반도체 메모리 소자의제조방법 Download PDF

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Abstract

비대칭적인 소오스/드레인을 갖는 반도체 메모리 소자의 제조방법을 제공한다. 이 방법은 셀 영역 및 주변회로 영역을 갖는 반도체기판을 구비한다. 상기 셀 영역 및 상기 주변회로 영역 내에 셀 활성영역 및 주변회로 활성영역을 한정하는 소자분리막을 형성한다. 그 후, 상기 셀 영역 및 주변회로 영역 상에 각각 소정높이(h1)의 게이트 전극들을 형성한다. 이때, 상기 셀 영역 상에 형성되는 게이트 전극들은 상기 주변회로 영역 상에 형성되는 게이트 전극들 사이의 거리(S2) 보다 더 짧은 이격 거리(S1)를 갖는다. 상기 셀 활성영역 및 주변회로 활성영역 내에 제 1 엘디디 소오스/드레인을 형성한다. 그 후, 상기 셀 활성영역의 드레인 영역 및 주변회로 영역을 노출시키는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 주변회로 활성영역에 불순물 이온들을 주입하여 제 2 엘디디 소오스/드레인을 형성한다. 이때, 상기 불순물 이온들은 엘디디 이온주입 각도(γ)에 의해 상기 셀 활성영역에 주입되는 것이 방지되도록 한다. 상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 셀 및 주변회로 활성영역에 불순물 이온들을 주입하여 헤일로 영역들을 형성한다.

Description

비대칭적인 소오스/드레인을 갖는 반도체 메모리 소자의 제조방법{fabrication method of semiconductor memory device having an asymmetric source/drain}
본 발명은 반도체소자 제조 방법에 관한 것으로서, 특히 비대칭적인 소오스/드레인을 갖는 반도체 메모리 소자의 제조방법에 관한 것이다.
디램 (dynamic random access memory) 소자는 데이터를 저장해 두고 필요할 때 꺼내어 읽어 볼 수 있는 메모리 소자의 일종으로서, 스위칭 역할을 하는 모스 트랜지스터와 전하(charge), 즉, 데이터를 저장하는 캐패시터로 구성된 디램 셀들의 집합으로 이루어진다. 이러한 디램 소자에 있어서, 데이터의 저장은 캐패시터에 전하가 축적되어 있다는 것을 의미하며, 이상적으로 캐패시터에 축적된 전하는 소멸되지 않는다. 그러나, 캐패시터에 저장된 초기의 전하량은 모스 트랜지스터의 pn 접합 등에서 발생되는 누설 전류에 의해 소멸될 수 있으며, 결국, 데이터의 자연 소실이 발생될 수 있다.
디자인 룰의 감소에 따라 서브 0.15㎛ 셀 트랜지스터의 문턱전압을 조절하기 위해서는 대략 ∼2.0E13/㎠ 정도의 고 채널 도핑이 필요한데, 이 경우, LDD (lightly doped drain) 영역의 농도 증가가 수반되어, 접합 영역의 전계가 급격하게 증가되는 현상이 초래되고, 그 결과, 트랩 어시스티드 터널링(trap assisted tunneling)에 의한 비정상적 접합 누설(junction leakage)의 증가하게 되어 저장된 데이터들의 리텐션(retention) 시간이 감소하게 된다. 따라서, 상기 디램 셀에 저장된 데이터들의 리텐션(retention) 시간을 증대시키기 위해 채널 도핑 농도를 감소시킬 수 있다. 그 결과, 셀 캐패시터와 연결되는 셀 트랜지스터 소오스/드레인의 pn 접합 영역의 전계가 감소하게 되어 누설전류가 감소하게 된다. 그러나, 상기 채널 도핑의 농도를 감소시킬 경우 상기 셀 트랜지스트의 문턱전압(Vth)이 감소하게 되어 비트라인 디스터번스(disturbance)로 인하여 다이나믹 불량(dynamic fail)이 발생하게 된다.
따라서, 상기 채널 도핑의 농도를 감소시키되, 셀 트랜지스터의 문턱전압 감소를 방지할 수 있는 방법으로 비대칭적인(asymmetric) 소오스/드레인을 형성하는 방법이 대한민국 공개특허공보 특 2003-0055791 호에 제시된 바 있다.
도 1은 종래기술에 따른 비대칭적인 소오스/드레인을 갖는 반도체 메모리 소자의 제조방법을 설명하기 위한 공정 흐름도이다.
도 2a 및 도 2c는 종래기술에 따른 비대칭적인 소오스/드레인을 갖는 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1 및 도 2a를 참조하면, 셀 영역(C)과 주변회로 영역(P)을 갖는 반도체기판(100)을 준비한다. 상기 셀 영역(C)과 주변회로 영역(P)에 각각 셀 활성영역(A1) 및 주변회로 활성영역(A2)을 한정하는 소자분리막(110)을 형성한다. 상기 소자분리막(110)이 형성된 영역은 소자분리영역(I)이 된다. 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2) 내에 문턱전압을 조절하기 위하여 채널 이온 주입을 행하여 채널 도핑층(120)을 형성한다(도 1의 OP1). 상기 채널 도핑층(120)을 갖는 반도체 기판을 열처리하여 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2) 상에 산화막을 형성한다. 상기 산화막을 갖는 반도체 기판 상에 게이트 전극막을 형성한다. 상기 게이트 전극막 및 산화막을 패터닝하여 게이트 전극들(140) 및 게이트 산화막(130)을 형성한다(도 1의 OP2). 상기 게이트 전극들(140)을 갖는 반도체기판 상에 포토레지스트막을 형성한다. 상기 포토레지스트막을 패터닝하여 상기 셀 활성영역(A1)의 비트라인과 콘택될 기판(B)을 노출시키는 제 1 포토레지스트 패턴들(150)을 형성한다(도 1의 OP3). 상기 제 1 포토레지스트 패턴들을 마스크로 이용하여 헤일로 이온 주입(I1) 공정을 행하여 상기 비트라인과 콘택될 기판(B) 내에 제 1 헤일로 영역들(155)을 형성한다(도 1의 OP4). 상기 헤일로 이온주입(I1) 공정 각도를 7ㅀ 정도로 기울여서 행함으로써 헤일로 영역들 일부가 상기 게이트 전극들(140) 아래 영역으로 침투하여 형성된다. 상기 제 1 헤일로 영역들(155)에 의해 상기 셀 영역(C)에서의 소오스/드레인 영역들이 비대칭적으로 형성되게 된다.
도 1 및 도 2b를 참조하면, 상기 제 1 포토레지스트 패턴들을 제거한다(도 1의 OP4). 상기 반도체 기판에 이온 주입을 행하여 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2) 내에 제 1 엘디디 소오스/드레인(160) 영역들을 형성한다(도 1의 OP5). 상기 반도체기판 상에 상기 셀 영역(C)은 모두 덮고 상기 주변회로 영역(P)은 모두 노출시키는 제 2 포토레지스트 패턴들(165)을 형성한다(도 1의 OP6). 상기 제 2 포토레지스트 패턴들(165)을 마스크로 이용하여 이온 주입(I2)을 행하여 상기 주변회로 활성영역(A2) 내에 제 2 엘디디 소오스/드레인(170) 영역들을 형성한다(도 1의 OP7). 상기 제 2 엘디디 소오스/드레인(170) 영역들은 상기 제 1 엘디디 소오스/드레인(160) 영역들과 비교하여 좀 더 높은 농도로 형성된다.
도 1 및 도 2c를 참조하면, 상기 제 2 포토레스지트 패턴들(165)을 그대로 이용하여 상기 주변회로 활성영역(A2) 내에 헤일로 이온 주입(I3)을 행하여 제 2 헤일로 영역들(180)을 형성한다(도 1의 OP8). 상기 헤일로 이온주입(I3) 각도를 7ㅀ 정도로 기울여서 행함으로써 헤일로 영역들 일부가 상기 게이트 전극들(140) 아래 영역으로 침투하여 형성된다.
상기 셀 영역(C)에 비대칭 소오스/드레인 영역들을 형성하기 위하여 도 1에서의 제 1 포토레지스트 패턴들 형성 단계(도 1의 OP3) 및 헤일로 이온 주입 단계(도 1의 OP4)가 추가된다. 따라서 공정이 복잡해지며 공정 추가에 따른 불량 발생률이 높아지고 상기 소자 제작에 있어 비용이 증가하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 셀 영역 및 주변회로 영역 내에 모스 트랜지스터들을 제작함에 있어서, 상기 셀 영역 내에 비대칭 소오스/드레인 영역들을 형성하되, 종래 제작공정에 비해 포토공정 횟수를 감소시킬 수 있는 반도체 메모리 소자를 제조하는 방법을 제공하는데 있다.
본 발명의 실시예들은 비대칭적인 소오스/드레인을 갖는 반도체 메모리 소자의 제조방법을 제공한다. 이 방법은 셀 영역 및 주변회로 영역을 갖는 반도체기판을 구비한다. 상기 셀 영역 및 상기 주변회로 영역 내에 셀 활성영역 및 주변회로 활성영역을 한정하는 소자분리막을 형성한다. 그 후, 상기 셀 영역 및 주변회로 영역 상에 각각 소정높이(h1)의 게이트 전극들을 형성한다. 이때, 상기 셀 영역 상에 형성되는 게이트 전극들은 상기 주변회로 영역 상에 형성되는 게이트 전극들 사이의 거리(S2) 보다 더 짧은 이격 거리(S1)를 갖는다. 상기 셀 활성영역 및 주변회로 활성영역 내에 제 1 엘디디 소오스/드레인을 형성한다. 그 후, 상기 셀 활성영역의 드레인 영역 및 주변회로 영역을 노출시키는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 주변회로 활성영역에 불순물 이온들을 주입하여 제 2 엘디디 소오스/드레인을 형성한다. 이때, 상기 불순물 이온들은 엘디디 이온주입 각도(γ)에 의해 상기 셀 활성영역에 주입되는 것이 방지되도록 한다. 상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 셀 및 주변회로 활성영역에 불순물 이온들을 주입하여 헤일로 영역들을 형성한다.
상기 게이트 전극들을 형성하기 전, 상기 소자분리막을 갖는 반도체기판을 열산화시켜 소정두께(h2)를 갖는 산화막을 형성할 수 있다.
상기 엘디디 이온주입 각도(γ)는 h1, h2, S1,S2들에 의해 결정될 수 있다.
상기 제 2 엘디디 소오스/드레인은 상기 제 1 엘디디 소오스/드레인과 같은 형으로 형성되며, 상기 헤일로 영역들은 상기 제 2 엘디디 소오스/드레인과 다른 형으로 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 공정 흐름도이다.
도 4a 및 도 4d는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3 및 도 4a를 참조하면, 셀 영역(C)과 주변회로 영역(P)을 갖는 반도체기판(10)을 준비한다. 상기 셀 영역(C)과 주변회로 영역(P)에 각각 셀 활성영역(A1) 및 주변회로 활성영역(A2)을 한정하는 소자분리막(15)을 형성한다. 상기 소자분리막(15)이 형성된 영역은 소자분리영역(I)이 된다. 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2) 내에 문턱전압을 조절하기 위하여 채널 이온 주입을 행하여 채널 도핑층(20)을 형성한다(도 3의 P1). 상기 채널 도핑층(20)을 갖는 반도체 기판을 열산화시켜 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2) 상에 산화막(30)을 형성한다. 상기 산화막(30)을 갖는 반도체기판 상에 게이트 전극막(35)을 형성한다.
도 3 및 도 4b를 참조하면, 상기 게이트 전극막(35) 및 산화막(30)을 패터닝하여 게이트 전극들(35a) 및 게이트 산화막(30a)을 형성한다(도 3의 P2). 상기 게이트 전극들(35a)을 갖는 반도체기판에 이온 주입을 행하여 상기 셀 활성영역(A1) 및 주변회로 활성영역(A2) 내에 제 1 엘디디 소오스(41)영역들 및 드레인(40) 영역들을 형성한다(도 3의 P3). 상기 셀 활성영역(A1) 내의 제 1 엘디디 소오스(41) 영역들은 이후 공정에서 캐패시터의 스토리지 노드와 콘택될 영역들이다. 또한 상기 셀 활성영역(A1) 내의 제 1 엘디디 드레인(40) 영역들은 이후 공정에서 비트라인과 콘택될 영역들이 된다.
도 3 및 도 4c를 참조하면, 상기 반도체기판(10) 상에 상기 셀 영역(C)의 비트라인과 콘택될 영역들인 제 1 엘디디 드레인(40) 영역들 및 상기 주변회로 영역(P)을 노출시키는 포토레지스트 패턴들(45)을 형성한다(도 3의 OP4). 상기 포토레지스트 패턴들(45)을 마스크로 이용하여 제 2 엘디디 소오스/드레인(50) 영역들을 형성하기 위한 제 2 엘디디 이온주입(D1)을 행한다. 상기 게이트 산화막(30a) 및 게이트 전극들(35a)의 높이가 h이고 상기 셀 영역(C)에 형성된 상기 게이트 전극들(35a) 사이의 거리를 S1이라고 할 때 상기 셀 영역(P)의 패턴 조건에서 이온주입의 임계각도 α는 수식 1에서와 같다.
α=tan-1S1/h
또한 상기 주변회로 영역(P)에 형성된 상기 게이트 전극들(35a) 사이의 거리를 S2라고 할 때 상기 주변회로 영역의 패턴 조건에서 이온주입의 임계각도 β는 수식 2에서와 같다.
β=tan-1S2/h
이때, 셀 영역(C)에 형성된 상기 게이트 전극들(35a) 사이의 거리 S1은 상기 주변회로 영역(P)에 형성된 상기 게이트 전극들(35a) 사이의 거리 S2 보다 짧게 형성된다. 따라서, 제 2 엘디디 이온주입(D1) 각도 γ은 수식 3과 같이 조절하여 이온주입을 행한다.
α < γ < β
상기 수식 3과 같이 조절하여 이온주입을 행할 경우, 상기 셀 활성영역(A1)의 제 1 엘디디 드레인(40) 영역들은 도핑이 발생하지 않으며 상기 주변회로 활성영역(A2) 내의 제 1 엘디디 소오스(41)/드레인(40) 영역들에는 제 2 엘디디 소오스/드레인(50) 영역들이 형성된다(도 3의 P5). 상기 제 2 엘디디 소오스/드레인(50)영역들은 상기 제 1 엘디디 소오스(41)/드레인(40) 영역들과 비교하여 좀 더 높은 농도로 형성된다.
도 3 및 도 4d를 참조하면, 상기 포토레지스트 패턴들(45)을 그대로 이용하여 헤일로 이온 주입(D2) 공정을 실시한다. 상기 헤일로 이온 주입(D2) 각도 δ는 수식 4에서와 같이 조절한다.
0° ≤ δ < α
따라서, 상기 셀 활성영역(A1)의 제 1 엘디디 드레인(40) 영역들 및 상기 주변회로 활성영역(A2) 내에 헤일로 영역들(55)이 형성된다(도 3의 P6). 상기 헤일로 영역들(55)에 의해 상기 셀 영역(C)에서의 소오스/드레인 영역들이 비대칭적으로 형성되게 된다. 즉, 상기 셀 영역(C)에서의 상기 제 1 엘디디 소오스 영역들은 헤일로 영역들을 포함하지 않게 되며 상기 제 1 엘디디 드레인 영역들은 상기 헤일로 영역들(55)을 포함하게 된다. 이후 공정에서 제 1 엘디디 소오스 영역들은 캐패시터의 스토리지 노드들과 콘택되며 제 1 엘디디 드레인 영역들은 비트라인과 콘택되게 된다. 따라서 상기 헤일로 영역들(55)에 의해 제 1 엘디디 드레인 영역들에서의 접합영역의 전계가 증가하게 되어 상기 셀 트랜지스트의 문턱전압(Vth)이 증가하게 된다. 따라서, 비트라인의 디스터번스(disturbance) 현상을 방지할 수 있게 된다.
전술한 바와 같이 이루어지는 본 발명은, 반도체 메모리 소자의 셀 영역 내에 비대칭 소오스/드레인 영역을 형성할 때, 비대칭 소오스/드레인 영역 형성을 위한 패턴 형성 공정을 생략하고 셀 영역 및 주변회로 영역의 게이트 전극들 사이의 거리가 다른 점을 이용하여 하나의 포토레지스트 패턴을 사용하여 이온 주입 각도를 다양하게 조절함으로써 엘디디 소오스/드레인 영역들 및 헤일로 영역들을 원하는 활성영역 내에 형성한다. 따라서 종래 제작공정에 비해 포토공정 횟수를 감소시킴으로써 제작비용이 절감 되며 또한 공정 추가에 따른 불량률 증가를 방지할 수 있게 된다.
도 1은 종래기술에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 공정 흐름도이다.
도 2a 및 도 2c는 종래기술에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 공정 흐름도이다.
도 4a 및 도 4d는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.

Claims (5)

  1. 셀 영역 및 주변회로 영역을 갖는 반도체기판을 준비하고,
    상기 셀 영역 및 상기 주변회로 영역 내에 셀 활성영역 및 주변회로 활성영역을 한정하는 소자분리막을 형성하고,
    상기 셀 영역 및 주변회로 영역 상에 각각 소정높이(h1)의 게이트 전극들을 형성하되, 상기 셀 영역 상에 형성되는 게이트 전극들은 상기 주변회로 영역 상에 형성되는 게이트 전극들 사이의 거리(S2) 보다 더 짧은 이격 거리(S1)를 갖고,
    상기 셀 활성영역 및 주변회로 활성영역 내에 제 1 엘디디 소오스/드레인을 형성하고,
    상기 셀 활성영역의 드레인 영역 및 주변회로 영역을 노출시키는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 주변회로 활성영역에 불순물 이온들을 주입하여 제 2 엘디디 소오스/드레인을 형성하되, 상기 불순물 이온들은 엘디디 이온주입 각도(γ)에 의해 상기 셀 활성영역에 주입되는 것이 방지되고,
    상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 셀 및 주변회로 활성영역에 불순물 이온들을 주입하여 헤일로 영역들을 형성하는 것을 포함하는 반도체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트 전극들을 형성하기 전, 상기 소자분리막을 갖는 반도체기판을 열산화시켜 소정두께(h2)를 갖는 산화막을 형성하는 것을 더 포함하는 반도체 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 엘디디 이온주입 각도(γ)는 h1, h2, S1,S2들에 의해 결정되는 반도체 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 2 엘디디 소오스/드레인은 상기 제 1 엘디디 소오스/드레인과 같은 형인 반도체 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 헤일로 영역들은 상기 제 2 엘디디 소오스/드레인과 다른 형인 반도체 메모리 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20160051151A (ko) * 2014-10-31 2016-05-11 삼성전자주식회사 자기 저항 소자를 포함하는 반도체 소자
CN116568038A (zh) * 2023-07-11 2023-08-08 粤芯半导体技术股份有限公司 半导体器件的制造方法

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