KR960019773A - 박막트랜지스터의 구조 및 제조방법 - Google Patents

박막트랜지스터의 구조 및 제조방법 Download PDF

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Abstract

본 발명은 반도체소자인 박막 트랜지스터에 관한 것으로, 특히 SRAM의 메모리셀(Me-mory Cell)에 적당하도록 한 박막 트랜지스터의 구조 및 제조방법에 관한 것이다.
이와 같은 본 발명의 박막트랜지스터의 구조는 절연기판; 상기 절연기판위에 형성되는 게이트 전극; 상기 게이트 전극과 절연기판에 걸쳐 형성되는 게이트 절연막; 상기 게이트 절연막위에 형성되는 반도체층; 상기 게이트 전극 양측 측면의 반도체 층에 형성되는 채널영역; 상기 게이트 전극상측의 반도체 층에 형성되는 고농도 제1도전형 제1불순물 영역; 상기 게이트 전극을 제외한 절연기판상의 반도체층(4)에 형성되는 LDD구조의 제1도전형 제2불순물영역을 포함하여 구성되고, 본 발명의 박막트랜지스터의 제조방법은 절연기판위에 게이트 전극을 형성하고 전면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막위에 반도체층을 형성하는 공정과, 상기 반도체층에 수직으로 저농도 소오스/드레인 불순물 이온을 주입하는 공정과, 상기 게이트 전극 양측 반도체층 측벽에 절연막 측벽을 형성하는 공정과, 상기 절연막 측벽을 마스크로 이용하여 반도체 층에 고농도 소오스/드레인 이온을 주입하는 공정을 포함하여 이루어진 것이다.

Description

박막트랜지스터의 구조 및 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 박막트랜지스터의 구조 사시도,
제3도는 본 발명의 박막트랜지스터의 공정 단면도.

Claims (8)

  1. 절연기판; 상기 절연기판위에 형성되는 게이트 전극; 상기 게이트 전극과 절연기판에 걸쳐 형성되는 게이트 절연막; 상기 게이트 절연막위에 형성되는 반도체층; 상기 게이트 전극 양측 측면의 반도체 층에 형성되는 채널영역; 상기 게이트 전극상측의 반도체층에 형성되는 고농도 제1도전형 제1불순물영역; 상기 게이트 전극을 제외한 절연기판상의 반도체층(4)에 형성되는 LDD구조의 제1도전형 제2불순물영역을 포함하여 구성됨을 특징으로 하는 박막트랜지스터의 구조.
  2. 제1항에 있어서, 제2불순물영역은 게이트 전극과 오프-셋 됨을 특징으로 하는 박막트랜지스터의 구조.
  3. 절연기판위에 게이트 전극을 형성하고 전면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막위에 반도체층을 형성하는 공정과, 상기 반도체층에 수직으로 저농도 소오스/드레인 불순물 이온을 주입하는 공정과, 상기 게이트 전극 양측 반도체층 측벽에 절연막 측벽을 형성하는 공정과, 상기 절연막 측벽을 마스크로 이용하여 반도체 층에 고농도 소오스/드레인 이온을 주입하는 공정을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터의 제조방법.
  4. 제3항에 있어서, 게이트 전극의 두께(높이)는 원하는 채널길이에 비례하여 형성함을 특징으로 하는 박막 트랜지스터의 제조방법.
  5. 제3항에 있어서, 저농도 소오스/드레인 불순물 이온 주입은 도판트로 BF2이온을 사용할 경우 5∼50keV 에너지로 1×1010∼1×1012농도를 주입함을 특징으로 하는 박막트랜지스터의 제조방법.
  6. 제3항에 있어서, 고농도 소오스/드레인 불순물 이온 주입은 도판트로 BF2를 사용할 경우, 5∼50keV의 에너지로 1×1013이상의 농도를 주입함을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 제3항에 있어서, 반도체층은 폴리실리콘을 사용함을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제3항에 있어서, 절연막 측벽은 산화막으로 형성함을 특징으로 하는 박막트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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