JP2002083934A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2002083934A JP2002083934A JP2000270958A JP2000270958A JP2002083934A JP 2002083934 A JP2002083934 A JP 2002083934A JP 2000270958 A JP2000270958 A JP 2000270958A JP 2000270958 A JP2000270958 A JP 2000270958A JP 2002083934 A JP2002083934 A JP 2002083934A
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Abstract
(57)【要約】
【課題】 コストが少なく長配線が生じる可能性の高い
ブロック間配線に、容易にアンテナ対策が講じられる半
導体集積回路装置を提供することを目的とする。 【解決手段】 複数の集積回路ブロックを有し、前記ブ
ロックに設けられたブロックの入出力端子部同士を配線
で接続してブロック間が接続される半導体集積回路装置
において、前記ブロックの少なくとも１つの選択された
ブロックの入出力端子部にダイオード素子領域が設けら
れ、このブロックの入出力端子Ａ１と前記ダイオード領
域６が接続されると共に、前記ダイオード素子領域に接
続された前記端子を用いてブロック間配線が行われてい
る。
ブロック間配線に、容易にアンテナ対策が講じられる半
導体集積回路装置を提供することを目的とする。 【解決手段】 複数の集積回路ブロックを有し、前記ブ
ロックに設けられたブロックの入出力端子部同士を配線
で接続してブロック間が接続される半導体集積回路装置
において、前記ブロックの少なくとも１つの選択された
ブロックの入出力端子部にダイオード素子領域が設けら
れ、このブロックの入出力端子Ａ１と前記ダイオード領
域６が接続されると共に、前記ダイオード素子領域に接
続された前記端子を用いてブロック間配線が行われてい
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特にブロック間配線における、ＤＳＭ（ディー
プ・サブ・ミクロン）プロセスで発生するアンテナ効果
対策を容易に実施できるビルディングブロック方式のレ
イアウト設計手法を用いた半導体集積回路装置に関す
る。
に関し、特にブロック間配線における、ＤＳＭ（ディー
プ・サブ・ミクロン）プロセスで発生するアンテナ効果
対策を容易に実施できるビルディングブロック方式のレ
イアウト設計手法を用いた半導体集積回路装置に関す
る。
【０００２】
【従来の技術】一般に、大規模半導体集積回路の設計で
は、設計期間を短縮するために、集積回路の各部分を同
時に設計している。そこで、このような大規模集積回路
では、回路を複数のブロックに分け、各ブロックを同時
に設計した後に、最終的に各ブロックを配線して汲み上
げるというビルディングブロック方式の設計手法が採用
されている。
は、設計期間を短縮するために、集積回路の各部分を同
時に設計している。そこで、このような大規模集積回路
では、回路を複数のブロックに分け、各ブロックを同時
に設計した後に、最終的に各ブロックを配線して汲み上
げるというビルディングブロック方式の設計手法が採用
されている。
【０００３】図１に基本的なビルディングブロック方式
のレイアウト設計のフロー図を示す。図１に示すよう
に、ビルディングブロック方式は、大きく、ブロック
レイアウト作成工程、ブロック間配線工程に分かれ
る。即ち、回路上のリストに従いブロックネットリスト
を作成し、続いて、ブロックレイアウトの自動配置配線
を行う。続いて、一階層のリストであるＴＯＰネットリ
ストを作成し、ブロック間の配置配線が行われる。
のレイアウト設計のフロー図を示す。図１に示すよう
に、ビルディングブロック方式は、大きく、ブロック
レイアウト作成工程、ブロック間配線工程に分かれ
る。即ち、回路上のリストに従いブロックネットリスト
を作成し、続いて、ブロックレイアウトの自動配置配線
を行う。続いて、一階層のリストであるＴＯＰネットリ
ストを作成し、ブロック間の配置配線が行われる。
【０００４】これに対して、図２に示すフラットレイア
ウト設計方式がある。フラットレイアウト方式は図２の
フロー図に示すように、一階層のリストであるＴＯＰネ
ットリストを作成した後、自動配置配線を行うものであ
る。
ウト設計方式がある。フラットレイアウト方式は図２の
フロー図に示すように、一階層のリストであるＴＯＰネ
ットリストを作成した後、自動配置配線を行うものであ
る。
【０００５】上記したように、ビルディングブロック方
式では、ブロックレイアウト単位（回路の機能単位）で
レイアウト生成をするため、全てを１回（フラット）で
生成するフラットレイアウト設計方式に比べ、回路が分
散しないのでブロック（階層）で性能を保証できるとい
うメリットを有する。
式では、ブロックレイアウト単位（回路の機能単位）で
レイアウト生成をするため、全てを１回（フラット）で
生成するフラットレイアウト設計方式に比べ、回路が分
散しないのでブロック（階層）で性能を保証できるとい
うメリットを有する。
【０００６】ビルディングブロック方式においては、一
般に図３に示すように、配線が行われる。ブロックレイ
アウトが行われたブロックＡとブロックＢ間を配線によ
り接続する。このため、各ブロック１００は、周辺枠上
に中継となるブロック端子１０１…が備えられている。
そして、この図３に示すものにおいては、各ブロック端
子１０１のうち、ブロックＡのブロック端子Ａ１とブロ
ックＢのブロック端子Ｂ１とがブロック間配線工程で配
線される。
般に図３に示すように、配線が行われる。ブロックレイ
アウトが行われたブロックＡとブロックＢ間を配線によ
り接続する。このため、各ブロック１００は、周辺枠上
に中継となるブロック端子１０１…が備えられている。
そして、この図３に示すものにおいては、各ブロック端
子１０１のうち、ブロックＡのブロック端子Ａ１とブロ
ックＢのブロック端子Ｂ１とがブロック間配線工程で配
線される。
【０００７】また、各ブロック１００内には、セル内部
の端子１０２が設けられている。このセル内部の端子１
０２から上記した中継端子１０１へ接続する配線も形成
されている。例えば、ブロックＡの中継端子Ａ１には、
この端子Ａ１に接続されるセル内部端子Ａ１’からブロ
ックの周辺枠上にまで引き出されている配線が接続され
ている。同様に、他のセル内部の端子１０２から中継端
子１０１まで配線が設けられることになる。
の端子１０２が設けられている。このセル内部の端子１
０２から上記した中継端子１０１へ接続する配線も形成
されている。例えば、ブロックＡの中継端子Ａ１には、
この端子Ａ１に接続されるセル内部端子Ａ１’からブロ
ックの周辺枠上にまで引き出されている配線が接続され
ている。同様に、他のセル内部の端子１０２から中継端
子１０１まで配線が設けられることになる。
【０００８】上記したビルディングブロック方式では、
ブロック内セル間の配線、ブロック間配線において配線
長が長くなるという問題がある。
ブロック内セル間の配線、ブロック間配線において配線
長が長くなるという問題がある。
【０００９】すなわち、ブロック内セル間配線において
は、端子をブロックレイアウトの周辺枠まで配線する
際、ブロック内の他の配線を迂回するので、長配線とな
る（図３のＡ１−Ａ１’、Ｂ１−Ｂ１’参照）。
は、端子をブロックレイアウトの周辺枠まで配線する
際、ブロック内の他の配線を迂回するので、長配線とな
る（図３のＡ１−Ａ１’、Ｂ１−Ｂ１’参照）。
【００１０】また、ブロック間配線においては、端子が
周辺に集中するので、端子位置が最適でない場合、長配
線となる。例えば、Ａ１−Ｂ１の場合には長くなる。
周辺に集中するので、端子位置が最適でない場合、長配
線となる。例えば、Ａ１−Ｂ１の場合には長くなる。
【００１１】上記した配線長の差は、その信号がクロッ
クの相反信号である場合等にスキューを発生しブロック
内の回路を誤動作させる。さらに、長配線はカップリン
グ・クロストークの影響で著しい配線遅延が生ずるとい
う問題が生じる。また、長配線は、コスト（面積）のみ
ならず性能劣化において不利である。
クの相反信号である場合等にスキューを発生しブロック
内の回路を誤動作させる。さらに、長配線はカップリン
グ・クロストークの影響で著しい配線遅延が生ずるとい
う問題が生じる。また、長配線は、コスト（面積）のみ
ならず性能劣化において不利である。
【００１２】特に、特にチップレベルでのブロック間配
線は長配線となり、アンテナ効果の問題が発生する。ア
ンテナ効果とは、ゲート面積に対して大きな導体（配
線）が接続される時、製造プロセスにおいて電荷が配線
に蓄積されゲート（ゲート酸化膜）を破壊するモードの
ことである。レイアウト・デザインルール（アンテナ・
ルール）では、トランジスタのゲート（面積）に接続さ
れるメタル配線が、異なるトランジスタのソースまたは
ドレイン拡散領域に接続されるまでの配線長（面積）の
比で定義される。
線は長配線となり、アンテナ効果の問題が発生する。ア
ンテナ効果とは、ゲート面積に対して大きな導体（配
線）が接続される時、製造プロセスにおいて電荷が配線
に蓄積されゲート（ゲート酸化膜）を破壊するモードの
ことである。レイアウト・デザインルール（アンテナ・
ルール）では、トランジスタのゲート（面積）に接続さ
れるメタル配線が、異なるトランジスタのソースまたは
ドレイン拡散領域に接続されるまでの配線長（面積）の
比で定義される。
【００１３】この対策として、各セル内に一律に入力保
護ダイオードを挿入し、セルレベルでアンテナ対策した
デザインを行う方法や自動配置配線ツールでのソフトウ
ェア制御にてアンテナルールをクリアする様に配線して
いる。
護ダイオードを挿入し、セルレベルでアンテナ対策した
デザインを行う方法や自動配置配線ツールでのソフトウ
ェア制御にてアンテナルールをクリアする様に配線して
いる。
【００１４】各セル内に一律に入力保護ダイオードを挿
入し、セルレベルでアンテナ対策したデザインを行う方
法につき図４を参照して説明する。図４では、２入力Ｎ
ＡＮＤのセルレイアウト例を示している。図４（ａ）
は、２入力ＮＡＮＤのセルレイアウト例を、同図（ｂ）
は、２入力ＮＡＮＤのＩ１，Ｉ２の入力（ポリゲートに
接続される）に対して、アンテナ保護用ダイオード５
０，５１を挿入した例を示している。
入し、セルレベルでアンテナ対策したデザインを行う方
法につき図４を参照して説明する。図４では、２入力Ｎ
ＡＮＤのセルレイアウト例を示している。図４（ａ）
は、２入力ＮＡＮＤのセルレイアウト例を、同図（ｂ）
は、２入力ＮＡＮＤのＩ１，Ｉ２の入力（ポリゲートに
接続される）に対して、アンテナ保護用ダイオード５
０，５１を挿入した例を示している。
【００１５】図４において、４０はセル枠、４０ａはＮ
ウェル領域である。４１，４２，４３はメタル１層配線
であり、４１はＶＤＤ、４２にはＧＮＤが与えられる。
また、４４はコンタクト、４５ａはＰｃｈ拡散領域、４
５ｂはＮｃｈ拡散領域、４６はポリシリコンゲートをそ
れぞれ示している。
ウェル領域である。４１，４２，４３はメタル１層配線
であり、４１はＶＤＤ、４２にはＧＮＤが与えられる。
また、４４はコンタクト、４５ａはＰｃｈ拡散領域、４
５ｂはＮｃｈ拡散領域、４６はポリシリコンゲートをそ
れぞれ示している。
【００１６】図４（ｃ）の等価回路図に示すように、２
入力ＮＡＮＤのＩ１，Ｉ２の入力（ポリゲートに接続さ
れる）に対して、アンテナ保護用ダイオード５０，５１
を挿入すると、（ａ）に示すレイアウトが（ｂ）に示す
レイアウトのようになる。
入力ＮＡＮＤのＩ１，Ｉ２の入力（ポリゲートに接続さ
れる）に対して、アンテナ保護用ダイオード５０，５１
を挿入すると、（ａ）に示すレイアウトが（ｂ）に示す
レイアウトのようになる。
【００１７】このように各セルに一律ダイオード素子を
予め追加することにより、アンテナ効果を考慮せず設計
できる。
予め追加することにより、アンテナ効果を考慮せず設計
できる。
【００１８】
【発明が解決しようとする課題】しかしながら、一律に
ダイオード素子を挿入することは、図４に示すように、
その異聞だけ面積が大きくなり、セルコストが大きくな
るという欠点を有する。
ダイオード素子を挿入することは、図４に示すように、
その異聞だけ面積が大きくなり、セルコストが大きくな
るという欠点を有する。
【００１９】また、自動配置配線ツール制御方法の場合
は、自動で配線層を切り換えるためソフトウェア制御が
複雑になるという問題がある。また、自動で対応できな
い場合、マニュアル作業で配線を改善する必要があ利、
その作業が煩瑣である。
は、自動で配線層を切り換えるためソフトウェア制御が
複雑になるという問題がある。また、自動で対応できな
い場合、マニュアル作業で配線を改善する必要があ利、
その作業が煩瑣である。
【００２０】この発明は、上述した従来の問題点に鑑み
なされたものにして、コストが少なく長配線が生じる可
能性の高いブロック間配線に、容易にアンテナ対策が講
じられる半導体集積回路装置を提供することを目的とす
る。
なされたものにして、コストが少なく長配線が生じる可
能性の高いブロック間配線に、容易にアンテナ対策が講
じられる半導体集積回路装置を提供することを目的とす
る。
【００２１】
【課題を解決するための手段】この発明は、複数の集積
回路ブロックを有し、前記ブロックに設けられたブロッ
クの入出力端子部同士を配線で接続してブロック間が接
続される半導体集積回路装置において、前記ブロックの
少なくとも１つの選択されたブロックの入出力端子部に
ダイオード素子領域が設けられ、このブロックの入出力
端子と前記ダイオード領域が接続されると共に、少なく
とも一方のブロック端子が前記ダイオード素子領域に接
続された前記端子であり、この端子を用いてブロック間
配線が行われていることを特徴とする。
回路ブロックを有し、前記ブロックに設けられたブロッ
クの入出力端子部同士を配線で接続してブロック間が接
続される半導体集積回路装置において、前記ブロックの
少なくとも１つの選択されたブロックの入出力端子部に
ダイオード素子領域が設けられ、このブロックの入出力
端子と前記ダイオード領域が接続されると共に、少なく
とも一方のブロック端子が前記ダイオード素子領域に接
続された前記端子であり、この端子を用いてブロック間
配線が行われていることを特徴とする。
【００２２】上記した構成によれば、アンテナ保護用ダ
イオード素子をブロック端子に選択的に設定すること
で、全セルにダイオード素子を含める方式に比べ、コス
トが少なく長配線が生じる可能性の高いブロック間配線
に、容易にアンテナ対策が実施できる。
イオード素子をブロック端子に選択的に設定すること
で、全セルにダイオード素子を含める方式に比べ、コス
トが少なく長配線が生じる可能性の高いブロック間配線
に、容易にアンテナ対策が実施できる。
【００２３】上記した少なくとも１つの選択されたブロ
ック入出力端子用のダイオード素子領域は、スタンダー
ドセルで配置するように構成できる。
ック入出力端子用のダイオード素子領域は、スタンダー
ドセルで配置するように構成できる。
【００２４】上記した構成によれば、セル配置で制御で
きるため自動配置配線ツール上での自動挿入が可能とな
る。
きるため自動配置配線ツール上での自動挿入が可能とな
る。
【００２５】また、この発明は、少なくとも１つの選択
されたブロック入出力端子用のダイオード素子領域は、
ブロックの周辺枠の各辺に配置し、ブロック周辺に敷設
される電源リング領域に含まれるように構成できる。
されたブロック入出力端子用のダイオード素子領域は、
ブロックの周辺枠の各辺に配置し、ブロック周辺に敷設
される電源リング領域に含まれるように構成できる。
【００２６】上記した構成によれば、セル配置領域外に
アンテナ対策のためのダイオード素子を配置することに
よるコスト増加を防ぐことができる。
アンテナ対策のためのダイオード素子を配置することに
よるコスト増加を防ぐことができる。
【００２７】更に、この発明は、少なくとも１つの選択
されたブロック入出力端子用のダイオード素子領域は、
ブロック内のロウ方向に配置されるフィードセルに予め
埋設されるように構成できる。
されたブロック入出力端子用のダイオード素子領域は、
ブロック内のロウ方向に配置されるフィードセルに予め
埋設されるように構成できる。
【００２８】上記したように、ブロックに存在する配線
混雑緩和のため挿入されるフィードセルにダイオードを
予め埋設して登録し、これと端子を接続することでフィ
ード機能と併用して、ダイオード挿入によるコスト増加
を防ぐことができる。
混雑緩和のため挿入されるフィードセルにダイオードを
予め埋設して登録し、これと端子を接続することでフィ
ード機能と併用して、ダイオード挿入によるコスト増加
を防ぐことができる。
【００２９】
【発明の実施の形態】以下、この発明の実施形態につ
き、図面を参照して説明する。図５はこの発明の実施形
態にかかる半導体集積回路装置の平面図である。
き、図面を参照して説明する。図５はこの発明の実施形
態にかかる半導体集積回路装置の平面図である。
【００３０】この発明は、ビルディングブロック方式
は、チップ内フロアプランをブロックで機能分割する階
層設計のため、図２で示したフラット設計に比べ、ブロ
ック単位のレイアウト規模が小さい。このため各ブロッ
ク１内ではアンテナ効果でエラーとなる長配線を発生す
る場合が少ない。一方、ブロック間の配線は、複数のブ
ロック間を広範囲で接続するため長配線となることが多
くアンテナ問題を引き起こしやすい。このことに着目
し、ブロックレイアウト生成時に、ブロック端子に選択
的にダイオード素子を挿入して接続するものである。
は、チップ内フロアプランをブロックで機能分割する階
層設計のため、図２で示したフラット設計に比べ、ブロ
ック単位のレイアウト規模が小さい。このため各ブロッ
ク１内ではアンテナ効果でエラーとなる長配線を発生す
る場合が少ない。一方、ブロック間の配線は、複数のブ
ロック間を広範囲で接続するため長配線となることが多
くアンテナ問題を引き起こしやすい。このことに着目
し、ブロックレイアウト生成時に、ブロック端子に選択
的にダイオード素子を挿入して接続するものである。
【００３１】図５に示す半導体集積回路装置は、前述し
た図３と同様のビルディングブロックレイアウトを行っ
たものである。この例では、複数のブロック１…のうち
ブロックＡとブロックＢ間を配線４により接続する。こ
のため、各ブロック１は、周辺枠上に中継となるブロッ
ク端子１１…が備えられている。
た図３と同様のビルディングブロックレイアウトを行っ
たものである。この例では、複数のブロック１…のうち
ブロックＡとブロックＢ間を配線４により接続する。こ
のため、各ブロック１は、周辺枠上に中継となるブロッ
ク端子１１…が備えられている。
【００３２】また、各ブロック１内には、セル内部の端
子３が設けられている。このセル内部の端子３から上記
したブロック端子１１へ接続する配線も形成されてい
る。例えば、ブロックＡのブロック端子Ａ１には、この
端子Ａ１に接続されるセル内部端子Ａ１’からブロック
の周辺枠上にまで引き出されている配線が接続されてい
る。同様に、ブロックＢのブロック端子Ｂ１には、この
端子Ｂ１に接続されるセル内部端子Ｂ１’からブロック
の周辺枠上にまで引き出されている配線が接続されてい
る。そして、この図３に示すものにおいては、各中継用
のブロック端子１１…のうち、ブロックＡのブロック端
子Ａ１とブロックＢのブロック端子Ｂ１とがブロック間
配線工程で配線される。この実施形態では、このブロッ
ク端子１２に選択的にダイオード素子を挿入して接続す
るように構成している。
子３が設けられている。このセル内部の端子３から上記
したブロック端子１１へ接続する配線も形成されてい
る。例えば、ブロックＡのブロック端子Ａ１には、この
端子Ａ１に接続されるセル内部端子Ａ１’からブロック
の周辺枠上にまで引き出されている配線が接続されてい
る。同様に、ブロックＢのブロック端子Ｂ１には、この
端子Ｂ１に接続されるセル内部端子Ｂ１’からブロック
の周辺枠上にまで引き出されている配線が接続されてい
る。そして、この図３に示すものにおいては、各中継用
のブロック端子１１…のうち、ブロックＡのブロック端
子Ａ１とブロックＢのブロック端子Ｂ１とがブロック間
配線工程で配線される。この実施形態では、このブロッ
ク端子１２に選択的にダイオード素子を挿入して接続す
るように構成している。
【００３３】図５のＡ１およびＢ１のブロック端子拡大
部分をそれぞれ図６乃至図１１に示す。図６は図５の丸
Ａで囲んだ部分のブロック端子拡大部分、図７は図５の
丸Ｂで囲んだ部分のブロック端子拡大部分をそれぞれ示
す平面図である。図５及び図６において、セルレイアウ
トは上述した図４と同様に２入力ＮＡＮＤのセルレイア
ウトであり、同じ部分には同じ符号を付し、説明を省略
する。
部分をそれぞれ図６乃至図１１に示す。図６は図５の丸
Ａで囲んだ部分のブロック端子拡大部分、図７は図５の
丸Ｂで囲んだ部分のブロック端子拡大部分をそれぞれ示
す平面図である。図５及び図６において、セルレイアウ
トは上述した図４と同様に２入力ＮＡＮＤのセルレイア
ウトであり、同じ部分には同じ符号を付し、説明を省略
する。
【００３４】この図６と図７はブロックの入出力端子１
２と前記ダイオード領域６が接続されており、ダイオー
ド領域６が接続されたブロック入力端子間が接続され
る。
２と前記ダイオード領域６が接続されており、ダイオー
ド領域６が接続されたブロック入力端子間が接続され
る。
【００３５】図６及び図７に示す第１の実施形態におい
ては、Ａ１端子および、Ｂ１端子について、セル配置領
域外にダイオード素子６を付加する。ここで、セル配置
領域とは、図６及び図７で示すロウ、カラム方向に配置
したセルにおけるセルの最外郭を意味している。図６及
び図７においては、ブロック端子Ａ１，Ｂ１はセル配置
領域外に位置している。
ては、Ａ１端子および、Ｂ１端子について、セル配置領
域外にダイオード素子６を付加する。ここで、セル配置
領域とは、図６及び図７で示すロウ、カラム方向に配置
したセルにおけるセルの最外郭を意味している。図６及
び図７においては、ブロック端子Ａ１，Ｂ１はセル配置
領域外に位置している。
【００３６】図６に示すものは、ブロックの上辺にある
Ａ１端子についてＶＤＤ４１側にＮ型ＷＥＬＬ内にＰ＋
拡散領域（ダイオード素子領域）６を備え、端子および
そのメタル配線７が、コンタクトホールを介しダイオー
ド素子６に接続されている。そして、図７に示すもの
は、ブロック左辺に出されたＢ１端子に関して、Ｎ＋拡
散６でダイオード素子を構成している。
Ａ１端子についてＶＤＤ４１側にＮ型ＷＥＬＬ内にＰ＋
拡散領域（ダイオード素子領域）６を備え、端子および
そのメタル配線７が、コンタクトホールを介しダイオー
ド素子６に接続されている。そして、図７に示すもの
は、ブロック左辺に出されたＢ１端子に関して、Ｎ＋拡
散６でダイオード素子を構成している。
【００３７】ここで、Ａ１とＢ１端子の相違点は、Ａ１
はセル配置ロウ方向（図５の水平方向）に端子が設置さ
れた例であり、Ｂ１端子はセル配置のカラム方向（図５
の垂直方向）に配置された端子である。
はセル配置ロウ方向（図５の水平方向）に端子が設置さ
れた例であり、Ｂ１端子はセル配置のカラム方向（図５
の垂直方向）に配置された端子である。
【００３８】次に、この発明の第２の実施形態について
図８及び図９に従い説明する。上記した第１の実施形態
については、ビルディングブロックレイアウトの生成工
程において、ブロックレイアウト生成の後、レイアウト
エディタ等を用いてブロック周辺枠付近を、レイアウト
変更する必要がある。この第２の実施形態については、
ブロックレイアウトの自動レイアウト生成時にダイオー
ド素子領域６を含む端子を形成できるものである。
図８及び図９に従い説明する。上記した第１の実施形態
については、ビルディングブロックレイアウトの生成工
程において、ブロックレイアウト生成の後、レイアウト
エディタ等を用いてブロック周辺枠付近を、レイアウト
変更する必要がある。この第２の実施形態については、
ブロックレイアウトの自動レイアウト生成時にダイオー
ド素子領域６を含む端子を形成できるものである。
【００３９】ブロックレイアウトの枠付近のセル配置ロ
ウ（水平方向：図８ セルＤ）およびカラム（垂直方
向：図９ セルＤ）に対して、ダイオード素子６を含む
スタンダードセルを挿入する。
ウ（水平方向：図８ セルＤ）およびカラム（垂直方
向：図９ セルＤ）に対して、ダイオード素子６を含む
スタンダードセルを挿入する。
【００４０】ロウ方向への配置（図８：セルＤ）は、ブ
ロックの上下辺への端子配置方向に有効であり、カラム
方向への配置（図９：セルＤ）は、ブロックの左右辺へ
の端子配置方向に有効である。
ロックの上下辺への端子配置方向に有効であり、カラム
方向への配置（図９：セルＤ）は、ブロックの左右辺へ
の端子配置方向に有効である。
【００４１】Ａ１，Ｂ１の端子は、配線用ネットリスト
に挿入されたセル（セルＤ）との接続関係を付加して配
線される。
に挿入されたセル（セルＤ）との接続関係を付加して配
線される。
【００４２】特に、自動配置配線ツールでは、ブロック
レイアウトのネットリストに対して、端子にダイオード
セルとそのネットを追加し、配置においてロウ位置指定
（ロウ数絶対値、ロウ数相対値、ロウ数範囲など）、カ
ラム位置指定（Ｘ方向座標）を行い制御する。
レイアウトのネットリストに対して、端子にダイオード
セルとそのネットを追加し、配置においてロウ位置指定
（ロウ数絶対値、ロウ数相対値、ロウ数範囲など）、カ
ラム位置指定（Ｘ方向座標）を行い制御する。
【００４３】一般にブロック端子１１は、ブロック周辺
枠に配置されるため、この第２の実施形態におけるセル
（図８、図９：セルＤ）配置はブロック周辺に配置した
例ついて示すが、セル配置は、ブロック内周辺に限られ
るものではない。
枠に配置されるため、この第２の実施形態におけるセル
（図８、図９：セルＤ）配置はブロック周辺に配置した
例ついて示すが、セル配置は、ブロック内周辺に限られ
るものではない。
【００４４】次に、この発明の第３の実施形態につい
て、図１０及び図１１に示す。
て、図１０及び図１１に示す。
【００４５】通常ブロックレイアウトは、ブロック内セ
ルへの電源供給のため、周囲に太幅のメタル配線を用い
て電源リングを敷設する。通常電源リングは、ブロック
間配線時にブロックの電源として定義されることが多
い。図１０及び図１１中のＶＤＤリング、ＧＮＤリング
８ａ、８ｂを設けている。
ルへの電源供給のため、周囲に太幅のメタル配線を用い
て電源リングを敷設する。通常電源リングは、ブロック
間配線時にブロックの電源として定義されることが多
い。図１０及び図１１中のＶＤＤリング、ＧＮＤリング
８ａ、８ｂを設けている。
【００４６】図１１のＶＤＤ，ＧＮＤリング８ａ、８ｂ
は、セルＡ，Ｂのブロック内セルにロウ単位で接続され
る例を示す。ブロック端子１２は、この電源リング８
ａ、８ｂを交差して周辺に出るため、この交差領域を利
用して電源リング内にダイオード素子６を埋設する。
は、セルＡ，Ｂのブロック内セルにロウ単位で接続され
る例を示す。ブロック端子１２は、この電源リング８
ａ、８ｂを交差して周辺に出るため、この交差領域を利
用して電源リング内にダイオード素子６を埋設する。
【００４７】また、通常ブロックレイアウトは、ロウ方
向に配線混雑時に、それを緩和するフィードセルを挿入
する。フィードセルにダイオード素子を予め埋設して登
録し、端子と接続する方法。
向に配線混雑時に、それを緩和するフィードセルを挿入
する。フィードセルにダイオード素子を予め埋設して登
録し、端子と接続する方法。
【００４８】図８及び図９に示す実施形態に準拠して、
ブロックレイアウト周辺枠部にセルＤを配置している
が、セルＤをフィードセルと考え、ブロック内部にダイ
オード素子を予め埋設するように構成してもよい。
ブロックレイアウト周辺枠部にセルＤを配置している
が、セルＤをフィードセルと考え、ブロック内部にダイ
オード素子を予め埋設するように構成してもよい。
【００４９】なお、各実施形態に示すダイオード素子に
接続されたブロック入出力端子は、ブロックに存在する
全ての端子に配置・接続する必要はなく、ブロック間配
線でアンテナ問題が生ずる可能性のある長配線が予測さ
れる端子に選択的に配置されるものとする。長配線の可
能性は、ブロックを配置したフロアプランレベルの設計
工程で容易に予測可能である。
接続されたブロック入出力端子は、ブロックに存在する
全ての端子に配置・接続する必要はなく、ブロック間配
線でアンテナ問題が生ずる可能性のある長配線が予測さ
れる端子に選択的に配置されるものとする。長配線の可
能性は、ブロックを配置したフロアプランレベルの設計
工程で容易に予測可能である。
【００５０】また、本発明は、ビルディングブロック方
式のレイアウトに適用されているが、応用例として、図
２に示すフラットでのレイアウト設計での事例でも応用
可能である。たとえば、第２の実施形態のダイオード素
子領域を含む端子セルは、ネットリストの回路階層単位
で挿入される。
式のレイアウトに適用されているが、応用例として、図
２に示すフラットでのレイアウト設計での事例でも応用
可能である。たとえば、第２の実施形態のダイオード素
子領域を含む端子セルは、ネットリストの回路階層単位
で挿入される。
【００５１】フラットのレイアウト設計事例において
も、回路規模が大きくなるとき、ネットリストの回路階
層単位でのグループ化を自動配置配線ツールのセル配置
のフェーズにおいて指示し、ＲＥＧＩＯＮと呼ばれるセ
ルの分布領域を指定する。
も、回路規模が大きくなるとき、ネットリストの回路階
層単位でのグループ化を自動配置配線ツールのセル配置
のフェーズにおいて指示し、ＲＥＧＩＯＮと呼ばれるセ
ルの分布領域を指定する。
【００５２】回路階層に従うセルが、前記ＲＥＧＩＯＮ
領域に集合配置されることにより配線遅延が最適化され
る。ここで、本発明のダイオード素子を含む端子セルを
前記ＲＥＧＩＯＮの単位のレベルで挿入することで、Ｒ
ＥＧＩＯＮ間で接続される配線経路で発生するアンテナ
問題を容易に回避することも可能となる。
領域に集合配置されることにより配線遅延が最適化され
る。ここで、本発明のダイオード素子を含む端子セルを
前記ＲＥＧＩＯＮの単位のレベルで挿入することで、Ｒ
ＥＧＩＯＮ間で接続される配線経路で発生するアンテナ
問題を容易に回避することも可能となる。
【００５３】なお、上記した各実施形態においては、ブ
ロック端子１２の両方にダイオード素子領域を設けてい
るが、ブロック配線が行われる少なくともどちらか一方
のブロック端子にダイオード素子領域を設けていれば、
アンテナ対策としての効果が得られる。
ロック端子１２の両方にダイオード素子領域を設けてい
るが、ブロック配線が行われる少なくともどちらか一方
のブロック端子にダイオード素子領域を設けていれば、
アンテナ対策としての効果が得られる。
【００５４】
【発明の効果】以上説明したように、この発明によれ
ば、アンテナ保護用ダイオード素子をブロック端子に選
択的に設定することで、全セルにダイオード素子を含め
る方式に比べ、コストが少なく長配線が生じる可能性の
高いブロック間配線に、容易にアンテナ対策が実施でき
る。
ば、アンテナ保護用ダイオード素子をブロック端子に選
択的に設定することで、全セルにダイオード素子を含め
る方式に比べ、コストが少なく長配線が生じる可能性の
高いブロック間配線に、容易にアンテナ対策が実施でき
る。
【００５５】また、この発明は、アンテナ保護用ダイオ
ード素子の端子領域の挿入に関して、セル配置で制御で
きるため自動配置配線ツール上での自動挿入が可能とな
る。
ード素子の端子領域の挿入に関して、セル配置で制御で
きるため自動配置配線ツール上での自動挿入が可能とな
る。
【００５６】また、ブロック周囲に配置する電源リング
にダイオードを埋設し、これと接続することで、セル配
置領域外にアンテナ対策のためのダイオード素子配置す
ることによるコスト増加を防ぐことができる。
にダイオードを埋設し、これと接続することで、セル配
置領域外にアンテナ対策のためのダイオード素子配置す
ることによるコスト増加を防ぐことができる。
【００５７】ブロックに存在する配線混雑緩和のため挿
入されるフィードセルにダイオードを予め埋設して登録
し、これと端子を接続することでフィード機能と併用し
て、ダイオード挿入によるコスト増加を防ぐことができ
る。
入されるフィードセルにダイオードを予め埋設して登録
し、これと端子を接続することでフィード機能と併用し
て、ダイオード挿入によるコスト増加を防ぐことができ
る。
【図１】ビルディングブロック方式のレイアウト設計の
フロー図である。
フロー図である。
【図２】フラットレイアウト方式のレイアウト設計のフ
ロー図である。
ロー図である。
【図３】従来のビルディングブロック方式のレイアウト
設計に基づき形成した半導体集積回路装置の平面図であ
る。
設計に基づき形成した半導体集積回路装置の平面図であ
る。
【図４】セルレベルでアンテナ対策したデザインを行っ
たセルレイアウトを示す平面図である。
たセルレイアウトを示す平面図である。
【図５】この発明のビルディングブロック方式のレイア
ウト設計に基づき形成した半導体集積回路装置の平面図
である。
ウト設計に基づき形成した半導体集積回路装置の平面図
である。
【図６】この発明の第１の実施形態にかかるブロック端
子部分を拡大した平面図である。
子部分を拡大した平面図である。
【図７】この発明の第１の実施形態にかかるブロック端
子部分を拡大した平面図である。
子部分を拡大した平面図である。
【図８】この発明の第２の実施形態にかかるブロック端
子部分を拡大した平面図である。
子部分を拡大した平面図である。
【図９】この発明の第２の実施形態にかかるブロック端
子部分を拡大した平面図である。
子部分を拡大した平面図である。
【図１０】この発明の第３の実施形態にかかるブロック
端子部分を拡大した平面図である。
端子部分を拡大した平面図である。
【図１１】この発明の第３の実施形態にかかるブロック
端子部分を拡大した平面図である。
端子部分を拡大した平面図である。
Ａ１ ブロック端子 ６ ダイオード素子領域
フロントページの続き Ｆターム(参考） 5B046 AA08 BA06 5F038 AV04 BH04 BH05 BH20 CA02 CA03 CA05 CA17 CD02 CD05 EZ09 EZ20 5F064 AA04 AA06 BB05 BB40 CC21 DD02 DD04 DD05 DD12 DD25 DD50 EE02 EE08 EE09 EE52 HH07
Claims (4)
- 【請求項１】 複数の集積回路ブロックを有し、前記ブ
ロックに設けられたブロックの入出力端子部同士を配線
で接続してブロック間が接続される半導体集積回路装置
において、前記ブロックの少なくとも１つの選択された
ブロックの入出力端子部にダイオード素子領域が設けら
れ、このブロックの入出力端子と前記ダイオード領域が
接続されると共に、少なくとも一方のブロック端子が前
記ダイオード素子領域に接続された前記端子であり、こ
の端子を用いてブロック間配線が行われていることを特
徴とする半導体集積回路装置。 - 【請求項２】 少なくとも１つの選択されたブロック入
出力端子用のダイオード素子領域は、スタンダードセル
で配置されていることを特徴とする請求項１に記載の半
導体集積回路装置。 - 【請求項３】 少なくとも１つの選択されたブロック入
出力端子用のダイオード素子領域は、ブロックの周辺枠
の各辺に配置し、ブロック周辺に敷設される電源リング
領域に含まれることを特徴とする請求項１又は２に記載
の半導体集積回路装置。 - 【請求項４】 少なくとも１つの選択されたブロック入
出力端子用のダイオード素子領域は、ブロック内のロウ
方向に配置されるフィードセルに予め埋設されるている
ことを特徴とする請求項１に記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000270958A JP4541515B2 (ja) | 2000-09-07 | 2000-09-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000270958A JP4541515B2 (ja) | 2000-09-07 | 2000-09-07 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007117938A Division JP2007251187A (ja) | 2007-04-27 | 2007-04-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002083934A true JP2002083934A (ja) | 2002-03-22 |
| JP4541515B2 JP4541515B2 (ja) | 2010-09-08 |
Family
ID=18757311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000270958A Expired - Fee Related JP4541515B2 (ja) | 2000-09-07 | 2000-09-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4541515B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196872A (ja) * | 2004-12-17 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 標準セル、標準セルライブラリ、半導体装置、及びその配置方法 |
| WO2016079918A1 (ja) * | 2014-11-19 | 2016-05-26 | 株式会社ソシオネクスト | 半導体集積回路のレイアウト構造 |
-
2000
- 2000-09-07 JP JP2000270958A patent/JP4541515B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196872A (ja) * | 2004-12-17 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 標準セル、標準セルライブラリ、半導体装置、及びその配置方法 |
| WO2016079918A1 (ja) * | 2014-11-19 | 2016-05-26 | 株式会社ソシオネクスト | 半導体集積回路のレイアウト構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4541515B2 (ja) | 2010-09-08 |
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