JPH11145308A

JPH11145308A - 半導体集積回路、半導体集積回路のレイアウト方法およびレイアウト装置

Info

Publication number: JPH11145308A
Application number: JP9301947A
Authority: JP
Inventors: Hajime Suzuki; 一鈴木
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-11-04
Filing date: 1997-11-04
Publication date: 1999-05-28
Anticipated expiration: 2017-11-04
Also published as: JP4140071B2; US6078085A

Abstract

(57)【要約】【課題】隣り合う入出力回路部１３ａ〜１３ｄ間の隙
間が非一定とされている型のセルベースＩＣの、ラッチ
アップ耐性を高める。【解決手段】隣り合う入出力回路部間の隙間のうち、
予め定めた値より大きな隙間に、隙間用ガードリング３
１を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ラッチアップ防
止対策がなされた半導体集積回路、該半導体集積回路の
レイアウト方法およびレイアウト装置に関するものであ
る。

【０００２】

【従来の技術】ＣＭＯＳ回路を含む半導体集積回路で
は、ラッチアップを防止する対策が不可欠である。ラッ
チアップは、半導体集積回路の主要回路が形成されてい
る部分（以下、コア部という。図６参照。）でも、該コ
ア部と半導体集積回路外部とのインタフェース回路であ
る入出力回路部（図６参照）でも、起こる。特に、上述
の入出力回路部では、外部信号や電源ノイズなどがトリ
ガとなって、ラッチアップが生じ易い。

【０００３】この入出力回路部は、半導体集積回路の縁
部に多数設けられている。これら入出力回路部それぞれ
は、典型的には、ワイヤボンディング用パッドおよびＣ
ＭＯＳ回路を含む（後に図６を参照して説明する。）。

【０００４】半導体集積回路の入出力回路部でのラッチ
アップを防止する構造として、ガードリングと称される
構造が知られている（例えば文献Ｉ（「ＶＬＳＩシステ
ム設計−回路と実装の基礎−」、監訳者中澤喜三郎
他、平成７年３月３０日発行、丸善（株）、第５４〜
５６頁）。

【０００５】このガードリングは、文献Ｉにも記載の通
り、入出力回路部のトランジスタ形成領域の周りに設け
られている。具体的には、入出力回路部内のｎＭＯＳト
ランジスタの周りには、接地したｐ⁺ガードリングが設
けられ、ｐＭＯＳトランジスタの周りには、Ｖ_DD電位に
接続したｎ⁺ガードリングが設けられている。また、ガ
ードリングは、入出力回路部とコア部との間に設けられ
ることもある。いずれのガードリングも、ウエルの抵抗
分または半導体基板の抵抗分を小さくする等の役目をも
つ。これにより、ラッチアップの発生が抑制される。

【０００６】

【発明が解決しようとする課題】ところで、半導体集積
回路には、ゲートアレイのように、多数のトランジスタ
の配置位置が予め固定されている型の半導体集積回路が
ある。この様な半導体集積回路では、入出力回路部も一
定ピッチで配列されている。そのため、一度、ラッチア
ップを防止できるレイアウトが完成すれば、その後は、
ラッチアップ対策の心配はせずに済む。

【０００７】これに対し、トランジスタの配置が仕様ご
とに異なる半導体集積回路がある。このような半導体集
積回路は、セルベースＩＣと称されることもある。

【０００８】このセルベースＩＣを設計する場合、レイ
アウト装置としてのＣＡＤ(Computer Aided Design）
は、チップサイズの縮小化やワイヤボンディング実装の
都合を優先する。そのため、各入出力回路部の配置は規
則的でないことがほとんどである。そのため、この半導
体集積回路では、隣り合う入出力回路部間の隙間は、一
定でなくなる（非一定になる）。

【０００９】しかしながら、このように各入出力回路部
間の隙間が一定でない半導体集積回路であっても、従来
は、ガードリングは、各入出力回路部の周りに一律に設
けられるのみであり、各入出力回路部間はガードリング
が無い状態となっていた。これについて図６を参照して
具体的に説明する。

【００１０】図６は、従来の構造の半導体集積回路であ
って然も各入出力回路部１３ａ〜１３ｄ間のそれぞれの
隙間が一定でない半導体集積回路１０の一部を、概略的
に示した平面図である。ただし、この図６は、半導体集
積回路１０に具わるいくつかの構成成分のうち、課題の
説明に必要な構成成分のみを示してある。

【００１１】この半導体集積回路１０は、コア部１１
と、複数の入出力回路部１３ａ〜１３ｄと、ガードリン
グ１５、１７と、電源線１９とを具える。電源線１９
は、Ｖ_DD線およびＶ_SS線（図６中、一点破線で示す。）
で構成されている。

【００１２】各入出力回路部１３ａ〜１３ｄそれぞれ
は、この例の場合、ボンディング用ワイヤが接続される
領域（ボンドオープニングとも称される領域）２１と、
ｐＭＯＳトランジスタが形成されている領域２３ｐと、
ｎＭＯＳトランジスタが形成されている領域２３ｎとを
含む。

【００１３】各入出力回路部１３ａ〜１３ｄそれぞれ
の、ｐＭＯＳトランジスタ形成領域２３ｐ、ｎＭＯＳト
ランジスタ形成領域２３ｎそれぞれには、ガードリング
１５がそれぞれ設けられている。これらガードリング１
５のうち、ｐＭＯＳトランジスタ形成領域領域２３ｐを
囲っているガードリングは、Ｖ_DD線に接続され、ｎＭＯ
Ｓトランジスタ形成領域領域２３ｎを囲っているガード
リングは、Ｖ_SS線に接続されている。

【００１４】また、各入出力回路１３ａ〜１３ｄと、コ
ア部１１との間に、ガードリング１７が設けられてい
る。このガードリング１７は、入出力回路部１３ａ〜１
３ｄとコア部１１との影響によるラッチアップを防止す
る役目をもつ。

【００１５】上述したように、従来の半導体集積回路で
は、各入出力回路部１３ａ〜１３ｄについてのガードリ
ングは、トランジスタ形成領域２３ａ、２３ｂの周りに
それぞれ設けられているのみであり、各入出力回路部１
３ａ〜１３ｄに生じた隙間には、設けられていない状態
とされていた。

【００１６】このような従来の半導体集積回路１０で
は、ラッチアップの防止が十分になされない場合があ
る。その理由は、隣接する入出力回路部間にラッチアッ
プに対して無防備な領域が存在するため、隣接する入出
力回路部間でサイリスタ構造が形成されてしまうからと
推定される。

【００１７】そのため、半導体集積回路の信頼性の点で
問題が生じる。また、設計したレイアウトがラッチアッ
プ耐性を満足するか否かについての信頼性試験を、レイ
アウトを違えるごとに、行う必要も生じる。そのため、
半導体集積回路の製造コストを高めてしまうという問題
も生じる。

【００１８】各入出力回路部間の隙間が一定でない半導
体集積回路であっても、ラッチアップの防止効果が高い
構造の半導体集積回路が望まれる。

【００１９】また、各入出力回路部間の隙間が一定でな
い半導体集積回路であっても、ラッチアップの防止効果
が高い構造の半導体集積回路を簡易に設計することがで
きる半導体集積回路のレイアウト方法およびレイアウト
装置が望まれる。

【００２０】

【課題を解決するための手段】（１）そこで、この出願
の半導体集積回路の発明によれば、コア部と、該コア部
および外部間の接続回路としての複数の入出力回路部
と、各入出力回路部それぞれに設けられたガードリング
とを具え、各入出力回路部間の間隔が一部または全部で
異なっている半導体集積回路において、各入出力回路部
間の隙間に、ガードリング（これを、隙間用ガードリン
グと称する。）を具えたことを特徴とする。

【００２１】なお、入出力回路部間の隙間のうち、設計
基準からみて隙間用ガードリングを設けることが無理で
ある様な狭い隙間は、隙間用ガードリングを設ける隙間
から除外する。また、設計基準からみて隙間用ガードリ
ングを設けることが可能な程度の幅を持った隙間であっ
ても、トランジスタ形成領域を囲っている従来のガード
リングによって、ラッチアップ防止ができる程度の隙間
には、隙間用ガードリングを設けない場合があっても良
い。

【００２２】この発明の半導体集積回路によれば、入出
力回路部間の隙間に、ガードリングが設けられた構成
の、半導体集積回路が、実現される。そのため、入出力
回路部間の隙間がバラバラであること及びまたは入出力
回路部に設けるガードリング自体の幅が細い等があって
も、それ起因してラッチアップが生じる危険を防止でき
る。

【００２３】（２）また、この出願の半導体集積回路の
レイアウト方法によれば、コア部と、該コア部および外
部間の接続回路としての複数の入出力回路部と、各入出
力回路部それぞれに設けられたガードリングとを具え、
各入出力回路部間の間隔が一部または全部で異なってい
る半導体集積回路をレイアウトするに当たり、各入出力
回路部間の隙間の大小をそれぞれ判別し、該判別におい
て予め定めた値より大きな隙間が存在した場合は、該隙
間にガードリング（これを隙間用ガードリングと称す
る。）をレイアウトすることを特徴とする。

【００２４】このレイアウト方法の発明によれば、入出
力回路部間の隙間が予め定めた大きさより大きい場合
は、この隙間に隙間用ガードリングが必ずレイアウトさ
れる。そのため、各入出力回路部間の間隔が一部または
全部で異なっている半導体集積回路であっても、従来よ
りラッチアップ耐性に優れる半導体集積回路を設計する
ことができる。

【００２５】なお、ここでいう予め定めた大きさとは、
たとえば、設計基準からみて隙間用ガードリングを設け
ることが可能な臨界値とすることができる。あるいは、
このような臨界値より大きな値であって、ラッチアップ
が生じる危険を回避できると実験的あるいは経験的に調
べておいた基準値とすることができる（以下のレイアウ
ト装置の発明において同じ。）。

【００２６】（３）また、この出願の半導体集積回路の
レイアウト装置によれば、予め定めた規則に従い入出力
回路部をレイアウトする入出力回路部レイアウト手段を
具えた半導体集積回路のレイアウト装置において、前記
入出力回路部レイアウト手段によりレイアウトされた入
出力回路部間の隙間の大小をそれぞれ判別する隙間判別
手段と、該判別において予め定めた値より大きな隙間に
ついて、該隙間にガードリング（これを隙間用ガードリ
ングと称する。）をレイアウトする隙間用ガードリング
レイアウト手段とを含むことを特徴とする。

【００２７】このレイアウト装置の発明によれば、入出
力回路部間の隙間が予め定めた大きさより大きい隙間
に、ガードリングが自動的にレイアウトされる。そのた
め、各入出力回路部間の間隔が一部または全部で異なっ
ている半導体集積回路であっても、従来よりラッチアッ
プ耐性に優れる半導体集積回路を容易に設計することが
できる。

【００２８】

【発明の実施の形態】以下、図面を参照してこの出願の
各発明の実施の形態についてそれぞれ説明する。ただ
し、説明に用いる各図は、この発明を理解できる程度に
各構成成分の寸法、形状および配置関係を概略的に示し
てあるにすぎない。また、各図において同様な構成成分
については、同様の番号を付して示し、その重複する説
明を省略することもある。

【００２９】１．半導体集積回路の説明図１は、この発明の実施の形態の半導体集積回路３０を
説明する平面図である。この図１は、図６を参照して説
明した半導体集積回路にこの発明を適用した例を示して
いる。この図１では、図６に示した構成成分と同様な構
成成分については同一の番号を付して示している。

【００３０】この半導体集積回路３０では、各入出力回
路部１３ａ〜１３ｄを、チップサイズや使用するパッケ
ージ等の様々な要因を考慮して、適正な位置にレイアウ
トしてある。そのため、各入出力回路部ごとで、隣接す
る入出力回路部間との隙間が一定ではなくなっている。
また、各入出力回路部１３ａ〜１３ｄそれぞれの、ｐＭ
ＯＳトランジスタ形成領域２３ｐ、ｎＭＯＳトランジス
タ形成領域２３ｎの周りそれぞれに、従来同様に、ガー
ドリング１５を、それぞれ設けてある。

【００３１】従来技術では、各入出力回路部１３ａ〜１
３ｄ間の隙間には特別の手当はしていなかった。これに
対し、この実施の形態の半導体集積回路３０では、隣り
合う入出力回路部間の隙間に当たる領域に、ガードリン
グ３１すなわち隙間用ガードリング３１をさらに設けて
ある。

【００３２】これらの隙間用ガードリング３１の構造
は、ラッチアップを防止できる構造であれば、特に限定
されない。これら隙間用ガードリング３１は、この半導
体集積回路３０の設計基準に違反しないように設計され
る。

【００３３】図２（Ａ）は、このガードリング３１の一
構成例を示した平面図である。具体的には、図１の入出
力回路部１３ａと入出力回路部１３ｂとの間の隙間Ｓ部
分を、横向きにして示した平面図である。また、図２
（Ｂ）は図２（Ａ）のＩ−Ｉ線に沿った断面図である。
ただし、図２（Ｂ）は、切り口に着目した断面図であ
る。

【００３４】この場合の隙間用ガードリング３１は、ｐ
型シリコン基板３３に形成された例である。この場合
は、隙間用ガードリング３１を、第１の隙間用ガードリ
ング３１ａと、第２の隙間用ガードリング３１ｂとで、
構成してある。

【００３５】第１の隙間用ガードリング３１ａを、ｐ型
シリコン基板３３に設けられた、平面形状が四角いリン
グ状のｐ⁺層で構成してある。このｐ⁺層は、この例で
は、層間絶縁膜３５（図２（Ｂ）参照）に設けたスルー
ホール３７を介してＶ_SS線（ＧＮＤ線）に接続されてい
る。

【００３６】また、第２の隙間用ガードリング３１ｂ
を、ｐ型シリコン基板３３に形成された平面形状が四角
いリング状のＮウエル３３ｎと、このＮウエル３３ｎ内
にこれに倣って形成されたｎ⁺層とで構成してある。こ
のｎ⁺層は、この例では、層間絶縁膜３５に設けたスル
ーホール３７を介してＶ_DD線に接続されている。

【００３７】第１の隙間用ガードリング３１ａと、これ
に隣接する入出力回路１３ａ，１３ｂとの距離Ｌ、第１
および第２のガードリング３１ａ、３１ｂそれぞれの幅
Ｗ、スルーホール３７の個数などは、設計基準を満たす
ように決める。

【００３８】この実施の形態の半導体集積回路３０で
は、大きさがまちまちな各入出回路部間の隙間に、それ
ぞれ適正なガードリング３１が形成される。したがっ
て、チップサイズや使用するパッケージに対し最適にレ
イアウトされている入出力回路部１３ａ〜１３ｄの位置
を変更することなく、ラッチアップ防止効果を従来に比
べて高めることができる。

【００３９】２．レイアウト方法の説明次に、半導体集
積回路のレイアウト方法の発明の実施の形態について説
明する。図３は、このレイアウト方法の実施の形態を説
明する流れ図である。

【００４０】このレイアウト方法の発明の実施の形態で
は、ＣＡＤなどから成る周知のレイアウト装置（図示せ
ず）で、半導体集積回路の各構成成分をレイアウトする
（図３のステップＳ１）。このとき、入出力回路部１３
ａ〜１３ｄなども、チップサイズや使用予定のパッケー
ジを考慮した適正位置にレイアウトされる。

【００４１】次に、隣り合う入出力回路部間の隙間にガ
ードリング３１を設ける場合の設計基準を入力する（図
３のステップＳ２）。この設計基準は、ガードリング３
１のレイアウトに必要な、スルーホール直径やメタル配
線（電源線）の幅などの作図寸法などである。

【００４２】次に、各入出力回路部ごとの、隣接する入
出力回路部との隙間の大きさを、判別する（図３のステ
ップＳ３、Ｓ４）。隙間の判別は、例えば、レイアウト
装置に格納されている、各入出力回路部ごとの座標情報
同士の差を、上述の設計基準のうちの隙間に関する予め
定めた値と比較することで行える。

【００４３】ある入出力回路部とそれに隣接する入出力
回路部との間の隙間が、予め定めた値より小さい場合、
例えば設計基準からみてガードリング３１を設けること
が可能な臨界値より小さい場合は、これら入出力回路部
間には隙間がないと、判別する。一方、上記の臨界値以
上の隙間には、ガードリング３１を、上述の設計基準に
基づいてレイアウトする（図３のステップＳ５）。

【００４４】なお、隙間の有無を判別するための予め定
めた値として、上記臨界値の代わりに、このような臨界
値より大きな値であって、ラッチアップが生じる危険を
回避できると実験的あるいは経験的に調べておいた値
（これを基準値という。）を用いる場合があっても良
い。

【００４５】図４は、この半導体集積回路のレイアウト
方法による具体的なレイアウト例を示した平面図であ
る。

【００４６】レイアウト装置によってレイアウトをした
結果、入出力回路部１３ｘと入出力回路部１３ｙとの間
には実質的に隙間がなく、入出力回路部１３ｙと入出力
回路部１３ｚとの間に予め定めた値より大きい隙間が生
じている。そのため、隙間の大小の判別処理では、入出
力回路部１３ｙと入出力回路部１３ｚとの間に隙間があ
ると判別される。したがって、隙間用ガードリング３１
は、入出力回路部１３ｙと入出力回路部１３ｚとの間に
設けられ、入出力回路部１３ｘと入出力回路部１３ｙと
の間には設けられない。

【００４７】この半導体集積回路のレイアウト方法は、
従来のレイアウト方法に、隣り合う入出力回路部間の隙
間を判別する処理と、隙間があると判別された場合に該
隙間にガードリングをレイアウトする処理とを含ませた
構成である。そのため、隣り合う入出力回路部間の隙間
が非一定とされている半導体集積回路での、該隙間に起
因するラッチアップの発生を防止できるレイアウトを自
動的に行うことができる。

【００４８】３．レイアウト装置の説明次に、半導体集積回路のレイアウト装置の発明の実施の
形態について説明する。図５は、実施の形態のレイアウ
ト装置５０の構成を説明するブロック図である。

【００４９】このレイアウト装置５０は、半導体集積回
路の各構成成分を従来通りにレイアウトするレイアウト
手段５１と、設計基準格納手段５３と、この発明に係る
隙間判別手段５５と、この発明に係る隙間用ガードリン
グレイアウト手段５７とを具える。レイアウト手段５１
は、入出力回路部をレイアウトするための手段５１ａも
含む。

【００５０】レイアウト手段５１は、例えば従来同様、
ＣＡＤ等の公知の装置で構成することができる。

【００５１】設計基準格納手段５３は、レイアウト手段
５１、隙間判別手段５５および隙間用ガードリングレイ
アウト手段５７それぞれで必要とされる設計基準を格納
する。この設計基準格納手段５３は、たとえば、ＣＡＤ
に具わる記憶媒体あるいは外部記憶装置で構成すること
ができる。

【００５２】隙間判別手段５５は、半導体集積回路の隣
り合う入出力回路部間に、隙間があるか否かを判別す
る。この隙間判別手段５５は、例えば、ＣＡＤを構成す
るコンピュータにより構成することができる。なお、隣
り合う入出力回路部間の隙間は、例えば、これら入出力
回路部のレイアウト時の座標情報同士に基づいて算出で
きる。

【００５３】隙間判別手段５５は、各隙間が予め定めた
値より小さいか、該値以上かを示す信号を、隙間用ガー
ドリングレイアウト手段５７に、出力する。

【００５４】隙間用ガードリングレイアウト手段５７
は、入出力回路部間の各隙間のうち、隙間判別手段５５
により隙間ありと判別された隙間に、ガードリングをレ
イアウトする。この隙間用ガードリングのレイアウト
は、設計基準格納手段５３に格納されている設計基準に
基づいて行う。この設計基準は、既に説明したように、
ガードリング３１のレイアウトに必要な、スルーホール
直径やメタル配線の幅などの作図寸法などである。この
隙間用ガードリングレイアウト手段５７は、例えば、Ｃ
ＡＤを構成するコンピュータにより構成することができ
る。

【００５５】この半導体集積回路のレイアウト装置は、
従来のレイアウト装置に、隣り合う入出力回路部間の隙
間を判別する手段と、隙間があると判別された場合に該
隙間にガードリングをレイアウトする手段とを含ませた
構成である。そのため、隣り合う入出力回路部間の隙間
が非一定とされている半導体集積回路での、該隙間に起
因するラッチアップの発生を防止できるレイアウトを自
動的に行うことができる。

【００５６】４．変形例上述においては、この出願の各発明の実施の形態につい
て説明した。しかしこれら発明は上述の実施の形態に何
ら限定されるものではなく、多くの変形または変更を行
うことができる。

【００５７】例えば、上述においては、ガードリング
を、ウエルとアクティブ（高不純物層）とスルーホール
とで構成した例を説明した。しかし、ガードリングの構
成はこれに限られない。

【００５８】また、上述においては、ガードリングを構
成するｐ⁺層や、ｎ⁺層と電源線とを接続するスルーホ
ールを、ガードリング内（図２（Ａ）の幅Ｗを付した領
域内）に１列に並べた例を示した。しかし、スルーホー
ルの列は２列以上の場合があっても良い。

【００５９】また、図２（Ａ）に示した例では、Ｖ_DDに
接続するガードリングとＶ_SSに接続するガードリングと
を、それぞれ１本ずつとした例を説明したが、これら
は、それぞれまたはいずれかが複数本でも良い。

【００６０】また、上述の例では入出力回路部間の隙間
に、平面形状が四角いリング状のガードリングを設ける
例を説明したが、隙間用ガードリングの形状はこれに限
られない。

【００６１】また、図２（Ａ）の例では内側にｎ⁺層か
らなる第２のガードリングを設け、外側にｐ⁺層からな
る第１のガードリングを設ける例を説明したが、両者が
逆の場合があっても良い。

【００６２】また、上述においては、隙間用ガードリン
グ３１を、トランジスタ形成領域を囲っているガードリ
ング１５と別途に設ける例を説明した。しかし、トラン
ジスタ形成領域を囲っているガードリング１５の一部を
変形させて入出力回路部間の隙間に延長させて、該延長
させた部分を隙間用ガードリングとする場合があっても
良い。

【００６３】

【発明の効果】上述した説明からも明らかなように、こ
の出願の半導体集積回路の発明によれば、コア部と、該
コア部および外部間の接続回路としての複数の入出力回
路部と、各入出力回路部それぞれに設けられたガードリ
ングとを具え、各入出力回路部間の間隔が一部または全
部で異なっている半導体集積回路において、各入出力回
路部間の隙間に、隙間用ガードリングを設けてある。

【００６４】そのため、入出力回路部間の隙間がバラバ
ラであること及びまたは入出力回路部に設けるガードリ
ング自体の幅が細い等が原因でラッチアップが生じる危
険を防止できる。したがって、従来に比べてラッチアッ
プ耐性に優れるセルベースＩＣが期待できる。

【００６５】また、この出願の半導体集積回路のレイア
ウト方法の発明によれば、各入出力回路部間の間隔が一
部または全部で異なっている半導体集積回路をレイアウ
トするに当たり、各入出力回路部間の隙間の大小をそれ
ぞれ判別し、該判別において予め定めた値より大きな隙
間が存在した場合は、該隙間に隙間用ガードリングをレ
イアウトする。したがって、従来に比べてラッチアップ
耐性に優れるセルベースＩＣを容易に設計することがで
きる。

【００６６】また、この出願の半導体集積回路のレイア
ウト装置の発明によれば、レイアウトされた入出力回路
部間の隙間の大小をそれぞれ判別する隙間判別手段と、
該判別において予め定めた値より大きな隙間について、
該隙間に隙間用ガードリングをレイアウトする隙間用ガ
ードリングレイアウト手段とを含む。したがって、従来
に比べてラッチアップ耐性に優れるセルベースＩＣを自
動的に設計することができる。

【図面の簡単な説明】

【図１】実施の形態の半導体集積回路を説明する平面図
である。

【図２】（Ａ）は、隙間用ガードリングを説明する平面
図、（Ｂ）は（Ａ）図のＩ−Ｉ線に沿った切り口の断面
図である。

【図３】レイアウト方法の説明図である。

【図４】隙間用ガードリングのレイアウト例を説明する
図である。

【図５】レイアウト装置の説明図である。

【図６】課題の説明図である。

【符号の説明】

１１：コア部１３ａ〜１３ｄ：入出力回路部１５：ガードリング（トランジスタ形成領域を囲ってい
るもの）１７：ガードリング（コア部とトランジスタ形成領域と
の間のもの）１９：電源線２１：ボンドオープニング２３ｐ：ｐＭＯＳトランジスタ形成領域２３ｎ：ｎＭＯＳトランジスタ形成領域３０：実施の形態の半導体集積回路３１：隙間用ガードリング３１ａ：第１の隙間用ガードリング３１ｂ：第２の隙間用ガードリング３３：ｐ型シリコン基板３３ｎ：Ｎウエル３５：層間絶縁膜３７：スルーホール

Claims

【特許請求の範囲】

【請求項１】コア部と、該コア部および外部間のイン
タフェース回路となる複数の入出力回路部と、各入出力
回路部それぞれに設けられたガードリングとを具え、隣
り合う入出力回路部間の隙間が非一定とされている半導
体集積回路において、前記隙間にガードリング（隙間用ガードリング）を具え
たことを特徴とする半導体集積回路。
【請求項２】コア部と、該コア部および外部間のイン
タフェース回路となる複数の入出力回路部と、各入出力
回路部それぞれに設けられたガードリングとを具え、隣
り合う入出力回路部間の隙間が非一定とされている半導
体集積回路をレイアウトするに当たり、各入出力回路部の前記隙間の大きさをそれぞれ判別し、該判別において予め定めた値より大きな隙間が存在した
場合は、該隙間にガードリング（隙間用ガードリング）
をレイアウトすることを特徴とする半導体集積回路のレ
イアウト方法。
【請求項３】予め定めた規則に従い入出力回路部をレ
イアウトする入出力回路部レイアウト手段を具えた半導
体集積回路のレイアウト装置において、前記入出力回路レイアウト手段によりレイアウトされた
入出力回路部それぞれの、隣接する入出力回路部との隙
間の大きさを判別する隙間判別手段と、該判別において予め定めた値より大きな隙間について、
該隙間にガードリング（隙間用ガードリング）をレイア
ウトする隙間用ガードリングレイアウト手段とを含むこ
とを特徴とする半導体集積回路のレイアウト装置。