JP2003133559A - 半導体装置およびそのレイアウト方法 - Google Patents
半導体装置およびそのレイアウト方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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Abstract
(57)【要約】
【課題】ＳＯＩ基板を用いる半導体装置において、プラ
ズマプロセス中のチャージアップによる半導体素子の劣
化を防止する。 【解決手段】第１の配線層が、不純物拡散領域に、直接
か、または、第１の配線層より下層の配線層の配線を介
して接続された、少なくとも１つの配線を有し、少なく
とも１つの配線の総面積と不純物拡散領域の面積との第
１の比か、もしくは、少なくとも１つの配線上に設けら
れる接続孔の総面積と不純物拡散領域の面積との第２の
比が、第１および第２の比に対してそれぞれ定められた
所定の値を超える場合に、不純物拡散領域に第１の配線
層の配線もしくは第１の配線層より下層の配線層の配線
を介してダミー不純物拡散領域を接続する。
ズマプロセス中のチャージアップによる半導体素子の劣
化を防止する。 【解決手段】第１の配線層が、不純物拡散領域に、直接
か、または、第１の配線層より下層の配線層の配線を介
して接続された、少なくとも１つの配線を有し、少なく
とも１つの配線の総面積と不純物拡散領域の面積との第
１の比か、もしくは、少なくとも１つの配線上に設けら
れる接続孔の総面積と不純物拡散領域の面積との第２の
比が、第１および第２の比に対してそれぞれ定められた
所定の値を超える場合に、不純物拡散領域に第１の配線
層の配線もしくは第１の配線層より下層の配線層の配線
を介してダミー不純物拡散領域を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Silicon-
On-Insulator）基板を用いる半導体装置、および、その
レイアウト方法に関するものである。
On-Insulator）基板を用いる半導体装置、および、その
レイアウト方法に関するものである。
【０００２】
【従来の技術】半導体装置の製造工程では、例えばプラ
ズマエッチング、スパッタリング、プラズマＣＶＤ（化
学気相成長）、イオン注入など様々なプラズマプロセス
が使用されている。
ズマエッチング、スパッタリング、プラズマＣＶＤ（化
学気相成長）、イオン注入など様々なプラズマプロセス
が使用されている。
【０００３】このプラズマプロセス中に、その表面上に
金属配線やその他の構造が形成された半導体基板に、荷
電粒子（イオン、電子）が入射すると、半導体基板に接
続されていない浮遊状態の金属配線に電荷が蓄積され、
チャージアップ現象が発生する。この金属配線にＭＯＳ
（Metal-Oxide Semiconductor ）型半導体素子（ＭＯＳ
型トランジスタ）のゲート電極が接続されていると、ゲ
ート電極の下のゲート絶縁膜にプラズマダメージが発生
する場合がある。すなわち、高電圧が印加されて、その
品質が劣化したり、さらには絶縁破壊を起こす場合があ
る。
金属配線やその他の構造が形成された半導体基板に、荷
電粒子（イオン、電子）が入射すると、半導体基板に接
続されていない浮遊状態の金属配線に電荷が蓄積され、
チャージアップ現象が発生する。この金属配線にＭＯＳ
（Metal-Oxide Semiconductor ）型半導体素子（ＭＯＳ
型トランジスタ）のゲート電極が接続されていると、ゲ
ート電極の下のゲート絶縁膜にプラズマダメージが発生
する場合がある。すなわち、高電圧が印加されて、その
品質が劣化したり、さらには絶縁破壊を起こす場合があ
る。
【０００４】以下、具体例を挙げて説明する。
【０００５】図８〜１０は、いずれもゲート酸化膜でプ
ラズマダメージが発生する原理を表す一例の断面図であ
る。ここで、図８は、第１金属配線のプラズマエッチン
グ工程、図９は、図８に続く第２コンタクトホールのプ
ラズマエッチング工程、図１０は、図９に続くパッシベ
ーション膜のプラズマエッチング工程であり、プラズマ
ダメージにより、それぞれＭＯＳ型トランジスタのゲー
ト電極が破壊される様子を概念的に表している。
ラズマダメージが発生する原理を表す一例の断面図であ
る。ここで、図８は、第１金属配線のプラズマエッチン
グ工程、図９は、図８に続く第２コンタクトホールのプ
ラズマエッチング工程、図１０は、図９に続くパッシベ
ーション膜のプラズマエッチング工程であり、プラズマ
ダメージにより、それぞれＭＯＳ型トランジスタのゲー
ト電極が破壊される様子を概念的に表している。
【０００６】まず、図８において、シリコン基板（半導
体基板）６４の表面上には、フィールド酸化膜６６を介
して分離された２つのＭＯＳ型トランジスタ６８，７０
が形成されている。
体基板）６４の表面上には、フィールド酸化膜６６を介
して分離された２つのＭＯＳ型トランジスタ６８，７０
が形成されている。
【０００７】図中右側のＭＯＳ型トランジスタ６８は、
シリコン基板６４の表面近傍に、ソース領域およびドレ
イン領域となる２つの不純物拡散領域７２，７４が形成
され、これら２つの不純物拡散領域７２，７４の間のシ
リコン基板６４の上に、ゲート絶縁膜７６を介して、紙
面に対して垂直方向に延在するゲート電極７８が形成さ
れている。左側のＭＯＳ型トランジスタ７０は、右側の
ＭＯＳトランジスタ６８を９０゜回転したもので、ゲー
ト電極２８は、図中左右方向に延在している。
シリコン基板６４の表面近傍に、ソース領域およびドレ
イン領域となる２つの不純物拡散領域７２，７４が形成
され、これら２つの不純物拡散領域７２，７４の間のシ
リコン基板６４の上に、ゲート絶縁膜７６を介して、紙
面に対して垂直方向に延在するゲート電極７８が形成さ
れている。左側のＭＯＳ型トランジスタ７０は、右側の
ＭＯＳトランジスタ６８を９０゜回転したもので、ゲー
ト電極２８は、図中左右方向に延在している。
【０００８】これらの２つのＭＯＳ型トランジスタ６
８，７０が形成されたシリコン基板６４の上に第１層間
絶縁膜４８が形成され、この第１層間絶縁膜４８に開孔
された第１コンタクトホール２６を介して、左側のＭＯ
Ｓ型トランジスタ７０のゲート電極２８は、第１層間絶
縁膜４８の上に形成された第１金属配線１６と接続され
ている。
８，７０が形成されたシリコン基板６４の上に第１層間
絶縁膜４８が形成され、この第１層間絶縁膜４８に開孔
された第１コンタクトホール２６を介して、左側のＭＯ
Ｓ型トランジスタ７０のゲート電極２８は、第１層間絶
縁膜４８の上に形成された第１金属配線１６と接続され
ている。
【０００９】図８は、第１金属配線１６を形成するため
の金属膜を堆積し、その上にフォトレジスト３４を形成
し、このフォトレジスト３４をマスクとしてプラズマエ
ッチングしているところである。
の金属膜を堆積し、その上にフォトレジスト３４を形成
し、このフォトレジスト３４をマスクとしてプラズマエ
ッチングしているところである。
【００１０】この場合、プラズマ雰囲気中の荷電粒子
は、エッチングされた後の第１金属配線１６の側面から
入射し、この第１金属配線１６の側面積に応じて、第１
の金属配線１６、第１コンタクトホール２６および左側
のＭＯＳ型トランジスタ７０のゲート電極２８に電荷が
蓄積される。そして、その蓄積量が限界量を超えると、
ゲート電極２８の下のゲート絶縁膜７６の特性が劣化な
いしはゲート絶縁膜７６が破壊される。
は、エッチングされた後の第１金属配線１６の側面から
入射し、この第１金属配線１６の側面積に応じて、第１
の金属配線１６、第１コンタクトホール２６および左側
のＭＯＳ型トランジスタ７０のゲート電極２８に電荷が
蓄積される。そして、その蓄積量が限界量を超えると、
ゲート電極２８の下のゲート絶縁膜７６の特性が劣化な
いしはゲート絶縁膜７６が破壊される。
【００１１】続いて、図９は、図８の工程で第１金属配
線１６が形成された半導体装置の上に第２層間絶縁膜８
０を形成し、この第２層間絶縁膜８０の上にフォトレジ
スト８２を形成し、このフォトレジスト８２をマスクと
して、第２層間絶縁膜８０をプラズマエッチングして、
複数の第２コンタクトホール８４を開孔しているところ
である。
線１６が形成された半導体装置の上に第２層間絶縁膜８
０を形成し、この第２層間絶縁膜８０の上にフォトレジ
スト８２を形成し、このフォトレジスト８２をマスクと
して、第２層間絶縁膜８０をプラズマエッチングして、
複数の第２コンタクトホール８４を開孔しているところ
である。
【００１２】この場合、荷電粒子は、開孔された複数の
第２コンタクトホール８４の穴底に露出した第１金属配
線１６の表面から入射し、これら複数の第２コンタクト
ホール８４の底面積に応じて、第１金属配線１６、第１
コンタクトホール２６および左側のＭＯＳ型トランジス
タ７０のゲート電極２８に電荷が蓄積される。そして、
その蓄積量が限界量を超えると、ゲート電極２８の下の
ゲート絶縁膜７６の特性が劣化ないしはゲート絶縁膜７
６が破壊される。
第２コンタクトホール８４の穴底に露出した第１金属配
線１６の表面から入射し、これら複数の第２コンタクト
ホール８４の底面積に応じて、第１金属配線１６、第１
コンタクトホール２６および左側のＭＯＳ型トランジス
タ７０のゲート電極２８に電荷が蓄積される。そして、
その蓄積量が限界量を超えると、ゲート電極２８の下の
ゲート絶縁膜７６の特性が劣化ないしはゲート絶縁膜７
６が破壊される。
【００１３】続いて、図１０は、図９の工程で第２層間
絶縁膜８０に第２コンタクトホール８４が開孔された半
導体装置の上にパッドとなる第２金属配線８６を形成
し、この第２金属配線８６が形成された半導体装置の上
にパッシベーション膜８８を形成し、このパッシベーシ
ョン膜８８の上にフォトレジスト９０を形成し、このフ
ォトレジスト９０をマスクとしてパッシベーション膜８
８をプラズマエッチングし、パッド開口部９２を開孔し
ているところである。
絶縁膜８０に第２コンタクトホール８４が開孔された半
導体装置の上にパッドとなる第２金属配線８６を形成
し、この第２金属配線８６が形成された半導体装置の上
にパッシベーション膜８８を形成し、このパッシベーシ
ョン膜８８の上にフォトレジスト９０を形成し、このフ
ォトレジスト９０をマスクとしてパッシベーション膜８
８をプラズマエッチングし、パッド開口部９２を開孔し
ているところである。
【００１４】この場合、荷電粒子は、開口されたパッド
開口部９２の穴底に露出した第２金属配線８６の表面か
ら入射し、このパッド開口部９２の平面積に応じて、第
２金属配線８６、第２コンタクトホール８４、第１金属
配線１６、第１コンタクトホール２６および左側のＭＯ
Ｓ型トランジスタ７０のゲート電極２８に電荷が蓄積さ
れる。そして、その蓄積量が限界量を超えると、ゲート
電極２８の下のゲート絶縁膜７６の特性が劣化ないしは
ゲート絶縁膜７６が破壊される。
開口部９２の穴底に露出した第２金属配線８６の表面か
ら入射し、このパッド開口部９２の平面積に応じて、第
２金属配線８６、第２コンタクトホール８４、第１金属
配線１６、第１コンタクトホール２６および左側のＭＯ
Ｓ型トランジスタ７０のゲート電極２８に電荷が蓄積さ
れる。そして、その蓄積量が限界量を超えると、ゲート
電極２８の下のゲート絶縁膜７６の特性が劣化ないしは
ゲート絶縁膜７６が破壊される。
【００１５】このように、プラズマ雰囲気中に晒された
金属配線は荷電粒子を捕獲するアンテナとして作用し、
ゲート電極に直接、ないしは下層の配線層の配線を介し
て接続された金属配線のプラズマエッチング時の平面積
（上面積）や側面積、または、この金属配線上のコンタ
クトホールやパッド開口部の平面積の増加に応じてゲー
ト絶縁膜の劣化は著しくなる。この現象は、一般的にア
ンテナ効果と呼ばれている。
金属配線は荷電粒子を捕獲するアンテナとして作用し、
ゲート電極に直接、ないしは下層の配線層の配線を介し
て接続された金属配線のプラズマエッチング時の平面積
（上面積）や側面積、または、この金属配線上のコンタ
クトホールやパッド開口部の平面積の増加に応じてゲー
ト絶縁膜の劣化は著しくなる。この現象は、一般的にア
ンテナ効果と呼ばれている。
【００１６】前述のアンテナ効果によるプラズマダメー
ジを緩和するためには、例えば特開平８−９７４１６
号、特開平１１−１８６３９４号、特開平１１−２９７
８３６号公報等に開示されているように、アンテナルー
ルと呼ばれるレイアウト設計上の制限を設けたり、抵抗
やダイオード等の保護用素子を設けるのが一般的であ
る。例えば、不純物拡散領域に接続されていない金属配
線をゲート電極に接続する場合、従来より、ゲート電極
の面積に対する金属配線の面積の比（アンテナ比）を所
定の値以下に制限することが行われている。
ジを緩和するためには、例えば特開平８−９７４１６
号、特開平１１−１８６３９４号、特開平１１−２９７
８３６号公報等に開示されているように、アンテナルー
ルと呼ばれるレイアウト設計上の制限を設けたり、抵抗
やダイオード等の保護用素子を設けるのが一般的であ
る。例えば、不純物拡散領域に接続されていない金属配
線をゲート電極に接続する場合、従来より、ゲート電極
の面積に対する金属配線の面積の比（アンテナ比）を所
定の値以下に制限することが行われている。
【００１７】
【発明が解決しようとする課題】従来のアンテナルール
は、半導体基板に接続されていない金属配線をゲート電
極に接続する場合にのみ適用される。図１１に示すよう
に、金属配線１６の一部が不純物拡散領域７４に接続さ
れていれば、プラズマプロセス中に入射した荷電粒子が
不純物拡散領域７４を通してシリコン基板６４中に放出
されるため、ゲート電極２８に高電圧が印加されること
はなく、ゲート絶縁膜７６の特性が劣化したり、絶縁破
壊されるということもない。
は、半導体基板に接続されていない金属配線をゲート電
極に接続する場合にのみ適用される。図１１に示すよう
に、金属配線１６の一部が不純物拡散領域７４に接続さ
れていれば、プラズマプロセス中に入射した荷電粒子が
不純物拡散領域７４を通してシリコン基板６４中に放出
されるため、ゲート電極２８に高電圧が印加されること
はなく、ゲート絶縁膜７６の特性が劣化したり、絶縁破
壊されるということもない。
【００１８】しかしながら、図１２に示すように、ＳＯ
Ｉ基板を用いる半導体装置では、不純物拡散領域７２，
７４が埋め込み酸化膜３６によりシリコン支持基板３８
と絶縁分離されているため、プラズマプロセス中に入射
した荷電粒子を放出する経路が遮断される。従って、ア
ンテナ効果により、図中左側のＭＯＳ型トランジスタ７
０のゲート絶縁膜７６よりもむしろ右側のＭＯＳ型トラ
ンジスタ６８の不純物拡散領域７４の下の埋め込み酸化
膜３６が先に絶縁破壊され易い。
Ｉ基板を用いる半導体装置では、不純物拡散領域７２，
７４が埋め込み酸化膜３６によりシリコン支持基板３８
と絶縁分離されているため、プラズマプロセス中に入射
した荷電粒子を放出する経路が遮断される。従って、ア
ンテナ効果により、図中左側のＭＯＳ型トランジスタ７
０のゲート絶縁膜７６よりもむしろ右側のＭＯＳ型トラ
ンジスタ６８の不純物拡散領域７４の下の埋め込み酸化
膜３６が先に絶縁破壊され易い。
【００１９】また、前述のように、不純物拡散領域がＭ
ＯＳ型トランジスタのソースまたはドレインである場
合、埋め込み酸化膜には損傷を与えない比較的軽度なチ
ャージアップであっても、ＭＯＳ型トランジスタに損傷
を与え、ソース−ドレイン間のリーク電流の増加や、し
きい値電圧の変動等の問題を引き起こす場合もある。
ＯＳ型トランジスタのソースまたはドレインである場
合、埋め込み酸化膜には損傷を与えない比較的軽度なチ
ャージアップであっても、ＭＯＳ型トランジスタに損傷
を与え、ソース−ドレイン間のリーク電流の増加や、し
きい値電圧の変動等の問題を引き起こす場合もある。
【００２０】しかし、従来は、ゲート絶縁膜の破壊を防
止するための技術は存在するが、ＳＯＩ基板を用いた半
導体装置の埋め込み酸化膜３６の絶縁破壊を防止する技
術は何ら提案されていなかった。
止するための技術は存在するが、ＳＯＩ基板を用いた半
導体装置の埋め込み酸化膜３６の絶縁破壊を防止する技
術は何ら提案されていなかった。
【００２１】本発明の目的は、前記従来技術に基づく問
題点を解消し、プラズマプロセス中における半導体素子
の損傷のないＳＯＩ基板を用いる半導体装置、および、
プラズマプロセス中のチャージアップによる半導体素子
の破壊を防止することができる半導体装置のレイアウト
方法を提供することにある。
題点を解消し、プラズマプロセス中における半導体素子
の損傷のないＳＯＩ基板を用いる半導体装置、および、
プラズマプロセス中のチャージアップによる半導体素子
の破壊を防止することができる半導体装置のレイアウト
方法を提供することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ＳＯＩ基板の活性層内に形成された不純
物拡散領域を有するＭＯＳトランジスタと、第１の配線
層とを有する半導体装置において、前記第１の配線層
が、前記不純物拡散領域に、直接か、または、該第１の
配線層より下層の配線層の配線を介して接続された、少
なくとも１つの配線を有し、前記少なくとも１つの配線
の総面積と前記不純物拡散領域の面積との比が、前記第
１の配線層の加工、もしくは該第１の配線層を覆う絶縁
層の堆積のためのプラズマプロセスにおいて前記ＭＯＳ
トランジスタの特性を劣化させない、所定の値以下であ
ることを特徴とする半導体装置を提供するものである。
に、本発明は、ＳＯＩ基板の活性層内に形成された不純
物拡散領域を有するＭＯＳトランジスタと、第１の配線
層とを有する半導体装置において、前記第１の配線層
が、前記不純物拡散領域に、直接か、または、該第１の
配線層より下層の配線層の配線を介して接続された、少
なくとも１つの配線を有し、前記少なくとも１つの配線
の総面積と前記不純物拡散領域の面積との比が、前記第
１の配線層の加工、もしくは該第１の配線層を覆う絶縁
層の堆積のためのプラズマプロセスにおいて前記ＭＯＳ
トランジスタの特性を劣化させない、所定の値以下であ
ることを特徴とする半導体装置を提供するものである。
【００２３】また、本発明は、ＳＯＩ基板の活性層内に
形成された不純物拡散領域を有するＭＯＳトランジスタ
と、第１の配線層とを有する半導体装置において、前記
第１の配線層が、前記不純物拡散領域に、直接か、また
は、該第１の配線層より下層の配線層の配線を介して接
続された、少なくとも１つの配線を有し、前記少なくと
も１つの配線上に設けられる接続孔の総面積と前記不純
物拡散層の面積との比が、該接続孔形成のためのプラズ
マプロセスにおいて前記ＭＯＳトランジスタの特性を劣
化させない、所定の値以下であることを特徴とする半導
体装置を提供する。
形成された不純物拡散領域を有するＭＯＳトランジスタ
と、第１の配線層とを有する半導体装置において、前記
第１の配線層が、前記不純物拡散領域に、直接か、また
は、該第１の配線層より下層の配線層の配線を介して接
続された、少なくとも１つの配線を有し、前記少なくと
も１つの配線上に設けられる接続孔の総面積と前記不純
物拡散層の面積との比が、該接続孔形成のためのプラズ
マプロセスにおいて前記ＭＯＳトランジスタの特性を劣
化させない、所定の値以下であることを特徴とする半導
体装置を提供する。
【００２４】また、本発明は、ＳＯＩ基板の活性層内に
形成された不純物拡散領域を有するＭＯＳトランジスタ
と、第１の配線層とを有する半導体装置において、前記
第１の配線層が、前記不純物拡散領域に、直接か、また
は、該第１の配線層より下層の配線層の配線を介して接
続された、少なくとも１つの配線を有し、前記活性層内
にさらに、前記不純物拡散領域に前記第１の配線層の配
線もしくは前記第１の配線層より下層の配線層の配線を
介して接続された、ダミー不純物拡散領域を有すること
を特徴とする半導体装置を提供する。
形成された不純物拡散領域を有するＭＯＳトランジスタ
と、第１の配線層とを有する半導体装置において、前記
第１の配線層が、前記不純物拡散領域に、直接か、また
は、該第１の配線層より下層の配線層の配線を介して接
続された、少なくとも１つの配線を有し、前記活性層内
にさらに、前記不純物拡散領域に前記第１の配線層の配
線もしくは前記第１の配線層より下層の配線層の配線を
介して接続された、ダミー不純物拡散領域を有すること
を特徴とする半導体装置を提供する。
【００２５】また、本発明は、ＳＯＩ基板の活性層内に
形成された不純物拡散領域を有するＭＯＳトランジスタ
と、第１の配線層とを有し、前記第１の配線層が、前記
不純物拡散領域に、直接か、または、該第１の配線層よ
り下層の配線層の配線を介して接続された、少なくとも
１つの配線を有する半導体装置のレイアウト方法であっ
て、前記少なくとも１つの配線の総面積と前記不純物拡
散領域の面積との比を算出し、該算出した比が所定の値
を超える場合に、（１）前記不純物拡散領域に、前記第
１の配線層の配線もしくは前記第１の配線層より下層の
配線層の配線を介して接続される、ダミー不純物拡散領
域の挿入、（２）前記不純物拡散領域に、前記第１の配
線層の配線もしくは前記第１の配線層より下層の配線層
の配線を介して接続される、保護ダイオードの挿入、
（３）前記少なくとも１つの配線の分割、および、前記
第１の配線層より上層の配線層の配線による接続、
（４）前記少なくとも１つの配線、もしくは、該少なく
とも１つの配線を前記不純物拡散領域に接続する前記第
１の配線層より下層の配線層の配線の、分割、および、
バッファの挿入、のいずれかの対策を行うことを特徴と
する半導体装置のレイアウト方法を提供するものであ
る。
形成された不純物拡散領域を有するＭＯＳトランジスタ
と、第１の配線層とを有し、前記第１の配線層が、前記
不純物拡散領域に、直接か、または、該第１の配線層よ
り下層の配線層の配線を介して接続された、少なくとも
１つの配線を有する半導体装置のレイアウト方法であっ
て、前記少なくとも１つの配線の総面積と前記不純物拡
散領域の面積との比を算出し、該算出した比が所定の値
を超える場合に、（１）前記不純物拡散領域に、前記第
１の配線層の配線もしくは前記第１の配線層より下層の
配線層の配線を介して接続される、ダミー不純物拡散領
域の挿入、（２）前記不純物拡散領域に、前記第１の配
線層の配線もしくは前記第１の配線層より下層の配線層
の配線を介して接続される、保護ダイオードの挿入、
（３）前記少なくとも１つの配線の分割、および、前記
第１の配線層より上層の配線層の配線による接続、
（４）前記少なくとも１つの配線、もしくは、該少なく
とも１つの配線を前記不純物拡散領域に接続する前記第
１の配線層より下層の配線層の配線の、分割、および、
バッファの挿入、のいずれかの対策を行うことを特徴と
する半導体装置のレイアウト方法を提供するものであ
る。
【００２６】また、本発明は、ＳＯＩ基板の活性層内に
形成された不純物拡散領域を有するＭＯＳトランジスタ
と、第１の配線層とを有し、前記第１の配線層が、前記
不純物拡散領域に、直接か、または、該第１の配線層よ
り下層の配線層の配線を介して接続された、少なくとも
１つの配線を有する半導体装置のレイアウト方法であっ
て、前記少なくとも１つの配線上に設けられる接続孔の
総面積と前記不純物拡散領域の面積との比を算出し、該
算出した比が所定の値を超える場合に、（１）前記不純
物拡散領域に、前記第１の配線層の配線もしくは前記第
１の配線層より下層の配線層の配線を介して接続され
る、ダミー不純物拡散領域の挿入、（２）前記不純物拡
散領域に、前記第１の配線層の配線もしくは前記第１の
配線層より下層の配線層の配線を介して接続される、保
護ダイオードの挿入、（３）前記少なくとも１つの配線
の分割、および、前記第１の配線層より上層の配線層の
配線による接続、（４）前記少なくとも１つの配線、も
しくは、該少なくとも１つの配線を前記不純物拡散領域
に接続する前記第１の配線層より下層の配線層の配線
の、分割、および、バッファの挿入、のいずれかの対策
を行うことを特徴とする半導体装置のレイアウト方法を
提供する。
形成された不純物拡散領域を有するＭＯＳトランジスタ
と、第１の配線層とを有し、前記第１の配線層が、前記
不純物拡散領域に、直接か、または、該第１の配線層よ
り下層の配線層の配線を介して接続された、少なくとも
１つの配線を有する半導体装置のレイアウト方法であっ
て、前記少なくとも１つの配線上に設けられる接続孔の
総面積と前記不純物拡散領域の面積との比を算出し、該
算出した比が所定の値を超える場合に、（１）前記不純
物拡散領域に、前記第１の配線層の配線もしくは前記第
１の配線層より下層の配線層の配線を介して接続され
る、ダミー不純物拡散領域の挿入、（２）前記不純物拡
散領域に、前記第１の配線層の配線もしくは前記第１の
配線層より下層の配線層の配線を介して接続される、保
護ダイオードの挿入、（３）前記少なくとも１つの配線
の分割、および、前記第１の配線層より上層の配線層の
配線による接続、（４）前記少なくとも１つの配線、も
しくは、該少なくとも１つの配線を前記不純物拡散領域
に接続する前記第１の配線層より下層の配線層の配線
の、分割、および、バッファの挿入、のいずれかの対策
を行うことを特徴とする半導体装置のレイアウト方法を
提供する。
【００２７】ここで、前記対策が、前記ダミー不純物拡
散領域の挿入であるのが好ましい。
散領域の挿入であるのが好ましい。
【００２８】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体装置およびそのレイア
ウト方法を詳細に説明する。
施例に基づいて、本発明の半導体装置およびそのレイア
ウト方法を詳細に説明する。
【００２９】図１は、本発明のレイアウト方法を適用す
る半導体装置の一実施例のレイアウト概念図である。同
図に示す半導体装置１０は、不純物拡散領域が埋め込み
酸化膜によりシリコン支持基板から絶縁分離された、す
なわち、ＳＯＩ（Silicon-On-Insulator）基板の活性層
内に形成されたものである。そして、このような不純物
拡散領域を有する２つのＣＭＯＳ（相補型ＭＯＳ）イン
バータ１２，１４が所定間隔離れた位置に配置され、第
１金属配線１６を介して直列に接続されている。
る半導体装置の一実施例のレイアウト概念図である。同
図に示す半導体装置１０は、不純物拡散領域が埋め込み
酸化膜によりシリコン支持基板から絶縁分離された、す
なわち、ＳＯＩ（Silicon-On-Insulator）基板の活性層
内に形成されたものである。そして、このような不純物
拡散領域を有する２つのＣＭＯＳ（相補型ＭＯＳ）イン
バータ１２，１４が所定間隔離れた位置に配置され、第
１金属配線１６を介して直列に接続されている。
【００３０】ここで、それぞれのインバータ１２，１４
は、Ｐ型およびＮ型ＭＯＳＦＥＴ（電界効果トランジス
タ）１８および２０を備えている。
は、Ｐ型およびＮ型ＭＯＳＦＥＴ（電界効果トランジス
タ）１８および２０を備えている。
【００３１】Ｐ型およびＮ型拡散領域（不純物拡散領
域）２２，２４のソース領域は、それぞれ第１コンタク
トホール（接続孔）２６を介して電源配線およびグラン
ド配線に接続されている。また、Ｐ型およびＮ型拡散領
域２２，２４のドレイン領域は、第１コンタクトホール
２６を介して共に第１金属配線１６に接続されている。
また、Ｐ型およびＮ型拡散領域２２，２４の上を通過
し、その左側のソース領域と右側のドレイン領域とを分
けるようにゲート電極２８が形成されている。
域）２２，２４のソース領域は、それぞれ第１コンタク
トホール（接続孔）２６を介して電源配線およびグラン
ド配線に接続されている。また、Ｐ型およびＮ型拡散領
域２２，２４のドレイン領域は、第１コンタクトホール
２６を介して共に第１金属配線１６に接続されている。
また、Ｐ型およびＮ型拡散領域２２，２４の上を通過
し、その左側のソース領域と右側のドレイン領域とを分
けるようにゲート電極２８が形成されている。
【００３２】図示例の半導体装置１０において、第１金
属配線１６の総面積と第１金属配線１６が接続されたＰ
型およびＮ型拡散領域２２，２４（ドレイン領域）の面
積との比は、第１金属配線１６の加工（パターニン
グ）、もしくは第１金属配線１６を覆う第１層間絶縁膜
（絶縁層）（図３参照）４８の堆積のためのプラズマプ
ロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１８およ
び２０の特性を劣化させない、所定の値以下に制限され
ている。
属配線１６の総面積と第１金属配線１６が接続されたＰ
型およびＮ型拡散領域２２，２４（ドレイン領域）の面
積との比は、第１金属配線１６の加工（パターニン
グ）、もしくは第１金属配線１６を覆う第１層間絶縁膜
（絶縁層）（図３参照）４８の堆積のためのプラズマプ
ロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１８およ
び２０の特性を劣化させない、所定の値以下に制限され
ている。
【００３３】ここで、第１金属配線１６の総面積とは、
プラズマプロセス中に、プラズマ雰囲気に晒される第１
金属配線１６の合計面積である。第１金属配線１６の加
工工程では第１金属配線１６の側面積、第１層間絶縁膜
の堆積工程では第１金属配線１６の平面積と側面積の合
計である。複数の第１金属層配線が同一の不純物拡散層
にコンタクトホールを介して接続されている場合には、
その複数の第１金属配線の面積の合計が、第１金属配線
の総面積になる。また、Ｐ型およびＮ型拡散領域２２，
２４の面積とは、ＳＯＩ基板の活性層内に形成され、第
１金属配線１６にコンタクトホール２６を介して接続さ
れた不純物拡散領域２２，２４の合計平面積である。
プラズマプロセス中に、プラズマ雰囲気に晒される第１
金属配線１６の合計面積である。第１金属配線１６の加
工工程では第１金属配線１６の側面積、第１層間絶縁膜
の堆積工程では第１金属配線１６の平面積と側面積の合
計である。複数の第１金属層配線が同一の不純物拡散層
にコンタクトホールを介して接続されている場合には、
その複数の第１金属配線の面積の合計が、第１金属配線
の総面積になる。また、Ｐ型およびＮ型拡散領域２２，
２４の面積とは、ＳＯＩ基板の活性層内に形成され、第
１金属配線１６にコンタクトホール２６を介して接続さ
れた不純物拡散領域２２，２４の合計平面積である。
【００３４】本実施例では、第１金属配線１６の総面積
（側面積）とインバータ１２，１４のＰ型およびＮ型拡
散領域２２，２４の面積との比（アンテナ比）を１０
０：１に制限する。これにより、例えばインバータ１
２，１４のドレイン領域２２，２４の合計面積が４μｍ
2 である場合、第１金属配線１６の総面積は４００μｍ
2が上限となる。第１金属配線の厚さが０．４μｍであ
るとすると、その配線長は４００÷（０．４×２）＝５
００μｍ以下に制限される。
（側面積）とインバータ１２，１４のＰ型およびＮ型拡
散領域２２，２４の面積との比（アンテナ比）を１０
０：１に制限する。これにより、例えばインバータ１
２，１４のドレイン領域２２，２４の合計面積が４μｍ
2 である場合、第１金属配線１６の総面積は４００μｍ
2が上限となる。第１金属配線の厚さが０．４μｍであ
るとすると、その配線長は４００÷（０．４×２）＝５
００μｍ以下に制限される。
【００３５】このように、第１金属配線１６の総面積と
その金属配線１６に接続される不純物拡散領域の面積と
の比を所定の値以下に制限することにより、第１金属配
線１６および不純物拡散領域２２，２４に蓄積される電
荷量を低く抑えることができるため、第１金属配線１６
の加工工程や、第１層間絶縁膜の堆積工程でのプラズマ
プロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１８お
よび２０の特性の劣化を防止することができる。
その金属配線１６に接続される不純物拡散領域の面積と
の比を所定の値以下に制限することにより、第１金属配
線１６および不純物拡散領域２２，２４に蓄積される電
荷量を低く抑えることができるため、第１金属配線１６
の加工工程や、第１層間絶縁膜の堆積工程でのプラズマ
プロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１８お
よび２０の特性の劣化を防止することができる。
【００３６】続いて、図２は、本発明のレイアウト方法
を適用する半導体装置の別の実施例のレイアウト概念図
である。同図に示す半導体装置３０は、図１に示す半導
体装置１０において、さらに、２つのＭＯＳインバータ
１２，１４の間を接続する第１金属配線１６に第１コン
タクトホール２６を介してダミーの不純物拡散領域３２
を不純物拡散領域２２，２４と並列に接続したものであ
る。これにより、ダミー不純物拡散領域３２は容量素子
として用いられる。
を適用する半導体装置の別の実施例のレイアウト概念図
である。同図に示す半導体装置３０は、図１に示す半導
体装置１０において、さらに、２つのＭＯＳインバータ
１２，１４の間を接続する第１金属配線１６に第１コン
タクトホール２６を介してダミーの不純物拡散領域３２
を不純物拡散領域２２，２４と並列に接続したものであ
る。これにより、ダミー不純物拡散領域３２は容量素子
として用いられる。
【００３７】なお、前述の特公平８−９７４１６号に
は、従来の半導体装置のゲート絶縁膜に対するプラズマ
ダメージ対策として、金属配線とゲート電極との間にダ
イオードおよび抵抗を構成するＮ型拡散層を介在させる
ことが提案されている。この従来技術のＮ型拡散層とは
異なり、本願発明のダミー不純物拡散領域３２は、埋め
込み酸化膜によりシリコン支持基板から絶縁分離されて
いるため、ダイオードとしては機能しない。また、この
従来技術では、金属配線を切断し、Ｎ型拡散層を抵抗と
して直列に接続する。これに対して本発明では、金属配
線を切断することなく、ダミー不純物拡散領域３２を不
純物拡散領域２２，２４と並列に接続する。
は、従来の半導体装置のゲート絶縁膜に対するプラズマ
ダメージ対策として、金属配線とゲート電極との間にダ
イオードおよび抵抗を構成するＮ型拡散層を介在させる
ことが提案されている。この従来技術のＮ型拡散層とは
異なり、本願発明のダミー不純物拡散領域３２は、埋め
込み酸化膜によりシリコン支持基板から絶縁分離されて
いるため、ダイオードとしては機能しない。また、この
従来技術では、金属配線を切断し、Ｎ型拡散層を抵抗と
して直列に接続する。これに対して本発明では、金属配
線を切断することなく、ダミー不純物拡散領域３２を不
純物拡散領域２２，２４と並列に接続する。
【００３８】ダミー不純物拡散領域３２は、アンテナ比
の制限を満足するように、第１金属配線１６の総面積と
不純物拡散領域２２，２４の面積との第１の比か、もし
くは、第１金属配線１６上に設けられるコンタクトホー
ルの総面積と不純物拡散領域２２，２４の面積との第２
の比が、これら第１および第２の比に対してそれぞれ定
められた所定の値を超える場合に接続される。
の制限を満足するように、第１金属配線１６の総面積と
不純物拡散領域２２，２４の面積との第１の比か、もし
くは、第１金属配線１６上に設けられるコンタクトホー
ルの総面積と不純物拡散領域２２，２４の面積との第２
の比が、これら第１および第２の比に対してそれぞれ定
められた所定の値を超える場合に接続される。
【００３９】もしくは、これらの比が所定の値を超える
可能性が高い箇所には、実際に超えているかいないかの
検証を行うことなく、ダミー不純物拡散領域３２を接続
し、もしくはその他の方法による対策を行い、実際に所
定の値を超えた場合であってもプラズマダメージによる
劣化が起きないようにすることも可能である。例えば、
半導体装置内の回路ブロックの出力端子と、同一半導体
装置内の他の回路ブロックの入力端子とを接続する配線
は、数ｍｍ以上の長さを有する場合が多い。このため、
回路ブロックの出力端子を構成するＭＯＳトランジスタ
の不純物拡散領域と、出力端子に接続される配線の面積
との比は、所定の値を超える可能性が高い。
可能性が高い箇所には、実際に超えているかいないかの
検証を行うことなく、ダミー不純物拡散領域３２を接続
し、もしくはその他の方法による対策を行い、実際に所
定の値を超えた場合であってもプラズマダメージによる
劣化が起きないようにすることも可能である。例えば、
半導体装置内の回路ブロックの出力端子と、同一半導体
装置内の他の回路ブロックの入力端子とを接続する配線
は、数ｍｍ以上の長さを有する場合が多い。このため、
回路ブロックの出力端子を構成するＭＯＳトランジスタ
の不純物拡散領域と、出力端子に接続される配線の面積
との比は、所定の値を超える可能性が高い。
【００４０】図３の断面図に示すように、フォトレジス
ト３４をマスクとする第１金属配線１６の加工工程で、
その側面から入射した荷電粒子は、不純物拡散領域２５
（２２，２４）／埋め込み酸化膜３６／シリコン支持基
板３８により構成されるキャパシタに蓄積され、埋め込
み酸化膜３６の両端に電圧が印加される。プラズマプロ
セスで入射する電荷が一定量であるとすると、キャパシ
タの容量が大きいほど埋め込み酸化膜３６に印加される
電圧は低下し、その絶縁破壊を防止できる。
ト３４をマスクとする第１金属配線１６の加工工程で、
その側面から入射した荷電粒子は、不純物拡散領域２５
（２２，２４）／埋め込み酸化膜３６／シリコン支持基
板３８により構成されるキャパシタに蓄積され、埋め込
み酸化膜３６の両端に電圧が印加される。プラズマプロ
セスで入射する電荷が一定量であるとすると、キャパシ
タの容量が大きいほど埋め込み酸化膜３６に印加される
電圧は低下し、その絶縁破壊を防止できる。
【００４１】従って、第１金属配線１６に対して、不純
物拡散領域２５（すなわち、ＣＭＯＳインバータ１２の
Ｐ型およびＮ型ドレイン拡散領域２２，２４）と並列に
ダミー不純物拡散領域３２を付加することにより、合計
のキャパシタが増加して、埋め込み酸化膜３６に印加さ
れる電圧が低下する。すなわち、アンテナ比を本来の不
純物拡散領域２５とダミー不純物拡散領域３２の合計で
計算すればよく、アンテナ比を低減することが可能にな
る。
物拡散領域２５（すなわち、ＣＭＯＳインバータ１２の
Ｐ型およびＮ型ドレイン拡散領域２２，２４）と並列に
ダミー不純物拡散領域３２を付加することにより、合計
のキャパシタが増加して、埋め込み酸化膜３６に印加さ
れる電圧が低下する。すなわち、アンテナ比を本来の不
純物拡散領域２５とダミー不純物拡散領域３２の合計で
計算すればよく、アンテナ比を低減することが可能にな
る。
【００４２】なお、接続するダミー不純物拡散領域３２
の個数は１つに限定されず、必要に応じて、１本の第１
金属配線１６に複数個のダミー不純物拡散領域３２を並
列に接続してもよい。
の個数は１つに限定されず、必要に応じて、１本の第１
金属配線１６に複数個のダミー不純物拡散領域３２を並
列に接続してもよい。
【００４３】不純物拡散領域２２，２４の面積が大きい
場合には、別の第１コンタクト孔２６を介して別の第１
金属配線１６を不純物拡散領域２２，２４に接続し、そ
の配線にダミー不純物拡散領域３２を接続するようにし
てもよい。
場合には、別の第１コンタクト孔２６を介して別の第１
金属配線１６を不純物拡散領域２２，２４に接続し、そ
の配線にダミー不純物拡散領域３２を接続するようにし
てもよい。
【００４４】ダミー不純物拡散領域３２の代わりに、支
持基板３８に形成されるダイオードを接続してもよい。
図４には、支持基板３８と、その表面に形成された反対
導電型の拡散領域との間に形成されたダイオード（Ｐ／
Ｎ接合）を、第１金属配線１６に接続した半導体装置４
０の断面図を示す。図では、Ｐ型の支持基板を利用する
場合を例に、Ｎ型不純物拡散領域３９を支持基板の表面
に形成した例を示した。
持基板３８に形成されるダイオードを接続してもよい。
図４には、支持基板３８と、その表面に形成された反対
導電型の拡散領域との間に形成されたダイオード（Ｐ／
Ｎ接合）を、第１金属配線１６に接続した半導体装置４
０の断面図を示す。図では、Ｐ型の支持基板を利用する
場合を例に、Ｎ型不純物拡散領域３９を支持基板の表面
に形成した例を示した。
【００４５】このようなＮ型不純物拡散領域３９の形成
のためには、例えば、ＭＯＳトランジスタ６８，７０の
ゲート電極２８およびその側壁のサイドウォール２９を
形成した後に、Ｎ型不純物拡散領域３９を形成すべき位
置のフィールド酸化膜６６および埋め込み酸化膜３６を
エッチングして開口を形成する。そして、ＮチャネルＭ
ＯＳトランジスタのソース、ドレイン領域を構成するＮ
型拡散領域２４の形成と同時に、この開口の底面の支持
基板３８の表面にＮ型不純物拡散領域３９の形成を行
う。その後、ＭＯＳトランジスタ６８，７０を覆うとと
もに、埋め込み酸化膜３６に形成した開口を埋め込む層
間絶縁膜４８を堆積する。そしてこの層間絶縁膜４８
に、ＭＯＳトランジスタ６８，７０のソース、ドレイン
領域やゲート電極に接続するための第１コンタクト孔２
６を形成すると同時に、Ｎ型不純物拡散層３９に接続す
るための第１コンタクト孔２６を形成し、第１金属配線
１６に接続する。
のためには、例えば、ＭＯＳトランジスタ６８，７０の
ゲート電極２８およびその側壁のサイドウォール２９を
形成した後に、Ｎ型不純物拡散領域３９を形成すべき位
置のフィールド酸化膜６６および埋め込み酸化膜３６を
エッチングして開口を形成する。そして、ＮチャネルＭ
ＯＳトランジスタのソース、ドレイン領域を構成するＮ
型拡散領域２４の形成と同時に、この開口の底面の支持
基板３８の表面にＮ型不純物拡散領域３９の形成を行
う。その後、ＭＯＳトランジスタ６８，７０を覆うとと
もに、埋め込み酸化膜３６に形成した開口を埋め込む層
間絶縁膜４８を堆積する。そしてこの層間絶縁膜４８
に、ＭＯＳトランジスタ６８，７０のソース、ドレイン
領域やゲート電極に接続するための第１コンタクト孔２
６を形成すると同時に、Ｎ型不純物拡散層３９に接続す
るための第１コンタクト孔２６を形成し、第１金属配線
１６に接続する。
【００４６】この場合、シリコン支持基板３８とＮ型不
純物拡散領域３９との間に形成されたＰ／Ｎ接合が、不
純物拡散領域２２，２４とシリコン支持基板３８との間
のキャパシタに並列に接続される。そして、プラズマプ
ロセスで入射し、蓄積された電荷によって不純物拡散領
域２２，２４とシリコン支持基板３８との間のキャパシ
タに印加される電圧が高くなると、Ｐ／Ｎ接合に電流が
流れ、電荷が逃がされる。この結果、埋め込み酸化膜３
６に印加される電圧は低下し、その絶縁破壊を防止でき
る。
純物拡散領域３９との間に形成されたＰ／Ｎ接合が、不
純物拡散領域２２，２４とシリコン支持基板３８との間
のキャパシタに並列に接続される。そして、プラズマプ
ロセスで入射し、蓄積された電荷によって不純物拡散領
域２２，２４とシリコン支持基板３８との間のキャパシ
タに印加される電圧が高くなると、Ｐ／Ｎ接合に電流が
流れ、電荷が逃がされる。この結果、埋め込み酸化膜３
６に印加される電圧は低下し、その絶縁破壊を防止でき
る。
【００４７】第１金属配線１６にダミー不純物拡散領域
３２やダイオードを接続する代わりに、図５の半導体装
置５０のように、第１金属配線１６を途中で分割し、バ
ッファ４２を挿入してもよい。バッファ４２は、２つの
ＭＯＳインバータ４４，４６を直列に接続したものであ
り、論理は変化しない。このバッファ４２を挿入するこ
とにより、第１金属配線１６が２つに分割され、アンテ
ナ比を低減することができる。
３２やダイオードを接続する代わりに、図５の半導体装
置５０のように、第１金属配線１６を途中で分割し、バ
ッファ４２を挿入してもよい。バッファ４２は、２つの
ＭＯＳインバータ４４，４６を直列に接続したものであ
り、論理は変化しない。このバッファ４２を挿入するこ
とにより、第１金属配線１６が２つに分割され、アンテ
ナ比を低減することができる。
【００４８】なお、挿入するバッファ４２の個数は１つ
に限定されず、必要に応じて、１本の第１金属配線１６
に複数個のバッファ４２を直列に接続し、第１の金属配
線１６を複数に分割してもよい。
に限定されず、必要に応じて、１本の第１金属配線１６
に複数個のバッファ４２を直列に接続し、第１の金属配
線１６を複数に分割してもよい。
【００４９】前述のように、第１金属配線１６にダミー
不純物拡散領域３２を接続すると、信号の伝搬経路に余
分な容量が付加されるため、インバータ１２からインバ
ータ１４への信号の伝搬遅延が増大する。これに対し、
バッファ４２を挿入する場合、この遅延の問題が生じな
いという利点がある。しかし、バッファ４２を挿入する
場合、第１金属配線１６にダミー不純物拡散領域３２を
接続するよりも大きなレイアウト面積を必要とする。
不純物拡散領域３２を接続すると、信号の伝搬経路に余
分な容量が付加されるため、インバータ１２からインバ
ータ１４への信号の伝搬遅延が増大する。これに対し、
バッファ４２を挿入する場合、この遅延の問題が生じな
いという利点がある。しかし、バッファ４２を挿入する
場合、第１金属配線１６にダミー不純物拡散領域３２を
接続するよりも大きなレイアウト面積を必要とする。
【００５０】また、第１金属配線１６にバッファ４２を
挿入して第１金属配線１６を分割する代わりに、アンテ
ナ比を満足するように第１金属配線１６を分割し、分割
後の配線を第１金属配線１６よりも上層の配線を介して
接続してもよい。この場合、第１金属配線１６の加工工
程時に上層の配線は存在せず、第１金属配線１６は電気
的に分断されているため、バッファ４２を挿入した場合
と同様の効果を得ることができる。
挿入して第１金属配線１６を分割する代わりに、アンテ
ナ比を満足するように第１金属配線１６を分割し、分割
後の配線を第１金属配線１６よりも上層の配線を介して
接続してもよい。この場合、第１金属配線１６の加工工
程時に上層の配線は存在せず、第１金属配線１６は電気
的に分断されているため、バッファ４２を挿入した場合
と同様の効果を得ることができる。
【００５１】続いて、図６は、本発明のレイアウト方法
を適用する半導体装置の別の実施例のレイアウト概念図
である。同図に示す半導体装置６０は、図１，２および
５の場合と同じく、不純物拡散領域が埋め込み酸化膜に
よりシリコン支持基板から絶縁分離されたＳＯＩ基板
（図３参照）を用いて形成されたものであり、ＣＭＯＳ
インバータ５２が、第１金属配線１６および第２コンタ
クトホール５４を介してパッド５６に接続されている。
を適用する半導体装置の別の実施例のレイアウト概念図
である。同図に示す半導体装置６０は、図１，２および
５の場合と同じく、不純物拡散領域が埋め込み酸化膜に
よりシリコン支持基板から絶縁分離されたＳＯＩ基板
（図３参照）を用いて形成されたものであり、ＣＭＯＳ
インバータ５２が、第１金属配線１６および第２コンタ
クトホール５４を介してパッド５６に接続されている。
【００５２】ここで、パッド５６は、信号を半導体装置
６０の外部に引き出すための電極であり、第１金属配線
１６が形成される第１金属配線層の上層に積層された第
２金属配線層で形成されている。また、第２コンタクト
ホール５４は、パッド５６の外周部に沿って形成されて
いる。半導体装置６０上の全面にはパッシベーション膜
があり、パッド５６上部のパッシベーション膜が開孔さ
れ、パッド開口部５８が形成されている。なお、インバ
ータ５２の構成は、図１に示すインバータ１２，１４と
同じである。
６０の外部に引き出すための電極であり、第１金属配線
１６が形成される第１金属配線層の上層に積層された第
２金属配線層で形成されている。また、第２コンタクト
ホール５４は、パッド５６の外周部に沿って形成されて
いる。半導体装置６０上の全面にはパッシベーション膜
があり、パッド５６上部のパッシベーション膜が開孔さ
れ、パッド開口部５８が形成されている。なお、インバ
ータ５２の構成は、図１に示すインバータ１２，１４と
同じである。
【００５３】図示例の半導体装置６０において、第１金
属配線１６上に設けられる第２コンタクトホール５４の
総面積（あるいは、第２コンタクトホール５４の寸法が
一定である場合には、その個数）とインバータ５２のＰ
型およびＮ型ドレイン拡散領域（不純物拡散領域）２
２，２４の面積との比は、第２コンタクトホール５４の
形成のためのプラズマプロセスにおいて、Ｐ型およびＮ
型ＭＯＳＦＥＴ１８および２０の特性を劣化させない、
所定の値以下に制限されている。
属配線１６上に設けられる第２コンタクトホール５４の
総面積（あるいは、第２コンタクトホール５４の寸法が
一定である場合には、その個数）とインバータ５２のＰ
型およびＮ型ドレイン拡散領域（不純物拡散領域）２
２，２４の面積との比は、第２コンタクトホール５４の
形成のためのプラズマプロセスにおいて、Ｐ型およびＮ
型ＭＯＳＦＥＴ１８および２０の特性を劣化させない、
所定の値以下に制限されている。
【００５４】ここで、ダメージを与える可能性のあるプ
ラズマプロセスとしては、第２コンタクトホール５４の
開口のためのドライエッチングプロセスや、開口された
コンタクトホール５４内に配線を形成する金属を堆積す
るためのスパッタプロセスがある。いずれの場合にも、
アンテナルールの対象となる第２コンタクトホール５４
の総面積とは、プラズマプロセス中に、プラズマ雰囲気
に晒される、第１金属配線１６上に設けられた第２コン
タクトホール５４の穴底の合計面積である。
ラズマプロセスとしては、第２コンタクトホール５４の
開口のためのドライエッチングプロセスや、開口された
コンタクトホール５４内に配線を形成する金属を堆積す
るためのスパッタプロセスがある。いずれの場合にも、
アンテナルールの対象となる第２コンタクトホール５４
の総面積とは、プラズマプロセス中に、プラズマ雰囲気
に晒される、第１金属配線１６上に設けられた第２コン
タクトホール５４の穴底の合計面積である。
【００５５】また、パッド開口部５８の面積とインバー
タ５２のＰ型およびＮ型ドレイン拡散領域２２，２４の
面積との比も、パッド開口部５８を形成するためのプラ
ズマプロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１
８および２０の特性を劣化させない、所定の値以下に制
限されている。
タ５２のＰ型およびＮ型ドレイン拡散領域２２，２４の
面積との比も、パッド開口部５８を形成するためのプラ
ズマプロセスにおいて、Ｐ型およびＮ型ＭＯＳＦＥＴ１
８および２０の特性を劣化させない、所定の値以下に制
限されている。
【００５６】本実施例では、ＭＯＳインバータ５２のＰ
型およびＮ型ドレイン拡散領域２２，２４の面積と第２
コンタクトホール５６の個数との比を１μｍ2 当たり５
個に制限し、Ｐ型およびＮ型ドレイン拡散領域２２，２
４の面積とパッド開口部５８の面積との比を１：１００
に制限する。これにより、例えば不純物拡散領域の面積
が２０μｍ2 の場合、第２コンタクトホールの個数は１
００個が上限となり、パッド開口部５８の面積は２００
０μｍ2 が上限となる。
型およびＮ型ドレイン拡散領域２２，２４の面積と第２
コンタクトホール５６の個数との比を１μｍ2 当たり５
個に制限し、Ｐ型およびＮ型ドレイン拡散領域２２，２
４の面積とパッド開口部５８の面積との比を１：１００
に制限する。これにより、例えば不純物拡散領域の面積
が２０μｍ2 の場合、第２コンタクトホールの個数は１
００個が上限となり、パッド開口部５８の面積は２００
０μｍ2 が上限となる。
【００５７】このように、第１金属配線１６上に設けら
れる第２コンタクトホール５４の総面積や、パッド開口
部５８の面積とインバータ５２のＰ型およびＮ型ドレイ
ン拡散領域２２，２４の面積との比を所定の値以下に制
限することにより、第２コンタクトホールやパッド開口
部５８の形成工程でのプラズマプロセスにおいて、Ｐ型
およびＮ型ＭＯＳＦＥＴ１８および２０の特性の劣化を
防止することができる。
れる第２コンタクトホール５４の総面積や、パッド開口
部５８の面積とインバータ５２のＰ型およびＮ型ドレイ
ン拡散領域２２，２４の面積との比を所定の値以下に制
限することにより、第２コンタクトホールやパッド開口
部５８の形成工程でのプラズマプロセスにおいて、Ｐ型
およびＮ型ＭＯＳＦＥＴ１８および２０の特性の劣化を
防止することができる。
【００５８】続いて、図７は、本発明のレイアウト方法
を適用する半導体装置の別の実施例のレイアウト概念図
である。同図に示す半導体装置７０は、図６に示す半導
体装置６０において、さらに、パッド５６の下層の同形
の第１金属配線１６の下に、第１コンタクトホール２６
を介してダミーの不純物拡散領域６２を不純物拡散領域
２２，２４と並列に接続したものである。これにより、
ダミー不純物拡散領域６２は容量素子として用いられ
る。
を適用する半導体装置の別の実施例のレイアウト概念図
である。同図に示す半導体装置７０は、図６に示す半導
体装置６０において、さらに、パッド５６の下層の同形
の第１金属配線１６の下に、第１コンタクトホール２６
を介してダミーの不純物拡散領域６２を不純物拡散領域
２２，２４と並列に接続したものである。これにより、
ダミー不純物拡散領域６２は容量素子として用いられ
る。
【００５９】ダミー不純物拡散領域６２は、アンテナ比
の制限を満足するように、第１金属配線１６の総面積と
不純物拡散領域２２，２４の面積との第１の比か、もし
くは、第１金属配線１６上に設けられる第２コンタクト
ホール５４の総面積と不純物拡散領域２２，２４の面積
との第２の比が、これら第１および第２の比に対してそ
れぞれ定められた所定の値を超える場合に接続される。
なお、ダミー不純物拡散領域６２の代わりに、図４に示
されるようなダイオード（Ｐ／Ｎ接合）を接続してもよ
い。
の制限を満足するように、第１金属配線１６の総面積と
不純物拡散領域２２，２４の面積との第１の比か、もし
くは、第１金属配線１６上に設けられる第２コンタクト
ホール５４の総面積と不純物拡散領域２２，２４の面積
との第２の比が、これら第１および第２の比に対してそ
れぞれ定められた所定の値を超える場合に接続される。
なお、ダミー不純物拡散領域６２の代わりに、図４に示
されるようなダイオード（Ｐ／Ｎ接合）を接続してもよ
い。
【００６０】図２の場合と同様に、第１金属配線１６に
対して、Ｐ型およびＮ型拡散領域２２，２４と並列にダ
ミー不純物拡散領域６２を付加することにより、合計の
キャパシタが増加されるので、アンテナ比を低減するこ
とが可能になる。
対して、Ｐ型およびＮ型拡散領域２２，２４と並列にダ
ミー不純物拡散領域６２を付加することにより、合計の
キャパシタが増加されるので、アンテナ比を低減するこ
とが可能になる。
【００６１】なお、第１金属配線１６の場合を例に挙げ
て説明したが、本発明はこれに限定されず、第１金属配
線１６よりも上層の金属配線の場合にも同様に適用可能
である。下層に金属配線がある場合、プラズマ雰囲気に
晒される上層の金属配線は、下層の金属配線や下層のコ
ンタクトホールを介して電気的にＭＯＳトランジスタの
不純物拡散領域に接続される。また、同一の配線層の複
数の金属配線が、下層の金属配線やコンタクトホールを
通じて、同一の不純物拡散領域に接続される場合もあ
る。その場合には、アンテナ比は、同一の配線層の複数
の金属配線の総面積で評価する。配線の材料も限定され
ず、アルミ、タングステン等の各種の金属の他、シリサ
イド、ポリサイド等の従来公知の配線材料が全て利用可
能である。
て説明したが、本発明はこれに限定されず、第１金属配
線１６よりも上層の金属配線の場合にも同様に適用可能
である。下層に金属配線がある場合、プラズマ雰囲気に
晒される上層の金属配線は、下層の金属配線や下層のコ
ンタクトホールを介して電気的にＭＯＳトランジスタの
不純物拡散領域に接続される。また、同一の配線層の複
数の金属配線が、下層の金属配線やコンタクトホールを
通じて、同一の不純物拡散領域に接続される場合もあ
る。その場合には、アンテナ比は、同一の配線層の複数
の金属配線の総面積で評価する。配線の材料も限定され
ず、アルミ、タングステン等の各種の金属の他、シリサ
イド、ポリサイド等の従来公知の配線材料が全て利用可
能である。
【００６２】また、アンテナ比の所定値は、ＳＯＩ基板
の仕様、例えば埋め込み酸化膜の膜厚や、プラズマプロ
セスで使用されている製造装置の種類、製造条件等に強
く依存するため、実施例の値に限定されず、埋め込み酸
化膜やＭＯＳＥＴに損傷を与えない範囲で、適宜最適な
値に設定すればよい。
の仕様、例えば埋め込み酸化膜の膜厚や、プラズマプロ
セスで使用されている製造装置の種類、製造条件等に強
く依存するため、実施例の値に限定されず、埋め込み酸
化膜やＭＯＳＥＴに損傷を与えない範囲で、適宜最適な
値に設定すればよい。
【００６３】実際の半導体装置のレイアウトを行う場合
には、特開平１１−１８６３９４号や特開平１１−２９
７８３６号に示されたように、回路ブロック（セル）の
配置およびその間の配線を行った段階で、自動レイアウ
ト装置の機能を利用して、アンテナ比の算出および、算
出された比が所定の値を超える部分の抽出を自動的に行
う。そして、抽出された部分に対して、適切な対策を、
やはり自動レイアウト装置の機能を利用して、自動で、
もしくは作業者が適切な対策を選択することによって、
行う。
には、特開平１１−１８６３９４号や特開平１１−２９
７８３６号に示されたように、回路ブロック（セル）の
配置およびその間の配線を行った段階で、自動レイアウ
ト装置の機能を利用して、アンテナ比の算出および、算
出された比が所定の値を超える部分の抽出を自動的に行
う。そして、抽出された部分に対して、適切な対策を、
やはり自動レイアウト装置の機能を利用して、自動で、
もしくは作業者が適切な対策を選択することによって、
行う。
【００６４】アンテナ比の算出において対象となる配線
の「総面積」は、前述のように、第１金属配線１６の加
工工程では第１金属配線の側面積であり、第１金属配線
１６上への第１層間絶縁膜堆積工程では、第１金属配線
の平面積と側面積との合計である。従って、第１金属配
線の側面積と、平面積と側面積の合計とのそれぞれにつ
いてアンテナ比を算出し、そのそれぞれに対して定めた
所定の値との比較を行うことが好ましい。しかし、金属
配線の加工工程と層間絶縁膜の堆積工程とのいずれか一
方によるプラズマダメージの方が他方によるダメージに
比較して大きい場合には、ダメージの大きい方に対応す
る総面積のみを求めてアンテナ比を算出し、所定の値と
の比較を行うようにしてもよい。もしくは、金属配線の
平面積と側面積とのそれぞれについてアンテナ比を算出
し、加工工程と層間絶縁膜堆積工程との両方におけるプ
ラズマダメージを考慮してそれぞれに対して定めた所定
の値との比較を行うようにしてもよい。
の「総面積」は、前述のように、第１金属配線１６の加
工工程では第１金属配線の側面積であり、第１金属配線
１６上への第１層間絶縁膜堆積工程では、第１金属配線
の平面積と側面積との合計である。従って、第１金属配
線の側面積と、平面積と側面積の合計とのそれぞれにつ
いてアンテナ比を算出し、そのそれぞれに対して定めた
所定の値との比較を行うことが好ましい。しかし、金属
配線の加工工程と層間絶縁膜の堆積工程とのいずれか一
方によるプラズマダメージの方が他方によるダメージに
比較して大きい場合には、ダメージの大きい方に対応す
る総面積のみを求めてアンテナ比を算出し、所定の値と
の比較を行うようにしてもよい。もしくは、金属配線の
平面積と側面積とのそれぞれについてアンテナ比を算出
し、加工工程と層間絶縁膜堆積工程との両方におけるプ
ラズマダメージを考慮してそれぞれに対して定めた所定
の値との比較を行うようにしてもよい。
【００６５】また、それぞれの配線層の厚さは使用する
製造プロセスによって決まっているため、配線の周辺長
を求めることによって側面積を求めることができる。さ
らに、配線の長さのみを求めることによっても、側面積
を近似的に求めることができる。平面積についても、現
実に使用される配線の幅が実質的に一定とみなせる場合
には、配線の長さを求めることによって近似的に求める
ことができる。従って、配線の総面積と不純物拡散領域
の面積との比の算出、および算出した比の所定の値との
比較は、近似的には、配線の長さと不純物拡散領域との
面積比を求め、その比について定めた所定の値と比較す
ることによって行うこともできる。
製造プロセスによって決まっているため、配線の周辺長
を求めることによって側面積を求めることができる。さ
らに、配線の長さのみを求めることによっても、側面積
を近似的に求めることができる。平面積についても、現
実に使用される配線の幅が実質的に一定とみなせる場合
には、配線の長さを求めることによって近似的に求める
ことができる。従って、配線の総面積と不純物拡散領域
の面積との比の算出、および算出した比の所定の値との
比較は、近似的には、配線の長さと不純物拡散領域との
面積比を求め、その比について定めた所定の値と比較す
ることによって行うこともできる。
【００６６】アンテナ比の算出は、半導体装置の全体に
対して行うことも可能であるし、所定の値を超える可能
性が高いと予想される部分のみについて行うことも可能
である。例えば、前述した回路ブロックの出力端子の場
合、出力端子を構成する最終段のＭＯＳトランジスタに
は、ほぼ同一の寸法のものが使用されることが多い。従
って、不純物拡散領域の面積はほぼ一定であると考えら
れる。このような場合には、出力端子に接続される各配
線層の配線の長さのみを調べることによって、アンテナ
比を近似的に算出することも可能である。
対して行うことも可能であるし、所定の値を超える可能
性が高いと予想される部分のみについて行うことも可能
である。例えば、前述した回路ブロックの出力端子の場
合、出力端子を構成する最終段のＭＯＳトランジスタに
は、ほぼ同一の寸法のものが使用されることが多い。従
って、不純物拡散領域の面積はほぼ一定であると考えら
れる。このような場合には、出力端子に接続される各配
線層の配線の長さのみを調べることによって、アンテナ
比を近似的に算出することも可能である。
【００６７】以上述べたように、本願発明における配線
の総面積、もしくは接続孔の総面積と不純物拡散領域の
面積との比の算出は、必ずしも厳密に行う必要はない。
結果としてプラズマダメージによる劣化を防止できれ
ば、さまざまな実用的な近似方法によって効率的に算出
を行い、その算出方法に合わせた余裕を持って設定した
所定の値との比較を行えばよい。
の総面積、もしくは接続孔の総面積と不純物拡散領域の
面積との比の算出は、必ずしも厳密に行う必要はない。
結果としてプラズマダメージによる劣化を防止できれ
ば、さまざまな実用的な近似方法によって効率的に算出
を行い、その算出方法に合わせた余裕を持って設定した
所定の値との比較を行えばよい。
【００６８】本発明の半導体装置およびそのレイアウト
方法は、基本的に以上のようなものである。以上、本発
明の半導体装置およびそのレイアウト方法について詳細
に説明したが、本発明は上記実施例に限定されず、本発
明の主旨を逸脱しない範囲において、種々の改良や変更
をしてもよいのはもちろんである。
方法は、基本的に以上のようなものである。以上、本発
明の半導体装置およびそのレイアウト方法について詳細
に説明したが、本発明は上記実施例に限定されず、本発
明の主旨を逸脱しない範囲において、種々の改良や変更
をしてもよいのはもちろんである。
【００６９】図４には、支持基板３８の表面に、支持基
板と反対導電型の不純物拡散領域を形成し、第１金属配
線１６に接続して、プラズマダメージによる素子劣化防
止のためのダイオードとして使用した例を示した。同様
の製造工程で、支持基板と同一導電型の不純物拡散領域
を支持基板表面に形成することも可能である。このよう
な同一導電型の不純物拡散領域を、第１コンタクト孔２
６、第１金属配線１６およびさらに上層の金属配線を介
してパッドに接続し、さらに、そのパッドを介して、半
導体装置を格納するパッケージの端子に接続することも
可能である。そして、接続された端子をグランド端子と
することにより、もしくは、特定の電位を印加する端子
とすることにより、支持基板の電位を固定することが可
能になる。
板と反対導電型の不純物拡散領域を形成し、第１金属配
線１６に接続して、プラズマダメージによる素子劣化防
止のためのダイオードとして使用した例を示した。同様
の製造工程で、支持基板と同一導電型の不純物拡散領域
を支持基板表面に形成することも可能である。このよう
な同一導電型の不純物拡散領域を、第１コンタクト孔２
６、第１金属配線１６およびさらに上層の金属配線を介
してパッドに接続し、さらに、そのパッドを介して、半
導体装置を格納するパッケージの端子に接続することも
可能である。そして、接続された端子をグランド端子と
することにより、もしくは、特定の電位を印加する端子
とすることにより、支持基板の電位を固定することが可
能になる。
【００７０】従来のＳＯＩ基板を利用した半導体装置に
おいては、フリップチップＢＧＡ（Ball Grid Array ）
等の、支持基板の裏面がパッケージ端子に接続されない
種類のパッケージに格納した場合、支持基板の電位を固
定することができなかった。このため、支持基板電位の
変動によって半導体装置の動作の不安定性が発生すると
いう問題があった。
おいては、フリップチップＢＧＡ（Ball Grid Array ）
等の、支持基板の裏面がパッケージ端子に接続されない
種類のパッケージに格納した場合、支持基板の電位を固
定することができなかった。このため、支持基板電位の
変動によって半導体装置の動作の不安定性が発生すると
いう問題があった。
【００７１】支持基板の表面に支持基板と同一導電型の
不純物拡散領域を形成し、パッドを介してパッケージの
端子に接続することにより、従来のパッケージ技術をそ
のまま利用しながら、このような問題を解決することが
できる。
不純物拡散領域を形成し、パッドを介してパッケージの
端子に接続することにより、従来のパッケージ技術をそ
のまま利用しながら、このような問題を解決することが
できる。
【００７２】
【発明の効果】以上詳細に説明した様に、本発明によれ
ば、ＳＯＩ基板上に形成された不純物拡散領域に接続さ
れる配線層の総面積、コンタクトホールの総面積やパッ
ド開口部の面積を所定の値以下に制限することにより、
プラズマプロセス中のチャージアップによる半導体素子
の破壊を防止することができ、信頼性の高い半導体装置
を実現すると共に、半導体装置の製造歩留りを向上させ
ることができる。また、ダミー不純物拡散領域を付加し
たり、バッファを挿入することにより、また、下層の配
線を分割し、かつ分割後の配線を上層の配線を介して接
続することにより、アンテナ比を低減することが可能に
なり、回路設計上の制約を大幅に緩和することができ
る。
ば、ＳＯＩ基板上に形成された不純物拡散領域に接続さ
れる配線層の総面積、コンタクトホールの総面積やパッ
ド開口部の面積を所定の値以下に制限することにより、
プラズマプロセス中のチャージアップによる半導体素子
の破壊を防止することができ、信頼性の高い半導体装置
を実現すると共に、半導体装置の製造歩留りを向上させ
ることができる。また、ダミー不純物拡散領域を付加し
たり、バッファを挿入することにより、また、下層の配
線を分割し、かつ分割後の配線を上層の配線を介して接
続することにより、アンテナ比を低減することが可能に
なり、回路設計上の制約を大幅に緩和することができ
る。
【図１】 本発明のレイアウト方法を適用する半導体装
置の一実施例のレイアウト概念図である。
置の一実施例のレイアウト概念図である。
【図２】 本発明のレイアウト方法を適用する半導体装
置の別の実施例のレイアウト概念図である。
置の別の実施例のレイアウト概念図である。
【図３】 図２に示す半導体装置の一実施例の断面図で
ある。
ある。
【図４】 本発明の半導体装置の別の実施例の断面図で
ある。
ある。
【図５】 本発明のレイアウト方法を適用する半導体装
置の別の実施例のレイアウト概念図である。
置の別の実施例のレイアウト概念図である。
【図６】 本発明のレイアウト方法を適用する半導体装
置の別の実施例のレイアウト概念図である。
置の別の実施例のレイアウト概念図である。
【図７】 本発明のレイアウト方法を適用する半導体装
置の別の実施例のレイアウト概念図である。
置の別の実施例のレイアウト概念図である。
【図８】 ゲート酸化膜でプラズマダメージが発生する
原理を表す一例の断面図である。
原理を表す一例の断面図である。
【図９】 ゲート酸化膜でプラズマダメージが発生する
原理を表す別の例の断面図である。
原理を表す別の例の断面図である。
【図１０】 ゲート酸化膜でプラズマダメージが発生す
る原理を表す別の例の断面図である。
る原理を表す別の例の断面図である。
【図１１】 ゲート酸化膜でプラズマダメージが発生し
ない場合の原理を表す一例の断面図である。
ない場合の原理を表す一例の断面図である。
【図１２】 ＳＯＩ基板を用いる半導体装置において、
埋め込み酸化膜でプラズマダメージが発生する原理を表
す一例の断面図である。
埋め込み酸化膜でプラズマダメージが発生する原理を表
す一例の断面図である。
１０，３０，４０，５０，６０，７０ 半導体装置
１２，１４，４４，４６，５２ インバータ
１６，８６ 金属配線
１８，２０ ＭＯＳＦＥＴ
２２，２４，２５，７２，７４ 不純物拡散領域
２６，５４，８４ コンタクトホール
２８，７８ ゲート電極
２９ サイドウォール
３２，６２ ダミー不純物拡散領域
３６ 埋め込み酸化膜
３８ シリコン支持基板
３９ Ｎ型不純物拡散領域
４２ バッファ
４８，８０ 層間絶縁膜
５６ パッド
５８ パッド開口部
６４ シリコン基板
６６ フィールド酸化膜
６８，７０ ＭＯＳ型トランジスタ
７６ ゲート絶縁膜
３４，８２，９０ フォトレジスト
８８ パッシベーション膜
９２ パッド開口部
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 HH04 HH08 HH19 HH25 KK01
KK04 KK05 KK06 MM07 QQ37
RR04 UU01 VV15 XX00
5F038 BH03 BH13 EZ20
5F110 AA22 BB04 CC02 DD05 DD13
DD22 EE31 GG02 GG12 HL03
HL04 HL05 NN62 NN71 NN72
QQ01
Claims (6)
- 【請求項１】ＳＯＩ基板の活性層内に形成された不純物
拡散領域を有するＭＯＳトランジスタと、第１の配線層
とを有する半導体装置において、 前記第１の配線層が、前記不純物拡散領域に、直接か、
または、該第１の配線層より下層の配線層の配線を介し
て接続された、少なくとも１つの配線を有し、 前記少なくとも１つの配線の総面積と前記不純物拡散領
域の面積との比が、前記第１の配線層の加工、もしくは
該第１の配線層を覆う絶縁層の堆積のためのプラズマプ
ロセスにおいて前記ＭＯＳトランジスタの特性を劣化さ
せない、所定の値以下であることを特徴とする半導体装
置。 - 【請求項２】ＳＯＩ基板の活性層内に形成された不純物
拡散領域を有するＭＯＳトランジスタと、第１の配線層
とを有する半導体装置において、 前記第１の配線層が、前記不純物拡散領域に、直接か、
または、該第１の配線層より下層の配線層の配線を介し
て接続された、少なくとも１つの配線を有し、 前記少なくとも１つの配線上に設けられる接続孔の総面
積と前記不純物拡散領域の面積との比が、該接続孔形成
のためのプラズマプロセスにおいて前記ＭＯＳトランジ
スタの特性を劣化させない、所定の値以下であることを
特徴とする半導体装置。 - 【請求項３】ＳＯＩ基板の活性層内に形成された不純物
拡散領域を有するＭＯＳトランジスタと、第１の配線層
とを有する半導体装置において、 前記第１の配線層が、前記不純物拡散領域に、直接か、
または、該第１の配線層より下層の配線層の配線を介し
て接続された、少なくとも１つの配線を有し、 前記活性層内にさらに、前記不純物拡散領域に前記第１
の配線層の配線もしくは前記第１の配線層より下層の配
線層の配線を介して接続された、ダミー不純物拡散領域
を有することを特徴とする半導体装置。 - 【請求項４】ＳＯＩ基板の活性層内に形成された不純物
拡散領域を有するＭＯＳトランジスタと、第１の配線層
とを有し、 前記第１の配線層が、前記不純物拡散領域に、直接か、
または、該第１の配線層より下層の配線層の配線を介し
て接続された、少なくとも１つの配線を有する半導体装
置のレイアウト方法であって、 前記少なくとも１つの配線の総面積と前記不純物拡散領
域の面積との比を算出し、該算出した比が所定の値を超
える場合に、（１）前記不純物拡散領域に、前記第１の
配線層の配線もしくは前記第１の配線層より下層の配線
層の配線を介して接続される、ダミー不純物拡散領域の
挿入、（２）前記不純物拡散領域に、前記第１の配線層
の配線もしくは前記第１の配線層より下層の配線層の配
線を介して接続される、保護ダイオードの挿入、（３）
前記少なくとも１つの配線の分割、および、前記第１の
配線層より上層の配線層の配線による接続、（４）前記
少なくとも１つの配線、もしくは、該少なくとも１つの
配線を前記不純物拡散領域に接続する前記第１の配線層
より下層の配線層の配線の、分割、および、バッファの
挿入、のいずれかの対策を行うことを特徴とする半導体
装置のレイアウト方法。 - 【請求項５】ＳＯＩ基板の活性層内に形成された不純物
拡散領域を有するＭＯＳトランジスタと、第１の配線層
とを有し、 前記第１の配線層が、前記不純物拡散領域に、直接か、
または、該第１の配線層より下層の配線層の配線を介し
て接続された、少なくとも１つの配線を有する半導体装
置のレイアウト方法であって、 前記少なくとも１つの配線上に設けられる接続孔の総面
積と前記不純物拡散領域の面積との比を算出し、該算出
した比が所定の値を超える場合に、（１）前記不純物拡
散領域に、前記第１の配線層の配線もしくは前記第１の
配線層より下層の配線層の配線を介して接続される、ダ
ミー不純物拡散領域の挿入、（２）前記不純物拡散領域
に、前記第１の配線層の配線もしくは前記第１の配線層
より下層の配線層の配線を介して接続される、保護ダイ
オードの挿入、（３）前記少なくとも１つの配線の分
割、および、前記第１の配線層より上層の配線層の配線
による接続、（４）前記少なくとも１つの配線、もしく
は、該少なくとも１つの配線を前記不純物拡散領域に接
続する前記第１の配線層より下層の配線層の配線の、分
割、および、バッファの挿入、のいずれかの対策を行う
ことを特徴とする半導体装置のレイアウト方法。 - 【請求項６】前記対策が、前記ダミー不純物拡散領域の
挿入であることを特徴とする請求項４または５に記載の
半導体装置のレイアウト方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001330276A JP4176342B2 (ja) | 2001-10-29 | 2001-10-29 | 半導体装置およびそのレイアウト方法 |
| US10/280,022 US6815771B2 (en) | 2001-10-29 | 2002-10-25 | Silicon on insulator device and layout method of the same |
| US10/956,049 US20050059202A1 (en) | 2001-10-29 | 2004-10-04 | Silicon on insulator device and layout method of the same |
| US10/956,094 US7160786B2 (en) | 2001-10-29 | 2004-10-04 | Silicon on insulator device and layout method of the same |
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|---|---|---|---|
| JP2001330276A JP4176342B2 (ja) | 2001-10-29 | 2001-10-29 | 半導体装置およびそのレイアウト方法 |
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|---|---|
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