KR101931485B1 - 반도체 장치 - Google Patents

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유키 하타
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 장치를 소형화하는 것을 과제의 하나로 한다. 또한, 메모리셀을 갖는 반도체 장치의 구동 회로의 면적을 축소하는 것을 과제의 하나로 한다.
적어도 제 1 반도체 소자를 갖는 소자 형성층과, 소자 형성층 위에 형성된 제 1 배선과, 제 1 배선 위에 형성된 층간막과, 층간막을 개재하여 제 1 배선과 중첩되는 제 2 배선을 가지고, 제 1 배선과 층간막과 제 2 배선은, 제 2 반도체 소자를 구성하고, 제 1 배선과 제 2 배선은, 동전위가 공급되는 배선인 반도체 장치이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시하는 발명은, 반도체 소자를 이용한 반도체 장치에 관한 것이다.
EEPROM이나 플래쉬 메모리 등의 데이터의 기록과 소거를 반복하여 행하는 것이 가능한 불휘발성 기억 장치 등의 반도체 장치는, 편리성이 높고, 또한, 물리적인 충격에 강하다. 이로 인해, 주로 USB 메모리, 메모리 카드 등의 휴대형 기억 매체나, 무선으로 정보의 판독을 행하는 RFID(Radio frequency identification)의 매체인 RF 태그 등에 사용되며, 시장에 널리 판매되고 있다. 상기 반도체 장치는 기억 소자로서 기능하는 트랜지스터를 각 메모리셀에 가진다. 그리고, 상기 트랜지스터는 플로팅 게이트라고 불리는 전극을, 게이트 전극과, 활성층인 반도체막 사이에 가지고 있으며, 플로팅 게이트에 있어서의 전하의 축적에 의해 데이터의 기억을 행할 수 있다.
하기의 특허 문헌 1과 특허 문헌 2에는, 유리 기판 위에 형성된, 플로팅 게이트를 갖는 박막 트랜지스터에 관해서 기재되어 있다.
일본 공개특허공보 제(평)6-021478호 일본 공개특허공보 2005-322899호
그런데 반도체 장치의 구동 회로에 있어서, 복수의 신호선을 갖는 회로를 형성하는 경우, 구동 회로의 면적을 축소시키기 위해서는, 배선층의 수를 증가시켜 각 층에 신호선을 형성하는 것이 바람직하다. 그러나 배선층의 수를 증가시킴에 있어서 단순히 배선 마스크의 매수를 증가시키면 가격이 증대되기 때문에 바람직하지 못하다.
특히, 기억 장치 등의 반도체 장치는, 메모리셀과, 상기 메모리셀을 구동하기 위한 구동 회로를 가지고, 구동 회로의 면적에 의해 반도체 장치의 크기가 제한된다. 즉, 메모리셀의 면적만을 축소시켜도, 구동 회로의 면적을 축소시킬 수 없다면, 반도체 장치 전체의 소형화를 달성할 수는 없다. 따라서, 구동 회로의 면적을 축소시키는 것은, 반도체 장치의 소형화를 도모함에 있어서 중요하다.
그래서 본 발명의 일 형태는 반도체 장치를 소형화하는 것을 과제의 하나로 한다.
또한, 본 발명의 일 형태는, 메모리셀을 갖는 반도체 장치의 구동 회로의 면적을 축소하는 것을 과제의 하나로 한다.
개시하는 발명에 따르는 일 형태는, 적어도 제 1 반도체 소자를 갖는 소자 형성층과, 소자 형성층 위에 형성된 제 1 배선과, 제 1 배선 위에 형성된 층간막과, 층간막을 개재하여 제 1 배선과 중첩되는 제 2 배선을 가지며, 제 1 배선과 층간막과 제 2 배선은, 제 2 반도체 소자를 구성하고, 제 1 배선과 제 2 배선은 동전위가 공급되는 배선인 반도체 장치이다.
또한, 개시하는 발명에 따르는 다른 일 형태는, 적어도 제 1 반도체 소자를 갖는 소자 형성층과, 소자 형성층 위에 형성된 제 1 배선과, 제 1 배선 위에 형성된 층간막과, 층간막을 개재하여 제 1 배선과 중첩되는 제 2 배선을 가지며, 제 1 배선과 층간막과 제 2 배선은, 제 2 반도체 소자를 구성하고, 제 1 배선과 제 2 배선은, 동상(同相)의 신호가 공급되는 배선인 반도체 장치이다.
또한, 개시하는 발명에 따르는 다른 일 형태는, 메모리셀과, 메모리셀의 구동 회로부를 포함하는 반도체 장치로서, 메모리셀은 제 1 채널 형성 영역, 제 1 게이트 전극, 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터와, 제 2 채널 형성 영역, 제 2 게이트 전극, 제 2 소스 전극 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터와, 용량 소자를 가지며, 제 2 트랜지스터는 적어도 일부가 제 1 트랜지스터와 중첩되어 형성되고, 구동 회로부는 제 2 소스 전극 또는 제 2 드레인 전극과 동일 공정으로 형성되는 제 1 배선과, 층간막을 개재하여 제 1 배선과 중첩되고, 또한 제 2 게이트 전극과 동일한 공정으로 형성되는 제 2 배선을 포함하는 반도체 소자를 가지고, 제 1 배선과 제 2 배선은 동전위가 공급되는 배선인 반도체 장치이다.
또한, 개시하는 발명에 따르는 다른 일 형태는, 메모리셀과, 메모리셀의 구동 회로부를 포함하는 반도체 장치로서, 메모리셀은 제 1 채널 형성 영역, 제 1 게이트 전극, 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터와, 제 2 채널 형성 영역, 제 2 게이트 전극, 제 2 소스 전극 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터와, 용량 소자를 가지고, 제 2 트랜지스터는 적어도 일부가 제 1 트랜지스터와 중첩되어 형성되고, 구동 회로부는 제 2 소스 전극 또는 제 2 드레인 전극과 동일한 공정으로 형성되는 제 1 배선과, 층간막을 개재하여 제 1 배선과 중첩되고, 또한 제 2 게이트 전극과 동일한 공정으로 형성되는 제 2 배선을 포함하는 반도체 소자를 가지며, 제 1 배선과 제 2 배선은 동상의 신호가 공급되는 배선인 반도체 장치이다.
상기 반도체 장치에 있어서, 반도체 소자는 레벨 시프터로 해도 좋다. 또한, 층간막의 막 두께는 10nm 이상 100nm 이하로 하는 것이 바람직하다.
또한, 본 명세서 등에 있어서 「위」나 「아래」라는 용어는, 구성 요소의 위치 관계가 「직상」 또는 「직하」인 것을 한정하는 것이 아니다. 예를 들면, 「게이트 절연막 위의 게이트 전극」이라는 표현이면, 게이트 절연막과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는, 이들의 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 사용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한, 「전극」이나 「배선」이라는 용어는, 복수의 「전극」이나 「배선」이 일체가 되어서 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서에 있어서는, 「소스」나 「드레인」이라는 용어는, 교체하여 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 개재하여 접속되어 있는 경우가 포함된다. 여기에서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상간의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들면, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
또한, 본 명세서 등에 있어서, 「동전위」에는, 「대략 동전위」가 포함된다. 개시하는 발명의 기술적 사상은, 회로 내에 있어서, 박막의 절연막을 개재하여 적층된 도전층(제 1 배선 및 제 2 배선)의 각각을 배선으로서 기능시키고, 또한 기생 용량을 억제하는 점에 있다. 따라서, 제 1 배선에 제 1 전위(예를 들면 VDD)를 공급하고, 제 2 배선에 제 1 전위와는 상이한 전원선으로부터 공급되는 제 2 전위(예를 들면 GND)를 공급한 경우와 비교하여, 기생 용량을 충분히(100분의 1 이하로) 저감시킬 수 있는 전위 등의 「대략 동전위」가 포함된다. 또한, 예를 들면, 배선 저항 등에 기인하는 전위차 정도의 차이는 충분히 허용된다. 마찬가지로, 「동상」의 전위에는, 「대략 동상」의 전위가 포함된다.
본 발명의 일 형태를 사용함으로써, 소형화된 반도체 장치를 제공할 수 있다.
또한, 본 발명의 일 형태를 사용함으로써, 구동 회로의 면적이 축소된, 메모리셀을 갖는 반도체 장치를 제공할 수 있다.
도 1a 및 도 1b는 반도체 장치의 단면도 및 회로도.
도 2는 반도체 장치의 회로도.
도 3은 반도체 장치의 회로도.
도 4는 반도체 장치의 단면도.
도 5는 반도체 장치의 회로도.
도 6은 반도체 장치의 회로도.
도 7은 반도체 장치의 단면도.
도 8은 반도체 장치의 평면도.
도 9는 반도체 장치의 회로도.
도 10은 반도체 장치의 단면도.
도 11은 반도체 장치의 평면도.
도 12는 반도체 장치의 회로도.
도 13은 반도체 장치의 단면도.
도 14는 반도체 장치의 회로도.
도 15a 및 도 15b는 반도체 장치의 단면도 및 평면도.
도 16a 내지 도 16g는 반도체 장치의 제작 공정에 따르는 단면도.
도 17a 내지 도 17e는 반도체 장치의 제작 공정에 따르는 단면도.
도 18a 내지 도 18d은 반도체 장치의 제작 공정에 따르는 단면도.
도 19a 내지 도 19d는 반도체 장치의 제작 공정에 따르는 단면도.
도 20a 내지 도 20c는 반도체 장치의 제작 공정에 따르는 단면도.
도 21a 내지 도 21f는 전자 기기의 예.
도 22a 및 도 22b는 반도체 장치의 단면도.
도 23a 내지 도 23c는 반도체 장치의 제작 공정에 따르는 단면도.
도 24a 내지 도 24e는 본 발명의 일 형태에 따르는 산화물 재료의 구조를 설명하는 도면.
도 25a 내지 도 25c는 본 발명의 일 형태에 따르는 산화물 재료의 구조를 설명하는 도면.
도 26a 내지 도 26c는 본 발명의 일 형태에 따르는 산화물 재료의 구조를 설명하는 도면.
도 27은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 28a 내지 도 28c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 29a 내지 도 29c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 30a 내지 도 30c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 31a 및 도 31b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 32a 내지 도 32c는 산화물 반도체막을 사용한 트랜지스터 특성을 도시하는 도면.
도 33a 및 도 33b는 시료 1의 트랜지스터의 BT 시험후의 Vg-Id 특성을 도시하는 도면.
도 34a 및 도 34b는 시료 2의 트랜지스터의 BT 시험후의 Vg-Id 특성을 도시하는 도면.
도 35는 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 36은 트랜지스터의 오프 전류와 측정시 기판 온도의 관계를 도시하는 도면.
도 37은 Id 및 전계 효과 이동도의 Vg 의존성을 도시하는 도면.
도 38a 및 도 38b는 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 도시하는 도면.
도 39a 및 도 39b는 반도체 장치의 상면도 및 단면도.
도 40a 및 도 40b는 반도체 장치의 상면도 및 단면도.
본 발명의 실시형태의 일례에 관해서, 도면을 사용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것이 아니다.
또한, 도면 등에 있어서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해를 간단하게 하기 위해, 실제의 위치, 크기, 범위 등을 의미하지 않는 경우가 있다. 이로 인해, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에 있어서의 「제 1」, 「제 2」, 「제 3」등의 서수사는, 구성 요소의 혼동을 피하기 위해서 붙이는 것이며, 수적으로 한정하는 것이 아닌 것을 부기한다.
(실시형태 1)
본 실시형태에서는, 개시하는 발명의 일 형태에 따르는 반도체 장치의 기본적인 구성에 관해서, 도면을 참조하여 설명한다.
도 1은 본 발명의 일 형태의 반도체 장치의 구성을 도시하는 도면이다. 도 1a는 반도체 장치의 단면 구조를, 도 1b는 회로 구성을, 각각 모식적으로 도시한 도면이다.
도 1a는 기판(300) 위에, 트랜지스터 등의 반도체 소자가 형성된 층(이하, 소자 형성층)(301), 제 1 배선(302), 제 1 층간막(305), 제 2 배선(303), 제 2 층간막(306), 제 3 배선(304)을 적층하여 갖는 반도체 장치의 구조를 도시한다. 소자 형성층(301)은 트랜지스터에 한정하지 않고, 용량 소자, 저항 소자 등의 반도체 소자가 형성될 수 있는 영역이다. 도 1에 있어서, 제 1 층간막(305)의 막 두께는, 제 2 층간막(306)의 막 두께보다 얇은 구조를 가진다. 제 1 배선(302), 제 2 배선(303) 및 제 3 배선(304)은 각각 단층 또는 적층의 도전층에 의해 형성되어 있다. 또한, 제 1 층간막(305) 및 제 2 층간막(306)은 각각, 단층 또는 적층의 절연층에 의해 형성되어 있다.
또한, 도 1b에는 회로(100)의 회로 구성과 배선의 배치 관계를 나타낸 도면을 도시한다. 회로(100)는 회로(100) 내를 횡단하여 배치되는 배선(303a)과, 배선(303a)으로부터 분지된 배선(302a)과, 트랜지스터(101)를 가지고, 배선(303a)과 배선(302a)이 중첩되어 배치되는 영역(102)을 가진다. 또한, 배선(303a)은 입력 신호가 주어지고, 배선(303a)과 도통한 배선(302a)을 개재하여, 트랜지스터(101)의 게이트 전극에 접속되어 있다. 또한, 배선(303a)은 도 1a의 제 2 배선(303)을 사용하여 형성되고, 배선(302a)은 도 1a의 제 1 배선(302)을 사용하여 형성된다.
일반적으로, 도 1a에 도시하는 단면 구조를 갖는 반도체 장치는 다음과 같은 과제를 가진다. 제 1 배선(302)과 제 2 배선(303)이 얇은 제 1 층간막(305)에 의해 이격되기 때문에, 제 1 배선(302)과 제 2 배선(303)이 중첩되어 배치되는 영역에는 큰 기생 용량이 형성되어 버린다. 그 결과, 제 1 배선(302)과 제 2 배선(303)에 주어지는 신호의 지연 시간이 커져 회로 동작이 늦어지거나, 또는, 동작하지 않게 되는 것과 같은 영향이 있다. 이 영향을 회피하기 위해서, 제 1 배선(302)과 제 2 배선(303)의 한쪽만을 사용하는 구성도 가능하지만, 사용할 수 있는 배선수가 1개 감소되어 버리기 때문에, 회로 면적이 커진다고 하는 과제가 있다.
이것에 대하여, 도 1b에 도시하는 구성으로 하면, 배선(303a)과 배선(302a)이 중첩되어 배치되는 영역(102)에는 큰 기생 용량이 형성되어 버림에도 불구하고, 신호의 지연 시간에 대한 영향을 억제할 수 있다. 이것은 배선(303a)과 배선(302a)이 도통하고 있기 때문에, 기생 용량이 형성되는 2단자는 실질적으로 동전위가 되고, 상기 2단자로의 충방전이 거의 발생하기 않기 때문이다.
그 결과, 얇은 층간막(도 1a에 있어서의 제 1 층간막(305))에 의해 이격된 제 1 배선과 제 2 배선이 중첩되어 배치되는 영역을 사용하여 회로를 구성하는 것이 가능해지고, 제 1 배선과 제 2 배선의 한쪽만을 사용하는 경우와 비교하여 작은 회로 면적을 실현할 수 있다. 그 결과, 소형 반도체 장치를 실현하는 것이 가능해진다.
도 1b에 도시한 회로 구성과 배선의 배치 관계를 사용함으로써, 도 1a에 도시하는 제 1 층간막(305)이 아무리 얇은 막 두께라도 제 1 배선(302) 및 제 2 배선(303)이 중첩되는 영역을 회로의 일부로서 사용하는 것이 가능하기 때문에, 회로 면적의 축소에 유효하다. 한편, 반도체 장치에 있어서, 제 1 층간막(305)이 용량 소자의 유전체나 트랜지스터의 게이트 절연막으로서 사용되는 경우에는, 제 1 층간막(305)은 두께는 10nm 이상 300nm 이하, 바람직하게는 10nm 이상 100nm 이하, 더욱 바람직하게는 10nm 이상 30nm 이하로 하는 것이 바람직하다.
또한, 도 1b에 도시한 구성에 있어서, 배선(302a)의 막 두께가, 배선(303a)의 막 두께보다도 얇은 구성이라도 상관없다. 이러한 경우에는, 배선(302a)의 시트 저항이 배선(303a)의 시트 저항보다도 커져 배선(302a)이 큰 배선 저항을 갖게 되는 것이 우려된다. 그러나, 회로(100)를 횡단하여 배치되는 긴 배선에는 배선(303a)을 사용함으로써, 배선(302a)을 짧은 배선에만 사용할 수 있기 때문에, 배선(302a)이 갖는 배선 저항을 작게 할 수 있다. 그 결과, 배선 저항에 의한 회로 동작에 대한 영향을 억제하는 것이 가능해진다.
한편, 반도체 장치의 제조 프로세스에 있어서는, 배선(302a)의 막 두께를 얇게 함으로써, 하층에 배치되는 배선(302a)에 의해 발생하는 단차가 작아져 배선(303a)의 단선이나 배선(302a)과 배선(303a)간의 쇼트를 방지할 수 있기 때문에 바람직하다. 일례로서, 배선(302a)의 막 두께는 50nm 이상 150nm 이하로 하는 것이 바람직하다. 이러한 값으로 함으로써, 배선(302a)의 배선 저항에 의한 회로 동작에 대한 영향을 억제할 수 있는 범위에서 큰 시트 저항을 가지고, 또한 제조 프로세스에 있어서 배선(302a)에 의해 발생하는 단차의 영향을 억제할 수 있다.
또한, 도 1b에서는, 회로(100) 내에서 배선(302a)과 트랜지스터(101)의 게이트 전극이 전기적으로 접속되어 있는 경우를 대표예로서 나타냈지만, 본 실시형태는 이것에 한정되지 않는다. 배선(302a)은 복수의 트랜지스터의 게이트 전극에 접속되어도 좋다. 또한, 배선(302a)은 트랜지스터의 게이트 전극에 접속되는 경우 이외에, 트랜지스터의 소스 전극 또는 드레인 전극과 접속되어도 좋고, 용량 소자, 저항 소자 등의 반도체 소자와 접속되어도 좋다.
또한, 도 1b에 도시한 예와는 다른 반도체 장치로서, 도 2에 도시하는 회로 구성과 배선의 배치 관계를 갖는 반도체 장치에 관해서 설명한다. 또한, 반도체 장치의 단면 구조는, 도 1a에 도시하는 단면 구조가 적용된다.
도 2에는, 회로(200)의 회로 구성과 배선의 배치 관계를 나타낸 도면을 도시한다. 회로(200)는 배선(303b)과 배선(302b)과 트랜지스터(201, 202)를 가지며, 배선(303b)과 배선(302b)이 중첩되어 배치되는 영역(203)을 가진다. 배선(303b)에는 회로(200)에 입력되는 신호가 주어지고, 트랜지스터(201)의 게이트 전극에 전기적으로 접속되어 있다. 또한, 배선(302b)에는 회로(200)로부터 출력되는 신호가 주어지고, 트랜지스터(202)의 소스 전극 또는 드레인 전극의 한쪽과 전기적으로 접속되어 있다. 또한, 배선(303b)은 도 1a의 제 2 배선(303)을 사용하여 형성되며, 배선(302b)은 도 1a의 제 1 배선(302)을 사용하여 형성된다.
또한, 배선(303b)과 배선(302b)에는 동상의 신호가 주어진다. 여기서 동상의 신호란, 동일한 위상을 갖는 신호를 나타낸다. 디지털 신호이면, High(하이) 및 Low(로우)의 기간이 서로 일치하고 있는 신호를 나타내는 것으로 한다. 또한, 디지털 신호에 있어서의 일치 정도는, 신호의 상승 시간 또는 하강 시간이 적어도 일부 중복되고 있는 것이 바람직하다. 상승 시간 또는 하강 시간이 중복되고 있는 경우는, 상승 시간 또는 하강 시간이 중복되지 않는 경우와 비교하여, 각 배선이 갖는 기생 용량으로의 충방전이 억제되기 때문에, 신호의 지연 시간이 저감되는 효과가 있다.
상기한 바와 같이, 일반적으로 도 1a에 도시하는 단면 구조를 갖는 반도체 장치는 다음과 같은 과제를 가진다. 제 1 배선(302)과 제 2 배선(303)이 얇은 제 1 층간막(305)에 의해 이격되어 있기 때문에, 제 1 배선(302)과 제 2 배선(303)이 중첩되어 배치되는 영역에는 큰 기생 용량이 형성되어 버린다. 그 결과, 제 1 배선(302)과 제 2 배선(303)에 주어지는 신호의 지연 시간이 커져 회로 동작이 늦어지거나 또는 동작하지 않게 되는 것과 같은 영향이 있다. 이 영향을 회피하기 위해서, 제 1 배선(302)과 제 2 배선(303)의 한쪽만을 사용하는 구성도 가능하지만, 사용할 수 있는 배선수가 1개 감소되어 버리기 때문에, 회로 면적이 커진다고 하는 과제가 있다.
이것에 대하여, 도 2에 도시하는 구성으로 하면, 배선(303b)과 배선(302b)이 중첩되어 배치되는 영역(203)에는 큰 기생 용량이 형성되어 버림에도 불구하고, 신호의 지연 시간에 대한 영향을 억제할 수 있다. 이것은 배선(303b)과 배선(302b)에는 동상의 신호가 주어지기 때문에, 기생 용량이 형성되는 2단자간의 전위차는 작게 억제되어 상기 2단자로의 충방전이 억제되기 때문이다.
그 결과, 얇은 층간막(도 1a에 있어서의 제 1 층간막(305))에 의해 이격된 배선(302b)과 배선(303b)이 중첩되어 배치되는 영역(203)을 회로의 일부로서 적용하는 것이 가능해지고, 배선(302b)과 배선(303b)의 한쪽만을 사용하는 경우와 비교하여 작은 회로 면적을 실현할 수 있다. 그 결과, 소형의 반도체 장치를 실현하는 것이 가능해진다.
또한, 도 1a에 도시하는 바와 같이, 제 1 층간막(305)이 제 2 층간막(306)보다 얇은 막 두께를 갖는 구조는, 여러 가지 반도체 장치가 가질 수 있는 구조이다. 예를 들면, 제 1 배선(302)과 제 2 배선(303)이 소자 형성층(301)에 형성된 반도체 소자와는 다른 반도체 소자의 일부분으로서 사용되는 구성을 들 수 있다. 구체적으로는, 제 1 배선(302)과 제 2 배선(303)이 용량 소자의 전극으로서 사용되는 경우가 고려된다. 용량 소자는 유전체의 막 두께가 얇을수록 용량값이 커지기 때문에, 제 1 층간막(305)은 얇은 것이 바람직하다. 또한, 제 1 배선(302)이 트랜지스터의 게이트 전극으로서 사용되고, 제 2 배선(303)이 트랜지스터의 소스 전극 또는 드레인 전극으로서 사용되는 경우, 제 1 층간막(305)은 게이트 절연막으로서 사용되기 때문에, 얇게 형성되는 경우가 있다. 또한, 제 1 배선(302)을 소스 전극 또는 드레인 전극으로서 사용하고, 제 2 배선(303)을 게이트 전극으로서 사용해도 좋다. 트랜지스터로서는, 반도체 활성 영역에 비정질 실리콘을 사용한 트랜지스터나, 반도체 활성 영역에 산화물 반도체를 사용한 트랜지스터 등을 들 수 있다. 그 밖에도, 제 1 배선(302)과 제 2 배선(303)이 저항 소자나 기억 소자의 일부분으로서 사용되어도 좋다.
도 2에 도시한 회로 구성과 배선의 배치 관계를 사용함으로써, 도 1a에 도시하는 제 1 층간막(305)이 아무리 얇은 막 두께라도, 제 1 배선(302) 및 제 2 배선(303)이 중첩되는 영역을 회로의 일부로서 사용하는 것이 가능하기 때문에, 회로 면적의 축소에 유효하다. 한편, 반도체 장치에 있어서, 제 1 층간막(305)이 용량 소자의 유전체나 트랜지스터의 게이트 절연막으로서 사용되는 경우에는, 제 1 층간막(305)은, 두께는 10nm 이상 300nm 이하, 바람직하게는 10nm 이상 100nm 이하, 더욱 바람직하게는 10nm 이상 30nm 이하로 하는 것이 바람직하다.
또한, 도 2에서는, 회로(200) 내에서 배선(303b)과 트랜지스터(201)의 게이트 전극이 전기적으로 접속되고, 배선(302b)과 트랜지스터(202)의 소스 전극 또는 드레인 전극의 한쪽이 전기적으로 접속되어 있는 경우를 대표예로서 도시하였지만, 본 실시형태는 이것에 한정되지 않는다. 배선(303b)은 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽에 접속되어도 좋다. 또한, 배선(302b)은 트랜지스터의 게이트 전극에 접속되어도 좋다. 또한, 배선(302b) 및 배선(303b)은 복수의 트랜지스터의 게이트 전극 또는 소스 전극 또는 드레인 전극에 접속되어도 좋고, 용량 수단, 저항 수단, 다이오드 등의 반도체 소자와 접속되어도 좋다.
또한, 본 실시형태에서는, 배선(303b)은 도 1a의 제 2 배선(303)을 사용하여 형성되고, 배선(302b)은 도 1a의 제 1 배선(302)을 사용하여 형성되는 구성으로 했지만, 배선(302b)은 도 1a의 제 2 배선(303)을 사용하여 형성되고, 배선(303b)은 도 1a의 제 1 배선(302)을 사용하여 형성되는 구성으로 해도 상관없다.
또한, 도 2에서는, 배선(303b)에는 회로(200)에 입력되는 신호가 주어지는 구성으로 했지만, 본 실시형태는 이것에 한정되지 않는다. 배선(303b)에는 회로(200)의 내부 신호 중 하나가 주어져도 상관없다. 또한, 도 2에서는, 배선(302b)에는 회로(200)로부터 출력되는 신호가 주어지는 구성으로 했지만, 본 실시형태는 이것에 한정되지 않는다. 배선(302b)에는 회로(200)의 내부 신호 중 하나가 주어져도 상관없다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 나타낸 회로 구성을, 반도체 장치의 구동 회로에 적용한 예를, 도면을 사용하여 설명한다. 본 실시형태에서는, 반도체 장치의 일례로서, 기억 장치에 적용하는 예를 나타낸다.
<메모리셀의 구성과 동작>
처음에, 기억 장치에 포함되는 메모리셀(502)의 구성과 동작에 관해서 설명한다. 메모리셀(502)의 회로도를 도 3에 도시한다. 도 3에 도시하는 메모리셀(502)은, 제 1 트랜지스터(1201), 제 2 트랜지스터(1202), 및 용량 소자(1203)를 가진다. 제 2 트랜지스터(1202)의 게이트 전극은 제 2 신호선(S2)과 전기적으로 접속되고, 제 2 트랜지스터(1202)의 소스 전극 또는 드레인 전극의 한쪽은 제 1 신호선(S1)과 전기적으로 접속되어 있다. 또한, 제 2 트랜지스터(1202)의 소스 전극 또는 드레인 전극의 다른쪽은, 제 1 트랜지스터(1201)의 게이트 전극 및 용량 소자(1203)의 한쪽 전극과 전기적으로 접속된다. 제 1 트랜지스터(1201)의 소스 전극은 소스선(SL)과 전기적으로 접속되고, 제 1 트랜지스터(1201)의 드레인 전극은 비트선(BL)과 전기적으로 접속된다. 용량 소자(1203)의 전극의 다른쪽은 워드선(WL)과 전기적으로 접속된다.
여기서, 제 2 트랜지스터(1202)로서는, 산화물 반도체를 사용한 트랜지스터를 적용한다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 매우 작기 때문에, 이 트랜지스터를 메모리셀에 적용함으로써 매우 장기에 걸쳐 기억한 정보를 유지하는 것이 가능해진다. 즉, 리플래쉬 동작이 불필요해지거나 또는 리플래쉬 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 메모리셀을 포함하여 구성된 반도체 장치의 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우라도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 또한, 제 1 트랜지스터(1201)로서는, 산화물 반도체 이외의 반도체 재료를 사용한 트랜지스터가 적용된다. 또한, 제 1 트랜지스터에 사용하는 반도체 재료로서는, 예를 들면, 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이러한 반도체 재료를 사용한 제 1 트랜지스터는, 충분한 고속 동작이 가능하기 때문에, 기억한 정보의 판독 등을 고속으로 행하는 것이 가능하다.
메모리셀(502)의 단면을 나타내는 모식도를 도 4에 도시한다. 도 4에 도시하는 바와 같이, 메모리셀(502)은 제 1 트랜지스터(1301)와, 상기 제 1 트랜지스터(1301)와 적어도 일부가 중첩되어 형성된 제 2 트랜지스터(1302)를 포함한다. 제 2 트랜지스터(1302)는 제 1 트랜지스터(1301)의 상방에 형성되고, 제 1 트랜지스터(1301)의 게이트 전극과 제 2 트랜지스터(1302)의 소스 전극 또는 드레인 전극의 한쪽은 전기적으로 접속된다. 도 4의 제 1 트랜지스터(1301)는 도 3의 제 1 트랜지스터(1201)에, 도 4의 제 2 트랜지스터(1302)는 도 3의 제 2 트랜지스터(1202)에 대응한다.
도 3에 도시하는 반도체 장치는, 제 1 트랜지스터(1201)의 게이트 전극의 전위 유지가 가능하다고 하는 특징을 살림으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다.
처음에, 정보의 기록 및 유지에 관해서 설명한다. 우선, 제 2 신호선(S2)의 전위를 제 2 트랜지스터(1202)가 온 상태가 되는 전위로 하여, 제 2 트랜지스터(1202)를 온 상태로 한다. 이것에 의해, 제 1 신호선(S1)의 전위가, 제 1 트랜지스터(1201)의 게이트 전극 및 용량 소자(1203)에 주어진다. 즉, 제 1 트랜지스터(1201)의 게이트 전극 및 용량 소자(1203)에는 소정의 전위가 주어진다(기록). 여기에서는, 상이한 두개의 전위를 주는 전하(이하, 저전위를 주는 전하를 전하(QL), 고전위를 주는 전하를 전하(QH)로 한다) 중 어느 하나를 S1을 통해서 주어지는 것으로 한다. 또한, 상이한 3개 및 그 이상의 전위를 주는 전하를 적용하여, 기억 용량을 향상시켜도 좋다.
그 후, 제 2 신호선(S2)의 전위를 제 2 트랜지스터(1202)가 오프 상태가 되는 전위로 하여, 제 2 트랜지스터(1202)를 오프 상태로 함으로써, 제 1 트랜지스터(1201)의 게이트 전극에 주어지는 전하가 유지된다(유지). 제 2 트랜지스터(1202)의 오프 전류는 매우 작기 때문에, 제 1 트랜지스터(1201)의 게이트 전극의 전위는 장시간에 걸쳐 유지되게 된다.
다음에, 정보의 판독에 관해서 설명한다. 소스선(SL)에 소정의 전위(정전위)를 준 상태에서, 워드선(WL)에 적절한 전위(판독 전위)를 주면, 제 1 트랜지스터(1201)의 게이트 전극에 유지된 전하량에 따라, 비트선(BL)은 상이한 전위를 취한다. 일반적으로, 제 1 트랜지스터(1201)를 N채널형으로 하면, 제 1 트랜지스터(1201)의 게이트 전극에 QH가 주어져 있을 때의 겉보기 임계값 전압(Vth-H)은, 제 1 트랜지스터(1201)의 게이트 전극에 QL이 주어져 있는 경우의 겉보기 임계값 전압(Vth-L)보다 낮아지기 때문이다. 여기에서, 겉보기 임계값 전압이란, 제 1 트랜지스터(1201)를 「온 상태」로 하기 위해서 필요한 워드선(WL)의 전압을 말하는 것으로 한다.
따라서, 워드선(WL)의 전위를 Vth-H와 Vth-L간의 전위(VO)로 함으로써, 제 1 트랜지스터(1201)의 게이트 전극에 주어진 전하를 판별할 수 있다. 예를 들면, 기록에 있어서 QH가 주어져 있는 경우에는, 워드선(WL)의 전위를 VO로 하면 VO는 Vth-H보다도 높기 때문에, 제 1 트랜지스터(1201)는 온 상태가 된다. 한편, 기록에 있어서 QL이 주어져 있는 경우에는, 워드선(WL)의 전위를 VO로 하면 VO는 Vth-L보다도 낮기 때문에, 제 1 트랜지스터(1201)는 오프 상태 그대로이다. 이로 인해, 비트선(BL)의 전위를 판별함으로써, 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리셀을 어레이상으로 배치하여 사용하는 경우에는, 원하는 메모리셀의 정보만을 판독할 수 있는 것이 필요하게 된다. 이와 같이, 소정의 메모리셀의 정보를 판독하고, 그 이외의 메모리셀의 정보를 판독하지 않는 경우에는, 판독의 대상이 아닌 메모리셀의 워드선(WL)에 대해, 게이트 전극의 상태에 상관없이 제 1 트랜지스터(1201)가 온 상태 또는 오프 상태가 되는 전위를 주면 된다. 구체적으로는, 게이트 전극의 상태에 상관없이 제 1 트랜지스터(1201)를 온 상태로 하기 위해서는, 워드선(WL)에 Vth-L보다 큰 전위를 주면 되며, 게이트 전극의 상태에 상관없이 제 1 트랜지스터(1201)를 오프 상태로 하기 위해서는 워드선(WL)에 Vth-H보다도 작은 전위를 주면 된다.
판독의 대상이 아닌 메모리셀의 워드선(WL)에, 제 1 트랜지스터(1201)가 온 상태가 되는 전위를 줄지, 제 1 트랜지스터(1201)가 오프 상태가 되는 전위를 줄지는, 메모리셀(502)의 접속 관계(예를 들면, 메모리셀이 직렬로 접속되어 있는지, 병렬로 접속되어 있는지 등)에 따라 적절히 결정할 수 있다.
다음에, 정보의 덮어 쓰기에 관해서 설명한다. 정보의 덮어 쓰기는, 상기 정보의 기록 및 유지와 같이 하여 이루어진다. 즉, 제 2 신호선(S2)의 전위를, 제 2 트랜지스터(1202)가 온 상태가 되는 전위로 하여, 제 2 트랜지스터(1202)를 온 상태로 한다. 이것에 의해, 제 1 신호선(S1)의 배선의 전위(새로운 정보에 따르는 전위)가, 제 1 트랜지스터(1201)의 게이트 전극 및 용량 소자(1203)에 주어진다. 그 후, 제 2 신호선(S2)의 전위를, 제 2 트랜지스터(1202)가 오프 상태가 되는 전위로 하여, 제 2 트랜지스터(1202)를 오프 상태로 함으로써, 제 1 트랜지스터(1201)의 게이트 전극은, 새로운 정보에 따르는 전하가 유지된 상태가 된다.
이와 같이, 개시하는 발명에 따르는 반도체 장치는, 정보의 재기록에 의해 직접적으로 정보를 덮어 쓰는 것이 가능하다. 이로 인해 플래쉬 메모리 등에 있어서 필요로 하는 고전압을 사용한 플로팅 게이트로부터의 전하의 추출이 불필요하여 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다. 또한, 이 경우, 종래의 플로팅 게이트형 트랜지스터에 있어서 지적되고 있는 게이트 절연막(터널 절연막)의 열화와 같은 문제가 존재하지 않는다. 즉, 종래 문제가 되고 있던, 전자를 플로팅 게이트에 주입할 때의 게이트 절연막의 열화라는 문제를 해소할 수 있다. 이것은 원리적인 기록 횟수의 제한이 존재하지 않는 것을 의미하는 것이다.
또한, 제 2 트랜지스터(1202)의 소스 전극 또는 드레인 전극은, 제 1 트랜지스터(1201)의 게이트 전극과 전기적으로 접속됨으로써, 불휘발성 기억 소자로서 사용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 나타낸다. 이로 인해, 도면 중, 제 2 트랜지스터(1202)의 소스 전극 또는 드레인 전극과 제 1 트랜지스터(1201)의 게이트 전극이 전기적으로 접속되는 부위를 노드 C라고 부른다. 제 2 트랜지스터(1202)가 오프인 경우, 노드 C는 절연체 중에 매설되었다고 볼 수 있고, 노드 C에는 전하가 유지된다. 산화물 반도체를 사용한 제 2 트랜지스터(1202)의 오프 전류는, 실리콘 반도체 등으로 형성되는 트랜지스터의 10만분의 1 이하이기 때문에, 제 2 트랜지스터(1202)의 누설 전류에 의한 노드 C에 축적되는 전하의 소실을 무시하는 것이 가능하다. 즉, 제 2 트랜지스터(1202)에 의해, 전력의 공급이 없어도 정보의 유지가 가능하다라는, 실질적으로 불휘발 기억 장치를 실현하는 것이 가능하다.
예를 들면, 제 2 트랜지스터(1202)의 실온(25℃)에서의 오프 전류가 10zA(1zA(젭토암페어)은 1×10-21A) 이하이며, 용량 소자(1203)의 용량값이 10fF 정도인 경우에는, 적어도 104초 이상의 데이터 유지가 가능하다. 또한, 상기 유지 시간이 트랜지스터 특성이나 용량값에 의해 변동되는 것은 말할 필요도 없다.
<반도체 장치의 구성>
도 5에 반도체 장치의 회로도의 예를 도시한다. 도 5에 도시하는 회로는, 상기의 메모리셀(502)과, 상기 메모리셀을 구동하는 구동 회로의 회로도이다. 도 5에 도시하는 구동 회로는 로우 디코더(500), 로우 드라이버(501), 메모리셀(502)를 가진다. 로우 드라이버(501) 및 메모리셀(502)은 어레이상으로 복수 배치된다.
로우 드라이버(501)는 NAND 게이트부(504), 제 1 레벨 시프터(505), 제 1 버퍼(506), 제 2 NAND 게이트(507), 제 2 레벨 시프터(508), 제 2 버퍼(509)를 가진다. NAND 게이트부(504)는 제 1 NAND 게이트(503)를 가진다.
<구동 회로부의 구성과 동작>
도 5에 도시하는 구동 회로의 동작에 관해서 설명한다. 로우 디코더(500)에 의해 복수개 있는 로우 드라이버(501) 중 하나가 선택된다. 로우 디코더(500)의 출력선은 제 1 NAND 게이트(503) 입력부의 한쪽 및 제 2 NAND 게이트(507) 입력부의 한쪽과 전기적으로 접속되어 있다. 한편, 제 1 NAND 게이트(503) 입력부의 다른쪽은 기록 이네이블 신호선(WE)과 전기적으로 접속되고, 또한, 제 2 NAND 게이트(507)의 입력부의 다른쪽은 판독 이네이블 신호선(RE)과 전기적으로 접속되어 있다. 따라서, 기록 동작, 즉 WE가 액티브인 경우에는 제 1 NAND 게이트(503)의 출력이 액티브가 되고, 판독 동작, 즉 RE가 액티브인 경우에는 제 2 NAND 게이트(507)의 출력이 액티브가 된다.
제 1 NAND 게이트(503)의 출력은 제 1 레벨 시프터(505)로 입력되고, 제 2 NAND 게이트(507)의 출력은 제 2 레벨 시프터(508)로 입력된다. 한편, 제 1 레벨 시프터(505)의 전원선에 기록 전압(VW)이 인가되고, 제 2 레벨 시프터(508)의 전원선으로서 판독 전압(VR)이 인가되어 있다. 따라서, 제 1 NAND 게이트(503)의 출력이 액티브인 경우 제 1 레벨 시프터(505)에 의해 로우 디코더(500)의 출력이 기록 전압에 증폭되고, 제 2 NAND 게이트(507)의 출력이 액티브인 경우 제 2 레벨 시프터(508)에 의해 판독 전압에 증폭된다. 제 1 레벨 시프터(505)의 출력은 제 1 버퍼(506)를 통과하여 제 2 신호선(S2)으로서 메모리셀(502)에 입력되고, 제 2 레벨 시프터(508)의 출력은 제 2 버퍼(509)를 통과하여 워드선(WL)으로서 메모리셀(502)에 입력된다. 메모리셀(502)에는 그 외에 비트선(BL), 제 1 신호선(S1)이 접속된다.
도 3에 도시하는 바와 같이, 메모리셀(502)은 제 1 트랜지스터(1201)와, 제 1 트랜지스터(1201)에 중첩되어 형성된 제 2 트랜지스터(1202)를 가진다. 여기에서, 도 4에 있어서의, 제 1 트랜지스터(1301)를 포함하는 층(1300)은, 도 1a에 있어서의 소자 형성층(301)에 대응한다. 또한, 본 실시형태에 있어서, 제 2 트랜지스터(1202)의 소스 전극 또는 드레인 전극과 동일한 공정으로 제작되는 구동 회로부의 배선이 도 1a에 있어서의 제 1 배선(302)에 대응하고, 제 2 트랜지스터(1202)의 게이트 절연막과 동일한 공정으로 제작되는 층간막이 도 1a에 있어서의 제 1 층간막(305)에 대응하고, 제 2 트랜지스터(1202)의 게이트 전극과 동일한 공정으로 제작되는 구동 회로부의 배선이 도 1a에 있어서의 제 2 배선(303)에 대응한다. 이 경우, 실시형태 1의 구성을 적용함으로써, 구동 회로부에 있어서, 메모리셀(502)에 포함되는 제 2 트랜지스터(1202)의 소스 전극 또는 드레인 전극과 동일한 공정으로 제작되는 배선과, 상기 트랜지스터의 게이트 전극과 동일한 공정으로 제작되는 배선을 함께 회로의 일부로서 사용할 수 있기 때문에, 구동 회로부의 면적의 축소를 도모할 수 있다.
보다 구체적으로는, NAND 게이트부(504), 제 1 레벨 시프터(505), 제 2 레벨 시프터(508)에, 실시형태 1에 기재된 회로 구성을 적용한다. 이 중, NAND 게이트부(504)에는 도 1b에 도시하는 회로 구성이, 제 1 레벨 시프터(505) 및 제 2 레벨 시프터(508)에는 도 2에 도시하는 회로 구성이, 각각 적용된다.
우선, NAND 게이트부(504)로의 도 1b에 도시하는 회로 구성의 적용에 관해서 도면을 사용하여 설명을 한다. 도 6은 NAND 게이트부(504)의 회로도이다.
도 6에 도시하는 회로는 N형 트랜지스터(601, 602), P형 트랜지스터(603, 604), 신호선(605), 신호선(606)을 가진다.
신호선(605)은 복수의 NAND 게이트(도 5의 NAND 게이트(503) 및 NAND 게이트(507))를 구동하는 공통 신호선이다. 신호선(606)은 신호선(605)과 전기적으로 접속되고, N형 트랜지스터(601)의 게이트 전극 및 P형 트랜지스터(603)의 게이트 전극과 전기적으로 접속된다.
도 6에 있어서, 신호선(606)을 도 1에 도시하는 제 1 배선(302)으로 하고, 신호선(605)을 도 1에 도시하는 제 2 배선(303)으로 한다. 보다 구체적으로 설명하면, 신호선(606)을 메모리셀(502)에 포함되는 제 2 트랜지스터(1202)의 소스 전극 또는 드레인 전극과 동일한 공정으로 제작하고, 신호선(605)을 상기 트랜지스터의 게이트 전극과 동일한 공정으로 제작하는 것으로 한다. 따라서, 메모리셀(502)에 포함되는 제 2 트랜지스터(1202)의 게이트 절연막과, 신호선(606)과 신호선(605)간의 층간막이 동일한 공정으로 제작되기 때문에, 상기 층간막의 막 두께를 얇게 하는 것이 가능하다. 층간막의 막 두께는 10nm 이상 300nm 이하, 바람직하게는 10nm 이상 100nm 이하, 더욱 바람직하게는 10nm 이상 30nm 이하로 할 수 있다.
도 6에 있어서, 신호선(606)과 신호선(605)은 중첩되어 배치되는 영역(607)을 가진다. 신호선(605)과 신호선(606)이 중첩되어 배치되는 영역(607)에는 큰 기생 용량이 형성되어 버림에도 불구하고, 신호의 지연 시간에 대한 영향을 억제할 수 있다. 이것은 신호선(605)과 신호선(606)이 도통하고 있기 때문에, 기생 용량이 형성되는 2단자는 실질적으로 동전위가 되고, 상기 2단자로의 충방전이 거의 발생하지 않기 때문이다.
또한, 신호선(605)을 제 2 트랜지스터(1202)의 소스 전극 또는 드레인 전극과 동일한 공정으로 제작하고, 신호선(606)을 상기 트랜지스터의 게이트 전극과 동일한 공정으로 제작하는 것도 가능하다. 또한, 소스 전극 또는 드레인 전극과 동일한 공정으로 제작되는 배선의 막 두께를 100nm 이상 150nm 이하로 하고, 게이트 전극과 동일한 공정으로 제작되는 배선의 막 두께와 비교하여 얇게 하는 것은, 하층의 배선(제 1 배선)이 단차가 생기는 것에 의한 단선을 방지할 수 있기 때문에 바람직하다.
도 7은 NAND 게이트부(504)의 단면의 일부를 도시한 도면이다. 도 7에 도시하는 단면은, 신호선(700), NAND 게이트(702), 신호선(704)을 포함하고, NAND 게이트(702)는 트랜지스터(703a, 703b)를 포함한다. 도 7에 있어서, 트랜지스터(703a, 703b)는, 메모리셀(502)에 포함되는 제 1 트랜지스터(1201)와 동일한 공정으로 제작된다. 또한, 도 7에 있어서의 신호선(704)이, 도 6에 있어서의 신호선(606)에 대응하고, 도 7에 있어서의 신호선(700)이 도 6에 있어서의 신호선(605)에 대응한다. 또한, 도 7에 있어서, 신호선(700)과 신호선(704)이 중첩되는 영역인 영역(705)이, 도 6에 있어서의 영역(607)에 대응한다.
도 7에 있어서, 신호선(700)은 신호선(704)과 전기적으로 접속되고, 신호선(704)은 NAND 게이트(702) 내의 트랜지스터(703a)의 게이트 전극 및 트랜지스터(703b)의 게이트 전극과 전기적으로 접속된다.
또한, 도 8은 도 6 및 도 7에 도시하는 NAND 게이트부(504)의 상면도의 일 형태이다. 도 8의 파선 A-A'은 도 7에 도시한 단면도의 A-A'에 대응한다.
도 8에 도시하는 NAND 게이트(802)는, 도 7에 도시하는 NAND 게이트(702)에 대응하고, 신호선(800)은 도 7에 도시하는 신호선(700)에 대응하고, 신호선(804)은 도 7에 도시하는 신호선(704)에 대응하고, 신호선(800)과 신호선(804)이 중첩되는 영역(805)은 도 7에 도시하는 영역(705)에 대응한다. NAND 게이트(802) 중의 트랜지스터(803a)는 도 7에 도시하는 트랜지스터(703a)에 대응하고, 트랜지스터(803b)는 도 7에 도시하는 트랜지스터(703b)에 대응한다.
NAND 게이트(702)를 구성하는 트랜지스터(703a)는 도 6의 N형 트랜지스터(601)에, 트랜지스터(703b)는 도 6의 P형 트랜지스터(603)에 대응한다. 신호선(700)은 도 4의 제 2 트랜지스터(1302)의 게이트 전극과 동일한 배선층이며, 신호선(704)은 도 4의 제 2 트랜지스터(1302)의 소스 전극 또는 드레인 전극과 동일한 배선층이다. 이로 인해, 신호선(700)의 막 두께는 200nm 이상으로 하는 것이 바람직하고, 신호선(704)의 막 두께는 100nm 이상 150nm 이하로 하는 것이 바람직하다.
영역(705)은 층간막(706)을 개재하여 신호선(700)과 신호선(704)이 적층되어 배치되는 영역이다. 층간막(706)의 막 두께는 10nm 이상 300nm 이하, 바람직하게는 10nm 이상 100nm 이하, 더욱 바람직하게는 10nm 이상 30nm 이하로 한다. 층간막(706)은 도 4의 제 2 트랜지스터(1302)의 소스 전극 또는 드레인 전극과, 게이트 전극을 이격하는 막(즉, 게이트 절연막)과 동일 공정으로 성막되는 막이다.
신호선(700)과 신호선(704)은 상기한 바와 같은 박막의 층간막(706)으로 이격되어 있을 뿐이지만, 도 6에 도시하는 회로 구성을 적용함으로써, 신호선(700)과 신호선(704)은 동일한 신호가 입력되기 때문에, 양자의 층간 절연막의 막 두께가 얇아도 서로의 신호에 영향을 주는 경우가 없다. 따라서, 신호선(700)과 신호선(704)이 중첩된 영역(705)을 가지고 있는 경우라도, 신호선(700) 및 신호선(704)을 배선으로서 기능시킬 수 있다.
계속해서, 도 5의 반도체 장치에 있어서의 제 1 레벨 시프터(505) 및 제 2 레벨 시프터(508)에, 도 2에 도시하는 회로 구성을 적용한 예에 관해서 도 9를 사용하여 설명한다. 도 9는 제 1 레벨 시프터(505) 및 제 2 레벨 시프터(508)의 회로도이다.
도 9에 도시하는 레벨 시프터는, N형 트랜지스터(901, 902), P형 트랜지스터(903, 904, 905, 906)를 가진다.
도 9에 도시하는 레벨 시프터는, 입력 신호선과 반전 신호 입력선의 전위는 하이일 때에 전원 전위, 로우일 때에 접지 전위가 된다. 또한, 출력 신호선과 반전 신호 출력선의 전위는 하이일 때에 고전위 전원(VDDH), 로우일 때에 접지 전위가 된다. 제 1 레벨 시프터(505)의 경우는 고전위 전원으로서 VW가, 제 2 레벨 시프터(508)의 경우는 고전위 전원으로서 VR이 적용된다.
도 9에 있어서, 입력 신호선(910) 또는 출력 신호선(912)의 한쪽을, 도 1a에 도시하는 제 1 배선(302)으로 하고, 다른쪽을 도 1a에 도시하는 제 2 배선(303)으로 한다. 보다 구체적으로 설명하면, 입력 신호선(910) 또는 출력 신호선(912)의 한쪽을, 메모리셀(502)에 포함되는 제 2 트랜지스터(1202)의 소스 전극 또는 드레인 전극과 동일한 공정으로 제작하고, 다른쪽을 상기 트랜지스터의 게이트 전극과 동일한 공정으로 제작하는 것으로 한다.
또는, 도 9에 있어서, 반전 신호 입력선(911) 또는 반전 신호 출력선(913)의 한쪽을, 도 1a에서 도시하는 제 1 배선(302)으로 하고, 다른쪽을 도 1a에서 도시하는 제 2 배선(303)으로 해도 좋다. 보다 구체적으로 설명하면, 반전 신호 입력선(911) 또는 반전 신호 출력선(913)의 한쪽을, 메모리셀(502)에 포함되는 제 2 트랜지스터(1202)의 소스 전극 또는 드레인 전극과 동일한 공정으로 제작하고, 다른쪽을 상기 트랜지스터의 게이트 전극과 동일한 공정으로 제작하는 것으로 한다.
이것에 의해, 입력 신호선(910)과 출력 신호선(912)간의 층간막, 또는 반전 신호 입력선(911)과 반전 신호 출력선(913)간의 층간막, 또는 그 쌍방이 메모리셀(502)에 포함되는 제 2 트랜지스터(1202)의 게이트 절연막과 동일한 공정으로 제작되기 때문에, 상기 층간막의 막 두께를 얇게 하는 것이 가능하다. 층간막의 막 두께는 10nm 이상 300nm 이하, 바람직하게는 10nm 이상 100nm 이하, 더욱 바람직하게는 10nm 이상 30nm 이하로 할 수 있다.
또한, 입력 신호선(910)은 입력 신호(IN)를 입력하는 배선이며, 반전 신호 입력선(911)은 입력 신호의 반전 신호(INB)를 입력하는 배선이다. 또한, 출력 신호선(912)은 출력 신호(OUT)를 출력하는 배선이며, 반전 신호 출력선(913)은 출력 신호의 반전 신호(OUTB)를 출력하는 배선이다.
또한, 메모리셀(502)에 포함되는 제 2 트랜지스터(1302)를 탑 게이트형의 트랜지스터로 하는 경우, 도 1a에 도시하는 제 1 배선(302)을, 제 2 트랜지스터(1302)의 소스 전극 또는 드레인 전극과 동일한 공정으로 제작되는 배선으로 하고, 제 2 배선(303)을 제 2 트랜지스터(1302)의 게이트 전극과 동일한 공정으로 제작되는 배선으로 하는 것이 바람직하다. 제 2 트랜지스터(1302)에 있어서, 소스 전극 또는 드레인 전극은, 게이트 전극보다도 얇은 막 두께를 가지기 때문에, 제 1 배선이 단차가 생기는 것에 의한 제 2 배선의 단선을 방지할 수 있기 때문이다. 또한, 제 1 배선(제 2 트랜지스터(1302)의 소스 전극 또는 드레인 전극)의 막 두께는, 100nm 이상 150nm 이하로 하는 것이 바람직하다.
또한, 도 9에서는 하이 신호를 전원 전위로부터 고전위 전원으로 변환하는 타입의 레벨 시프터를 도시하였지만, 로우 신호를 접지 전위로부터 저전위 전원으로 변환하는 타입의 레벨 시프터에도 동일하게 적용이 가능하다.
도 10은, 도 9에 도시하는 레벨 시프터 단면의 일부를 도시한 도면이다. 도 10에 도시하는 단면은, 트랜지스터(1000), 배선(1001), 배선(1002)을 포함한다. 도 10에 있어서, 트랜지스터(1000)는 메모리셀(502)에 포함되는 제 1 트랜지스터(1201)와 동일한 공정으로 제작된다. 또한, 도 10에 도시하는 레벨 시프터는, 배선(1001)과 배선(1002)이 중첩되는 영역인 영역(1003)을 가지고 있다. 배선(1001)은 트랜지스터(1000)의 소스 전극 또는 드레인 전극의 한쪽과 전기적으로 접속된다. 또한, 도시하지 않지만, 배선(1002)은 트랜지스터(1000)와는 상이한 트랜지스터의 게이트 전극과 전기적으로 접속된다.
도 10에 도시하는 트랜지스터(1000)는 도 9의 인버터(900) 내의 트랜지스터에 대응하고, 배선(1001)은 도 9의 반전 신호 입력선(911)에 대응하고, 배선(1002)은 도 9의 반전 신호 출력선(913)에 대응한다. 또는, 배선(1001)은 도 9의 입력 신호선(910)에 대응하고, 배선(1002)은 도 9의 출력 신호선(912)에 대응한다.
또한, 도 11은 도 9 및 도 10에 도시하는 레벨 시프터의 상면도의 일 형태이다. 도 11의 파선 B-B'은 도 10에 도시한 단면도의 B-B'에 대응한다.
도 11에 도시하는 트랜지스터(1100)는, 도 10에 도시하는 트랜지스터(1000)에 대응하고, 배선(1101)은 도 10에 도시하는 배선(1001)에 대응하고, 배선(1102)은 도 10에 도시하는 배선(1002)에 대응하고, 배선(1101)과 배선(1102)이 중첩되는 영역(1103)은 도 10에 도시하는 영역(1003)에 대응한다.
도 10에 있어서, 배선(1001)은 도 4의 제 2 트랜지스터(1302)의 게이트 전극과 동일한 공정으로 제작되는 배선이며, 배선(1002)은 도 4의 제 2 트랜지스터(1302)의 소스 전극 또는 드레인 전극과 동일한 공정으로 제작되는 배선이다. 이로 인해, 배선(1001)의 막 두께는 200nm 이상으로 하는 것이 바람직하고, 배선(1002)의 막 두께는 100nm 이상 150nm 이하로 하는 것이 바람직하다.
영역(1003)은 층간막(1006)을 개재하여 배선(1001)과 배선(1002)이 적층되어 배치되는 영역이다. 층간막(1006)의 막 두께는 10nm 이상 300nm 이하, 바람직하게는 10nm 이상 100nm 이하, 더욱 바람직하게는 10nm 이상 30nm 이하로 한다. 층간막(1006)은 도 4의 제 2 트랜지스터(1302)의 소스 전극 또는 드레인 전극과, 게이트 전극을 이격하는 막(즉, 게이트 절연막)과 동일 공정으로 성막되는 막이다.
도 2의 회로 구성을 적용한 레벨 시프터는, 배선(1001)과 배선(1002)은 상기한 바와 같은 박막의 층간막으로 이격되어 있을 뿐이지만, 배선(1001)과 배선(1002)은 동상의 신호가 입력되기 때문에, 양자의 층간의 막 두께가 얇아도 기생 용량에 의한 영향을 억제할 수 있다. 따라서, 영역(1003)에 나타내는 바와 같은, 배선(1001)과 배선(1002)이 중첩된 영역(1003)을 가지고 있는 경우라도, 배선(1001)과 배선(1002)을 배선으로서 기능시킬 수 있다.
또한, 도 5의 반도체 장치에 있어서의, 제 1 레벨 시프터(505) 및 제 2 레벨 시프터(508)에, 도 2에 도시하는 회로 구성을 적용한 예는, 도 9 내지 도 11에 도시하는 구성에 한정되는 것이 아니다. 예를 들면, 도 12 및 도 13에 도시하는 구성의 레벨 시프터로 해도 좋다. 도 12는 제 1 레벨 시프터(505) 및 제 2 레벨 시프터(508)의 회로도이며, 도 13은 도 12에 도시하는 레벨 시프터 단면의 일부를 도시한 도면이다.
도 12에 도시하는 레벨 시프터는, 인버터(1400), N형 트랜지스터(1401, 1402), P형 트랜지스터(1403, 1404, 1405, 1406)를 가진다. 인버터(1400)는 N형 트랜지스터(1407), P형 트랜지스터(1408)를 가진다.
도 12에 도시하는 레벨 시프터는, 입력 신호선과 반전 신호 입력선의 전위는 하이일 때에 전원 전위, 로우일 때에 접지 전위가 된다. 또한, 출력 신호선과 반전 신호 출력선의 전위는 하이일 때에 고전위 전원(VDDH), 로우일 때에 접지 전위가 된다. 즉, 제 1 레벨 시프터(505)의 경우는 고전위 전원으로서 VW가, 제 2 레벨 시프터(508)의 경우는 고전위 전원으로서 VR이 적용된다.
도 12에 있어서, 입력 신호선(1410) 또는 출력 신호선(1412)의 한쪽을, 도 1a에서 도시하는 제 1 배선(302)으로 하고, 다른쪽을 도 1a에서 도시하는 제 2 배선(303)으로 한다. 보다 구체적으로 설명하면, 입력 신호선(1410) 또는 출력 신호선(1412)의 한쪽을, 메모리셀(502)에 포함되는 제 2 트랜지스터(1202)의 소스 전극 또는 드레인 전극과 동일한 공정으로 제작하고, 다른쪽을 상기 트랜지스터의 게이트 전극과 동일한 공정으로 제작하는 것으로 한다.
또는, 도 12에 있어서, 반전 신호 입력선(1411) 또는 반전 신호 출력선(1413)의 한쪽을, 도 1a에 도시하는 제 1 배선(302)으로 하고, 다른쪽을 도 1a에 도시하는 제 2 배선(303)으로 해도 좋다. 보다 구체적으로 설명하면, 반전 신호 입력선(1411) 또는 반전 신호 출력선(1413)의 한쪽을, 메모리셀(502)에 포함되는 제 2 트랜지스터(1202)의 소스 전극 또는 드레인 전극과 동일한 공정으로 제작하고, 다른쪽을 상기 트랜지스터의 게이트 전극과 동일한 공정으로 제작하는 것으로 한다.
이것에 의해, 입력 신호선(1410)과 출력 신호선(1412)간의 층간막, 또는 반전 신호 입력선(1411)과 반전 신호 출력선(1413)간의 층간막, 또는 그 쌍방이 메모리셀(502)에 포함되는 제 2 트랜지스터(1202)의 게이트 절연막과 동일한 공정으로 제작되기 때문에, 상기 층간막의 막 두께를 얇게 하는 것이 가능하다. 층간막의 막 두께는 10nm 이상 300nm 이하, 바람직하게는 10nm 이상 100nm 이하, 더욱 바람직하게는 10nm 이상 30nm 이하로 할 수 있다.
또한, 입력 신호선(1410)은 입력 신호(IN)를 입력하는 배선이며, 반전 신호 입력선(1411)은 입력 신호의 반전 신호(INB)를 입력하는 배선이다. 또한, 출력 신호선(1412)은 출력 신호(OUT)를 출력하는 배선이며, 반전 신호 출력선(1413)은 출력 신호의 반전 신호(OUTB)를 출력하는 배선이다.
또한, 메모리셀(502)에 포함되는 제 2 트랜지스터(1302)를 탑 게이트형의 트랜지스터로 하는 경우, 도 1에 도시하는 제 1 배선(302)을, 제 2 트랜지스터(1302)의 소스 전극 또는 드레인 전극과 동일한 공정으로 제작되는 배선으로 하고, 제 2 배선(303)을 제 2 트랜지스터(1302)의 게이트 전극과 동일한 공정으로 제작되는 배선으로 하는 것이 바람직하다. 제 2 트랜지스터(1302)에 있어서, 소스 전극 또는 드레인 전극은, 게이트 전극보다도 얇은 막 두께를 가지기 때문에, 제 1 배선이 단차가 생기는 것에 의한 제 2 배선의 단선을 방지할 수 있기 때문이다. 또한, 제 1 배선(제1 트랜지스터(1302)의 소스 전극 또는 드레인 전극)의 막 두께는, 100nmL 이상 150nm 이하로 하는 것이 바람직하다.
또한, 도 12에서는 하이 신호를 전원 전위로부터 고전위 전원으로 변환하는 타입의 레벨 시프터를 도시하였지만, 로우 신호를 접지 전위로부터 저전위 전원으로 변환하는 타입의 레벨 시프터에도 마찬가지로 적용이 가능하다.
도 13은 도 12에 도시하는 레벨 시프터의 단면의 일부를 도시한 도면이다. 도 13에 도시하는 단면은, 트랜지스터(1500), 배선(1501), 배선(1502)을 포함한다. 도 13에 있어서, 트랜지스터(1500)는 메모리셀(502)에 포함되는 제 2 트랜지스터(1202)와 동일한 공정으로 제작된다. 또한, 도 13에 도시하는 레벨 시프터는, 배선(1501)과 배선(1502)이 중첩되는 영역인 영역(1503)을 가지고 있다. 배선(1501)은 트랜지스터(1500)의 소스 전극 또는 드레인 전극의 한쪽과 전기적으로 접속된다. 또한, 도시하지 않지만, 배선(1502)은 트랜지스터(1500)와는 상이한 트랜지스터의 게이트 전극과 전기적으로 접속된다.
도 13에 도시하는 트랜지스터(1500)는, 도 12의 인버터(1400) 내의 N형 트랜지스터(1407)에 대응하고, 배선(1501)은 도 12의 반전 신호 입력선(1411)에 대응하고, 배선(1502)은 도 12의 반전 신호 출력선(1413)에 대응한다. 또는, 배선(1501)은 도 12의 입력 신호선(1410)에 대응하고, 배선(1502)은 도 12의 출력 신호선(1412)에 대응한다.
도 13에 있어서, 배선(1501)은 도 4의 제 2 트랜지스터(1302)의 게이트 전극과 동일한 공정으로 제작되는 배선이며, 배선(1502)은 도 4의 제 2 트랜지스터(1302)의 소스 전극 또는 드레인 전극과 동일한 공정으로 제작되는 배선이다. 이로 인해, 배선(1501)의 막 두께는 200nm 이상으로 하는 것이 바람직하고, 배선(1502)의 막 두께는 100nm 이상 150nm 이하로 하는 것이 바람직하다.
영역(1503)은 층간막(1506)을 개재하여 배선(1501)과 배선(1502)이 적층되어 배치되는 영역이다. 층간막(1506)의 막 두께는 10nm 이상 300nm 이하, 바람직하게는 10nm 이상 100nm 이하, 더욱 바람직하게는 10nm 이상 30nm 이하로 한다. 층간막(1506)은 도 4의 제 2 트랜지스터(1302)의 소스 전극 또는 드레인 전극과, 게이트 전극을 이격하는 막(즉, 게이트 절연막)과 동일 공정으로 성막되는 막이다.
도 2의 회로 구성을 적용한 레벨 시프터는, 배선(1501)과 배선(1502)은 상기한 바와 같은 박막의 층간막으로 이격되어 있을 뿐이지만, 배선(1501)과 배선(1502)은 동상의 신호가 입력되기 때문에, 양자의 층간 막 두께가 얇아도 기생 용량에 의한 영향을 억제할 수 있다. 따라서, 영역(1503)에 나타내는 것과 같은, 배선(1501)과 배선(1502)이 중첩된 영역(1503)을 가지고 있는 경우라도, 배선(1501)과 배선(1502)을 배선으로서 기능시킬 수 있다.
다음에, 도 5에 도시하는 반도체 장치에 있어서도 사용할 수 있는, 버퍼를 갖는 회로에 도 1a에 도시하는 구성을 적용한 예에 관해서 도 14를 사용하여 설명한다. 도 14는 반도체 장치가 갖는 복수의 회로에 입력하는 공통 신호선과, 상기 신호선으로부터 분지되어 회로 내의 배선으로서 사용하는 신호선을 갖는 회로의 일 형태를 도시한 도면이다.
도 14에 도시하는 회로(1601)는 버퍼(1602), 회로(1603)를 가지며, 버퍼(1602)의 입력 전극은 신호선(1604)과 전기적으로 접속된다. 신호선(1600)은 회로(1601)를 포함하는 복수의 회로를 구동하는 공통 신호선이며, 신호선(1604)과 전기적으로 접속된다. 신호선(1605)은 버퍼(1602)의 출력 단자 및 회로(1603)의 입력 단자와 전기적으로 접속된다.
도 14에 있어서, 신호선(1604)을, 도 1에 도시하는 제 1 배선(302)으로 하고, 신호선(1600)을 도 1에 도시하는 제 2 배선(303)으로 한다. 보다 구체적으로 설명하면, 신호선(1604)을 메모리셀(502)에 포함되는 제 2 트랜지스터(1202)의 소스 전극 또는 드레인 전극과 동일한 공정으로 제작하고, 신호선(1600)을 상기 트랜지스터의 게이트 전극과 동일한 공정으로 제작하는 것으로 한다. 또한, 마찬가지로, 신호선(1605)을 도 1에 도시하는 제 1 배선(302)으로 할 수 있다.
이것에 의해, 메모리셀(502)에 포함되는 제 2 트랜지스터(1202)의 게이트 절연막과, 신호선(1600)과 신호선(1604)간의 층간막 및, 신호선(1600)과 신호선(1605)간의 층간막이 동일한 공정으로 제작되기 때문에, 이들 층간막의 막 두께를 얇게 하는 것이 가능하다. 층간막의 막 두께는 10nm 이상 300nm 이하, 바람직하게는 10nm 이상 100nm 이하, 더욱 바람직하게는 10nm 이상 30nm 이하로 할 수 있다.
또한, 메모리셀(502)에 포함되는 제 2 트랜지스터(1202)를 탑 게이트형의 트랜지스터로 하는 경우, 도 1에 도시하는 제 1 배선(302)을, 제 2 트랜지스터(1302)의 소스 전극 또는 드레인 전극과 동일한 공정으로 제작되는 배선으로 하고, 제 2 배선(303)을 제 2 트랜지스터(1302)의 게이트 전극과 동일한 공정으로 제작되는 배선으로 하는 것이 바람직하다. 제 2 트랜지스터(1302)에 있어서, 소스 전극 또는 드레인 전극은, 게이트 전극보다도 얇은 막 두께를 가지기 때문에, 제 1 배선이 단차가 생기는 것에 의한 제 2 배선의 단선을 방지할 수 있기 때문이다. 또한, 제 1 배선(제 2 트랜지스터(1302)의 소스 전극 또는 드레인 전극)의 막 두께는, 100nm 이상 150nm 이하로 하는 것이 바람직하다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 개시하는 발명의 일 형태에 따르는 반도체 장치의 구성 및 그 제작 방법에 관해서 도 15 내지 도 20을 참조하여 설명한다. 구체적으로는, 기억 장치에 탑재 가능한 메모리셀의 구성 및 그 제작 방법에 관해서 설명한다.
<반도체 장치의 단면 구성 및 평면 구성>
도 15는 반도체 장치의 구성의 일례이다. 도 15a에는 반도체 장치의 단면을, 도 15b에는 반도체 장치의 평면을, 각각 도시한다. 여기에서, 도 15a는 도 15b의 A1-A2 및 B1-B2에 있어서의 단면에 상당한다. 도 15a 및 도 15b에 도시하는 반도체 장치는, 하부에 제 1 반도체 재료를 사용한 트랜지스터(160)를 가지며, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 가진다. 여기에서, 제 1 반도체 재료와 제 2 반도체 재료는 상이한 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들면, 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이외에, 유기 반도체 재료 등을 사용해도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다. 도 15에 도시하는 반도체 장치는, 메모리셀로서 사용할 수 있다.
또한, 개시하는 발명의 기술적인 본질은, 정보를 유지하기 위해서 산화물 반도체와 같은 오프 전류를 충분히 저감하는 것이 가능한 반도체 재료를 트랜지스터(162)에 사용하는 점에 있기 때문에, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기에서 나타내는 것에 한정할 필요는 없다.
도 15에 있어서의 트랜지스터(160)는 반도체 기판(400) 위의 반도체층 중에 형성된 채널 형성 영역(134)과, 채널 형성 영역(134)을 사이에 개재하듯이 형성된 불순물 영역(132)(소스 영역 및 드레인 영역이라고도 한다)과, 채널 형성 영역(134) 위에 형성된 게이트 절연막(122a)과, 게이트 절연막(122a) 위에 채널 형성 영역(134)과 중첩되도록 형성된 게이트 전극(128a)을 가진다. 또한, 도면에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 갖는 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 경우가 있다. 즉, 본 명세서에 있어서, 소스 전극이라는 기재에는 소스 영역이 포함될 수 있다. 또한, 드레인 전극이라는 기재에는, 드레인 영역이 포함될 수 있다.
또한, 반도체 기판(400) 위의 반도체층 중에 형성된 불순물 영역(126)에는, 도전층(128b)이 접속되어 있다. 여기에서, 도전층(128b)은 트랜지스터(160)의 소스 전극이나 드레인 전극으로서도 기능한다. 또한, 불순물 영역(132)과 불순물 영역(126)간에는, 불순물 영역(130)이 형성되어 있다. 또한, 트랜지스터(160)를 덮도록 절연층(136), 절연층(138), 및 절연층(140)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 15에 도시하는 바와 같이 트랜지스터(160)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중시하는 경우에는, 게이트 전극(128a)의 측면에 사이드월 절연층을 형성하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(132)을 형성해도 좋다.
도 15에 있어서의 트랜지스터(162)는 절연층(140) 등의 위에 형성된 산화물 반도체층(144)과, 산화물 반도체층(144)과 전기적으로 접속되어 있는 소스 전극(또는 드레인 전극)(142a), 및 드레인 전극(또는 소스 전극)(142b)과, 산화물 반도체층(144), 소스 전극(142a) 및 드레인 전극(142b)을 덮는 게이트 절연막(146)과, 게이트 절연막(146) 위에 산화물 반도체층(144)과 중첩되도록 형성된 게이트 전극(148a)을 가진다.
여기서, 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거됨으로써, 또는, 충분한 산소가 공급됨으로써, 고순도화된 것이 바람직하다. 구체적으로는, 예를 들면, 산화물 반도체층(144)의 수소 농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하로 한다. 또한, 상기의 산화물 반도체층(144) 중의 수소 농도는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)로 측정되는 것이다. 이와 같이 수소 농도가 충분히 저감되어 고순도화되어, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지갭 중의 결함 준위가 저감된 산화물 반도체층(144)에서는, 캐리어 농도가 1×1012/㎤ 미만, 바람직하게는, 1×1011/㎤ 미만, 보다 바람직하게는 1.45×1010/㎤ 미만이 된다. 예를 들면, 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1㎛)당 값)는 100zA(1zA(젭토암페어)은 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써, 매우 우수한 오프 전류 특성의 트랜지스터(162)를 얻을 수 있다.
또한, 도 15의 트랜지스터(162)에서는, 미세화에 기인하여 소자간에 생기는 리크 전류를 억제하기 위해서, 섬 형상으로 가공된 산화물 반도체층(144)을 사용하고 있지만, 섬 형상으로 가공되지 않은 구성을 채용해도 좋다. 산화물 반도체층을 섬 형상으로 가공하지 않는 경우에는, 가공시의 에칭에 의한 산화물 반도체층(144)의 오염을 방지할 수 있다.
도 15에 있어서의 용량 소자(164)는, 드레인 전극(142b), 게이트 절연막(146), 및 도전층(148b)으로 구성된다. 즉, 드레인 전극(142b)은 용량 소자(164)의 한쪽 전극으로서 기능하고, 도전층(148b)은 용량 소자(164)의 다른쪽 전극으로서 기능하게 된다. 이러한 구성으로 함으로써, 충분한 용량을 확보할 수 있다. 또한, 산화물 반도체층(144)과 게이트 절연막(146)을 적층시키는 경우에는, 드레인 전극(142b)과 도전층(148b)의 절연성을 충분히 확보할 수 있다. 또한, 용량이 불필요한 경우는, 용량 소자(164)를 형성하지 않는 구성으로 할 수도 있다.
본 실시형태에서는, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)와 적어도 일부가 중첩되도록 형성되어 있다. 이러한 평면 레이아웃을 채용함으로써, 고집적화를 도모할 수 있다. 예를 들면, 최소 가공 치수를 F로 하고, 메모리셀이 차지하는 면적을 15F2 내지 25F2로 하는 것이 가능하다.
트랜지스터(162) 및 용량 소자(164) 위에는, 절연층(150)이 형성되어 있다. 그리고, 게이트 절연막(146) 및 절연층(150)에 형성된 개구에는, 배선(154)이 형성되어 있다. 배선(154)은 메모리셀의 하나와 다른 메모리셀을 접속하는 배선이다. 배선(154)은 소스 전극(142a)과 도전층(128b)을 개재하여, 불순물 영역(126)에 접속되어 있다. 이것에 의해, 트랜지스터(160)에 있어서의 소스 영역 또는 드레인 영역과, 트랜지스터(162)에 있어서의 소스 전극(142a)을 각각 상이한 배선에 접속하는 경우와 비교하여, 배선의 수를 삭감할 수 있기 때문에, 반도체 장치의 집적도를 향상시킬 수 있다.
또한, 도전층(128b)을 형성함으로써, 불순물 영역(126)과 소스 전극(142a)이 접속하는 위치와, 소스 전극(142a)과 배선(154)이 접속하는 위치를 중첩하여 형성할 수 있다. 이러한 평면 레이아웃을 채용함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
또한, 도 15에 도시하는 반도체 장치에 있어서, 트랜지스터(160)를 포함하는 층이, 도 1a에 있어서의 소자 형성층(301)에 상당한다. 본 실시형태에서 나타내는 반도체 기억 장치는, 도 15에 도시하는 메모리셀과, 상기 메모리셀을 구동하기 위한 구동 회로부(도시하지 않음)를 가지고 있다. 도 1a에 있어서의 제 1 배선(302)은, 구동 회로부 내에 있어서 트랜지스터(162)의 소스 전극(142a)(드레인 전극(142b))과 동일한 공정으로 제작되는 배선(동층의 배선)에 상당한다. 또한, 도 1a에 있어서의 제 1 층간막(305)은, 구동 회로부 내에 있어서 트랜지스터(162)의 게이트 절연막(146)과 동일한 공정으로 제작되는 절연층에 상당한다. 또한, 게이트 절연막(146)을 패턴 형성하지 않고, 제 1 층간막(305)으로서 사용하는 것도 가능하다. 또한, 도 1a에 있어서의 제 2 배선(303)은, 구동 회로부 내에 있어서 트랜지스터(162)의 게이트 전극(148a)과 동일한 공정으로 제작되는 배선에 상당한다. 또한, 도 1a에 있어서의 제 2 층간막(306)은, 트랜지스터(162)의 절연층(150)과 동일한 공정으로 제작되는 절연층에 상당한다. 또한, 절연층(150)을 패턴 형성하지 않고, 제 2 층간막(306)로서 사용하는 것도 가능하다. 또한, 도 1a에 있어서의 제 3 배선(304)은, 구동 회로부 내에 있어서 트랜지스터(162)의 배선(154)과 동일한 공정으로 제작되는 배선에 상당한다.
<SOI 기판의 제작 방법>
다음에, 상기 반도체 장치의 제작에 사용되는 SOI 기판의 제작 방법의 일례에 관해서, 도 16을 참조하여 설명한다.
우선, 베이스 기판으로서 반도체 기판(400)을 준비한다(도 16a 참조). 반도체 기판(400)으로서는, 단결정 실리콘 기판, 단결정 게르마늄 기판 등의 반도체 기판을 사용할 수 있다. 또한, 반도체 기판으로서, 태양 전지급 실리콘(SOG-Si: Solar Grade Silicon) 기판 등을 사용해도 좋다. 또한, 다결정 반도체 기판을 사용해도 좋다. 태양 전지급 실리콘이나, 다결정 반도체 기판 등을 사용하는 경우에는, 단결정 실리콘 기판 등을 사용하는 경우와 비교하여, 제조 가격을 억제할 수 있다.
또한, 반도체 기판(400) 대신, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리와 같은 전자 공업용으로 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판을 들 수 있다. 또한, 질화실리콘과 산화알루미늄을 주성분으로 한 열팽창계수가 실리콘에 가까운 세라믹 기판을 사용해도 좋다.
반도체 기판(400)은 그 표면을 미리 세정해 두는 것이 바람직하다. 구체적으로는, 반도체 기판(400)에 대하여, 염산과산화수소수 혼합 용액(HPM), 황산과산화수소수 혼합 용액(SPM), 암모니아과산화수소수 혼합 용액(APM), 희불산(DHF) 등을 사용하여 세정을 실시하는 것이 바람직하다.
다음에, 본드 기판을 준비한다. 여기에서는, 본드 기판으로서 단결정 반도체 기판(410)을 사용한다(도 16b 참조). 또한, 여기에서는, 본드 기판으로서 단결정의 것을 사용하지만, 본드 기판의 결정성을 단결정으로 한정할 필요는 없다.
단결정 반도체 기판(410)으로서는, 예를 들면, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘게르마늄 기판 등, 제 14족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨비소나 인듐인 등의 화합물 반도체 기판을 사용할 수도 있다. 시판중인 실리콘 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 직경 16인치(400mm) 사이즈의 원형의 것이 대표적이다. 또한, 단결정 반도체 기판(410)의 형상은 원형에 한정되지 않고, 예를 들면, 직사각형 등으로 가공한 것이라도 좋다. 또한, 단결정 반도체 기판(410)은, CZ(초크랄스키)법이나 FZ(플로팅존)법을 사용하여 제작할 수 있다.
단결정 반도체 기판(410)의 표면에는 산화막(412)을 형성한다(도 16c 참조). 또한, 오염물 제거의 관점에서, 산화막(412) 형성전에, 염산과산화수소수 혼합 용액(HPM), 황산과산화수소수 혼합 용액(SPM), 암모니아과산화수소수 혼합 용액(APM), 희불산(DHF), FPM(불산, 과산화수소수, 순수 혼합액) 등을 사용하여 단결정 반도체 기판(410)의 표면을 세정해 두는 것이 바람직하다. 희불산과 오존수를 교대로 토출하여 세정해도 좋다.
산화막(412)은, 예를 들면, 산화실리콘막, 산화질화실리콘막 등을 단층으로, 또는 적층시켜서 형성할 수 있다. 상기 산화막(412)의 제작 방법으로서는, 열산화법, CVD법, 스퍼터링법 등이 있다. 또한, CVD법을 사용하여 산화막(412)을 형성하는 경우, 양호한 접합을 실현하기 위해서는, 테트라에톡시실란(약칭; TEOS: 화학식Si(OC2H5)4) 등의 유기 실란을 사용하여 산화실리콘막을 형성하는 것이 바람직하다.
본 실시형태에서는, 단결정 반도체 기판(410)에 열산화 처리를 행함으로써 산화막(412)(여기서는, SiOx막)을 형성한다. 열산화 처리는 산화성 분위기 중에 할로겐을 첨가하여 행하는 것이 바람직하다.
예를 들면, 염소(Cl)가 첨가된 산화성 분위기 중에서 단결정 반도체 기판(410)에 열산화 처리를 행함으로써, 염소 산화된 산화막(412)을 형성할 수 있다. 이 경우, 산화막(412)은 염소 원자를 함유하는 막이 된다. 이러한 염소 산화에 의해, 외인성의 불순물인 중금속(예를 들면, Fe, Cr, Ni, Mo 등)을 포집하여 금속의 염화물을 형성하고, 이것을 외방으로 제거하여 단결정 반도체 기판(410)의 오염을 저감시킬 수 있다.
또한, 산화막(412)에 함유시키는 할로겐 원자는 염소 원자에 한정되지 않는다. 산화막(412)에는 불소 원자를 함유시켜도 좋다. 단결정 반도체 기판(410)의 표면을 불소산화하는 방법으로서는, HF 용액에 침지시킨 후에 산화성 분위기 중에서 열산화 처리를 행하는 방법이나, NF3을 산화성 분위기에 첨가하여 열산화 처리를 행하는 방법 등이 있다.
다음에, 이온을 전계에서 가속하여 단결정 반도체 기판(410)에 조사하고, 첨가함으로써, 단결정 반도체 기판(410)의 소정의 깊이에 결정 구조가 손상된 취화 영역(414)을 형성한다(도 16d 참조).
취화 영역(414)이 형성되는 영역의 깊이는, 이온의 운동 에너지, 이온의 질량과 전하, 이온의 입사각 등에 의해 조절할 수 있다. 또한, 취화 영역(414)은 이온의 평균 침입 깊이와 거의 동일한 깊이의 영역에 형성된다. 이로 인해, 이온을 첨가하는 깊이로, 단결정 반도체 기판(410)으로부터 분리되는 단결정 반도체층의 두께를 조절할 수 있다. 예를 들면, 단결정 반도체층의 두께가, 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하 정도가 되도록 평균 침입 깊이를 조절하면 된다.
상기 이온의 조사 처리는, 이온 도핑 장치나 이온 주입 장치를 사용하여 행할 수 있다. 이온 도핑 장치의 대표예로서는, 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온종을 피처리체에 조사하는 비질량 분리형의 장치가 있다. 상기 장치에서는, 플라즈마 중의 이온종을 질량 분리하지 않고 피처리체에 조사하게 된다. 이것에 대하여, 이온 주입 장치는 질량 분리형의 장치이다. 이온 주입 장치에서는, 플라즈마 중의 이온종을 질량 분리하고, 어떤 특정한 질량의 이온종을 피처리체에 조사한다.
본 실시형태에서는, 이온 도핑 장치를 사용하여, 수소를 단결정 반도체 기판(410)에 첨가하는 예에 관해서 설명한다. 소스 가스로서는 수소를 포함하는 가스를 사용한다. 조사하는 이온에 관해서는, H3 +의 비율을 높게 하면 좋다. 구체적으로는, H+, H2 +, H3 +의 총량에 대하여 H3 +의 비율이 50% 이상(보다 바람직하게는 80% 이상)이 되도록 한다. H3 +의 비율을 높임으로써, 이온 조사의 효율을 향상시킬 수 있다.
또한, 첨가하는 이온은 수소에 한정되지 않는다. 헬륨 등의 이온을 첨가해도 좋다. 또한, 첨가하는 이온은 1종류에 한정되지 않고, 복수 종류의 이온을 첨가해도 좋다. 예를 들면, 이온 도핑 장치를 사용하여 수소와 헬륨을 동시에 조사하는 경우에는, 상이한 공정에서 조사하는 경우와 비교하여 공정수를 저감시킬 수 있는 동시에, 이후의 단결정 반도체층의 표면 거칠기를 억제하는 것이 가능하다.
또한, 이온 도핑 장치를 사용하여 취화 영역(414)을 형성하는 경우에는, 중금속도 동시에 첨가될 우려가 있지만, 할로겐 원자를 함유하는 산화막(412)을 개재하여 이온의 조사를 행함으로써, 이들 중금속에 의한 단결정 반도체 기판(410)의 오염을 방지할 수 있다.
다음에, 반도체 기판(400)과 단결정 반도체 기판(410)을 대향시켜 산화막(412)을 개재하여 밀착시킨다. 이것에 의해, 반도체 기판(400)과 단결정 반도체 기판(410)이 첩합된다(도 16e 참조). 또한, 단결정 반도체 기판(410)과 첩합되는 반도체 기판(400)의 표면에 산화막 또는 질화막을 성막해도 좋다.
접합시에는 반도체 기판(400) 또는 단결정 반도체 기판(410)의 1군데에, 0.001N/㎠ 이상 100N/㎠ 이하, 예를 들면, 1N/㎠ 이상 20N/㎠ 이하의 압력을 가하는 것이 바람직하다. 압력을 가하고, 첩합면을 접근, 밀착시키면, 밀착시킨 부분에 있어서 반도체 기판(400)과 산화막(412)의 접합이 생기고, 상기 부분을 시작점으로 하여 자발적인 접합이 거의 전면에 미친다. 이 접합에는 반데르발스힘이나 수소 결합이 작용하고 있고, 상온에서 행할 수 있다.
또한, 단결정 반도체 기판(410)과 반도체 기판(400)을 첩합하기 전에는, 첩합에 따르는 표면에 관해서, 표면 처리를 행하는 것이 바람직하다. 표면 처리를 행함으로써, 단결정 반도체 기판(410)과 반도체 기판(400)의 계면에서의 접합 강도를 향상시킬 수 있다.
표면 처리로서는, 웨트 처리, 드라이 처리, 또는 웨트 처리와 드라이 처리의 조합을 사용할 수 있다. 또한, 상이한 웨트 처리끼리를 조합하여 사용해도 좋고, 상이한 드라이 처리끼리를 조합하여 사용해도 좋다.
또한, 첩합후에는, 접합 강도를 증가시키기 위한 열처리를 행해도 좋다. 이 열처리의 온도는, 취화 영역(414)에 있어서의 분리가 생기지 않는 온도(예를 들면, 실온 이상 400℃ 미만)로 한다. 또한, 이 온도 범위에서 가열하면서, 반도체 기판(400)과 산화막(412)을 접합시켜도 좋다. 상기 열처리에는, 확산로, 저항 가열로 등의 가열로, RTA(순간 열 어닐, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다. 또한, 상기 온도 조건은 어디까지나 일례에 지나지 않으며, 개시하는 발명의 일 형태가 이것에 한정되어 해석되는 것이 아니다.
다음에, 열처리를 행함으로써, 단결정 반도체 기판(410)을 취화 영역에 있어서 분리하고, 반도체 기판(400) 위에, 산화막(412)을 개재하여 단결정 반도체층(416)을 형성한다(도 16f 참조).
또한, 상기 분리시의 열처리 온도는, 가능한 한 낮은 것이 바람직하다. 분리시의 온도가 낮을수록, 단결정 반도체층(416)의 표면 거칠기를 억제할 수 있기 때문이다. 구체적으로는, 예를 들면, 상기 분리시의 열처리 온도는, 300℃ 이상 600℃ 이하로 하면 되며, 400℃ 이상 500℃ 이하로 하면, 보다 효과적이다.
또한, 단결정 반도체 기판(410)을 분리한 후에는, 단결정 반도체층(416)에 대하여, 500℃ 이상의 온도로 열처리를 행하고, 단결정 반도체층(416) 중에 잔존하는 수소의 농도를 저감시켜도 좋다.
다음에, 단결정 반도체층(416)의 표면에 레이저광을 조사함으로써, 표면의 평탄성을 향상시키고, 또한 결함을 저감시킨 단결정 반도체층(418)을 형성한다(도 16g 참조). 또한, 레이저광의 조사 처리 대신, 열처리를 행해도 좋다.
또한, 본 실시형태에 있어서는, 단결정 반도체층(416)의 분리에 따르는 열처리 직후에, 레이저광의 조사 처리를 행하고 있지만, 본 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 단결정 반도체층(416)의 분리에 따르는 열처리 후에 에칭 처리를 실시하고, 단결정 반도체층(416) 표면의 결함이 많은 영역을 제거한 후, 레이저광의 조사 처리를 행해도 좋고, 단결정 반도체층(416) 표면의 평탄성을 향상시킨 후 레이저광의 조사 처리를 행해도 좋다. 또한, 상기 에칭 처리로서는, 웨트 에칭, 드라이 에칭 중 어느 것을 사용해도 좋다. 또한, 본 실시형태에 있어서는, 상기한 바와 같이 레이저광을 조사한 후, 단결정 반도체층(416)의 막 두께를 작게 하는 박막화 공정을 행해도 좋다. 단결정 반도체층(416)의 박막화에는, 드라이 에칭 또는 웨트 에칭의 한쪽, 또는 쌍방을 사용하면 좋다.
이상의 공정에 의해, 양호한 특성의 단결정 반도체층(418)을 갖는 SOI 기판을 얻을 수 있다(도 16g 참조).
<반도체 장치의 제작 방법>
다음에, 상기의 SOI 기판을 사용한 반도체 장치의 제작 방법에 관해서, 도 17 내지 도 20을 참조하여 설명한다.
<하부의 트랜지스터의 제작 방법>
처음에 하부의 트랜지스터(160)의 제작 방법에 관해서, 도 17 및 도 18을 참조하여 설명한다. 또한, 도 17 및 도 18은, 도 16에 도시하는 방법으로 작성한 SOI 기판의 일부로서, 도 15a에 도시하는 하부의 트랜지스터에 상당하는 단면 공정도이다.
우선, 단결정 반도체층(418)을 섬 형상으로 가공하고, 반도체층(120)을 형성한다(도 17a 참조). 또한, 이 공정의 전후에 있어서, 트랜지스터의 임계값 전압을 제어하기 위해서, n형의 도전성을 부여하는 불순물 원소나, p형의 도전성을 부여하는 불순물 원소를 반도체층에 첨가해도 좋다. 반도체가 실리콘인 경우, n형의 도전성을 부여하는 불순물 원소로서는, 예를 들면, 인이나 붕소 등을 사용할 수 있다. 또한, p형의 도전성을 부여하는 불순물 원소로서는, 예를 들면, 붕소, 알루미늄, 갈륨 등을 사용할 수 있다.
다음에, 반도체층(120)을 덮도록 절연층(122)을 형성한다(도 17b 참조). 절연층(122)은 이후에 게이트 절연막이 되는 것이다. 절연층(122)은, 예를 들면, 반도체층(120) 표면의 열처리(열산화 처리나 열질화 처리 등)에 의해 형성할 수 있다. 열처리 대신, 고밀도 플라즈마 처리를 적용해도 좋다. 고밀도 플라즈마 처리는, 예를 들면, He, Ar, Kr, Xe 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등 중 어느 하나의 혼합 가스를 사용하여 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 사용하여 절연층을 형성해도 좋다. 상기 절연층(122)은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층(122)의 두께는, 예를 들면, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 본 실시형태에서는, 플라즈마 CVD법을 사용하여, 산화실리콘을 포함하는 절연층을 단층으로 형성하는 것으로 한다.
다음에, 절연층(122) 위에 마스크(124)를 형성하고, 1도전성을 부여하는 불순물 원소를 반도체층(120)에 첨가하고, 불순물 영역(126)을 형성한다(도 17c 참조). 또한, 여기에서는, 불순물 원소를 첨가한 후, 마스크(124)는 제거한다.
다음에, 절연층(122) 위에 마스크를 형성하고, 절연층(122)이 불순물 영역(126)과 중첩되는 영역의 일부를 제거함으로써, 게이트 절연막(122a)을 형성한다(도 17d 참조). 절연층(122)의 제거 방법으로서, 웨트 에칭 또는 드라이 에칭 등의 에칭 처리를 사용할 수 있다.
다음에, 게이트 절연막(122a) 위에 게이트 전극(이것과 동일한 층으로 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고, 상기 도전층을 가공하여, 게이트 전극(128a) 및 도전층(128b)을 형성한다(도 17e 참조).
게이트 전극(128a) 및 도전층(128b)에 사용하는 도전층으로서는, 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여, 도전 재료를 포함하는 층을 형성해도 좋다. 형성 방법도 특별히 한정되지 않으며, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 사용할 수 있다. 또한, 도전층의 가공은, 레지스트 마스크를 사용한 에칭에 의해 행할 수 있다.
다음에, 게이트 전극(128a) 및 도전층(128b)을 마스크로 하여, 1도전형을 부여하는 불순물 원소를 반도체층에 첨가하고, 채널 형성 영역(134), 불순물 영역(132), 및 불순물 영역(130)을 형성한다(도 18a 참조). 예를 들면, n형 트랜지스터를 형성하기 위해서는, 인(P)이나 비소(As) 등의 불순물 원소를 첨가하면 되며, p형 트랜지스터를 형성하기 위해서는, 붕소(B)나 알루미늄(Al) 등의 불순물 원소를 첨가하면 된다. 여기에서, 첨가되는 불순물 원소의 농도는 적절히 설정할 수 있다. 또한, 불순물 원소를 첨가한 후에는, 활성화를 위한 열처리를 행한다. 여기에서, 불순물 영역의 농도는, 불순물 영역(126), 불순물 영역(132), 불순물 영역(130)의 순서대로 높아진다.
다음에, 게이트 절연막(122a), 게이트 전극(128a), 도전층(128b)을 덮도록, 절연층(136), 절연층(138) 및 절연층(140)을 형성한다(도 18b 참조).
절연층(136), 절연층(138), 절연층(140)은, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 특히, 절연층(136), 절연층(138), 절연층(140)에 유전율이 낮은(low-k) 재료를 사용함으로써, 각종 전극이나 배선의 중첩에 기인하는 용량을 충분히 저감하는 것이 가능해지기 때문에 바람직하다. 또한, 절연층(136), 절연층(138), 절연층(140)에는, 이들 재료를 사용한 다공성의 절연층을 적용해도 좋다. 다공성의 절연층에서는, 밀도가 높은 절연층과 비교하여 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 용량을 더욱 저감하는 것이 가능하다. 또한, 절연층(136)이나 절연층(138), 절연층(140)은, 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성하는 것도 가능하다. 본 실시형태에서는, 절연층(136)으로서 산화질화실리콘, 절연층(138)으로서 질화산화실리콘, 절연층(140)으로서 산화실리콘을 사용하는 경우에 관해서 설명한다. 또한, 여기에서는, 절연층(136), 절연층(138) 및 절연층(140)의 적층 구조로 하고 있지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 1층 또는 2층으로 해도 좋고, 4층 이상의 적층 구조로서도 좋다.
다음에, 절연층(138) 및 절연층(140)에 CMP(화학적 기계 연마) 처리나 에칭 처리를 행함으로써, 절연층(138) 및 절연층(140)을 평탄화한다(도 18c 참조). 여기에서는, 절연층(138)이 일부 노출될 때까지, CMP 처리를 행한다. 절연층(138)에 질화산화실리콘을 사용하고, 절연층(140)에 산화실리콘을 사용한 경우, 절연층(138)은 에칭 스톱퍼로서 기능한다.
다음에, 절연층(138) 및 절연층(140)에 CMP 처리나 에칭 처리를 함으로써, 게이트 전극(128a) 및 도전층(128b)의 상면을 노출시킨다(도 18d 참조). 여기에서는, 게이트 전극(128a) 및 도전층(128b)이 일부 노출될 때까지, 에칭 처리를 행한다. 상기 에칭 처리는 드라이 에칭을 사용하는 것이 적합하지만, 웨트 에칭을 사용해도 좋다. 게이트 전극(128a) 및 도전층(128b)의 일부를 노출시키는 공정에 있어서, 이후에 형성되는 트랜지스터(162)의 특성을 향상시키기 위해서, 절연층(136), 절연층(138), 절연층(140)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
이상의 공정에 의해, 하부의 트랜지스터(160)를 형성할 수 있다(도 18d 참조).
또한, 상기의 각 공정의 전후에는, 또한 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 포함하고 있어도 좋다. 예를 들면, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여, 고도로 집적화된 반도체 장치를 실현하는 것도 가능하다.
<상부 트랜지스터의 제작 방법>
다음에, 상부 트랜지스터(162)의 제작 방법에 관해서, 도 19 및 도 20을 참조하여 설명한다.
우선, 게이트 전극(128a), 도전층(128b), 절연층(136), 절연층(138), 절연층(140) 등의 위에 산화물 반도체층을 형성하고, 상기 산화물 반도체층을 가공하여, 산화물 반도체층(144)을 형성한다(도 19a 참조). 또한, 산화물 반도체층을 형성하기 전에, 절연층(136), 절연층(138), 절연층(140) 위에, 하지로서 기능하는 절연층을 형성해도 좋다. 상기 절연층은 스퍼터링법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법 등을 사용하여 형성할 수 있다.
사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수가 아니다)로 표기되는 재료를 사용해도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또한, n은 정수)로 표기되는 재료를 사용해도 좋다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
그러나 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나 In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물 조성의 근방이란, a, b, c가,
(a-A)2+(b-B)2+(c-C)2≤r2
을 만족시키는 것을 말하고, r은, 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이라도, 비단결정이라도 좋다. 후자의 경우, 비정질이라도, 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도, 비비정질이라도 좋다.
비정질 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있어 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감시킬 수 있어 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다.
또한, Ra는, JIS B0601에서 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, 「기준면에서 지정면까지의 편차의 절대값을 평균한 값」이라고 표현할 수 있고, 이하의 식으로 정의된다.
[수학식 1]
Figure 112011060685146-pat00001
또한, 상기에 있어서, S0는, 측정면(좌표(x1, y1)(x1, y2)(x2, y1)(x2, y2)로 나타내는 4점에 의해 둘러싸이는 직사각형 영역)의 면적을 가리키고, Z0는 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)로 평가 가능하다.
본 실시형태에서는, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지고, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에 있어서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전) 결정(CAAC: C Axis Aligned Crystal이라고도 한다.)을 포함하는 산화물에 관해서 설명한다.
CAAC를 포함하는 산화물이란, 넓은 의미로 비단결정이며, 그 ab면에 수직인 방향에서 볼 때, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 가지고, 또한 c축 방향에 수직인 방향에서 볼 때, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물을 말한다.
CAAC는 단결정이 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화된 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없는 경우도 있다.
CAAC에 산소가 포함되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 각각의 결정 부분의 c축은 일정 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)으로 일치하고 있어도 좋다. 또는, CAAC를 구성하는 각각의 결정 부분의 ab면의 법선은 일정 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 좋다.
CAAC는 그 조성 등에 따라, 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라, 가시광에 대하여 투명하거나 불투명하거나 한다.
이러한 CAAC의 예로서, 막상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 관해서 도 24 내지 도 26을 사용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 24 내지 도 26은 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다.
도 24a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기에서는, 금속 원자가 1개에 대하여, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 부른다. 도 24a의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타내고 있다. 또한, 도 24a의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 도 24a에 도시하는 소그룹은 전하가 0이다.
도 24b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 24b의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 24b에 도시하는 구조를 취할 수 있다. 도 24b에 도시하는 소그룹은 전하가 0이다.
도 24c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 24c의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 24c의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있어도 좋다. 도 24c에 도시하는 소그룹은 전하가 0이다.
도 24d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 24d의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 24d에 도시하는 소그룹은 전하가 +1이 된다.
도 24e에, 2개의 Zn을 포함하는 소그룹을 도시한다. 도 24e의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 24e에 도시하는 소그룹은 전하가 -1이 된다.
여기서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 말한다.)이라고 부른다.
여기서, 이들 소그룹끼리가 결합하는 규칙에 관해서 설명한다. 도 24a에 도시하는 6배위의 In의 상반분의 3개의 O는, 하방향에 각각 3개의 근접 In을 가지고, 하반분의 3개의 O는, 상방향에 각각 3개의 근접 In을 가진다. 5배위의 Ga의 상반분의 1개의 O는, 하방향에 1개의 근접 Ga를 가지고, 하반분의 1개의 O는, 상방향에 1개의 근접 Ga를 가진다. 4배위의 Zn 상반분의 1개의 O는, 하방향에 1개의 근접 Zn을 가지고, 하반분의 3개의 O는, 상방향에 각각 3개의 근접 Zn을 가진다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이기 때문에, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O를 개재하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In), 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 개재하여 결합한다. 또한, 이 외에도, 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 25a에 In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 25b에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 25c는 도 25b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
도 25a에 있어서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만을 나타내고, 예를 들면, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로서 나타내고 있다. 마찬가지로, 도 25a에 있어서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로서 나타내고 있다. 또한, 마찬가지로, 도 25a에 있어서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 25a에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1이 된다. 이로 인해, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 제거하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 24e에 도시하는 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn을 포함하는 소그룹 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 제거되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 25b에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
또한, 이 외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다.), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들면, 도 26a에 In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 26a에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn의 하반분의 3개의 4배위의 O를 개재하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga의 하반분의 1개의 4배위의 O를 개재하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 26b에 3개 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 26c는 도 26b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은, 전하가 0이 된다. 이로 인해, 이들 소그룹의 조합이면 중그룹의 합계 전하는 항상 O이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 26a에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
또한, In-Sn-Zn계 산화물은 ITZO라고 부를 수 있고, 사용하는 타겟의 조성비는, In:Sn:Zn이 원자수비로, 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등이 되는 산화물 타겟을 사용한다.
또한, 산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우, 사용하는 타겟의 조성비는, 원자수비로, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들면, In-Zn-O계 산화물 반도체의 형성에 사용하는 타겟은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y라고 한다.
또한, 산화물 반도체층의 두께는, 3nm 이상 30nm 이하로 하는 것이 바람직하다. 산화물 반도체층을 지나치게 두껍게 하면(예를 들면, 막 두께를 50nm 이상), 트랜지스터가 노멀리 온이 되어 버릴 우려가 있기 때문이다.
산화물 반도체층은, 수소, 물, 하이드록실기 또는 수소화물 등의 불순물이 혼입되기 어려운 방법으로 제작하는 것이 바람직하다. 예를 들면, 스퍼터링법 등을 사용하여 제작할 수 있다.
본 실시형태에는, 산화물 반도체층을, In-Ga-Zn-O계의 산화물 타겟을 사용한 스퍼터링법에 의해 형성한다.
In-Ga-Zn-O계의 산화물 타겟으로서는, 예를 들면, 조성비로서, In2O3:Ga2O3:ZnO=1:1:1[mol수비]의 산화물 타겟을 사용할 수 있다. 또한, 타겟 재료 및 조성을 상기로 한정할 필요는 없다. 예를 들면, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성비의 산화물 타겟을 사용할 수도 있다.
산화물 타겟의 충전율은, 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 충전율이 높은 산화물 타겟을 사용함으로써, 성막한 산화물 반도체층을 치밀한 막으로 할 수 있기 때문이다.
성막의 분위기는, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는, 희가스와 산소의 혼합 분위기하 등으로 하면 좋다. 또한, 산화물 반도체층으로의 수소, 물, 하이드록실기, 수소화물 등의 혼입을 방지하기 위해서, 수소, 물, 하이드록실기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 사용한 분위기로 하는 것이 바람직하다.
예를 들면, 산화물 반도체층은, 다음과 같이 형성할 수 있다.
우선, 감압 상태로 유지된 성막실 내에 기판을 유지하고, 기판 온도가 200℃ 초과 500℃ 이하, 바람직하게는 300℃ 초과 500℃ 이하, 보다 바람직하게는 350℃ 이상 450℃ 이하가 되도록 가열한다.
다음에, 성막실 내의 잔류 수분을 제거하면서, 수소, 물, 하이드록실기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 도입하고, 상기 타겟을 사용하여 기판 위에 산화물 반도체층을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 배기 수단으로서, 클라이오 펌프, 이온 펌프, 티탄서블리메이션 펌프 등의 흡착형 진공 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단은 터보 펌프에 콜드 트랩을 가한 것이라도 좋다. 클라이오 펌프를 사용하여 배기한 성막실은, 예를 들면, 수소, 물, 하이드록실기 또는 수소화물 등의 불순물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 제거되어 있기 때문에, 상기 성막실에서 성막한 산화물 반도체층에 포함되는 수소, 물, 하이드록실기 또는 수소화물 등의 불순물의 농도를 저감시킬 수 있다.
성막 중의 기판 온도가 저온(예를 들면, 100℃ 이하)인 경우, 산화물 반도체에 수소 원자를 포함하는 물질이 혼입될 우려가 있기 때문에, 기판을 상기의 온도로 가열하는 것이 바람직하다. 기판을 상기의 온도로 가열하고, 산화물 반도체층의 성막을 행함으로써, 기판 온도는 고온이 되기 때문에, 수소 결합은 열에 의해 절단되어 수소 원자를 포함하는 물질이 산화물 반도체층에 들어오기 어렵다. 따라서, 기판이 상기의 온도로 가열된 상태에서, 산화물 반도체층의 성막을 행함으로써, 산화물 반도체층에 포함되는 수소, 물, 하이드록실기 또는 수소화물 등의 불순물의 농도를 충분히 저감시킬 수 있다. 또한, 스퍼터링에 의한 손상을 경감시킬 수 있다.
성막 조건의 일례로서, 기판과 타겟간의 거리를 60mm, 압력을 0.4Pa, 직류(DC) 전원을 0.5kW, 기판 온도를 400℃, 성막 분위기를 산소(산소 유량 비율 100%) 분위기로 한다. 또한, 펄스 직류 전원을 사용하면, 성막시에 발생하는 분상 물질(파티클, 먼지라고도 한다)을 경감시킬 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다.
또한, 산화물 반도체층을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하고, 산화물 반도체층의 피형성 표면에 부착되어 있는 분상 물질(파티클, 먼지라고도 한다)을 제거하는 것이 바람직하다. 역스퍼터란, 기판에 전압을 인가하고, 기판 근방에 플라즈마를 형성하여, 기판측의 표면을 개질하는 방법이다. 또한, 아르곤 대신, 질소, 헬륨, 산소 등의 가스를 사용해도 좋다.
산화물 반도체층의 가공은, 원하는 형상의 마스크를 산화물 반도체층 위에 형성한 후, 상기 산화물 반도체층을 에칭함으로써 행할 수 있다. 상기의 마스크는 포토리소그래피 등의 방법을 사용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 사용하여 마스크를 형성해도 좋다. 또한, 산화물 반도체층의 에칭은, 드라이 에칭이라도 웨트 에칭이라도 좋다. 물론, 이들을 조합하여 사용해도 좋다.
그 후, 산화물 반도체층(144)에 대하여, 열처리(제 1 열처리)를 행해도 좋다. 열처리를 행함으로써, 산화물 반도체층(144) 중에 포함되는 수소 원자를 포함하는 물질을 더욱 제거할 수 있다. 열처리의 온도는, 불활성 가스 분위기하, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 변형점 미만으로 한다. 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)을 주성분으로 하는 분위기로서, 물, 수소 등이 포함되지 않은 분위기를 적용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
열처리는, 예를 들면, 저항 발열체 등을 사용한 전기로에 피처리물을 도입하고, 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다. 이 동안에, 산화물 반도체층(144)은 대기에 접촉시키지 않고, 물이나 수소의 혼입이 생기지 않도록 한다.
그런데 상기의 열처리에는 수소나 물 등을 제거하는 효과가 있기 때문에, 상기 열처리를, 탈수화 처리나, 탈수소화 처리 등이라고 부를 수도 있다. 상기 열처리는, 예를 들면, 산화물 반도체층을 섬 형상으로 가공하기 전, 게이트 절연막의 형성후 등의 타이밍에 있어서 행하는 것도 가능하다. 또한, 이러한 탈수화 처리, 탈수소화 처리는, 일회에 한하지 않고 복수회 행해도 좋다.
다음에, 산화물 반도체층(144) 등의 위에, 소스 전극 및 드레인 전극(이것과 동일한 층으로 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고, 상기 도전층을 가공하여, 소스 전극(142a), 드레인 전극(142b)을 형성한다(도 19b 참조).
도전층은 PVD법이나 CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용해도 좋다.
도전층은 단층 구조라도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을 티타늄막이나 질화티타늄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극(142a) 및 드레인 전극(142b)으로의 가공이 용이하다고 하는 메리트가 있다.
또한, 도전층은 도전성의 금속 산화물을 사용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐산화주석 합금(In2O3-SnO2, ITO라고 약기하는 경우가 있다), 산화인듐산화아연금(In2O3-ZnO), 또는 이들의 금속산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.
도전층의 에칭은, 형성되는 소스 전극(142a) 및 드레인 전극(142b)의 단부가, 테이퍼 형상이 되도록 행하는 것이 바람직하다. 여기에서, 테이퍼각은, 예를 들면, 30°이상 60°이하인 것이 바람직하다. 소스 전극(142a), 드레인 전극(142b)의 단부를 테이퍼 형상이 되도록 에칭함으로써, 이후에 형성되는 게이트 절연막(146)의 피복성을 향상시켜 단 절단을 방지할 수 있다.
상부 트랜지스터의 채널 길이(L)는, 소스 전극(142a), 및 드레인 전극(142b)의 하단부의 간격에 의해 결정된다. 또한, 채널 길이(L)가 25nm 미만인 트랜지스터를 형성하는 경우에 사용하는 마스크 형성의 노광을 행할 때는, 수nm 내지 수십nm으로 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하는 것이 바람직하다. 초자외선에 의한 노광은, 해상도가 높고 초점 심도도 크다. 따라서, 이후에 형성되는 트랜지스터의 채널 길이(L)를, 10nm 이상 1000nm(1㎛) 이하로 하는 것도 가능하고, 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화에 의해, 반도체 장치의 소비 전력을 저감하는 것도 가능하다.
다음에, 소스 전극(142a), 드레인 전극(142b)을 덮고, 또한 산화물 반도체층(144)의 일부와 접하도록, 게이트 절연막(146)을 형성한다(도 19c 참조).
게이트 절연막(146)은 CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연막(146)은 산화실리콘, 질화실리콘, 산질화실리콘, 산화갈륨, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 포함하도록 형성하는 것이 바람직하다. 게이트 절연막(146)은 단층 구조로 해도 좋고, 상기의 재료를 조합하여 적층 구조로 해도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해서 얇게 하는 것이 바람직하다. 예를 들면, 산화실리콘을 사용하는 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상기한 바와 같이, 게이트 절연막을 얇게 하면, 터널 효과 등에 기인하는 게이트 누설이 문제가 된다. 게이트 누설의 문제를 해소하기 위해서는, 게이트 절연막(146)에, 산화하프늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)), 등의 고유전율(high-k) 재료를 사용하면 좋다. high-k 재료를 게이트 절연막(146)에 사용함으로써, 전기적 특성을 확보하면서, 게이트 누설을 억제하기 위해서 막 두께를 크게 하는 것이 가능해진다. 또한, high-k 재료를 포함하는 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중 어느 하나를 포함하는 막의 적층 구조로 해도 좋다.
또한, 산화물 반도체층(144)에 접하는 절연층(본 실시형태에 있어서는, 게이트 절연막(146))은, 제 13 족 원소 및 산소를 포함하는 절연 재료로 해도 좋다. 산화물 반도체 재료에는 제 13 족 원소를 포함하는 것이 많고, 제 13 족 원소를 포함하는 절연 재료는 산화물 반도체와의 상성이 좋으며, 이것을 산화물 반도체층에 접하는 절연층에 사용함으로써, 산화물 반도체층과의 계면 상태를 양호하게 유지할 수 있다.
제 13 족 원소를 포함하는 절연 재료란, 절연 재료에 하나 또는 복수의 제 13 족 원소를 포함하는 것을 의미한다. 제 13 족 원소를 포함하는 절연 재료로서는, 예를 들면, 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기에서, 산화알루미늄갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화갈륨알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들면, 갈륨을 함유하는 산화물 반도체층에 접하여 게이트 절연막을 형성하는 경우에, 게이트 절연막에 산화갈륨을 포함하는 재료를 사용함으로써 산화물 반도체층과 게이트 절연막의 계면 특성을 양호하게 유지할 수 있다. 또한, 산화물 반도체층과 산화갈륨을 포함하는 절연층을 접하여 형성함으로써, 산화물 반도체층과 절연층의 계면에 있어서의 수소의 파일업을 저감시킬 수 있다. 또한, 절연층에 산화물 반도체의 성분 원소와 동일한 족의 원소를 사용하는 경우에는, 같은 효과를 얻는 것이 가능하다. 예를 들면, 산화알루미늄을 포함하는 재료를 사용하여 절연층을 형성하는 것도 유효하다. 또한, 산화알루미늄은, 물을 투과시키기 어렵다고 하는 특성을 가지고 있기 때문에, 상기 재료를 사용하는 것은, 산화물 반도체층으로의 물의 침입 방지라는 점에 있어서도 바람직하다.
또한, 산화물 반도체층(144)에 접하는 절연층은, 산소 분위기하에 의한 열처리나, 산소 도프 등에 의해, 절연 재료를 화학량론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란, 산소를 벌크하게 첨가하는 것을 말한다. 또한, 상기 벌크라는 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확히 하는 취지로 사용하고 있다. 또한, 산소 도프에는, 플라즈마화한 산소를 벌크하게 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는, 이온 주입법 또는 이온 도핑법을 사용하여 행해도 좋다.
예를 들면, 산화물 반도체층(144)에 접하는 절연층으로서 산화갈륨을 사용한 경우, 산소 분위기하에 의한 열처리나, 산소 도프를 행함으로써, 산화갈륨의 조성을 Ga2Ox(X=3+α, 0<α<1)로 할 수 있다. 또한, 산화물 반도체층(144)에 접하는 절연층으로서 산화알루미늄을 사용한 경우, 산소 분위기하에 의한 열처리나, 산소 도프를 행함으로써, 산화알루미늄의 조성을 Al2Ox(X=3+α, 0<α<1)으로 할 수 있다. 또는, 산화물 반도체층(144)에 접하는 절연층으로서 산화갈륨알루미늄(산화알루미늄갈륨)을 사용한 경우, 산소 분위기하에 의한 열처리나, 산소 도프를 행함으로써, 산화갈륨알루미늄(산화알루미늄갈륨)의 조성을 GaxAl2 - xO3 +α(0<X<2, 0<α<1)로 할 수 있다.
산소 도프 처리 등을 행함으로써, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연층을 형성할 수 있다. 이러한 영역을 구비하는 절연층과 산화물 반도체층이 접함으로써, 절연층 중의 과잉 산소가 산화물 반도체층에 공급되어 탈수, 탈수화 처리된 산화물 반도체층 중, 또는 산화물 반도체층과 절연층의 계면에 있어서의 산소 부족 결함을 저감시키고, 산화물 반도체층을 i형화 또는 i형에 매우 가까운 산화물 반도체로 할 수 있다.
또한, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연층은, 게이트 절연막(146) 대신, 산화물 반도체층(144)의 하지막으로서 형성하는 절연층에 적용해도 좋고, 게이트 절연막(146) 및 하지 절연막의 쌍방에 적용해도 좋다.
게이트 절연막(146)의 형성후에는, 불활성 가스 분위기하, 또는 산소 분위기하에서 제 2 열처리를 실시하는 것이 바람직하다. 열처리의 온도는, 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들면, 질소 분위기 하에서 250℃에서 1시간 동안 열처리를 행하면 좋다. 제 2 열처리를 행함으로써, 트랜지스터의 전기적 특성의 편차를 경감시킬 수 있다. 또한, 게이트 절연막(146)이 산소를 포함하는 경우, 탈수, 탈수화 처리된 산화물 반도체층(144)에 산소를 공급하고, 상기 산화물 반도체층(144)의 산소 결손을 보충하고, i형(진성 반도체) 또는 i형에 매우 가까운 산화물 반도체층을 형성할 수도 있다.
또한, 본 실시형태에서는, 게이트 절연막(146)의 형성후에 제 2 열처리를 행하고 있지만, 제 2 열처리의 타이밍은 이것에 한정되지 않는다. 예를 들면, 게이트 전극의 형성후에 제 2 열처리를 행해도 좋다. 또한, 제 1 열처리에 이어서 제 2 열처리를 행해도 좋고, 제 1 열처리로 제 2 열처리를 겸하게 해도 좋고, 제 2 열처리로 제 1 열처리를 겸하게 해도 좋다.
다음에, 게이트 전극(이것과 동일한 층에서 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고, 상기 도전층을 가공하여, 게이트 전극(148a) 및 도전층(148b)을 형성한다(도 19d 참조).
게이트 전극(148a) 및 도전층(148b)은, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극(148a) 및 도전층(148b)는, 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
다음에, 게이트 절연막(146), 게이트 전극(148a), 및 도전층(148b) 위에, 절연층(150)을 형성한다(도 20a 참조). 절연층(150)은 PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화갈륨, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 또한, 절연층(150)에는 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)를 사용하는 것이 바람직하다. 절연층(150)의 유전율을 낮게 함으로써, 배선이나 전극 등간에 발생하는 용량을 저감시켜 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시형태에서는, 절연층(150)을 단층 구조로 하고 있지만, 개시하는 발명의 일 형태는 이것에 한정되지 않고, 2층 이상의 적층 구조로 해도 좋다.
다음에, 게이트 절연막(146), 절연층(150)에, 소스 전극(142a)에까지 도달하는 개구를 형성한다. 그 후, 절연층(150) 위에 소스 전극(142a)과 접하는 배선(154)을 형성한다(도 20b 참조). 또한, 상기 개구의 형성은 마스크 등을 사용한 선택적인 에칭에 의해 이루어진다.
배선(154)은 PVD법이나, CVD법을 사용하여 도전층을 형성한 후, 상기 도전층을 패터닝함으로써 형성된다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용해도 좋다.
보다 구체적으로는, 예를 들면, 절연층(150)의 개구를 포함하는 영역에 PVD법에 의해 티타늄막을 얇게(5nm 정도) 형성하고, PVD법에 의해 티타늄막을 형성한 후에, 개구에 매립하도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기에서, PVD법에 의해 형성되는 티타늄막은, 피형성면의 산화막(자연 산화막 등)을 환원하여, 하부 전극 등(여기서는 소스 전극(142a))과의 접촉 저항을 저감시키는 기능을 가진다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 또한, 티타늄이나 질화티타늄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.
절연층(150)에 형성하는 개구는, 도전층(128b)과 중첩되는 영역에 형성하는 것이 바람직하다. 이러한 영역에 개구를 형성함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다.
여기서, 도전층(128b)을 사용하지 않고, 불순물 영역(126)과 소스 전극(142a)의 접속과, 소스 전극(142a)과 배선(154)의 접속을 중첩시키는 경우에 관해서 설명한다. 이 경우, 불순물 영역(126) 위에 형성된 절연층(136), 절연층(138) 및 절연층(140)에 개구(하부 콘택트라고 부른다)를 형성하고, 하부 콘택트에 소스 전극(142a)을 형성한 후, 게이트 절연막(146) 및 절연층(150)에 있어서, 하부 콘택트와 중첩되는 영역에 개구(상부 콘택트라고 부른다)를 형성하고, 배선(154)을 형성하게 된다. 하부 콘택트와 중첩되는 영역에 상부 콘택트를 형성할 때에, 에칭에 의해 하부 콘택트에 형성된 소스 전극(142a)이 단선되어 버릴 우려가 있다. 이것을 피하기 위해서, 하부 콘택트와 상부 콘택트가 중첩되지 않도록 형성함으로써, 소자 면적이 증대된다고 하는 문제가 일어난다.
본 실시형태에 나타내는 바와 같이, 도전층(128b)을 사용함으로써, 소스 전극(142a)을 단선시키지 않고, 상부 콘택트의 형성이 가능해진다. 이것에 의해, 하부 콘택트와 상부 콘택트를 중첩시켜 형성할 수 있기 때문에, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
다음에, 배선(154)을 덮도록 절연층(156)을 형성한다(도 20c 참조).
이상에 의해, 고순도화된 산화물 반도체층(144)을 사용한 트랜지스터(162), 및 용량 소자(164)가 완성된다(도 20c 참조).
또한, 트랜지스터(162)에 있어서, 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b)간에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층을 버퍼층으로서 형성해도 좋다. 도 15a의 트랜지스터(162)에 산화물 도전층을 형성한 트랜지스터(162A, 162B)를 도 22a 및 도 22b에 도시한다.
도 22a 및 도 22b의 트랜지스터(162A, 162B)는, 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b)간에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전층(404a, 404b)이 형성되어 있다. 도 22a 및 도 22b의 트랜지스터(162A, 162B)는 제작 공정에 따라 산화물 도전층(404a, 404b)의 형상이 상이한 예이다.
도 22a의 트랜지스터(162A)에서는, 산화물 반도체막과 산화물 도전막의 적층을 형성하고, 산화물 반도체막과 산화물 도전막의 적층을 동일한 포토리소그래피 공정에 의해 형상을 가공하여 섬 형상의 산화물 반도체층(144)과 산화물 도전막을 형성한다. 산화물 반도체층 및 산화물 도전막 위에 소스 전극(142a), 드레인 전극(142b)을 형성한 후, 소스 전극(142a), 드레인 전극(142b)을 마스크로 하여, 섬 형상의 산화물 도전막을 에칭하고, 소스 영역 및 드레인 영역이 되는 산화물 도전층(404a, 404b)을 형성한다.
도 22b의 트랜지스터(162B)에서는, 산화물 반도체층(144) 위에 산화물 도전막을 형성하고, 그 위에 금속 도전막을 형성하고, 산화물 도전막 및 금속 도전막을 동일한 포토리소그래피 공정에 의해 가공하고, 소스 영역 및 드레인 영역이 되는 산화물 도전층(404a, 404b), 소스 전극(142a), 드레인 전극(142b)을 형성한다.
또한, 산화물 도전층의 형상을 가공하기 위한 에칭 처리시, 산화물 반도체층이 과잉 에칭되지 않도록, 에칭 조건(에칭재의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.
산화물 도전층(404a, 404b)의 성막 방법은, 스퍼터링법이나 진공 증착법(전자빔 증착법 등)이나, 아크 방전 이온 플레이팅법이나 스프레이법을 사용한다. 산화물 도전층의 재료로서는, 산화아연, 산화실리콘과 인듐주석 산화물의 화합물, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 적용할 수 있다. 또한, 상기 재료에 산화규소를 포함시켜도 좋다.
소스 영역 및 드레인 영역으로서, 산화물 도전층을 산화물 반도체층(144)과 소스 전극(142a), 드레인 전극(142b)간에 형성함으로써, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있어 트랜지스터(162A, 162B)가 고속 동작을 할 수 있다.
또한, 산화물 반도체층(144), 산화물 도전층(404a, 404b), 소스 전극(142a), 드레인 전극(142b)의 구성으로 함으로써, 트랜지스터(162A, 162B)의 내압(耐壓)을 향상시킬 수 있다.
본 실시형태에 있어서 나타내는 트랜지스터(162)에서는, 산화물 반도체층(144)이 고순도화되어 있기 때문에, 그 수소 농도는, 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하이다. 또한, 산화물 반도체층(144)의 캐리어 밀도는, 일반적인 실리콘 웨이퍼에 있어서의 캐리어 밀도(1×1014/㎤ 정도)와 비교하여, 충분히 작은 값(예를 들면, 1×1012/㎤ 미만, 보다 바람직하게는, 1.45×1010/㎤ 미만)을 취한다. 그리고, 오프 전류도 충분히 작아진다. 예를 들면, 트랜지스터(162)의 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1㎛)당 값)는 100zA(1zA(젭토암페어)은 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다.
이와 같이 고순도화되어, 진성화된 산화물 반도체층(144)을 사용함으로써, 트랜지스터의 오프 전류를 충분히 저감하는 것이 용이해진다. 그리고, 이러한 트랜지스터를 사용함으로써, 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능한 반도체 장치가 얻어진다.
또한, 본 실시형태에 있어서 나타내는 반도체 장치에서는, 배선을 공통화하는 것도 가능하며, 집적도가 충분히 높아진 반도체 장치를 실현할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기의 실시형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 관해서, 도 21을 사용하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대 정보 단말(휴대형 게임기, 음향 재생 장치 등도 포함한다), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다) 등의 전자 기기에, 상기의 반도체 장치를 적용하는 경우에 관해서 설명한다.
도 21a는 노트형의 퍼스널 컴퓨터이며, 케이스(707), 케이스(708), 표시부(709), 키보드(710) 등에 의해 구성되어 있다. 케이스(707)와 케이스(708)의 적어도 하나에는, 상기의 실시형태에 나타내는 반도체 장치가 형성되어 있다. 이로 인해, 정보의 기록 및 판독이 고속이며, 장기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 노트형 퍼스널 컴퓨터가 실현된다.
도 21b는 휴대 정보 단말(PDA)이며, 본체(711)에는, 표시부(713)와 외부 인터페이스(715)와 조작 버튼(714) 등이 설치되어 있다. 또한, 휴대 정보 단말을 조작하는 스타일러스(712) 등을 구비하고 있다. 본체(711) 내에는, 상기의 실시형태에 나타내는 반도체 장치가 형성되어 있다. 이로 인해, 정보의 기록 및 판독이 고속이며, 장기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 휴대 정보 단말이 실현된다.
도 21c는 전자 페이퍼를 실장한 전자 서적(720)이며, 케이스(721)와 케이스(723)의 2개의 케이스로 구성되어 있다. 케이스(721) 및 케이스(723)에는, 각각 표시부(725) 및 표시부(727)가 형성되어 있다. 케이스(721)와 케이스(723)는 축부(737)에 의해 접속되어 있고, 상기 축부(737)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 케이스(721)는 전원(731), 조작 키(733), 스피커(735) 등을 구비하고 있다. 케이스(721), 케이스(723)의 적어도 하나에는, 상기의 실시형태에 나타내는 반도체 장치가 형성되어 있다. 이로 인해, 정보의 기록 및 판독이 고속이고, 장기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 21d는 휴대 전화기이며, 케이스(740)와 케이스(741)의 2개의 케이스로 구성되어 있다. 또한, 케이스(740)와 케이스(741)는 슬라이드되어 도 21d와 같이 덮개가 열린 상태로부터 닫힌 상태로 할 수 있어 휴대에 적합한 소형화가 가능하다. 또한, 케이스(741)는 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비하고 있다. 또한, 케이스(740)는 휴대 전화기의 충전을 행하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 구비하고 있다. 또한, 안테나는 케이스(741)에 내장되어 있다. 케이스(740)와 케이스(741)의 적어도 하나에는, 상기의 실시형태에 나타내는 반도체 장치가 형성되어 있다. 이로 인해, 정보의 기록 및 판독이 고속이고, 장기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 21e는 디지털 카메라이며, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등에 의해 구성되어 있다. 본체(761) 내에는, 상기의 실시형태에 나타내는 반도체 장치가 형성되어 있다. 이로 인해, 정보의 기록 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 21f는 텔레비전 장치(770)이며, 케이스(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)의 조작은, 케이스(771)가 구비하는 스위치나, 리모트 컨트롤 조작기(780)에 의해 행할 수 있다. 케이스(771) 및 리모트 컨트롤 조작기(780)에는, 상기의 실시형태에 나타내는 반도체 장치가 탑재되어 있다. 이로 인해, 정보의 기록 및 판독이 고속이고, 장기간의 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
이상과 같이, 본 실시형태에 나타내는 전자 기기에는, 상기의 실시형태에 따르는 반도체 장치가 탑재되어 있다. 이로 인해, 소비 전력을 저감시킨 전자 기기가 실현된다.
(실시형태 5)
상기 실시형태에 있어서, 트랜지스터(162)의 반도체층에 사용할 수 있는 산화물 반도체층의 일 형태를, 도 23을 사용하여 설명한다.
본 실시형태의 산화물 반도체층은, 제 1 결정성 산화물 반도체층 위에 제 1 결정성 산화물 반도체층보다도 두꺼운 제 2 결정성 산화물 반도체층을 갖는 적층 구조이다.
절연층(401) 위에 절연층(437)을 형성한다. 본 실시형태에서는, 절연층(437)으로서, PCVD법 또는 스퍼터링법을 사용하여, 50nm 이상 600nm 이하의 막 두께의 산화물 절연층을 형성한다. 예를 들면, 산화실리콘막, 산화갈륨막, 산화 알루미늄막, 산화질화실리콘막, 산화질화알루미늄막, 또는 질화산화실리콘막으로부터 선택된 1층 또는 이들의 적층을 사용할 수 있다.
다음에, 절연층(437) 위에 막 두께 1nm 이상 10nm 이하의 제 1 산화물 반도체막을 형성한다. 제 1 산화물 반도체막의 형성은, 스퍼터링법을 사용하고, 그 스퍼터링법에 의한 성막시의 기판 온도는 200℃ 이상 400℃ 이하로 한다.
본 실시형태에서는, 산화물 반도체용 타겟(In-Ga-Zn-O계 산화물 반도체용 타겟(In2O3:Ga2O3:ZnO=1:1:2[mol수비])을 사용하고, 기판과 타겟간의 거리를 170mm, 기판 온도 250℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기하에서 막 두께 5nm의 제 1 산화물 반도체막을 성막한다.
또한 산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우, 사용하는 타겟의 조성비는, 원자수비로, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들면, In-Zn-O계 산화물 반도체의 형성에 사용하는 타겟은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
또한, In-Sn-Zn계 산화물은 ITZO라고 부를 수 있고, 사용하는 타겟의 조성비는, In:Sn:Zn이 원자수비로, 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등이 되는 산화물 타겟을 사용한다.
계속해서, 기판을 배치하는 쳄버 분위기를 질소, 또는 건조 공기로 하고, 제 1 가열 처리를 행한다. 제 1 가열 처리의 온도는, 400℃ 이상 750℃ 이하로 한다. 제 1 가열 처리에 의해 제 1 결정성 산화물 반도체층(450a)을 형성한다(도 23a 참조).
성막시에 있어서의 기판 온도나 제 1 가열 처리의 온도에 따라서도 다르지만, 제 1 가열 처리에 의해, 막 표면으로부터 결정화가 일어나고, 막의 표면으로부터 내부를 향하여 결정 성장하여, c축 배향한 결정이 얻어진다. 제 1 가열 처리에 의해, 아연과 산소가 막 표면에 많이 모이고, 상평면이 6각형을 이루는 아연과 산소로 이루어지는 그라팬 타입의 이차원 결정이 최표면에 1층 또는 복수층 형성되고, 이것이 막 두께 방향으로 성장하여 중첩 적층된다. 가열 처리의 온도를 높이면 표면으로부터 내부, 그리고 내부로부터 저부로 결정 성장이 진행된다.
제 1 가열 처리에 의해, 산화물 절연층인 절연층(437) 중의 산소를 제 1 결정성 산화물 반도체층(450a)과의 계면 또는 그 근방(계면에서 플러스 마이너스 5nm)으로 확산시켜 제 1 결정성 산화물 반도체층의 산소 결손을 저감시킨다. 따라서, 하지 절연막으로서 사용되는 절연층(437)은, 막 중(벌크 중), 제 1 결정성 산화물 반도체층(450a)과 절연층(437)의 계면 중 어느 하나에는 적어도 화학량론적 조성비를 초과하는 양의 산소가 존재하는 것이 바람직하다.
계속해서, 제 1 결정성 산화물 반도체층(450a) 위에 10nm보다도 두꺼운 제 2 산화물 반도체막을 형성한다. 제 2 산화물 반도체막의 형성은, 스퍼터링법을 사용하고, 그 성막시에 있어서의 기판 온도는 200℃ 이상 400℃ 이하로 한다. 성막시에 있어서의 기판 온도를 200℃ 이상 400℃ 이하로 함으로써, 제 1 결정성 산화물 반도체층의 표면 위에 접하여 성막하는 산화물 반도체층에 프리커서의 정렬이 일어나, 소위, 질서성을 갖게 할 수 있다.
본 실시형태에서는, 산화물 반도체용 타겟(In-Ga-Zn-O계 산화물 반도체용 타겟(In2O3:Ga2O3:ZnO=1:1:2[mol수비])을 사용하고, 기판과 타겟간의 거리를 170mm, 기판 온도 400℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기하에서 막 두께 25nm의 제 2 산화물 반도체막을 성막한다.
계속해서, 기판을 배치하는 쳄버 분위기를 질소 분위기하, 산소 분위기하, 또는 질소와 산소의 혼합 분위기로 하여 제 2 가열 처리를 행한다. 제 2 가열 처리의 온도는, 400℃ 이상 750℃ 이하로 한다. 제 2 가열 처리에 의해 제 2 결정성 산화물 반도체층(450b)을 형성한다(도 23b 참조). 제 2 가열 처리는, 질소 분위기하, 산소 분위기하, 또는 질소와 산소의 혼합 분위기하에서 행함으로써, 제 2 결정성 산화물 반도체층의 고밀도화 및 결함수의 감소를 도모한다. 제 2 가열 처리에 의해, 제 1 결정성 산화물 반도체층(450a)을 핵으로 하여 막 두께 방향, 즉 저부로부터 내부로 결정 성장이 진행되어 제 2 결정성 산화물 반도체층(450b)이 형성된다.
또한, 절연층(437)의 형성으로부터 제 2 가열 처리까지의 공정을 대기에 접촉시키지 않고 연속적으로 행하는 것이 바람직하다. 절연층(437)의 형성으로부터 제 2 가열 처리까지의 공정은, 수소 및 수분을 거의 포함하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등) 하에 제어하는 것이 바람직하고, 예를 들면, 수분에 관해서는 이슬점 -40℃ 이하, 바람직하게는 이슬점 -50℃ 이하의 건조 질소 분위기로 한다.
계속해서, 제 1 결정성 산화물 반도체층(450a)과 제 2 결정성 산화물 반도체층(450b)으로 이루어지는 산화물 반도체 적층을 가공하여 섬 형상의 산화물 반도체 적층으로 이루어지는 산화물 반도체층(453)을 형성한다(도 23c 참조). 도면에서는, 제 1 결정성 산화물 반도체층(450a)과 제 2 결정성 산화물 반도체층(450b)의 계면을 점선으로 나타내고, 산화물 반도체 적층이라고 설명하고 있지만, 명확한 계면이 존재하고 있는 것이 아니며, 어디까지나 이해하기 쉽게 설명하기 위해서 도시하고 있다.
산화물 반도체 적층의 가공은, 원하는 형상의 마스크를 산화물 반도체 적층 위에 형성한 후, 상기 산화물 반도체 적층을 에칭함으로써 행할 수 있다. 상기의 마스크는 포토리소그래피 등의 방법을 사용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 사용하여 마스크를 형성해도 좋다.
또한, 산화물 반도체 적층의 에칭은, 드라이 에칭이라도 웨트 에칭이라도 좋다. 물론, 이들을 조합하여 사용해도 좋다.
또한, 상기 제작 방법에 의해, 얻어지는 제 1 결정성 산화물 반도체층 및 제 2 결정성 산화물 반도체층은, c축 배향을 가지고 있는 것을 특징의 하나로 하고 있다. 단, 제 1 결정성 산화물 반도체층 및 제 2 결정성 산화물 반도체층은, 단결정구조가 아니며, 비정질 구조도 아닌 구조이며, c축 배향을 가진 결정(C Axis Aligned Crystal; CAAC라고도 부른다)을 포함하는 산화물을 가진다. 또한, 제 1 결정성 산화물 반도체층 및 제 2 결정성 산화물 반도체층은, 일부에 결정립계를 가지고 있다.
사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물,In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 제 1 결정성 산화물 반도체층 위에 제 2 결정성 산화물 반도체층을 형성하는 2층 구조로 한정되지 않고, 제 2 결정성 산화물 반도체층의 형성후에 제 3 결정성 산화물 반도체층을 형성하기 위한 성막과 가열 처리의 프로세스를 반복하여 수행하여 3층 이상의 적층 구조로 해도 좋다.
상기 제작 방법으로 형성된 산화물 반도체 적층으로 이루어지는 산화물 반도체층(453)을, 본 명세서에 개시하는 반도체 장치에 적용할 수 있는 트랜지스터(162)에, 적절히 사용할 수 있다.
또한, 산화물 반도체층으로서 본 실시형태의 산화물 반도체 적층을 사용한 실시형태 3에 있어서의 트랜지스터에 있어서는, 산화물 반도체층의 한쪽 면으로부터 다른쪽 면에 전계가 인가되는 경우는 없으며, 또한, 전류가 산화물 반도체 적층의 두께 방향(한쪽 면에서부터 다른쪽 면으로 흐르는 방향, 구체적으로 도 15a에서는 상하 방향)으로 흐르는 구조가 아니다. 전류는, 주로 산화물 반도체 적층의 계면을 흐르는 트랜지스터 구조이기 때문에, 트랜지스터에 광 조사가 이루어지고, 또는 BT 스트레스가 주어져도, 트랜지스터 특성의 열화는 억제 또는 저감된다.
산화물 반도체층(453)과 같은 제 1 결정성 산화물 반도체층과 제 2 결정성 산화물 반도체층의 적층을 트랜지스터에 사용함으로써, 안정된 전기적 특성을 가지며, 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
산화물 반도체에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ으로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 이하의 식으로 표현할 수 있다.
[수학식 2]
Figure 112011060685146-pat00002
여기서, E는 포텐셜 장벽의 높이이고, k가 볼트만 상수, T는 절대 온도이다.
또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는, 이하의 식으로 나타내진다.
[수학식 3]
Figure 112011060685146-pat00003
여기서, e는 전기소량, N은 채널내의 단위 면적당 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당 채널에 포함되는 캐리어수, Cox은 단위 면적당 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 지장이 없다.
선형 영역에 있어서의 드레인 전류(Id)는, 이하의 식이 된다.
[수학식 4]
Figure 112011060685146-pat00004
여기서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L=W=10㎛이다. 또한, Vd는 드레인 전압이다.
상기 수학식의 양변을 Vg로 나누고, 다시 양변의 대수를 취하면, 이하와 같이 된다.
[수학식 5]
Figure 112011060685146-pat00005
수학식 5의 우변은 Vg의 함수이다. 이 식으로부터 알 수 있는 바와 같이, 세로축을 1n(Id/Vg), 가로축을 1/Vg로 하고, 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도(N)가 구해진다. 즉, 트랜지스터 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1인 것에서는 결함 밀도(N)는 1×1012/㎠ 정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 수학식 2 및 수학식 3에 의해 μ0=120㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn계 산화물에서 측정되는 이동도는 35㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120㎠/Vs가 될 것으로 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막계면으로부터 x만큼 떨어진 장소에 있어서의 이동도(μ1)는, 이하의 식으로 나타내진다.
[수학식 6]
Figure 112011060685146-pat00006
여기서, D는 게이트 전극 방향의 전계, B, G는 상수이다. B 및 G는 실제 측정 결과에 의해 구할 수 있고, 상기의 측정 결과로부터는, B=4.75×107cm/s, G=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 6의 제 2 항이 증가하기 때문에, 이동도(μ1)는 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도(μ2)를 계산한 결과를 도 27에 도시한다. 또한, 계산에는 시놉시스사 제조의 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하여, 산화물 반도체의 밴드갭, 전자 친화력, 비유전율, 두께를 각각, 2.8 전자볼트, 4.7 전자볼트, 15, 15nm로 하였다. 이들의 값은 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트 전극, 소스 전극, 드레인 전극의 일 함수를 각각, 5.5 전자볼트, 4.6 전자볼트, 4.6 전자볼트로 하였다. 또한, 게이트 절연막의 두께는 100nm, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압(Vd)은 0.1V이다.
도 27에서 도시하는 바와 같이, 게이트 전압 1V 강(强)에서 이동도 100㎠/Vs 이상의 피크를 나타내지만, 게이트 전압이 더욱 높아지면, 계면 산란이 커져 이동도가 저하된다. 또한, 계면 산란을 저감시키기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 28 내지 도 30에 도시한다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 31에 도시한다. 도 31에 도시하는 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(2103a) 및 반도체 영역(2103c)을 가진다. 반도체 영역(2103a) 및 반도체 영역(2103c)의 저항율은 2×10-3Ωcm으로 한다.
도 31a에 도시하는 트랜지스터는, 하지 절연막(2101)과, 하지 절연막(2101)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(2102) 위에 형성된다. 트랜지스터는 반도체 영역(2103a), 반도체 영역(2103c)과, 이들 사이에 개재되어 있고, 채널 형성 영역이 되는 진성의 반도체 영역(2103b)과, 게이트 전극(2105)을 가진다. 게이트 전극(2105)의 폭을 33nm으로 한다.
게이트 전극(2105)과 반도체 영역(2103b)간에는, 게이트 절연막(2104)을 가지며, 또한, 게이트 전극(2105)의 양측면에는 측벽 절연물(2106a) 및 측벽 절연물(2106b), 게이트 전극(2105)의 상부에는, 게이트 전극(2105)과 다른 배선과의 단락을 방지하기 위한 절연물(2107)을 가진다. 측벽 절연물의 폭은 5nm으로 한다. 또한, 반도체 영역(2103a) 및 반도체 영역(2103c)에 접하여, 소스 전극(2108a) 및 드레인 전극(2108b)을 가진다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40nm으로 한다.
도 31b에 도시하는 트랜지스터는, 하지 절연막(2101)과, 산화알루미늄으로 이루어지는 매립 절연물(2102) 위에 형성되고, 반도체 영역(2103a), 반도체 영역(2103c)과, 이들 사이에 개재된 진성의 반도체 영역(2103b)과, 폭 33nm의 게이트 전극(2105)과 게이트 절연막(2104)과 측벽 절연물(2106a) 및 측벽 절연물(2106b)과 절연물(2107)과 소스 전극(2108a) 및 드레인 전극(2108b)을 갖는 점에서 도 31a에 도시하는 트랜지스터와 동일하다.
도 31a에 도시하는 트랜지스터와 도 31b에 도시하는 트랜지스터의 차이점은, 측벽 절연물(2106a) 및 측벽 절연물(2106b) 아래의 반도체 영역의 도전형이다. 도 31a에 도시하는 트랜지스터에서는, 측벽 절연물(2106a) 및 측벽 절연물(2106b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(2103a) 및 반도체 영역(2103c)이지만, 도 31b에 도시하는 트랜지스터에서는, 진성의 반도체 영역(2103b)이다. 즉, 도 31b에 도시하는 반도체층에 있어서, 반도체 영역(2103a)(반도체 영역(2103c))과 게이트 전극(2105)이 Loff만큼 중첩되지 않는 영역이 생성되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭(Loff)을 오프셋 길이라고 한다. 도면으로부터 명확한 바와 같이, 오프셋 길이는 측벽 절연물(2106a)(측벽 절연물(2106b))의 폭과 동일하다.
그 외의 계산에 사용하는 파라미터는 상기한 바와 같다. 계산에는 시놉시스사 제조의 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하였다. 도 28은, 도 31a에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트 전극과 소스 전극의 전위차) 의존성을 나타낸다. 드레인 전류(Id)는, 드레인 전압(드레인 전극과 소스 전극의 전위차)을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 28a는 게이트 절연막의 두께를 15nm으로 한 것이며, 도 28b는 10nm으로 한 것이며, 도 28c는 5nm로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하된다. 한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 눈에 띄는 변화가 없다. 게이트 전압 1V 전후에서, 드레인 전류는 메모리셀 등에서 필요로 하는 10μA를 초과하는 것이 나타났다.
도 29는 도 31b에 도시되는 구조의 트랜지스터에서, 오프셋 길이(Loff)를 5nm로 했지만 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 29a는 게이트 절연막의 두께를 15nm로 한 것이며, 도 29b는 10nm으로 한 것이며, 도 29c는 5nm로 한 것이다.
또한, 도 30은 도 31b에 도시되는 구조의 트랜지스터에서, 오프셋 길이(Loff)를 15nm으로 했지만 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 30a는 게이트 절연막의 두께를 15nm로 한 것이며, 도 30b는 10nm으로 한 것이며, 도 30c는 5nm으로 한 것이다.
모두 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 이동도(μ)의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도(μ)의 피크는 도 28에서는 80㎠/Vs 정도이지만, 도 29에서는 60㎠/Vs 정도, 도 30에서는 40㎠/Vs 정도로, 오프셋 길이(Loff)가 증가할수록 저하된다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류도 오프셋 길이(Loff)의 증가에 따라 감소되지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에, 드레인 전류는 메모리셀 등에서 필요로 하는 10μA를 초과하는 것이 나타났다.
(실시예 1)
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 상기 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 또는 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분과는 조성비로 5atomic% 이상 포함되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜 노멀리·오프화시키는 것이 가능해진다.
예를 들면, 도 32a 내지 도 32c는 In, Sn, Zn을 주성분으로 하고, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛인 산화물 반도체막과, 두께 100nm의 게이트 절연막을 사용한 트랜지스터의 특성이다. 또한, Vd는 10V로 하였다.
도 32a는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이 때 전계 효과 이동도는 18.8㎠/Vsec가 얻어지고 있다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능해진다. 도 32b는 기판을 200℃로 가열하고 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타내는데, 전계 효과 이동도는 32.2㎠/Vsec가 얻어지고 있다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 함으로써, 더욱 높일 수 있다. 도 32c는 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 했을 때의 트랜지스터 특성을 도시한다. 이 때 전계 효과 이동도는 34.5㎠/Vsec가 얻어지고 있다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중에 들어오는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막후에 열처리를 함으로써도, 산화물 반도체막으로부터 수소나 하이드록실기 또는 수분을 방출시켜 제거할 수 있고, 상기한 바와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화·탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문으로도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100m2/Vsec을 초과하는 전계 효과 이동도를 실현하는 것도 가능하게 될 것으로 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 상기 산화물 반도체에 포함되는 수소나 하이드록실기 또는 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 또는 재결정화 처리에 의해 결정성이 양호한 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막후에 열처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리·오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스 시프트해 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리·오프가 되는 방향으로 이동하며, 이러한 경향은 도 32a와 도 32b의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 바꾸는 것에 의해서도 제어하는 것이 가능하며, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리·오프화를 기대할 수 있다. 또한, 타겟의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 또는 열처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온으로 성막 또는 열처리함으로써 트랜지스터의 노멀리·오프화를 도모하는 것이 가능해진다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막후에 열처리를 함으로써, 게이트 바이어스·스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 2MV/cm, 150℃, 1시간 인가의 조건에 있어서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.
실제로, 산화물 반도체막 성막후에 가열 처리를 행하지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT 시험을 행하였다.
우선, 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성을 측정하였다. 또한, Vd는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 다음에, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 2MV/cm이 되도록 Vg에 20V를 인가하고, 그대로 1시간 동안 유지하였다. 다음에, Vg을 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 플러스 BT 시험이라고 부른다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 -2MV/cm이 되도록 Vg에 -20V를 인가하고, 그대로 1시간 동안 유지하였다. 다음에, Vg을 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 마이너스 BT 시험이라고 부른다.
시료 1의 플러스 BT 시험의 결과를 도 33a에, 마이너스 BT 시험의 결과를 도 33b에 도시한다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 34a에, 마이너스 BT 시험의 결과를 도 34b에 도시한다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 모두, BT 시험 전후에 있어서의 임계값 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있다.
열처리는 산소 분위기 중에서 행할 수 있지만, 우선, 질소 또는 불활성 가스, 또는 감압 하에서 열처리를 행한 후 산소를 포함하는 분위기 중에서 열처리를 행해도 좋다. 처음에 탈수화·탈수소화를 행한 후 산소를 산화물 반도체에 첨가함으로써, 열처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 첨가하기 위해서는, 산소 이온을 전계에서 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 좋다.
산화물 반도체 중 및 상기 산화물 반도체와 접하는 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열처리에 의해 산화물 반도체 중에 산소를 과잉 함유시킴으로써, 정상적으로 생성되는 산소 결손을 과잉 산소에 의해 보상하는 것이 가능해진다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/㎤ 이상 2×1020/㎤ 이하로 하면, 결정에 변형 등을 주지 않고 산화물 반도체 중에 포함시킬 수 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비In:Sn:Zn=1:1:1의 타겟을 사용하고, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD: X-Ray Diffraction)로 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의적이지만, 예를 들면 650℃의 열처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 XRD 분석을 행하였다. XRD 분석에는, Bruker AXS사 제조의 X선 회절 장치 D8 ADVANCE를 사용하고, Out-of-Plane법으로 측정하였다.
XRD 분석을 한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막하였다.
In-Sn-Zn-O막은 스퍼터링 장치를 사용하고, 산소 분위기에서 전력을 100W(DC)로 하여 성막하였다. 타겟은 In:Sn:Zn=1:1:1[원자수비]의 In-Sn-Zn-O 타겟을 사용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
다음에, 시료 A와 같은 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도로 행하였다. 가열 처리는 처음에 질소 분위기에서 1시간 동안 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 다시 1시간 동안 가열 처리를 행하고 있다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 35에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ이 35deg 근방 및 37deg 내지 38deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 가열하는 것 및/또는 성막후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열처리는, 산화물 반도체에 있어서 악성 불순물인 수소나 하이드록실기를 막 중에 포함시키지 않도록 하거나, 또는 막 중에서 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그것에 의해서 트랜지스터의 노멀리·오프화를 도모할 수 있어 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기에서, 상기 오프 전류값의 단위는, 채널 폭 1㎛ 부근의 전류값을 나타낸다.
도 36에 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수와의 관계를 도시한다. 여기에서는, 간단하게 하기 위해 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로축으로 하고 있다.
구체적으로는, 도 36에 도시하는 바와 같이, 기판 온도가 125℃인 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃인 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)인 경우에는 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는, 125℃에 있어서 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에 있어서 10zA/㎛(1×10-20A/㎛) 이하로, 실온에 있어서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다.
하지만 산화물 반도체막의 성막시에 수소나 수분이 막 중에 혼입되지 않도록, 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여 스퍼터 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들면, 스퍼터 가스는 수분이 막 중에 포함되지 않도록 이슬점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타겟 그 자체에 수소나 수분 등의 불순물이 포함되어 있지 않도록, 고순도화된 타겟을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막후에 650℃의 가열 처리를 행한 시료 B를 사용한 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 관해서 평가하였다.
측정에 사용한 트랜지스터는, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vd는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 여기에서, 트랜지스터에 있어서, 게이트 전극과 한 쌍의 전극의 중첩되는 폭을 Lov라고 부르고, 산화물 반도체막에 대한 한 쌍의 전극의 돌출 부분을 dW라고 부른다.
도 37에, Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 도시한다. 또한, 도 38a에 기판 온도와 임계값 전압의 관계를, 도 38b에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 38a로부터 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 1.09V 내지 -0.23V이었다.
또한, 도 38b로부터 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 36㎠/Vs 내지 32㎠/Vs이었다. 따라서, 상기의 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 보다 바람직하게는 60㎠/Vsec 이상으로 하여 LSI에서 요구되는 온 전류의 값을 충족시킬 수 있다. 예를 들면, L/W=33nm/40nm의 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA이상의 온 전류를 흘릴 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에 있어서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, Si 반도체로 만들어지는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생시키지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
(실시예 2)
본 실시예에서는, In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 일례에 관해서, 도 39를 사용하여 설명한다.
도 39는 코플러너형인 탑 게이트·탑 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 39a에 트랜지스터의 상면도를 도시한다. 또한, 도 39b에 도 39a의 일점쇄선 A-B에 대응하는 단면 A-B를 도시한다.
도 39b에 도시하는 트랜지스터는, 기판(3100)과, 기판(3100) 위에 형성된 하지 절연막(3102)과, 하지 절연막(3102)의 주변에 형성된 보호 절연막(3104)과, 하지 절연막(3102) 및 보호 절연막(3104) 위에 형성된 고저항 영역(3106a) 및 저저항 영역(3106b)을 갖는 산화물 반도체막(3106)과, 산화물 반도체막(3106) 위에 형성된 게이트 절연막(3108)과, 게이트 절연막(3108)을 개재하여 산화물 반도체막(3106)과 중첩되어 형성된 게이트 전극(3110)과, 게이트 전극(3110)의 측면에 접하여 형성된 측벽 절연막(3112)과, 적어도 저저항 영역(3106b)과 접하여 형성된 한 쌍의 전극(3114)과, 적어도 산화물 반도체막(3106), 게이트 전극(3110) 및 한 쌍의 전극(3114)를 덮어서 형성된 층간 절연막(3116)과, 층간 절연막(3116)에 형성된 개구부를 개재하여 적어도 한 쌍의 전극(3114)의 한쪽과 접속하여 형성된 배선(3118)을 가진다.
또한, 도시하지 않지만, 층간 절연막(3116) 및 배선(3118)을 덮어서 형성된 보호막을 가지고 있어도 상관없다. 상기 보호막을 형성함으로써, 층간 절연막(3116)의 표면 전도에 기인하여 발생하는 미소 누설 전류를 저감시킬 수 있고, 트랜지스터의 오프 전류를 저감시킬 수 있다.
(실시예 3)
본 실시예에서는, 상기와는 상이한 In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 다른 일례에 관해서 나타낸다.
도 40은 본 실시예에서 제작한 트랜지스터의 구조를 나타내는 상면도 및 단면도이다. 도 40a는 트랜지스터의 상면도이다. 또한, 도 40b는 도 40a의 일점쇄선 A-B에 대응하는 단면도이다.
도 40b에 도시하는 트랜지스터는, 기판(3600)과, 기판(3600) 위에 형성된 하지 절연막(3602)과, 하지 절연막(3602) 위에 형성된 산화물 반도체막(3606)과, 산화물 반도체막(3606)과 접하는 한 쌍의 전극(3614)과, 산화물 반도체막(3606) 및 한 쌍의 전극(3614) 위에 형성된 게이트 절연막(3608)과, 게이트 절연막(3608)을 개재하여 산화물 반도체막(3606)과 중첩되어 형성된 게이트 전극(3610)과, 게이트 절연막(3608) 및 게이트 전극(3610)을 덮어서 형성된 층간 절연막(3616)과, 층간 절연막(3616)에 형성된 개구부를 개재하여 한 쌍의 전극(3614)과 접속하는 배선(3618)과, 층간 절연막(3616) 및 배선(3618)을 덮어서 형성된 보호막(3620)을 가진다.
기판(3600)으로서는 유리 기판을, 하지 절연막(3602)으로서는 산화실리콘막을, 산화물 반도체막(3606)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(3614)으로서는 텅스텐막을, 게이트 절연막(3608)으로서는 산화실리콘막을, 게이트 전극(3610)으로서는 질화탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(3616)으로서는 산화질화실리콘막과 폴리이미드막의 적층 구조를, 배선(3618)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순서대로 형성된 적층 구조를, 보호막(3620)으로서는 폴리이미드막을, 각각 사용하였다.
또한, 도 40a에 도시하는 구조의 트랜지스터에 있어서, 게이트 전극(3610)과 한 쌍의 전극(3614)과의 중첩되는 폭을 Lov라고 부른다. 마찬가지로, 산화물 반도체막(3606)에 대한 한 쌍의 전극(3614)의 돌출 부분을 dW라고 부른다.
100 : 회로 101 : 트랜지스터
102 : 영역 120 : 반도체층
122 : 절연층 124 : 마스크
126 : 불순물 영역 130 : 불순물 영역
132 : 불순물 영역 134 : 채널 형성 영역
136 : 절연층 138 : 절연층
140 : 절연층 144 : 산화물 반도체층
146 : 게이트 절연막 150 : 절연층
154 : 배선 156 : 절연층
160 : 트랜지스터 162 : 트랜지스터
162A : 트랜지스터 162B : 트랜지스터
164 : 용량 소자 200 : 회로
201 : 트랜지스터 202 : 트랜지스터
203 : 영역 300 : 기판
301 : 소자 형성층 302 : 배선
303 : 배선 304 : 배선
305 : 층간막 306 : 층간막
400 : 반도체 기판 401 : 절연층
404a : 산화물 도전층 404b : 산화물 도전층
410 : 단결정 반도체 기판 412 : 산화막
414 : 취화 영역 416 : 단결정 반도체층
418 : 단결정 반도체층 437 : 절연층
450a : 제 1 결정성 산화물 반도체층
450b : 제 2 결정성 산화물 반도체층
453 : 산화물 반도체층 500 : 로우 디코더
501 : 로우 드라이버 502 : 메모리셀
503 : NAND 게이트 504 : NAND 게이트부
505 : 레벨 시프터 506 : 버퍼
507 : NAND 게이트 508 : 레벨 시프터
509 : 버퍼 601 : N형 트랜지스터
603 : P형 트랜지스터 605 : 신호선
606 : 신호선 607 : 영역
700 : 신호선 702 : NAND 게이트
704 : 신호선 705 : 영역
706 : 층간막 707 : 케이스
708 : 케이스 709 : 표시부
710 : 키보드 711 : 본체
712 : 스타일러스 713 : 표시부
714 : 조작 버튼 715 : 외부 인터페이스
720 : 전자 서적 721 : 케이스
723 : 케이스 725 : 표시부
727 : 표시부 731 : 전원
733 : 조작키 735 : 스피커
737 : 축부 740 : 케이스
741 : 케이스 742 : 표시 패널
743 : 스피커 744 : 마이크로폰
745 : 조작키 746 : 포인팅 디바이스
747 : 카메라용 렌즈 748 : 외부 접속 단자
749 : 태양 전지셀 750 : 외부 메모리 슬롯
761 : 본체 763 : 접안부
764 : 조작 스위치 765 : 표시부
766 : 배터리 767 : 표시부
770 : 텔레비전 장치 771 : 케이스
773 : 표시부 775 : 스탠드
780 : 리모콘 조작기 800 : 신호선
802 : NAND 게이트 804 : 신호선
805 : 영역 900 : 인버터
901 : N형 트랜지스터 903 : P형 트랜지스터
910 : 입력 신호선 911 : 반전 신호 입력선
912 : 출력 신호선 913 : 반전 신호 출력선
1000 : 트랜지스터 1001 : 배선
1002 : 배선 1003 : 영역
1006 : 층간막 1100 : 트랜지스터
1101 : 배선 1102 : 배선
1103 : 영역 1201 : 트랜지스터
1202 : 트랜지스터 1203 : 용량 소자
122a : 게이트 절연막 128a : 게이트 전극
128b : 도전층 1300 : 층
1301 : 트랜지스터 1302 : 트랜지스터
1400 : 인버터 1401 : N형 트랜지스터
1403 : P형 트랜지스터 1407 : N형 트랜지스터
1408 : P형 트랜지스터 1410 : 입력 신호선
1411 : 반전 신호 입력선 1412 : 출력 신호선
1413 : 반전 신호 출력선 142a : 소스 전극
142b : 드레인 전극 148a : 게이트 전극
148b : 도전층 1500 : 트랜지스터
1501 : 배선 1502 : 배선
1503 : 영역 1506 : 층간막
1600 : 신호선 1601 : 회로
1602 : 버퍼 1603 : 회로
1604 : 신호선 1605 : 신호선
302a : 배선 302b : 배선
303a : 배선 303b : 배선
703a : 트랜지스터 703b : 트랜지스터
803a : 트랜지스터 803b : 트랜지스터
2101 : 하지 절연막 2102 : 매립 절연물
2103a : 반도체 영역 2103b : 반도체 영역
2103c : 반도체 영역 2104 : 게이트 절연막
2105 : 게이트 전극 2106a : 측벽 절연물
2106b : 측벽 절연물 2107 : 절연물
2108a : 소스 전극 2108b : 드레인 전극
3100 : 기판 3102 : 하지 절연막
3104 : 보호 절연막 3106 : 산화물 반도체막
3106a : 고저항 영역 3106b : 저저항 영역
3108 : 게이트 절연막 3110 : 게이트 전극
3112 : 측벽 절연막 3114 : 한 쌍의 전극
3116 : 층간 절연막 3118 : 배선
3600 : 기판 3602 : 하지 절연막
3604 : 보호 절연막 3606 : 산화물 반도체막
3608 : 게이트 절연막 3610 : 게이트 전극
3614 : 한 쌍의 전극 3616 : 층간 절연막
3618 : 배선 3620 : 보호막

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 제 1 채널 형성 영역, 제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터와;
    제 2 채널 형성 영역, 제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터와;
    제 3 채널 형성 영역, 제 3 게이트 전극, 제 3 소스 전극, 및 제 3 드레인 전극을 포함하는 제 3 트랜지스터와;
    제 4 채널 형성 영역, 제 4 게이트 전극, 제 4 소스 전극, 및 제 4 드레인 전극을 포함하는 제 4 트랜지스터와;
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 위의 제 1 배선과;
    상기 제 1 배선 위의 층간막과;
    상기 층간막 위의 제 2 배선을 포함하고,
    상기 제 1 배선은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극과 접하고 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극과 중첩하고,
    상기 제 2 배선은 상기 제 1 배선과 접하고, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극과 중첩하고,
    상기 제 1 배선 및 상기 제 2 배선은 동일한 전위들이 공급되는 배선들이고,
    상기 제 1 배선은 상기 제 3 소스 전극 및 상기 제 3 드레인 전극과 동일한 공정을 통하여 형성되고,
    상기 제 2 배선은 상기 제 3 게이트 전극과 동일한 공정을 통하여 형성되고,
    상기 제 3 트랜지스터는 상기 제 4 트랜지스터 위에 제공되고,
    상기 제 1 채널 형성 영역, 상기 제 2 채널 형성 영역, 및 상기 제 4 채널 형성 영역의 각각은 실리콘을 포함하고,
    상기 제 3 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제 4 항에 있어서,
    상기 층간막의 두께는 10 nm 이상 100 nm 이하인, 반도체 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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