JP5743793B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置に関する。
ＥＥＰＲＯＭやフラッシュメモリなどの、データの書き込みと消去を繰り返し行うことが可能な不揮発性の記憶装置等の半導体装置は、利便性が高く、また、物理的な衝撃に強い。そのため、主にＵＳＢメモリ、メモリーカードなどの携帯型の記憶媒体や、無線で情報の読み取りを行うＲＦＩＤ（Ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）の媒体であるＲＦタグなどに用いられ、市場に広く出回っている。上記半導体装置は、記憶素子として機能するトランジスタを各メモリセルに有する。そして、上記トランジスタは、フローティングゲートと呼ばれる電極を、ゲート電極と、活性層である半導体膜との間に有しており、フローティングゲートにおける電荷の蓄積によりデータの記憶を行うことができる。
下記の特許文献１と特許文献２には、ガラス基板上に形成された、フローティングゲートを有する薄膜トランジスタについて記載されている。
特開平６−０２１４７８号公報 特開２００５−３２２８９９号公報
ところで、半導体装置の駆動回路において、複数の信号線を有する回路を形成する場合、駆動回路の面積を縮小させるためには、配線層の数を増加させて各層に信号線を形成することが望ましい。しかしながら、配線層の数を増加させるに当たって単純に配線マスクの枚数を増加させるとコストが増大するので好ましくない。
特に、記憶装置等の半導体装置は、メモリセルと、該メモリセルを駆動するための駆動回路とを有し、駆動回路の面積によって半導体装置の大きさが制限される。つまり、メモリセルの面積だけを縮小させても、駆動回路の面積を縮小させることができなければ、半導体装置全体の小型化を達成することはできない。よって、駆動回路の面積を縮小させることは、半導体装置の小型化を図るに当たって重要である。
そこで、本発明の一態様は、半導体装置を小型化することを課題の一とする。
また、本発明の一態様は、メモリセルを有する半導体装置の駆動回路の面積を縮小することを課題の一とする。
開示する発明に係る一態様は、少なくとも第１の半導体素子を有する素子形成層と、素子形成層上に設けられた第１の配線と、第１の配線上に設けられた層間膜と、層間膜を介して第１の配線と重畳する第２の配線と、を有し、第１の配線と、層間膜と、第２の配線と、は、第２の半導体素子を構成し、第１の配線と、第２の配線と、は、同電位が供給される配線である半導体装置である。
また、開示する発明に係る他の一態様は、少なくとも第１の半導体素子を有する素子形成層と、素子形成層上に設けられた第１の配線と、第１の配線上に設けられた層間膜と、層間膜を介して第１の配線と重畳する第２の配線と、を有し、第１の配線と、層間膜と、第２の配線と、は、第２の半導体素子を構成し、第１の配線と、第２の配線と、は、同相の信号が供給される配線である半導体装置である。
また、開示する発明に係る他の一態様は、メモリセルと、メモリセルの駆動回路部を含む半導体装置であって、メモリセルは、第１のチャネル形成領域、第１のゲート電極、第１のソース電極および第１のドレイン電極を含む第１のトランジスタと、第２のチャネル形成領域、第２のゲート電極、第２のソース電極および第２のドレイン電極を含む第２のトランジスタと、容量素子と、を有し、第２のトランジスタは、少なくとも一部が第１のトランジスタと重畳して設けられ、駆動回路部は、第２のソース電極または第２のドレイン電極と同じ工程で形成される第１の配線と、層間膜を介して第１の配線と重畳し、且つ第２のゲート電極と同じ工程で形成される第２の配線と、を含む半導体素子を有し、第１の配線と、第２の配線と、は同電位が供給される配線である半導体装置である。
また、開示する発明に係る他の一態様は、メモリセルと、メモリセルの駆動回路部を含む半導体装置であって、メモリセルは、第１のチャネル形成領域、第１のゲート電極、第１のソース電極および第１のドレイン電極を含む第１のトランジスタと、第２のチャネル形成領域、第２のゲート電極、第２のソース電極および第２のドレイン電極を含む第２のトランジスタと、容量素子と、を有し、第２のトランジスタは、少なくとも一部が第１のトランジスタと重畳して設けられ、駆動回路部は、第２のソース電極または第２のドレイン電極と同じ工程で形成される第１の配線と、層間膜を介して第１の配線と重畳し、且つ第２のゲート電極と同じ工程で形成される第２の配線と、を含む半導体素子を有し、第１の配線と、第２の配線と、は同相の信号が供給される配線である半導体装置である。
上記半導体装置において、半導体素子は、レベルシフタとしてもよい。また、層間膜の膜厚は、１０ｎｍ以上１００ｎｍ以下とするのが好ましい。
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合などをも含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「同電位」には、「略同電位」が含まれる。開示する発明の技術的思想は、回路内において、薄膜の絶縁膜を介して積層された導電層（第１の配線および第２の配線）のそれぞれを配線として機能させ、且つ寄生容量を抑制する点にある。したがって、第１の配線に第１の電位（例えばＶＤＤ）を供給し、第２の配線に第１の電位とは異なる電源線から供給される第２の電位（例えばＧＮＤ）を供給した場合と比較して、寄生容量を十分に（百分の一以下に）低減できる電位などの「略同電位」が含まれる。また、例えば、配線抵抗などに起因する電位ずれ程度の差は十分に許容される。同様に、「同相」の電位には、「略同相」の電位が含まれる。
本発明の一態様を用いることによって、小型化された半導体装置を提供することができる。
また、本発明の一態様を用いることによって、駆動回路の面積が縮小された、メモリセルを有する半導体装置を提供することができる。
半導体装置の断面図および回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の断面図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の断面図。 半導体装置の平面図。 半導体装置の回路図。 半導体装置の断面図。 半導体装置の平面図。 半導体装置の回路図。 半導体装置の断面図。 半導体装置の回路図。 半導体装置の断面図および平面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 電子機器の例。 半導体装置の断面図。 半導体装置の作製工程に係る断面図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 酸化物半導体膜を用いたトランジスタ特性を示す図。 試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料２のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。 基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。 半導体装置の上面図及び断面図。 半導体装置の上面図及び断面図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な構成について、図面を参照して説明する。
図１は、本発明の一態様の半導体装置の構成を表した図である。図１（Ａ）は半導体装置の断面構造を、図１（Ｂ）は回路構成を、それぞれ模式的に表した図である。
図１（Ａ）は、基板３００上に、トランジスタ等の半導体素子が形成された層（以下、素子形成層）３０１、第１の配線３０２、第１の層間膜３０５、第２の配線３０３、第２の層間膜３０６、第３の配線３０４を積層して有する半導体装置の構造を示す。素子形成層３０１は、トランジスタに限らず、容量素子、抵抗素子などの半導体素子が形成されうる領域である。図１において、第１の層間膜３０５の膜厚は、第２の層間膜３０６の膜厚より薄い構造を有する。第１の配線３０２、第２の配線３０３および第３の配線３０４はそれぞれ単層または積層の導電層により形成されている。また、第１の層間膜３０５および第２の層間膜３０６はそれぞれ、単層または積層の絶縁層により形成されている。
また、図１（Ｂ）には、回路１００の回路構成と配線の配置関係を表した図を示す。回路１００は、回路１００内を横断して配置される配線３０３ａと、配線３０３ａから分岐した配線３０２ａと、トランジスタ１０１とを有し、配線３０３ａと配線３０２ａとが重なって配置される領域１０２を有する。また、配線３０３ａは入力信号が与えられ、配線３０３ａと導通した配線３０２ａを介して、トランジスタ１０１のゲート電極に接続されている。なお、配線３０３ａは図１（Ａ）の第２の配線３０３を用いて形成され、配線３０２ａは図１（Ａ）の第１の配線３０２を用いて形成される。
一般に、図１（Ａ）に示すような断面構造を有する半導体装置は次のような課題を有する。第１の配線３０２と第２の配線３０３が薄い第１の層間膜３０５によって隔てられるため、第１の配線３０２と第２の配線３０３が重なって配置される領域には大きな寄生容量が形成されてしまう。その結果、第１の配線３０２と第２の配線３０３に与えられる信号の遅延時間が大きくなり、回路動作が遅くなる、あるいは、動作しなくなるといった影響がある。この影響を回避するために、第１の配線３０２と第２の配線３０３の一方のみを使用する構成も可能であるが、使用できる配線数が一つ減ってしまうために、回路面積が大きくなるという課題がある。
これに対し、図１（Ｂ）に示すような構成とすると、配線３０３ａと配線３０２ａが重なって配置される領域１０２には大きな寄生容量が形成されてしまうにもかかわらず、信号の遅延時間への影響を抑制することができる。これは、配線３０３ａと配線３０２ａが導通しているため、寄生容量が形成される二端子は実質的に同電位となり、該二端子への充放電がほとんど生じないためである。
その結果、薄い層間膜（図１（Ａ）における第１の層間膜３０５）によって隔てられた第１の配線と第２の配線が重なって配置される領域を用いて回路を構成することが可能となり、第１の配線と第２の配線の一方のみを使用する場合と比較して小さな回路面積を実現することができる。その結果、小型の半導体装置を実現することが可能となる。
図１（Ｂ）に示した回路構成と配線の配置関係を用いることで、図１（Ａ）に示す第１の層間膜３０５がどのように薄い膜厚であっても第１の配線３０２および第２の配線３０３が重畳する領域を回路の一部として使用することが可能であるため、回路面積の縮小に有効である。一方で、半導体装置において、第１の層間膜３０５が容量素子の誘電体やトランジスタのゲート絶縁膜として用いられる場合には、第１の層間膜３０５は、厚さは１０ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下、さらに好ましくは１０ｎｍ以上３０ｎｍ以下とすることが好ましい。
また、図１（Ｂ）に示した構成において、配線３０２ａの膜厚が、配線３０３ａの膜厚よりも薄い構成であっても構わない。このような場合には、配線３０２ａのシート抵抗が、配線３０３ａのシート抵抗よりも大きくなり、配線３０２ａが大きな配線抵抗を有してしまうことが懸念される。しかしながら、回路１００を横断して配置されるような長い配線には配線３０３ａを用いることにより、配線３０２ａを短い配線にのみ使用することができるため、配線３０２ａが有する配線抵抗を小さくすることができる。その結果、配線抵抗による回路動作への影響を抑えることが可能となる。
一方で、半導体装置の製造プロセスにおいては、配線３０２ａの膜厚を薄くすることで、下層に配置される配線３０２ａによって生じる段差が小さくなり、配線３０３ａの断線や配線３０２ａと配線３０３ａ間のショートを防ぐことができるため好ましい。一例として、配線３０２ａの膜厚は５０ｎｍ以上１５０ｎｍ以下とすることが好ましい。このような値とすることで、配線３０２ａの配線抵抗による回路動作への影響を抑えられる範囲で大きなシート抵抗を有し、かつ、製造プロセスにおいて配線３０２ａによって生じる段差の影響を抑えることができる。
なお、図１（Ｂ）では、回路１００内で配線３０２ａとトランジスタ１０１のゲート電極とが電気的に接続されている場合を代表例として示したが、本実施の形態はこれに限定されない。配線３０２ａは複数のトランジスタのゲート電極に接続されても良い。また、配線３０２ａはトランジスタのゲート電極に接続される場合以外に、トランジスタのソース電極またはドレイン電極と接続されても良いし、容量素子、抵抗素子等の半導体素子と接続されても良い。
また、図１（Ｂ）に示した例とは別の半導体装置として、図２に示す回路構成と配線の配置関係を有する半導体装置について説明する。なお、半導体装置の断面構造は、図１（Ａ）に示す断面構造が適用される。
図２には、回路２００の回路構成と配線の配置関係を表した図を示す。回路２００は、配線３０３ｂと、配線３０２ｂと、トランジスタ２０１、２０２とを有し、配線３０３ｂと配線３０２ｂとが重なって配置される領域２０３を有する。配線３０３ｂには回路２００に入力される信号が与えられ、トランジスタ２０１のゲート電極に電気的に接続されている。また、配線３０２ｂには回路２００から出力される信号が与えられ、トランジスタ２０２のソース電極またはドレイン電極の一方と電気的に接続されている。なお、配線３０３ｂは図１（Ａ）の第２の配線３０３を用いて形成され、配線３０２ｂは図１（Ａ）の第１の配線３０２を用いて形成される。
また、配線３０３ｂと配線３０２ｂとには、同相の信号が与えられる。ここで同相の信号とは、同じ位相を有する信号を表す。デジタル信号であれば、Ｈｉｇｈ（ハイ）およびＬｏｗ（ロー）の期間が互いに一致している信号を表すこととする。なお、デジタル信号における一致の度合いは、信号の立ち上がり時間あるいは立ち下がり時間が少なくとも一部重なっていることが好ましい。立ち上がり時間あるいは立ち下がり時間が重なっている場合は、立ち上がり時間あるいは立ち下がり時間が重なっていない場合と比較して、各配線が有する寄生容量への充放電が抑制されるため、信号の遅延時間が低減される効果がある。
上述のように、一般に、図１（Ａ）に示すような断面構造を有する半導体装置は次のような課題を有する。第１の配線３０２と第２の配線３０３とが薄い第１の層間膜３０５によって隔てられるため、第１の配線３０２と第２の配線３０３が重なって配置される領域には大きな寄生容量が形成されてしまう。その結果、第１の配線３０２と第２の配線３０３に与えられる信号の遅延時間が大きくなり、回路動作が遅くなる、あるいは、動作しなくなるといった影響がある。この影響を回避するために、第１の配線３０２と第２の配線３０３の一方のみを使用する構成も可能であるが、使用できる配線数が一つ減ってしまうために、回路面積が大きくなるという課題がある。
これに対し、図２に示すような構成とすると、配線３０３ｂと配線３０２ｂが重なって配置される領域２０３には大きな寄生容量が形成されてしまうにもかかわらず、信号の遅延時間への影響を抑制することができる。これは、配線３０３ｂと配線３０２ｂには同相の信号が与えられるため、寄生容量が形成される二端子間の電位差は小さく抑えられ、該二端子への充放電が抑制されるためである。
その結果、薄い層間膜（図１（Ａ）における第１の層間膜３０５）によって隔てられた配線３０２ｂと配線３０３ｂが重なって配置される領域２０３を回路の一部として適用することが可能となり、配線３０２ｂと配線３０３ｂの一方のみを使用する場合と比較して小さな回路面積を実現することができる。その結果、小型の半導体装置を実現することが可能となる。
なお、図１（Ａ）に示すように、第１の層間膜３０５が第２の層間膜３０６より薄い膜厚を有する構造は、様々な半導体装置が有しうる構造である。例えば、第１の配線３０２と第２の配線３０３とが素子形成層３０１に形成された半導体素子とは別の半導体素子の一部分として用いられるような構成があげられる。具体的には、第１の配線３０２と第２の配線３０３が容量素子の電極として用いられる場合が考えられる。容量素子は誘電体の膜厚が薄いほど容量値が大きくなるため、第１の層間膜３０５は薄いことが好ましい。また、第１の配線３０２がトランジスタのゲート電極として用いられ、第２の配線３０３がトランジスタのソース電極またはドレイン電極として用いられる場合、第１の層間膜３０５はゲート絶縁膜として用いられるため、薄く形成される場合がある。なお、第１の配線３０２をソース電極またはドレイン電極として用い、第２の配線３０３をゲート電極として用いてもよい。トランジスタとしては、半導体活性領域に非晶質シリコンを用いたトランジスタや、半導体活性領域に酸化物半導体を用いたトランジスタ等が挙げられる。その他にも、第１の配線３０２と第２の配線３０３が抵抗素子や記憶素子の一部分として用いられてもよい。
図２に示した回路構成と配線の配置関係を用いることで、図１（Ａ）に示す第１の層間膜３０５がどのように薄い膜厚であっても、第１の配線３０２および第２の配線３０３が重畳する領域を回路の一部として使用することが可能であるため、回路面積の縮小に有効である。一方で、半導体装置において、第１の層間膜３０５が容量素子の誘電体やトランジスタのゲート絶縁膜として用いられる場合には、第１の層間膜３０５は、厚さは１０ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下、さらに好ましくは１０ｎｍ以上３０ｎｍ以下とすることが好ましい。
なお、図２では、回路２００内で配線３０３ｂとトランジスタ２０１のゲート電極とが電気的に接続され、配線３０２ｂとトランジスタ２０２のソース電極またはドレイン電極の一方とが電気的に接続されている場合を代表例として示したが、本実施の形態はこれに限定されない。配線３０３ｂはトランジスタのソース電極またはドレイン電極の一方に接続されても良い。また、配線３０２ｂはトランジスタのゲート電極に接続されても良い。また、配線３０２ｂおよび配線３０３ｂは、複数のトランジスタのゲート電極またはソース電極またはドレイン電極に接続されても良いし、容量手段、抵抗手段、ダイオード等の半導体素子と接続されても良い。
なお、本実施の形態では、配線３０３ｂは図１（Ａ）の第２の配線３０３を用いて形成され、配線３０２ｂは図１（Ａ）の第１の配線３０２を用いて形成される構成としたが、配線３０２ｂは図１（Ａ）の第２の配線３０３を用いて形成され、配線３０３ｂは図１（Ａ）の第１の配線３０２を用いて形成される構成としても構わない。
なお、図２では、配線３０３ｂには回路２００に入力される信号が与えられる構成としたが、本実施の形態はこれに限定されない。配線３０３ｂには回路２００の内部信号の一つが与えられても構わない。また、図２では、配線３０２ｂには回路２００から出力される信号が与えられる構成としたが、本実施の形態はこれに限定されない。配線３０２ｂには回路２００の内部信号の一つが与えられても構わない。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１で示した回路構成を、半導体装置の駆動回路に適用した例を、図面を用いて説明する。本実施の形態では、半導体装置の一例として、記憶装置に適用する例を示す。
＜メモリセルの構成と動作＞
はじめに、記憶装置に含まれるメモリセル５０２の構成と動作について説明する。メモリセル５０２の回路図を図３に示す。図３に示すメモリセル５０２は、第１のトランジスタ１２０１、第２のトランジスタ１２０２、および容量素子１２０３を有する。第２のトランジスタ１２０２のゲート電極は第２の信号線Ｓ２と電気的に接続され、第２のトランジスタ１２０２のソース電極またはドレイン電極の一方は第１の信号線Ｓ１と電気的に接続されている。また、第２のトランジスタ１２０２のソース電極またはドレイン電極の他方は、第１のトランジスタ１２０１のゲート電極および容量素子１２０３の一方の電極と電気的に接続される。第１のトランジスタ１２０１のソース電極はソース線（ＳＬ）と電気的に接続され、第１のトランジスタ１２０１のドレイン電極はビット線（ＢＬ）と電気的に接続される。容量素子１２０３の電極の他方はワード線（ＷＬ）と電気的に接続される。
ここで、第２のトランジスタ１２０２としては、酸化物半導体を用いたトランジスタを適用する。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、このトランジスタをメモリセルに適用することにより極めて長期にわたり記憶した情報を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、メモリセルを含んで構成された半導体装置の消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、第１のトランジスタ１２０１としては、酸化物半導体以外の半導体材料を用いたトランジスタが適用される。なお、第１のトランジスタに用いる半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いた第１のトランジスタは、十分な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。
メモリセル５０２の断面を示す模式図を図４に示す。図４に示すように、メモリセル５０２は、第１のトランジスタ１３０１と、該第１のトランジスタ１３０１と少なくとも一部が重畳して設けられた第２のトランジスタ１３０２と、を含む。第２のトランジスタ１３０２は、第１のトランジスタ１３０１の上方に形成され、第１のトランジスタ１３０１のゲート電極と第２のトランジスタ１３０２のソース電極またはドレイン電極の一方は電気的に接続される。図４の第１のトランジスタ１３０１は図３の第１のトランジスタ１２０１に、図４の第２のトランジスタ１３０２は図３の第２のトランジスタ１２０２に対応する。
図３に示す半導体装置では、第１のトランジスタ１２０１のゲート電極の電位保持が可能であると言う特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第２の信号線（Ｓ２）の電位を第２のトランジスタ１２０２がオン状態となる電位にして、第２のトランジスタ１２０２をオン状態とする。これにより、第１の信号線（Ｓ１）の電位が、第１のトランジスタ１２０１のゲート電極および容量素子１２０３に与えられる。すなわち、第１のトランジスタ１２０１のゲート電極および容量素子１２０３には所定の電位が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかをＳ１を通じて与えられるものとする。なお、異なる３つおよびそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。
その後、第２の信号線（Ｓ２）の電位を、第２のトランジスタ１２０２がオフ状態となる電位にして、第２のトランジスタ１２０２をオフ状態とすることにより、第１のトランジスタ１２０１のゲート電極に与えられる電荷が保持される（保持）。第２のトランジスタ１２０２のオフ電流はきわめて小さいから、第１のトランジスタ１２０１のゲート電極の電位は長時間にわたって保持されることになる。
次に、情報の読み出しについて説明する。ソース線（ＳＬ）に所定の電位（定電位）を与えた状態で、ワード線（ＷＬ）に適切な電位（読み出し電位）を与えると、第１のトランジスタ１２０１のゲート電極に保持された電荷量に応じて、ビット線（ＢＬ）は異なる電位を取る。一般に、第１のトランジスタ１２０１をＮチャネル型とすると、第１のトランジスタ１２０１のゲート電極にＱＨが与えられているときの見かけのしきい値電圧Ｖｔｈ−Ｈは、第１のトランジスタ１２０１のゲート電極にＱＬが与えられている場合の見かけのしきい値電圧Ｖｔｈ−Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、第１のトランジスタ１２０１を「オン状態」とするために必要なワード線（ＷＬ）の電圧をいうものとする。
したがって、ワード線（ＷＬ）の電位をＶｔｈ−ＨとＶｔｈ−Ｌとの間の電位ＶＯとすることにより、第１のトランジスタ１２０１のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱＨが与えられていた場合には、ワード線（ＷＬ）の電位をＶＯとするとＶＯはＶｔｈ−Ｈよりも高いため、第１のトランジスタ１２０１はオン状態となる。一方、書き込みにおいてＱＬが与えられていた場合には、ワード線（ＷＬ）の電位がＶＯとするとＶＯはＶｔｈ−Ｌよりも低いため、第１のトランジスタ１２０１はオフ状態のままである。このため、ビット線（ＢＬ）の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルのワード線（ＷＬ）に対して、ゲート電極の状態に関わらず第１のトランジスタ１２０１がオン状態もしくはオフ状態となるような電位を与えればよい。具体的には、ゲート電極の状態に関わらず第１のトランジスタ１２０１をオン状態とするには、ワード線（ＷＬ）にＶｔｈ−Ｌより大きな電位を与えればよく、ゲート電極の状態に関わらず第１のトランジスタ１２０１をオフ状態とするにはワード線（ＷＬ）にＶｔｈ−Ｈよりも小さい電位を与えればよい。
読み出しの対象ではないメモリセルのワード線（ＷＬ）に、第１のトランジスタ１２０１がオン状態となるような電位を与えるか、第１のトランジスタ１２０１がオフ状態となるような電位を与えるかは、メモリセル５０２の接続関係（例えば、メモリセルが直列に接続されているか、並列に接続されているか等）に応じて適宜決定することができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様にして行なわれる。つまり、第２の信号線（Ｓ２）の電位を、第２のトランジスタ１２０２がオン状態となる電位にして、第２のトランジスタ１２０２をオン状態とする。これにより、第１の信号線（Ｓ１）の配線の電位（新たなる情報に係る電位）が、第１のトランジスタ１２０１のゲート電極および容量素子１２０３に与えられる。その後、第２の信号線（Ｓ２）の電位を、第２のトランジスタ１２０２がオフ状態となる電位にして、第２のトランジスタ１２０２をオフ状態とすることにより、第１のトランジスタ１２０１のゲート電極は、新たな情報に係る電荷が保持された状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。
なお、第２のトランジスタ１２０２のソース電極またはドレイン電極は、第１のトランジスタ１２０１のゲート電極と電気的に接続されることにより、不揮発性記憶素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、第２のトランジスタ１２０２のソース電極またはドレイン電極と第１のトランジスタ１２０１のゲート電極が電気的に接続される部位をノードＣと呼ぶ。第２のトランジスタ１２０２がオフの場合、ノードＣは絶縁体中に埋設されたと見ることができ、ノードＣには電荷が保持される。酸化物半導体を用いた第２のトランジスタ１２０２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、第２のトランジスタ１２０２のリーク電流によるノードＣに蓄積される電荷の消失を無視することが可能である。つまり、第２のトランジスタ１２０２により、電力の供給が無くても情報の保持が可能という、実質的に不揮発な記憶装置を実現することが可能である。
例えば、第２のトランジスタ１２０２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１２０３の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
＜半導体装置の構成＞
図５に半導体装置の回路図の例を示す。図５に示す回路は、上述のメモリセル５０２と、該メモリセルを駆動する駆動回路の回路図である。図５に示す駆動回路はローデコーダ５００、ロードライバ５０１、メモリセル５０２を有する。ロードライバ５０１およびメモリセル５０２はアレイ状に複数配置される。
ロードライバ５０１はＮＡＮＤゲート部５０４、第１のレベルシフタ５０５、第１のバッファ５０６、第２のＮＡＮＤゲート５０７、第２のレベルシフタ５０８、第２のバッファ５０９を有する。ＮＡＮＤゲート部５０４は第１のＮＡＮＤゲート５０３を有する。
＜駆動回路部の構成と動作＞
図５に示す駆動回路の動作について説明する。ローデコーダ５００により複数あるロードライバ５０１のうち一つが選択される。ローデコーダ５００の出力線は第１のＮＡＮＤゲート５０３の入力部の一方および第２のＮＡＮＤゲート５０７の入力部の一方と電気的に接続されている。一方、第１のＮＡＮＤゲート５０３の入力部の他方は書き込みイネーブル信号線（ＷＥ）と電気的に接続され、また、第２のＮＡＮＤゲート５０７の入力部の他方は読み出しイネーブル信号線（ＲＥ）と電気的に接続されている。したがって、書き込み動作、すなわちＷＥがアクティブである場合には第１のＮＡＮＤゲート５０３の出力がアクティブになり、読み出し動作、すなわちＲＥがアクティブである場合には第２のＮＡＮＤゲート５０７の出力がアクティブになる。
第１のＮＡＮＤゲート５０３の出力は第１のレベルシフタ５０５へ入力され、第２のＮＡＮＤゲート５０７の出力は第２のレベルシフタ５０８へ入力される。一方、第１のレベルシフタ５０５の電源線に書き込み電圧（ＶＷ）が印加され、第２のレベルシフタ５０８の電源線として読み出し電圧（ＶＲ）が印加されている。したがって、第１のＮＡＮＤゲート５０３の出力がアクティブである場合第１のレベルシフタ５０５によりローデコーダ５００の出力が書き込み電圧に増幅され、第２のＮＡＮＤゲート５０７の出力がアクティブである場合第２のレベルシフタ５０８により読み出し電圧に増幅される。第１のレベルシフタ５０５の出力は第１のバッファ５０６を通り第２の信号線（Ｓ２）としてメモリセル５０２に入力され、第２のレベルシフタ５０８の出力は第２のバッファ５０９を通りワード線（ＷＬ）としてメモリセル５０２に入力される。メモリセル５０２にはほかにビット線（ＢＬ）、第１の信号線（Ｓ１）が接続される。
図３に示すように、メモリセル５０２は、第１のトランジスタ１２０１と、第１のトランジスタ１２０１に重畳して設けられた第２のトランジスタ１２０２と、を有する。ここで、図４における、第１のトランジスタ１３０１を含む層１３００は、図１（Ａ）における素子形成層３０１に対応する。また、本実施の形態において、第２のトランジスタ１２０２のソース電極またはドレイン電極と同じ工程で作製される駆動回路部の配線が、図１（Ａ）における第１の配線３０２に対応し、第２のトランジスタ１２０２のゲート絶縁膜と同じ工程で作製される層間膜が、図１（Ａ）における第１の層間膜３０５に対応し、第２のトランジスタ１２０２のゲート電極と同じ工程で作製される駆動回路部の配線が、図１（Ａ）における第２の配線３０３に対応する。この場合、実施の形態１の構成を適用することで、駆動回路部において、メモリセル５０２に含まれる第２のトランジスタ１２０２のソース電極またはドレイン電極と同じ工程で作製される配線と、該トランジスタのゲート電極と同じ工程で作製される配線と、を共に回路の一部として使用することができるため、駆動回路部の面積の縮小を図ることができる。
より具体的には、ＮＡＮＤゲート部５０４、第１のレベルシフタ５０５、第２のレベルシフタ５０８に、実施の形態１に記載の回路構成を適用する。このうち、ＮＡＮＤゲート部５０４には図１（Ｂ）に示す回路構成が、第１のレベルシフタ５０５および第２のレベルシフタ５０８には図２に示す回路構成が、それぞれ適用される。
まず、ＮＡＮＤゲート部５０４への図１（Ｂ）に示す回路構成の適用について図面を用いて説明を行う。図６は、ＮＡＮＤゲート部５０４の回路図である。
図６に示す回路はＮ型トランジスタ６０１、６０２、Ｐ型トランジスタ６０３、６０４、信号線６０５、信号線６０６を有する。
信号線６０５は、複数のＮＡＮＤゲート（図５のＮＡＮＤゲート５０３およびＮＡＮＤゲート５０７）を駆動する共通の信号線である。信号線６０６は、信号線６０５と電気的に接続され、Ｎ型トランジスタ６０１のゲート電極およびＰ型トランジスタ６０３のゲート電極と電気的に接続される。
図６において、信号線６０６を図１で示す第１の配線３０２とし、信号線６０５を図１で示す第２の配線３０３とする。より具体的に説明すると、信号線６０６を、メモリセル５０２に含まれる第２のトランジスタ１２０２のソース電極またはドレイン電極と同じ工程で作製し、信号線６０５を、該トランジスタのゲート電極と同じ工程で作製するものとする。したがって、メモリセル５０２に含まれる第２のトランジスタ１２０２のゲート絶縁膜と、信号線６０６と信号線６０５との間の層間膜と、が同じ工程で作製されるため、該層間膜の膜厚を薄くすることが可能である。層間膜の膜厚は１０ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下、さらに好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。
図６において、信号線６０６と信号線６０５とは重なって配置される領域６０７を有する。信号線６０５と信号線６０６が重なって配置される領域６０７には大きな寄生容量が形成されてしまうにもかかわらず、信号の遅延時間への影響を抑制することができる。これは、信号線６０５と信号線６０６とが導通しているため、寄生容量が形成される二端子は実質的に同電位となり、該二端子への充放電がほとんど生じないためである。
なお、信号線６０５を、第２のトランジスタ１２０２のソース電極またはドレイン電極と同じ工程で作製し、信号線６０６を、該トランジスタのゲート電極と同じ工程で作製することも可能である。また、ソース電極またはドレイン電極と同じ工程で作製される配線の膜厚を１００ｎｍ以上１５０ｎｍ以下とし、ゲート電極と同じ工程で作製される配線の膜厚と比較して薄くすることは、下層の配線（第１の配線）が段差になることによる断線を防ぐことができるため好ましい。
図７は、ＮＡＮＤゲート部５０４の断面の一部を示した図である。図７に示す断面は、信号線７００、ＮＡＮＤゲート７０２、信号線７０４を含み、ＮＡＮＤゲート７０２はトランジスタ７０３ａ、７０３ｂを含む。図７において、トランジスタ７０３ａ、７０３ｂは、メモリセル５０２に含まれる第１のトランジスタ１２０１と同じ工程で作製される。また、図７における信号線７０４が、図６における信号線６０６に対応し、図７における信号線７００が図６における信号線６０５に対応する。また、図７において、信号線７００と信号線７０４が重なる領域である領域７０５が、図６における領域６０７に対応する。
図７において、信号線７００は信号線７０４と電気的に接続され、信号線７０４はＮＡＮＤゲート７０２内のトランジスタ７０３ａのゲート電極およびトランジスタ７０３ｂのゲート電極と電気的に接続される。
また、図８は、図６および図７に示すＮＡＮＤゲート部５０４の上面図の一形態である。図８の破線Ａ−Ａ’は図７で示した断面図のＡ−Ａ’に対応する。
図８に示すＮＡＮＤゲート８０２は、図７に示すＮＡＮＤゲート７０２に対応し、信号線８００は図７に示す信号線７００に対応し、信号線８０４は図７に示す信号線７０４に対応し、信号線８００と信号線８０４とが重なる領域８０５は図７に示す領域７０５に対応する。ＮＡＮＤゲート８０２の中のトランジスタ８０３ａは図７に示すトランジスタ７０３ａに対応し、トランジスタ８０３ｂは図７に示すトランジスタ７０３ｂに対応する。
ＮＡＮＤゲート７０２を構成するトランジスタ７０３ａは図６のＮ型トランジスタ６０１に、トランジスタ７０３ｂは図６のＰ型トランジスタ６０３に対応する。信号線７００は図４の第２のトランジスタ１３０２のゲート電極と同一の配線層であり、信号線７０４は図４の第２のトランジスタ１３０２のソース電極またはドレイン電極と同一の配線層である。そのため、信号線７００の膜厚は２００ｎｍ以上とするのが好ましく、信号線７０４の膜厚は１００ｎｍ以上１５０ｎｍ以下とするのが好ましい。
領域７０５は、層間膜７０６を介して信号線７００と信号線７０４とが積層して配置される領域である。層間膜７０６の膜厚は１０ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下、さらに好ましくは１０ｎｍ以上３０ｎｍ以下とする。層間膜７０６は、図４の第２のトランジスタ１３０２のソース電極またはドレイン電極と、ゲート電極を隔てる膜（すなわち、ゲート絶縁膜）と同一工程で成膜される膜である。
信号線７００と信号線７０４は上述のような薄膜の層間膜７０６で隔てられているのみであるが、図６に示す回路構成を適用することで、信号線７００と信号線７０４とは同一の信号が入力されるため、両者の層間絶縁膜の膜厚が薄くても互いの信号に影響を与えることがない。したがって、信号線７００と信号線７０４とが重畳した領域７０５を有していた場合であっても、信号線７００および信号線７０４を配線として機能させることができる。
続いて、図５の半導体装置における第１のレベルシフタ５０５および第２のレベルシフタ５０８へ、図２に示す回路構成を適用した例について図９を用いて説明を行う。図９は、第１のレベルシフタ５０５および第２のレベルシフタ５０８の回路図である。
図９に示すレベルシフタは、Ｎ型トランジスタ９０１、９０２、Ｐ型トランジスタ９０３、９０４、９０５、９０６を有する。
図９に示すレベルシフタは、入力信号線と反転信号入力線の電位はハイのときに電源電位、ローのときに接地電位となる。また、出力信号線と反転信号出力線の電位はハイのときに高電位電源ＶＤＤＨ、ローのときに接地電位となる。第１のレベルシフタ５０５の場合は高電位電源としてＶＷが、第２のレベルシフタ５０８の場合は高電位電源としてＶＲが適用される。
図９において、入力信号線９１０または出力信号線９１２の一方を、図１（Ａ）で示す第１の配線３０２とし、他方を図１（Ａ）で示す第２の配線３０３とする。より具体的に説明すると、入力信号線９１０または出力信号線９１２の一方を、メモリセル５０２に含まれる第２のトランジスタ１２０２のソース電極またはドレイン電極と同じ工程で作製し、他方を該トランジスタのゲート電極と同じ工程で作製するものとする。
または、図９において、反転信号入力線９１１または反転信号出力線９１３の一方を、図１（Ａ）で示す第１の配線３０２とし、他方を図１（Ａ）で示す第２の配線３０３としてもよい。より具体的に説明すると、反転信号入力線９１１または反転信号出力線９１３の一方を、メモリセル５０２に含まれる第２のトランジスタ１２０２のソース電極またはドレイン電極と同じ工程で作製し、他方を該トランジスタのゲート電極と同じ工程で作製するものとする。
これによって、入力信号線９１０と出力信号線９１２との間の層間膜、または反転信号入力線９１１と反転信号出力線９１３との間の層間膜、あるいはその双方、がメモリセル５０２に含まれる第２のトランジスタ１２０２のゲート絶縁膜と同じ工程で作製されるため、該層間膜の膜厚を薄くすることが可能である。層間膜の膜厚は１０ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下、さらに好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。
なお、入力信号線９１０は、入力信号ＩＮを入力する配線であり、反転信号入力線９１１は、入力信号の反転信号ＩＮＢを入力する配線である。また、出力信号線９１２は、出力信号ＯＵＴを出力する配線であり、反転信号出力線９１３は、出力信号の反転信号ＯＵＴＢを出力する配線である。
なお、メモリセル５０２に含まれる第２のトランジスタ１３０２をトップゲート型のトランジスタとする場合、図１（Ａ）に示す第１の配線３０２を、第２のトランジスタ１３０２のソース電極またはドレイン電極と同じ工程で作製される配線とし、第２の配線３０３を第２のトランジスタ１３０２のゲート電極と同じ工程で作製される配線とするのが好ましい。第２のトランジスタ１３０２において、ソース電極またはドレイン電極は、ゲート電極よりも薄い膜厚を有するため、第１の配線が段差になることによる第２の配線の断線を防ぐことができるためである。なお、第１の配線（第２のトランジスタ１３０２のソース電極またはドレイン電極）の膜厚は、１００ｎｍ以上１５０ｎｍ以下とするのが好ましい。
なお、図９ではハイ信号を電源電位から高電位電源に変換するタイプのレベルシフタを示したが、ロー信号を接地電位から低電位電源に変換するタイプのレベルシフタにも同様に適用が可能である。
図１０は、図９に示すレベルシフタの断面の一部を示した図である。図１０に示す断面は、トランジスタ１０００、配線１００１、配線１００２を含む。図１０において、トランジスタ１０００は、メモリセル５０２に含まれる第１のトランジスタ１２０１と同じ工程で作製される。また、図１０に示すレベルシフタは、配線１００１と配線１００２とが重なる領域である領域１００３を有している。配線１００１はトランジスタ１０００のソース電極またはドレイン電極の一方と電気的に接続される。また、図示しないが、配線１００２はトランジスタ１０００とは異なるトランジスタのゲート電極と電気的に接続される。
図１０に示すトランジスタ１０００は、図９のインバータ９００内のトランジスタに対応し、配線１００１は図９の反転信号入力線９１１に対応し、配線１００２は図９の反転信号出力線９１３に対応する。または、配線１００１は、図９の入力信号線９１０に対応し、配線１００２は図９の出力信号線９１２に対応する。
また、図１１は、図９および図１０に示すレベルシフタの上面図の一形態である。図１１の破線Ｂ−Ｂ’は図１０で示した断面図のＢ−Ｂ’に対応する。
図１１に示すトランジスタ１１００は、図１０に示すトランジスタ１０００に対応し、配線１１０１は図１０に示す配線１００１に対応し、配線１１０２は図１０に示す配線１００２に対応し、配線１１０１と配線１１０２とが重なる領域１１０３は図１０に示す領域１００３に対応する。
図１０において、配線１００１は図４の第２のトランジスタ１３０２のゲート電極と同一の工程で作製される配線であり、配線１００２は図４の第２のトランジスタ１３０２のソース電極またはドレイン電極と同一の工程で作製される配線である。そのため、配線１００１の膜厚は２００ｎｍ以上とするのが好ましく、配線１００２の膜厚は１００ｎｍ以上１５０ｎｍ以下とするのが好ましい。
領域１００３は、層間膜１００６を介して配線１００１と配線１００２とが積層して配置される領域である。層間膜１００６の膜厚は１０ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下、さらに好ましくは１０ｎｍ以上３０ｎｍ以下とする。層間膜１００６は、図４の第２のトランジスタ１３０２のソース電極またはドレイン電極と、ゲート電極を隔てる膜（すなわち、ゲート絶縁膜）と同一工程で成膜される膜である。
図２の回路構成を適用したレベルシフタは、配線１００１と配線１００２は上述のような薄膜の層間膜で隔てられているのみであるが、配線１００１と配線１００２とは同相の信号が入力されるため、両者の層間の膜厚が薄くても寄生容量による影響を抑えることができる。したがって、領域１００３に示すような、配線１００１と配線１００２とが重畳した領域１００３を有していた場合であっても、配線１００１と配線１００２を、配線として機能させることができる。
また、図５の半導体装置における、第１のレベルシフタ５０５および第２のレベルシフタ５０８へ、図２に示す回路構成を適用した例は、図９乃至図１１に示す構成に限られるものではない。例えば、図１２および図１３に示すような構成のレベルシフタとしても良い。図１２は、第１のレベルシフタ５０５および第２のレベルシフタ５０８の回路図であり、図１３は、図１２に示すレベルシフタの断面の一部を示した図である。
図１２に示すレベルシフタは、インバータ１４００、Ｎ型トランジスタ１４０１、１４０２、Ｐ型トランジスタ１４０３、１４０４、１４０５、１４０６を有する。インバータ１４００はＮ型トランジスタ１４０７、Ｐ型トランジスタ１４０８を有する。
図１２に示すレベルシフタは、入力信号線と反転信号入力線の電位はハイのときに電源電位、ローのときに接地電位となる。また、出力信号線と反転信号出力線の電位はハイのときに高電位電源ＶＤＤＨ、ローのときに接地電位となる。すなわち、第１のレベルシフタ５０５の場合は高電位電源としてＶＷが、第２のレベルシフタ５０８の場合は高電位電源としてＶＲが適用される。
図１２において、入力信号線１４１０または出力信号線１４１２の一方を、図１（Ａ）で示す第１の配線３０２とし、他方を図１（Ａ）で示す第２の配線３０３とする。より具体的に説明すると、入力信号線１４１０または出力信号線１４１２の一方を、メモリセル５０２に含まれる第２のトランジスタ１２０２のソース電極またはドレイン電極と同じ工程で作製し、他方を該トランジスタのゲート電極と同じ工程で作製するものとする。
または、図１２において、反転信号入力線１４１１または反転信号出力線１４１３の一方を、図１（Ａ）で示す第１の配線３０２とし、他方を図１（Ａ）で示す第２の配線３０３としてもよい。より具体的に説明すると、反転信号入力線１４１１または反転信号出力線１４１３の一方を、メモリセル５０２に含まれる第２のトランジスタ１２０２のソース電極またはドレイン電極と同じ工程で作製し、他方を該トランジスタのゲート電極と同じ工程で作製するものとする。
これによって、入力信号線１４１０と出力信号線１４１２との間の層間膜、または反転信号入力線１４１１と反転信号出力線１４１３との間の層間膜、あるいはその双方、がメモリセル５０２に含まれる第２のトランジスタ１２０２のゲート絶縁膜と同じ工程で作製されるため、該層間膜の膜厚を薄くすることが可能である。層間膜の膜厚は１０ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下、さらに好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。
なお、入力信号線１４１０は、入力信号ＩＮを入力する配線であり、反転信号入力線１４１１は、入力信号の反転信号ＩＮＢを入力する配線である。また、出力信号線１４１２は、出力信号ＯＵＴを出力する配線であり、反転信号出力線１４１３は、出力信号の反転信号ＯＵＴＢを出力する配線である。
なお、メモリセル５０２に含まれる第２のトランジスタ１３０２をトップゲート型のトランジスタとする場合、図１に示す第１の配線３０２を、第２のトランジスタ１３０２のソース電極またはドレイン電極と同じ工程で作製される配線とし、第２の配線３０３を第２のトランジスタ１３０２のゲート電極と同じ工程で作製される配線とするのが好ましい。第２のトランジスタ１３０２において、ソース電極またはドレイン電極は、ゲート電極よりも薄い膜厚を有するため、第１の配線が段差になることによる第２の配線の断線を防ぐことができるためである。なお、第１の配線（第２のトランジスタ１３０２のソース電極またはドレイン電極）の膜厚は、１００ｎｍ以上１５０ｎｍ以下とするのが好ましい。
なお、図１２ではハイ信号を電源電位から高電位電源に変換するタイプのレベルシフタを示したが、ロー信号を接地電位から低電位電源に変換するタイプのレベルシフタにも同様に適用が可能である。
図１３は、図１２に示すレベルシフタの断面の一部を示した図である。図１３に示す断面は、トランジスタ１５００、配線１５０１、配線１５０２を含む。図１３において、トランジスタ１５００は、メモリセル５０２に含まれる第２のトランジスタ１２０２と同じ工程で作製される。また、図１３に示すレベルシフタは、配線１５０１と配線１５０２とが重なる領域である領域１５０３を有している。配線１５０１はトランジスタ１５００のソース電極またはドレイン電極の一方と電気的に接続される。また、図示しないが、配線１５０２はトランジスタ１５００とは異なるトランジスタのゲート電極と電気的に接続される。
図１３に示すトランジスタ１５００は、図１２のインバータ１４００内のＮ型トランジスタ１４０７に対応し、配線１５０１は図１２の反転信号入力線１４１１に対応し、配線１５０２は図１２の反転信号出力線１４１３に対応する。または、配線１５０１は、図１２の入力信号線１４１０に対応し、配線１５０２は図１２の出力信号線１４１２に対応する。
図１３において、配線１５０１は図４の第２のトランジスタ１３０２のゲート電極と同一の工程で作製される配線であり、配線１５０２は図４の第２のトランジスタ１３０２のソース電極またはドレイン電極と同一の工程で作製される配線である。そのため、配線１５０１の膜厚は２００ｎｍ以上とするのが好ましく、配線１５０２の膜厚は１００ｎｍ以上１５０ｎｍ以下とするのが好ましい。
領域１５０３は、層間膜１５０６を介して配線１５０１と配線１５０２とが積層して配置される領域である。層間膜１５０６の膜厚は１０ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下、さらに好ましくは１０ｎｍ以上３０ｎｍ以下とする。層間膜１５０６は、図４の第２のトランジスタ１３０２のソース電極またはドレイン電極と、ゲート電極を隔てる膜（すなわち、ゲート絶縁膜）と同一工程で成膜される膜である。
図２の回路構成を適用したレベルシフタは、配線１５０１と配線１５０２は上述のような薄膜の層間膜で隔てられているのみであるが、配線１５０１と配線１５０２とは同相の信号が入力されるため、両者の層間の膜厚が薄くても寄生容量による影響を抑えることができる。したがって、領域１５０３に示すような、配線１５０１と配線１５０２とが重畳した領域１５０３を有していた場合であっても、配線１５０１と配線１５０２を、配線として機能させることができる。
次に、図５に示す半導体装置においても用いることができる、バッファを有する回路へ図１（Ａ）に示す構成を適用した例について図１４を用いて説明を行う。図１４は、半導体装置が有する複数の回路に入力する共通の信号線と、該信号線から分岐し回路内の配線として用いる信号線とを有する回路の一態様を示した図である。
図１４に示す回路１６０１はバッファ１６０２、回路１６０３を有し、バッファ１６０２の入力電極は信号線１６０４と電気的に接続される。信号線１６００は回路１６０１を含む複数の回路を駆動する共通の信号線であり、信号線１６０４と電気的に接続される。信号線１６０５はバッファ１６０２の出力端子および回路１６０３の入力端子と電気的に接続される。
図１４において、信号線１６０４を、図１で示す第１の配線３０２とし、信号線１６００を図１で示す第２の配線３０３とする。より具体的に説明すると、信号線１６０４を、メモリセル５０２に含まれる第２のトランジスタ１２０２のソース電極またはドレイン電極と同じ工程で作製し、信号線１６００を該トランジスタのゲート電極と同じ工程で作製するものとする。また、同様に、信号線１６０５を図１で示す第１の配線３０２とすることができる。
これによって、メモリセル５０２に含まれる第２のトランジスタ１２０２のゲート絶縁膜と、信号線１６００と信号線１６０４との間の層間膜および、信号線１６００と信号線１６０５との間の層間膜が同じ工程で作製されるため、これらの層間膜の膜厚を薄くすることが可能である。層間膜の膜厚は１０ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下、さらに好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。
なお、メモリセル５０２に含まれる第２のトランジスタ１２０２をトップゲート型のトランジスタとする場合、図１に示す第１の配線３０２を、第２のトランジスタ１３０２のソース電極またはドレイン電極と同じ工程で作製される配線とし、第２の配線３０３を第２のトランジスタ１３０２のゲート電極と同じ工程で作製される配線とするのが好ましい。第２のトランジスタ１３０２において、ソース電極またはドレイン電極は、ゲート電極よりも薄い膜厚を有するため、第１の配線が段差になることによる第２の配線の断線を防ぐことができるためである。なお、第１の配線（第２のトランジスタ１３０２のソース電極またはドレイン電極）の膜厚は、１００ｎｍ以上１５０ｎｍ以下とするのが好ましい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図１５乃至図２０を参照して説明する。具体的には、記憶装置に搭載可能なメモリセルの構成およびその作製方法について説明する。
＜半導体装置の断面構成および平面構成＞
図１５は、半導体装置の構成の一例である。図１５（Ａ）には、半導体装置の断面を、図１５（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１５（Ａ）は、図１５（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１５（Ａ）および図１５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図１５に示す半導体装置は、メモリセルとして用いることができる。
なお、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１５におけるトランジスタ１６０は、半導体基板４００上の半導体層中に設けられたチャネル形成領域１３４と、チャネル形成領域１３４を挟むように設けられた不純物領域１３２（ソース領域およびドレイン領域とも記す）と、チャネル形成領域１３４上に設けられたゲート絶縁膜１２２ａと、ゲート絶縁膜１２２ａ上にチャネル形成領域１３４と重畳するように設けられたゲート電極１２８ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との記載には、ドレイン領域が含まれうる。
また、半導体基板４００上の半導体層中に設けられた不純物領域１２６には、導電層１２８ｂが接続されている。ここで、導電層１２８ｂは、トランジスタ１６０のソース電極やドレイン電極としても機能する。また、不純物領域１３２と不純物領域１２６との間には、不純物領域１３０が設けられている。また、トランジスタ１６０を覆うように絶縁層１３６、絶縁層１３８、および絶縁層１４０が設けられている。なお、高集積化を実現するためには、図１５に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２８ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１３２を設けても良い。
図１５におけるトランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、酸化物半導体層１４４、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うゲート絶縁膜１４６と、ゲート絶縁膜１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
なお、図１５のトランジスタ１６２では、微細化に起因して素子間に生じるリーク電流を抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
図１５における容量素子１６４は、ドレイン電極１４２ｂ、ゲート絶縁膜１４６、および導電層１４８ｂ、とで構成される。すなわち、ドレイン電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁膜１４６とを積層させる場合には、ドレイン電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられている。そして、ゲート絶縁膜１４６および絶縁層１５０に形成された開口には、配線１５４が設けられている。配線１５４は、メモリセルの一と他のメモリセルとを接続する配線である。配線１５４は、ソース電極１４２ａと、導電層１２８ｂとを介して、不純物領域１２６に接続されている。これにより、トランジスタ１６０におけるソース領域またはドレイン領域と、トランジスタ１６２におけるソース電極１４２ａと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。
また、導電層１２８ｂを設けることにより、不純物領域１２６とソース電極１４２ａの接続する位置と、ソース電極１４２ａと配線１５４との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
なお、図１５に示す半導体装置において、トランジスタ１６０を含む層が、図１（Ａ）における素子形成層３０１に相当する。本実施の形態で示す半導体記憶装置は、図１５に図示するメモリセルと、該メモリセルを駆動するための駆動回路部（図示せず）と、を有している。図１（Ａ）における第１の配線３０２は、駆動回路部内においてトランジスタ１６２のソース電極１４２ａ（ドレイン電極１４２ｂ）と同じ工程で作製される配線（同層の配線）に相当する。また、図１（Ａ）における第１の層間膜３０５は、駆動回路部内においてトランジスタ１６２のゲート絶縁膜１４６と同じ工程で作製される絶縁層に相当する。なお、ゲート絶縁膜１４６をパターン形成せずに、第１の層間膜３０５として用いることも可能である。また、図１（Ａ）における第２の配線３０３は、駆動回路部内においてトランジスタ１６２のゲート電極１４８ａと同じ工程で作製される配線に相当する。また、図１（Ａ）における第２の層間膜３０６は、トランジスタ１６２の絶縁層１５０と同じ工程で作製される絶縁層に相当する。なお、絶縁層１５０をパターン形成せずに、第２の層間膜３０６として用いることも可能である。また、図１（Ａ）における第３の配線３０４は、駆動回路部内においてトランジスタ１６２の配線１５４と同じ工程で作製される配線に相当する。
＜ＳＯＩ基板の作製方法＞
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図１６を参照して説明する。
まず、ベース基板として半導体基板４００を準備する（図１６（Ａ）参照）。半導体基板４００としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
なお、半導体基板４００に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
半導体基板４００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板４００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて洗浄を行うのが好ましい。
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板４１０を用いる（図１６（Ｂ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
単結晶半導体基板４１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板４１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板４１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
単結晶半導体基板４１０の表面には酸化膜４１２を形成する（図１６（Ｃ）参照）。なお、汚染物除去の観点から、酸化膜４１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板４１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
酸化膜４１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜４１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜４１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
本実施の形態では、単結晶半導体基板４１０に熱酸化処理を行うことにより酸化膜４１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板４１０に熱酸化処理を行うことにより、塩素酸化された酸化膜４１２を形成することができる。この場合、酸化膜４１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板４１０の汚染を低減させることができる。
なお、酸化膜４１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜４１２にはフッ素原子を含有させてもよい。単結晶半導体基板４１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
次に、イオンを電界で加速して単結晶半導体基板４１０に照射し、添加することで、単結晶半導体基板４１０の所定の深さに結晶構造が損傷した脆化領域４１４を形成する（図１６（Ｄ）参照）。
脆化領域４１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域４１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板４１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板４１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３ ＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３ ＋の割合を高めることで、イオン照射の効率を向上させることができる。
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。
なお、イオンドーピング装置を用いて脆化領域４１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜４１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板４１０の汚染を防ぐことができる。
次に、半導体基板４００と、単結晶半導体基板４１０とを対向させ、酸化膜４１２を介して密着させる。これにより、半導体基板４００と、単結晶半導体基板４１０とが貼り合わされる（図１６（Ｅ）参照）。なお、単結晶半導体基板４１０と貼り合わせる半導体基板４００の表面に酸化膜または窒化膜を成膜してもよい。
貼り合わせの際には、半導体基板４００または単結晶半導体基板４１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板４００と酸化膜４１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
なお、単結晶半導体基板４１０と半導体基板４００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板４１０と半導体基板４００との界面での接合強度を向上させることができる。
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域４１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、半導体基板４００と酸化膜４１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
次に、熱処理を行うことにより、単結晶半導体基板４１０を脆化領域において分離して、半導体基板４００上に、酸化膜４１２を介して単結晶半導体層４１６を形成する（図１６（Ｆ）参照）。
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層４１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、４００℃以上５００℃以下とすると、より効果的である。
なお、単結晶半導体基板４１０を分離した後には、単結晶半導体層４１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層４１６中に残存する水素の濃度を低減させてもよい。
次に、単結晶半導体層４１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層４１８を形成する（図１６（Ｇ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
なお、本実施の形態においては、単結晶半導体層４１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層４１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層４１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層４１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層４１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層４１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
以上の工程により、良好な特性の単結晶半導体層４１８を有するＳＯＩ基板を得ることができる（図１６（Ｇ）参照）。
＜半導体装置の作製方法＞
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法について、図１７乃至図２０を参照して説明する。
＜下部のトランジスタの作製方法＞
はじめに下部のトランジスタ１６０の作製方法について、図１７および図１８を参照して説明する。なお、図１７および図１８は、図１６に示す方法で作成したＳＯＩ基板の一部であって、図１５（Ａ）に示す下部のトランジスタに相当する断面工程図である。
まず、単結晶半導体層４１８を島状に加工して、半導体層１２０を形成する（図１７（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、半導体層１２０を覆うように絶縁層１２２を形成する（図１７（Ｂ）参照）。絶縁層１２２は、後にゲート絶縁膜となるものである。絶縁層１２２は、例えば、半導体層１２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層１２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層１２２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
次に、絶縁層１２２上にマスク１２４を形成し、一導電性を付与する不純物元素を半導体層１２０に添加して、不純物領域１２６を形成する（図１７（Ｃ）参照）。なお、ここでは、不純物元素を添加した後、マスク１２４は除去する。
次に、絶縁層１２２上にマスクを形成し、絶縁層１２２が不純物領域１２６と重畳する領域の一部を除去することにより、ゲート絶縁膜１２２ａを形成する（図１７（Ｄ）参照）。絶縁層１２２の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。
次に、ゲート絶縁膜１２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１２８ａおよび導電層１２８ｂを形成する（図１７（Ｅ）参照）。
ゲート電極１２８ａおよび導電層１２８ｂに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。
次に、ゲート電極１２８ａおよび導電層１２８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域１３４、不純物領域１３２、および不純物領域１３０を形成する（図１８（Ａ）参照）。例えば、ｎ型トランジスタを形成するためには、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加すればよく、ｐ型トランジスタを形成するためには、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域１２６、不純物領域１３２、不純物領域１３０の順に高くなる。
次に、ゲート絶縁膜１２２ａ、ゲート電極１２８ａ、導電層１２８ｂを覆うように、絶縁層１３６、絶縁層１３８および絶縁層１４０を形成する（図１８（Ｂ）参照）。
絶縁層１３６、絶縁層１３８、絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３６、絶縁層１３８、絶縁層１４０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３６、絶縁層１３８、絶縁層１４０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３６や絶縁層１３８、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１３６として酸化窒化シリコン、絶縁層１３８として窒化酸化シリコン、絶縁層１４０として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１３６、絶縁層１３８および絶縁層１４０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良い。
次に、絶縁層１３８および絶縁層１４０にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１３８および絶縁層１４０を平坦化する（図１８（Ｃ）参照）。ここでは、絶縁層１３８が一部露出されるまで、ＣＭＰ処理を行う。絶縁層１３８に窒化酸化シリコンを用い、絶縁層１４０に酸化シリコンを用いた場合、絶縁層１３８はエッチングストッパとして機能する。
次に、絶縁層１３８および絶縁層１４０にＣＭＰ処理やエッチング処理を行うことにより、ゲート電極１２８ａおよび導電層１２８ｂの上面を露出させる（図１８（Ｄ）参照）。ここでは、ゲート電極１２８ａおよび導電層１２８ｂが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極１２８ａおよび導電層１２８ｂの一部を露出させる工程において、後に形成されるトランジスタ１６２の特性を向上させるために、絶縁層１３６、絶縁層１３８、絶縁層１４０の表面は可能な限り平坦にしておくことが好ましい。
以上の工程により、下部のトランジスタ１６０を形成することができる（図１８（Ｄ）参照）。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
＜上部のトランジスタの作製方法＞
次に、上部のトランジスタ１６２の作製方法について、図１９および図２０を参照して説明する。
まず、ゲート電極１２８ａ、導電層１２８ｂ、絶縁層１３６、絶縁層１３８、絶縁層１４０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１９（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層１３６、絶縁層１３８、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図２４乃至図２６を用いて詳細に説明する。なお、特に断りがない限り、図２４乃至図２６は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
図２４（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図２４（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図２４（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図２４（Ａ）に示す小グループは電荷が０である。
図２４（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図２４（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図２４（Ｂ）に示す構造をとりうる。図２４（Ｂ）に示す小グループは電荷が０である。
図２４（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図２４（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図２４（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図２４（Ｃ）に示す小グループは電荷が０である。
図２４（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図２４（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２４（Ｄ）に示す小グループは電荷が＋１となる。
図２４（Ｅ）に、２個のＺｎを含む小グループを示す。図２４（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図２４（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図２４（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。したがって、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図２５（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図２５（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２５（Ｃ）は、図２５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図２５（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図２５（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２５（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図２５（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図２４（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図２５（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
例えば、図２６（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図２６（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図２６（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２６（Ｃ）は、図２６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２６（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯと呼ぶことができ、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまう恐れがあるためである。
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットを用いることもできる。
酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
例えば、酸化物半導体層は、次のように形成することができる。
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行ってもよい。
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図１９（Ｂ）参照）。
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極１４２ａおよびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁膜１４６の被覆性を向上し、段切れを防止することができる。
上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁膜１４６を形成する（図１９（Ｃ）参照）。
ゲート絶縁膜１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁膜１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成するのが好適である。ゲート絶縁膜１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁膜を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁膜１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁膜１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、ゲート絶縁膜１４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁膜を形成する場合に、ゲート絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁膜の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、脱水、脱水化処理された酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近い酸化物半導体とすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁膜１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁膜１４６および下地絶縁膜の双方に適用しても良い。
ゲート絶縁膜１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁膜１４６が酸素を含む場合、脱水、脱水化処理された酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁膜１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行ってもよいし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせてもよい。
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図１９（Ｄ）参照）。
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
次に、ゲート絶縁膜１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図２０（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
次に、ゲート絶縁膜１４６、絶縁層１５０に、ソース電極１４２ａにまで達する開口を形成する。その後、絶縁層１５０上にソース電極１４２ａと接する配線１５４を形成する（図２０（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成し、ＰＶＤ法によりチタン膜を形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
絶縁層１５０に形成する開口は、導電層１２８ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
ここで、導電層１２８ｂを用いずに、不純物領域１２６とソース電極１４２ａとの接続と、ソース電極１４２ａと配線１５４との接続とを重畳させる場合について説明する。この場合、不純物領域１２６上に形成された絶縁層１３６、絶縁層１３８および絶縁層１４０に開口（下部のコンタクトと呼ぶ）を形成し、下部のコンタクトにソース電極１４２ａを形成した後、ゲート絶縁膜１４６および絶縁層１５０において、下部のコンタクトと重畳する領域に開口（上部のコンタクトと呼ぶ）を形成し、配線１５４を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極１４２ａが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。
本実施の形態に示すように、導電層１２８ｂを用いることにより、ソース電極１４２ａを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
次に、配線１５４を覆うように絶縁層１５６を形成する（図２０（Ｃ）参照）。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図２０（Ｃ）参照）。
なお、トランジスタ１６２において、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図１５（Ａ）のトランジスタ１６２に酸化物導電層を設けたトランジスタ１６２Ａ、１６２Ｂを図２２（Ａ）（Ｂ）に示す。
図２２（Ａ）（Ｂ）のトランジスタ１６２Ａ、１６２Ｂは、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層４０４ａ、４０４ｂが形成されている。図２２（Ａ）（Ｂ）のトランジスタ１６２Ａ、１６２Ｂは作製工程により酸化物導電層４０４ａ、４０４ｂの形状が異なる例である。
図２２（Ａ）のトランジスタ１６２Ａでは、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極１４２ａ、ドレイン電極１４２ｂを形成した後、ソース電極１４２ａ、ドレイン電極１４２ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂを形成する。
図２２（Ｂ）のトランジスタ１６２Ｂでは、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する。
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
酸化物導電層４０４ａ、４０４ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化シリコンとインジウムスズ酸化物の化合物、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ１６２Ａ、１６２Ｂが高速動作をすることができる。
また、酸化物半導体層１４４、酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂの構成とすることによって、トランジスタ１６２Ａ、１６２Ｂの耐圧を向上させることができる。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、オフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
また、本実施の形態において示す半導体装置では、配線を共通化することも可能であり、集積度が十分に高められた半導体装置を実現することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図２１を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図２１（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０７、筐体７０８、表示部７０９、キーボード７１０などによって構成されている。筐体７０７と筐体７０８の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図２１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
図２１（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図２１（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図２１（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図２１（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図２１（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
（実施の形態５）
上記実施の形態において、トランジスタ１６２の半導体層に用いることのできる酸化物半導体層の一形態を、図２３を用いて説明する。
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
絶縁層４０１上に絶縁層４３７を形成する。本実施の形態では、絶縁層４３７として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］））を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯと呼ぶことができ、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層４５０ａを形成する（図２３（Ａ）参照）。
成膜時における基板温度や第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁膜として用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶縁層４３７の界面、のいずれかには少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図２３（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５３を形成する（図２３（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層４５３を、本明細書に開示する半導体装置に適用できるトランジスタ１６２に、適宜用いることができる。
また、酸化物半導体層として本実施の形態の酸化物半導体積層を用いた実施の形態３におけるトランジスタにおいては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向（一方の面から他方の面に流れる方向、具体的に図１５（Ａ）では上下方向）に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、以下の式となる。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ系酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
ここで、Ｄはゲート電極方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図２７に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図２７で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２８乃至図３０に示す。なお、計算に用いたトランジスタの断面構造を図３１に示す。図３１に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃを有する。半導体領域２１０３ａおよび半導体領域２１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図３１（Ａ）に示すトランジスタは、下地絶縁膜２１０１と、下地絶縁膜２１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成される。トランジスタは半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域２１０３ｂと、ゲート電極２１０５を有する。ゲート電極２１０５の幅を３３ｎｍとする。
ゲート電極２１０５と半導体領域２１０３ｂの間には、ゲート絶縁膜２１０４を有し、また、ゲート電極２１０５の両側面には側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂ、ゲート電極２１０５の上部には、ゲート電極２１０５と他の配線との短絡を防止するための絶縁物２１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域２１０３ａおよび半導体領域２１０３ｃに接して、ソース電極２１０８ａおよびドレイン電極２１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図３１（Ｂ）に示すトランジスタは、下地絶縁膜２１０１と、酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成され、半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれた真性の半導体領域２１０３ｂと、幅３３ｎｍのゲート電極２１０５とゲート絶縁膜２１０４と側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂと絶縁物２１０７とソース電極２１０８ａおよびドレイン電極２１０８ｂを有する点で図３１（Ａ）に示すトランジスタと同じである。
図３１（Ａ）に示すトランジスタと図３１（Ｂ）に示すトランジスタの相違点は、側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂの下の半導体領域の導電型である。図３１（Ａ）に示すトランジスタでは、側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃであるが、図３１（Ｂ）に示すトランジスタでは、真性の半導体領域２１０３ｂである。すなわち、図３１（Ｂ）に示す半導体層において、半導体領域２１０３ａ（半導体領域２１０３ｃ）とゲート電極２１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物２１０６ａ（側壁絶縁物２１０６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２８は、図３１（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲート電極とソース電極の電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレイン電極とソース電極の電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図２８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２８（Ｂ）は１０ｎｍとしたものであり、図２８（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる１０μＡを超えることが示された。
図２９は、図３１（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２９（Ｂ）は１０ｎｍとしたものであり、図２９（Ｃ）は５ｎｍとしたものである。
また、図３０は、図３１（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図３０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図３０（Ｂ）は１０ｎｍとしたものであり、図３０（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図２８では８０ｃｍ２／Ｖｓ程度であるが、図２９では６０ｃｍ２／Ｖｓ程度、図３０では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる１０μＡを超えることが示された。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図３２（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
図３２（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図３２（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図３２（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図３２（Ａ）と図３２（Ｂ）の対比からも確認することができる。
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
まず、基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図３３（Ａ）に、マイナスＢＴ試験の結果を図３３（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図３４（Ａ）に、マイナスＢＴ試験の結果を図３４（Ｂ）に示す。
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず、窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図３５に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
図３６に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
具体的には、図３６に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
図３７に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図３８（Ａ）に基板温度としきい値電圧の関係を、図３８（Ｂ）に基板温度と電界効果移動度の関係を示す。
図３８（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
また、図３８（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３９を用いて説明する。
図３９は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３９（Ａ）にトランジスタの上面図を示す。また、図３９（Ｂ）に図３９（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面Ａ１−Ａ２を示す。
図３９（Ｂ）に示すトランジスタは、基板３１００と、基板３１００上に設けられた下地絶縁膜３１０２と、下地絶縁膜３１０２の周辺に設けられた保護絶縁膜３１０４と、下地絶縁膜３１０２および保護絶縁膜３１０４上に設けられた高抵抗領域３１０６ａおよび低抵抗領域３１０６ｂを有する酸化物半導体膜３１０６と、酸化物半導体膜３１０６上に設けられたゲート絶縁膜３１０８と、ゲート絶縁膜３１０８を介して酸化物半導体膜３１０６と重畳して設けられたゲート電極３１１０と、ゲート電極３１１０の側面と接して設けられた側壁絶縁膜３１１２と、少なくとも低抵抗領域３１０６ｂと接して設けられた一対の電極３１１４と、少なくとも酸化物半導体膜３１０６、ゲート電極３１１０および一対の電極３１１４を覆って設けられた層間絶縁膜３１１６と、層間絶縁膜３１１６に設けられた開口部を介して少なくとも一対の電極３１１４の一方と接続して設けられた配線３１１８と、を有する。
なお、図示しないが、層間絶縁膜３１１６および配線３１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜３１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
図４０は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図４０（Ａ）はトランジスタの上面図である。また、図４０（Ｂ）は図４０（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。
図４０（Ｂ）に示すトランジスタは、基板３６００と、基板３６００上に設けられた下地絶縁膜３６０２と、下地絶縁膜３６０２上に設けられた酸化物半導体膜３６０６と、酸化物半導体膜３６０６と接する一対の電極３６１４と、酸化物半導体膜３６０６および一対の電極３６１４上に設けられたゲート絶縁膜３６０８と、ゲート絶縁膜３６０８を介して酸化物半導体膜３６０６と重畳して設けられたゲート電極３６１０と、ゲート絶縁膜３６０８およびゲート電極３６１０を覆って設けられた層間絶縁膜３６１６と、層間絶縁膜３６１６に設けられた開口部を介して一対の電極３６１４と接続する配線３６１８と、層間絶縁膜３６１６および配線３６１８を覆って設けられた保護膜３６２０と、を有する。
基板３６００としてはガラス基板を、下地絶縁膜３６０２としては酸化シリコン膜を、酸化物半導体膜３６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極３６１４としてはタングステン膜を、ゲート絶縁膜３６０８としては酸化シリコン膜を、ゲート電極３６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜３６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線３６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜３６２０としてはポリイミド膜を、それぞれ用いた。
なお、図４０（Ａ）に示す構造のトランジスタにおいて、ゲート電極３６１０と一対の電極３６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜３６０６に対する一対の電極３６１４のはみ出しをｄＷと呼ぶ。
１００ 回路
１０１ トランジスタ
１０２ 領域
１２０ 半導体層
１２２ 絶縁層
１２４ マスク
１２６ 不純物領域
１３０ 不純物領域
１３２ 不純物領域
１３４ チャネル形成領域
１３６ 絶縁層
１３８ 絶縁層
１４０ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁膜
１５０ 絶縁層
１５４ 配線
１５６ 絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６２Ａ トランジスタ
１６２Ｂ トランジスタ
１６４ 容量素子
２００ 回路
２０１ トランジスタ
２０２ トランジスタ
２０３ 領域
３００ 基板
３０１ 素子形成層
３０２ 配線
３０３ 配線
３０４ 配線
３０５ 層間膜
３０６ 層間膜
４００ 半導体基板
４０１ 絶縁層
４０４ａ 酸化物導電層
４０４ｂ 酸化物導電層
４１０ 単結晶半導体基板
４１２ 酸化膜
４１４ 脆化領域
４１６ 単結晶半導体層
４１８ 単結晶半導体層
４３７ 絶縁層
４５０ａ 第１の結晶性酸化物半導体層
４５０ｂ 第２の結晶性酸化物半導体層
４５３ 酸化物半導体層
５００ ローデコーダ
５０１ ロードライバ
５０２ メモリセル
５０３ ＮＡＮＤゲート
５０４ ＮＡＮＤゲート部
５０５ レベルシフタ
５０６ バッファ
５０７ ＮＡＮＤゲート
５０８ レベルシフタ
５０９ バッファ
６０１ Ｎ型トランジスタ
６０３ Ｐ型トランジスタ
６０５ 信号線
６０６ 信号線
６０７ 領域
７００ 信号線
７０２ ＮＡＮＤゲート
７０４ 信号線
７０５ 領域
７０６ 層間膜
７０７ 筐体
７０８ 筐体
７０９ 表示部
７１０ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８００ 信号線
８０２ ＮＡＮＤゲート
８０４ 信号線
８０５ 領域
９００ インバータ
９０１ Ｎ型トランジスタ
９０３ Ｐ型トランジスタ
９１０ 入力信号線
９１１ 反転信号入力線
９１２ 出力信号線
９１３ 反転信号出力線
１０００ トランジスタ
１００１ 配線
１００２ 配線
１００３ 領域
１００６ 層間膜
１１００ トランジスタ
１１０１ 配線
１１０２ 配線
１１０３ 領域
１２０１ トランジスタ
１２０２ トランジスタ
１２０３ 容量素子
１２２ａ ゲート絶縁膜
１２８ａ ゲート電極
１２８ｂ 導電層
１３００ 層
１３０１ トランジスタ
１３０２ トランジスタ
１４００ インバータ
１４０１ Ｎ型トランジスタ
１４０３ Ｐ型トランジスタ
１４０７ Ｎ型トランジスタ
１４０８ Ｐ型トランジスタ
１４１０ 入力信号線
１４１１ 反転信号入力線
１４１２ 出力信号線
１４１３ 反転信号出力線
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４８ａ ゲート電極
１４８ｂ 導電層
１５００ トランジスタ
１５０１ 配線
１５０２ 配線
１５０３ 領域
１５０６ 層間膜
１６００ 信号線
１６０１ 回路
１６０２ バッファ
１６０３ 回路
１６０４ 信号線
１６０５ 信号線
３０２ａ 配線
３０２ｂ 配線
３０３ａ 配線
３０３ｂ 配線
７０３ａ トランジスタ
７０３ｂ トランジスタ
８０３ａ トランジスタ
８０３ｂ トランジスタ
２１０１ 下地絶縁膜
２１０２ 埋め込み絶縁物
２１０３ａ 半導体領域
２１０３ｂ 半導体領域
２１０３ｃ 半導体領域
２１０４ ゲート絶縁膜
２１０５ ゲート電極
２１０６ａ 側壁絶縁物
２１０６ｂ 側壁絶縁物
２１０７ 絶縁物
２１０８ａ ソース電極
２１０８ｂ ドレイン電極
３１００ 基板
３１０２ 下地絶縁膜
３１０４ 保護絶縁膜
３１０６ 酸化物半導体膜
３１０６ａ 高抵抗領域
３１０６ｂ 低抵抗領域
３１０８ ゲート絶縁膜
３１１０ ゲート電極
３１１２ 側壁絶縁膜
３１１４ 一対の電極
３１１６ 層間絶縁膜
３１１８ 配線
３６００ 基板
３６０２ 下地絶縁膜
３６０４ 保護絶縁膜
３６０６ 酸化物半導体膜
３６０８ ゲート絶縁膜
３６１０ ゲート電極
３６１４ 一対の電極
３６１６ 層間絶縁膜
３６１８ 配線
３６２０ 保護膜

Claims (4)

  1. メモリセルと、前記メモリセルの駆動回路部を含む半導体装置であって、
    前記メモリセルは、
    第１のチャネル形成領域、第１のゲート電極、第１のソース電極および第１のドレイン電極を含む第１のトランジスタと、
    第２のチャネル形成領域、第２のゲート電極、第２のソース電極および第２のドレイン電極を含む第２のトランジスタと、
    容量素子と、を有し、
    前記第２のトランジスタは、少なくとも一部が前記第１のトランジスタと重畳して設けられ、
    前記駆動回路部は、
    前記第２のソース電極または前記第２のドレイン電極と同じ工程で形成される第１の配線と、層間膜を介して前記第１の配線と重畳し、且つ前記第２のゲート電極と同じ工程で形成される第２の配線と、を含む半導体素子を有し、
    前記第１の配線と、前記第２の配線と、は同電位が供給される配線である半導体装置。
  2. メモリセルと、前記メモリセルの駆動回路部を含む半導体装置であって、
    前記メモリセルは、
    第１のチャネル形成領域、第１のゲート電極、第１のソース電極および第１のドレイン電極を含む第１のトランジスタと、
    第２のチャネル形成領域、第２のゲート電極、第２のソース電極および第２のドレイン電極を含む第２のトランジスタと、
    容量素子と、を有し、
    前記第２のトランジスタは、少なくとも一部が前記第１のトランジスタと重畳して設けられ、
    前記駆動回路部は、
    前記第２のソース電極または前記第２のドレイン電極と同じ工程で形成される第１の配線と、層間膜を介して前記第１の配線と重畳し、且つ前記第２のゲート電極と同じ工程で形成される第２の配線と、を含む半導体素子を有し、
    前記第１の配線と、前記第２の配線と、は同相の信号が供給される配線である半導体装置。
  3. 前記半導体素子は、レベルシフタである請求項１または２に記載の半導体装置。
  4. 前記層間膜の膜厚は、１０ｎｍ以上１００ｎｍ以下である請求項１乃至３に記載の半導体装置。
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