CN106785333A - 用于多层全息天线的GaAs‑Ge‑GaAs异质结构的pin二极管制备方法 - Google Patents
用于多层全息天线的GaAs‑Ge‑GaAs异质结构的pin二极管制备方法 Download PDFInfo
- Publication number
- CN106785333A CN106785333A CN201611184337.8A CN201611184337A CN106785333A CN 106785333 A CN106785333 A CN 106785333A CN 201611184337 A CN201611184337 A CN 201611184337A CN 106785333 A CN106785333 A CN 106785333A
- Authority
- CN
- China
- Prior art keywords
- groove
- gaas
- layer
- active area
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910001218 Gallium arsenide Inorganic materials 0.000 title claims abstract description 70
- 238000002360 preparation method Methods 0.000 title claims abstract description 33
- 239000000463 material Substances 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 238000005516 engineering process Methods 0.000 claims abstract description 27
- 239000002184 metal Substances 0.000 claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 238000004544 sputter deposition Methods 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 82
- 238000000034 method Methods 0.000 claims description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 23
- 239000011241 protective layer Substances 0.000 claims description 22
- 229910052681 coesite Inorganic materials 0.000 claims description 18
- 229910052906 cristobalite Inorganic materials 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000000377 silicon dioxide Substances 0.000 claims description 18
- 229910052682 stishovite Inorganic materials 0.000 claims description 18
- 229910052905 tridymite Inorganic materials 0.000 claims description 18
- 238000001259 photo etching Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 4
- 238000002161 passivation Methods 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- 239000007787 solid Substances 0.000 abstract description 15
- 238000002955 isolation Methods 0.000 abstract description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 27
- 229910052732 germanium Inorganic materials 0.000 description 12
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 12
- 238000002347 injection Methods 0.000 description 10
- 239000007924 injection Substances 0.000 description 10
- 230000008901 benefit Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000001093 holography Methods 0.000 description 3
- 241000790917 Dioxys <bee> Species 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052752 metalloid Inorganic materials 0.000 description 1
- 150000002738 metalloids Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q1/00—Details of, or arrangements associated with, antennas
- H01Q1/12—Supports; Mounting means
- H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
- H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q1/00—Details of, or arrangements associated with, antennas
- H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q5/00—Arrangements for simultaneous operation of antennas on two or more different wavebands, e.g. dual-band or multi-band arrangements
- H01Q5/30—Arrangements for providing operation on different wavebands
- H01Q5/307—Individual or coupled radiating elements, each element being fed in an unspecified way
- H01Q5/314—Individual or coupled radiating elements, each element being fed in an unspecified way using frequency dependent circuits or components, e.g. trap circuits or capacitors
- H01Q5/321—Individual or coupled radiating elements, each element being fed in an unspecified way using frequency dependent circuits or components, e.g. trap circuits or capacitors within a radiating element or between connected radiating elements
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
Abstract
一种用于多层全息天线的GaAs‑Ge‑GaAs异质结构的pin二极管制备方法。该制备方法包括：(a)选取GeOI衬底；(b)刻蚀所述GeOI衬底的顶层Ge层以在所述顶层Ge层内形成第一沟槽和第二沟槽；(c)在所述第一沟槽和所述第二沟槽内淀积GaAs材料；(d)利用离子注入工艺对所述第一沟槽内的GaAs材料进行P型离子注入形成P型有源区，对所述第二沟槽内的GaAs材料进行N型离子注入形成N型有源区；(e)在所述P型有源区和所述N型有源区表面形成引线孔并溅射金属形成所述GaAs‑Ge‑GaAs异质结构的pin二极管。本发明实施例利用深槽隔离技术及离子注入工艺能够制备并提供适用于形成固态等离子天线的高性能Ge基pin二极管。
Description
技术领域
本发明涉及半导体器件制造技术领域，特别涉及一种用于多层全息天线的GaAs-Ge-GaAs异质结构的pin二极管制备方法。
背景技术
全息天线因为其具有全息结构，能在特定的场合很好地满足用户的实际要求，具有较好的应用前景。可重构天线，尤其是频率可重构天线，能工作在多个频率的条件下，极大地扩展了应用范围，受到广泛的关注。采用何种材料和工艺以生产出频率可重构全息天线是个很重要也很有意义的问题。
目前，国内外应用于可重构天线的pin二极管采用的材料均为体硅材料，此材料存在本征区载流子迁移率较低问题，影响pin二极管本征区载流子浓度，进而影响其固态等离子体浓度；并且该结构的P区与N区大多采用注入工艺形成，此方法要求注入剂量和能量较大，对设备要求高，且与现有工艺不兼容；而采用扩散工艺，虽结深较深，但同时P区与N区的面积较大，集成度低，掺杂浓度不均匀，影响pin二极管的电学性能，导致固态等离子体浓度和分布的可控性差。
发明内容
因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种用于多层全息天线的GaAs-Ge-GaAs异质结构的pin二极管制备方法。
具体的，本发明实施例提供一种用于多层全息天线的GaAs-Ge-GaAs异质结构的pin二极管制备方法，所述pin二极管用于制造可重构多层全息天线(1)，所述全息天线(1)包括半导体基片(11)、天线模块(13)、第一全息圆环(15)及第二全息圆环(17)；所述天线模块(13)、所述第一全息圆环(15)及所述第二全息圆环(17)均采用半导体工艺制作于所述半导体基片(11)上；其中，所述天线模块(13)、所述第一全息圆环(15)及所述第二全息圆环(17)均包括依次串接的pin二极管串；
所述pin二极管制备方法包括：
(a)选取GeOI衬底；
(b)在所述GeOI衬底表面淀积第一保护层；
(c)采用第一掩膜版，利用干法刻蚀工艺刻蚀所述第一保护层及所述GeOI衬底以在所述GeOI衬底内形成隔离沟槽；
(d)利用CVD工艺在所述隔离沟槽内填充隔离材料；
(e)利用CMP工艺去除所述第一保护层及所述隔离沟槽外的所述隔离材料形成所述GaAs-Ge-GaAs异质结构的pin二极管的隔离区；
(f)刻蚀所述GeOI衬底的顶层Ge层以在所述顶层Ge层内形成第一沟槽和第二沟槽；
(g)在所述第一沟槽和所述第二沟槽内淀积GaAs材料；
(h)利用离子注入工艺对所述第一沟槽内的GaAs材料进行P型离子注入形成P型有源区，对所述第二沟槽内的GaAs材料进行N型离子注入形成N型有源区；
(i)在所述P型有源区和所述N型有源区表面形成引线孔并溅射金属形成所述GaAs-Ge-GaAs异质结构的pin二极管。
在上述实施例的基础上，步骤(b)包括：
(b1)在所述GeOI衬底表面生成SiO2材料形成第一SiO2层；
(b2)在所述第一SiO2层表面生成SiN材料形成第一SiN层以最终形成所述第一保护层。
在上述实施例的基础上，步骤(f)包括：
(f1)在所述GeOI衬底表面形成第二保护层；
(f2)采用第二掩膜版，利用各向异性刻蚀工艺刻蚀所述第二保护层及所述顶层Ge层以在所述顶层Ge层形成所述第一沟槽和所述第二沟槽。
在上述实施例的基础上，步骤(f1)包括：
(f11)在所述GeOI衬底表面生成SiO2材料形成第二SiO2层；
(f12)在所述第二SiO2层表面生成SiN材料形成第二SiN层以最终形成所述第二保护层。
在上述实施例的基础上，在步骤(g)之前，还包括：
(y1)在800℃～900℃下，氧化所述第一沟槽和所述第二沟槽以在所述第一沟槽和所述第二沟槽的内壁形成氧化层；
(y2)利用湿法刻蚀工艺，刻蚀所述第一沟槽和所述第二沟槽内壁的氧化层以完成所述第一型沟槽和所述第二沟槽内壁的平整化。
在上述实施例的基础上，步骤(g)包括：
(g1)利用MOCVD工艺，在所述第一沟槽和所述第二沟槽内淀积GaAs材料；
(g2)利用CMP工艺，去除所述第一沟槽和所述第二沟槽外一定厚度的GaAs材料以完成所述第一沟槽和所述第二沟槽的平整化。
在上述实施例的基础上，步骤(h)包括：
(h1)采用第三掩膜版，利用离子注入工艺对所述第一沟槽内的GaAs材料进行B离子注入形成所述P型有源区；
(h2)采用第四掩膜版，利用离子注入工艺在所述第二沟槽内的GaAs材料进行P离子注入形成所述N型有源区；
(h3)在所述P型有源区和所述N型有源区表面淀积SiO2材料，利用退火工艺激活所述P型有源区和所述N型有源区的杂质；
(h4)去除SiO2材料。
在上述实施例的基础上，步骤(i)包括：
(i1)在整个衬底表面淀积SiO2材料；
(i2)采用第五掩膜版，利用各向异性刻蚀工艺，刻蚀所述P型有源区和所述N型有源区表面部分位置的SiO2材料形成所述引线孔；
(i3)在所述引线孔中溅射金属材料；
(i4)钝化处理并光刻PAD以形成所述GaAs-Ge-GaAs异质结构的pin二极管。
在上述实施例的基础上，所述半导体基片(11)为SOI基片。
在上述实施例的基础上，所述全息天线(1)还包括至少一个第三全息圆环(19)，设置于所述第二全息圆环(17)的外侧且采用半导体工艺制作于所述半导体基片(11)上。
本发明提供的GaAs-Ge-GaAs异质结构的pin二极管的制备方法具备如下优点：
(1)pin二极管所使用的锗材料，由于其高迁移率和大载流子寿命的特性，能有效提高了pin二极管的固态等离子体浓度；
(2)pin二极管采用异质结结构，由于i区为锗，其载流子迁移率高且禁带宽度比较窄，在P、N区填充多晶GaAs从而形成异质结结构，GaAs材料的禁带宽度大于锗，故可产生高的注入比，提高器件性能；
(3)pin二极管采用异质结结构，并且I区的锗和P、N区的多晶GaAs的晶格失配比较低，故在异质结界面处的缺陷很少，从而提高了器件的性能；
(4)pin二极管采用了一种基于刻蚀的深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例提供的一种可重构多层全息天线的结构示意图；
图2为本发明实施例提供的用于可重构多层全息天线的GaAs-Ge-GaAs异质结构的pin二极管的制备方法示意图；
图3为本发明实施例的一种天线模块的结构示意图；
图4为本发明实施例提供的一种第一环形单元的结构示意图；
图5为本发明实施例提供的一种第二环形单元的结构示意图；
图6为本发明实施例提供的一种GaAs-Ge-GaAs异质结构的pin二极管的结构示意图；
图7为本发明实施例提供的一种GaAs-Ge-GaAs异质结构的pin二极管串的结构示意图；
图8a-图8r为本发明实施例提供的另一种用于可重构多层全息天线的GaAs-Ge-GaAs异质结构的pin二极管的制备方法示意图；
图9为本发明实施例提供的另一种GaAs-Ge-GaAs异质结构的pin二极管的结构示意图；
图10为本发明实施例提供的另一种可重构多层全息天线的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
本发明提出了一种用于多层全息天线的GaAs-Ge-GaAs异质结构的pin二极管制备方法。该GaAs-Ge-GaAs异质结构是基于绝缘衬底上的锗(Germanium-On-Insulator，简称GeOI)形成横向pin二极管，其在加直流偏压时，直流电流会在其表面形成自由载流子(电子和空穴)组成的固态等离子体，该等离子体具有类金属特性，即对电磁波具有反射作用，其反射特性与表面等离子体的微波传输特性、浓度及分布密切相关。
GeOI横向pin二极管等离子可重构天线可以是由GeOI横向pin二极管按阵列排列组合而成，利用外部控制阵列中的pin二极管选择性导通，使该阵列形成动态固态等离子体条纹、具备天线的功能，对特定电磁波具有发射和接收功能，并且该天线可通过阵列中pin二极管的选择性导通，改变固态等离子体条纹形状及分布，从而实现天线的重构，在国防通讯与雷达技术方面具有重要的应用前景。
以下，将对本发明制备的GeOI基pin二极管的工艺流程作进一步详细描述。在图中，为了方便说明，放大或缩小了层和区域的厚度，所示大小并不代表实际尺寸。
实施例一
本发明实施例提供一种用于多层全息天线的GaAs-Ge-GaAs异质结构的pin二极管制备方法，所述pin二极管用于制造可重构多层全息天线(1)，请参考图1，图1为本发明实施例提供的一种可重构多层全息天线的结构示意图。所述全息天线(1)包括半导体基片(11)、天线模块(13)、第一全息圆环(15)及第二全息圆环(17)；所述天线模块(13)、所述第一全息圆环(15)及所述第二全息圆环(17)均采用半导体工艺制作于所述半导体基片(11)上；其中，所述天线模块(13)、所述第一全息圆环(15)及所述第二全息圆环(17)均包括依次串接的pin二极管串；
请参考图2，图2为本发明实施例提供的用于可重构多层全息天线的GaAs-Ge-GaAs异质结构的pin二极管的制备方法示意图。所述pin二极管制备方法包括：
(a)选取GeOI衬底；采用GeOI衬底的原因在于，对于固态等离子天线由于其需要良好的微波特性，而pin二极管为了满足这个需求，需要具备良好的隔离特性和载流子即固态等离子体的限定能力，而GeOI衬底由于其具有能够与隔离槽方便的形成pin隔离区域、二氧化硅(SiO2)也能够将载流子即固态等离子体限定在顶层Ge中，所以优选采用GeOI作为pin二极管的衬底。并且，由于锗材料的载流子迁移率比较大，故可在I区内形成较高的等离子体浓度，提高器件的性能。
(b)在所述GeOI衬底表面淀积第一保护层；
具体地，第一保护层包括第一二氧化硅(SiO2)层和第一氮化硅(SiN)层；则第一保护层的形成包括：在GeOI衬底表面生成二氧化硅(SiO2)以形成第一二氧化硅(SiO2)层；在第一二氧化硅(SiO2)层表面生成氮化硅(SiN)以形成第一氮化硅(SiN)层。这样做的好处在于，利用二氧化硅(SiO2)的疏松特性，将氮化硅(SiN)的应力隔离，使其不能传导进顶层Ge，保证了顶层Ge性能的稳定；基于氮化硅(SiN)与Ge在干法刻蚀时的高选择比，利用氮化硅(SiN)作为干法刻蚀的掩蔽膜，易于工艺实现。当然，可以理解的是，保护层的层数以及保护层的材料此处不做限制，只要能够形成保护层即可。
(c)采用第一掩膜版，利用干法刻蚀工艺刻蚀所述第一保护层及所述GeOI衬底以在所述GeOI衬底内形成隔离沟槽；
优选地，隔离槽的深度大于等于GeOI衬底的顶层Ge的厚度，保证了后续槽中二氧化硅(SiO2)与GeOI衬底的氧化层的连接，形成完整的绝缘隔离。
(d)利用CVD工艺在所述隔离沟槽内填充隔离材料；
(e)利用CMP工艺去除所述第一保护层及所述隔离沟槽外的所述隔离材料形成所述GaAs-Ge-GaAs异质结构的pin二极管的隔离区。
(f)刻蚀所述GeOI衬底的顶层Ge层以在所述顶层Ge层内形成第一沟槽和第二沟槽；
(g)在所述第一沟槽和所述第二沟槽内淀积GaAs材料；
(h)利用离子注入工艺对所述第一沟槽内的GaAs材料进行P型离子注入形成P型有源区，对所述第二沟槽内的GaAs材料进行N型离子注入形成N型有源区；
(i)在所述P型有源区和所述N型有源区表面形成引线孔并溅射金属形成所述GaAs-Ge-GaAs异质结构的pin二极管。
进一步地，在上述实施例的基础上，步骤(b)包括：
(b1)在所述GeOI衬底表面生成SiO2材料形成第一SiO2层；
(b2)在所述第一SiO2层表面生成SiN材料形成第一SiN层以最终形成所述第一保护层。
进一步地，在上述实施例的基础上，步骤(f)包括：
(f1)在所述GeOI衬底表面形成第二保护层；
(f2)采用第二掩膜版，利用各向异性刻蚀工艺刻蚀所述第二保护层及所述顶层Ge层以在所述顶层Ge层形成所述第一沟槽和所述第二沟槽。
优选地，该第一沟槽和第二沟槽的底部距顶层Ge底部的距离为0.5微米～30微米，形成一般认为的深槽，这样在形成P型和N型有源区时可以形成杂质分布均匀、且高掺杂浓度的P、N区和和陡峭的Pi与Ni结，以利于提高i区等离子体浓度。
进一步地，在上述实施例的基础上，步骤(f1)包括：
(f11)在所述GeOI衬底表面生成SiO2材料形成第二SiO2层；
(f12)在所述第二SiO2层表面生成SiN材料形成第二SiN层以最终形成所述第二保护层。这样做的好处类似于第一保护层的作用，此处不再赘述。
进一步地，在上述实施例的基础上，在步骤(g)之前，还包括：
(y1)在800℃～900℃下，氧化所述第一沟槽和所述第二沟槽以在所述第一沟槽和所述第二沟槽的内壁形成氧化层；
(y2)利用湿法刻蚀工艺，刻蚀所述第一沟槽和所述第二沟槽内壁的氧化层以完成所述第一型沟槽和所述第二沟槽内壁的平整化。
这样做的好处在于：可以防止沟槽侧壁的突起形成电场集中区域，造成Pi和Ni结击穿。
进一步地，在上述实施例的基础上，步骤(g)包括：
(g1)利用MOCVD工艺，在所述第一沟槽和所述第二沟槽内淀积GaAs材料；
(g2)利用CMP工艺，去除所述第一沟槽和所述第二沟槽外一定厚度的GaAs材料以完成所述第一沟槽和所述第二沟槽的平整化。
进一步地，在上述实施例的基础上，步骤(h)包括：
(h1)采用第三掩膜版，利用离子注入工艺对所述第一沟槽内的GaAs材料进行B离子注入形成所述P型有源区；
(h2)采用第四掩膜版，利用离子注入工艺在所述第二沟槽内的GaAs材料进行P离子注入形成所述N型有源区；
(h3)在所述P型有源区和所述N型有源区表面淀积SiO2材料，利用退火工艺激活所述P型有源区和所述N型有源区的杂质；
(h4)去除SiO2材料。
进一步地，在上述实施例的基础上，步骤(i)包括：
(i1)在整个衬底表面淀积SiO2材料；
(i2)采用第五掩膜版，利用各向异性刻蚀工艺，刻蚀所述P型有源区和所述N型有源区表面部分位置的SiO2材料形成所述引线孔；
(i3)在所述引线孔中溅射金属材料；
(i4)钝化处理并光刻PAD以形成所述GaAs-Ge-GaAs异质结构的pin二极管。
进一步地，在上述实施例的基础上，所述半导体基片(11)为SOI基片。
进一步地，在上述实施例的基础上，请参考图10，图10为本发明实施例提供的另一种可重构多层全息天线的结构示意图。在本实施例中，所述全息天线(1)还包括至少一个第三全息圆环(19)，设置于所述第二全息圆环(17)的外侧且采用半导体工艺制作于所述半导体基片(11)上。
请参见图3，图3为本发明实施例的一种天线模块的结构示意图。所述天线模块13包括第一pin二极管天线臂1301、第二pin二极管天线臂1302、同轴馈线1303、第一直流偏置线1304、第二直流偏置线1305、第三直流偏置线1306、第四直流偏置线1307、第五直流偏置线1308、第六直流偏置线1309、第七直流偏置线1310、第八直流偏置线1311；
其中，所述同轴馈线1303的内芯线和外导体分别焊接于所述第一直流偏置线1304和所述第二直流偏置线1305；
所述第一直流偏置线1304、第五直流偏置线1308、所述第三直流偏置线1306及所述第四直流偏置线1307沿所述第一pin二极管天线臂1301的长度方向分别电连接至所述第一pin二极管天线臂1301；
所述第二直流偏置线1305、所述第六直流偏置线1309、所述第七直流偏置线1310及所述第八直流偏置线1311沿所述第二pin二极管天线臂1302的长度方向分别电连接至所述第二pin二极管天线臂1302。
可选地，所述第一pin二极管天线臂1301包括依次串接的第一pin二极管串w1、第二pin二极管串w2及所述第三pin二极管串w3，所述第二pin二极管天线臂1302包括依次串接的第四pin二极管串w4、第五pin二极管串w5及所述第六pin二极管串w6且所述第一pin二极管串w1与所述第六pin二极管串w6、所述第二pin二极管串w2与所述第五pin二极管串w5、所述第三pin二极管串w3与所述第四pin二极管串w4分别包括同等数量的pin二极管。
进一步地，请参见图4，图4为本发明实施例提供的一种第一环形单元的结构示意图。所述第一全息圆环15包括多个呈环状均匀排列的多个第一环形单元1501，且所述第一环形单元1501包括第九直流偏置线15011及第七pin二极管串w7，所述第九直流偏置线15011电连接至所述第七pin二极管串w7的两端。
进一步地，请参见图5，图5为本发明实施例提供的一种第二环形单元的结构示意图。所述第二全息圆环17包括多个呈环状均匀排列的多个第二环形单元1701，且所述第二环形单元1701包括第十直流偏置线17011及所述第八pin二极管串w8，所述第十直流偏置线17011电连接至所述第八pin二极管串w8的两端。
进一步地，请参考图6及图7，图6为本发明实施例提供的一种GaAs-Ge-GaAs异质结构的pin二极管的结构示意图；图7为本发明实施例提供的一种GaAs-Ge-GaAs异质结构的pin二极管串的结构示意图。每个pin二极管串中包括多个pin二极管，且这些pin二极管串行连接。所述pin二极管包括P+区27、N+区26和本征区22，且还包括第一金属接触区23和第二金属接触区24；其中，
所述第一金属接触区23一端电连接所述P+区27且另一端电连接至直流偏置线1304、1305、1306、1307、1308、1309、1310、1311、15011、17011或者相邻的所述pin二极管的所述第二金属接触区24，所述第二金属接触区24一端电连接所述N+区26且另一端电连接至所述直流偏置线1304、1305、1306、1307、1308、1309、1310、1311、15011、17011或者相邻的所述pin二极管的所述第一金属接触区23。即处于pin二极管串的一端的pin二极管的金属接触区23连接至直流偏置的正极，处于pin二极管串的另一端的pin二极管的金属接触区24连接至直流偏置的负极，通过施加直流电压可使整个pin二极管串中所有pin二极管处于正向导通状态。
本发明提供的GaAs-Ge-GaAs异质结构的pin二极管的制备方法具备如下优点：
(1)pin二极管所使用的锗材料，由于其高迁移率和大载流子寿命的特性，能有效提高了pin二极管的固态等离子体浓度；
(2)pin二极管采用异质结结构，由于i区为锗，其载流子迁移率高且禁带宽度比较窄，在P、N区填充多晶GaAs从而形成异质结结构，GaAs材料的禁带宽度大于锗，故可产生高的注入比，提高器件性能；
(3)pin二极管采用异质结结构，并且I区的锗和P、N区的多晶GaAs的晶格失配比较低，故在异质结界面处的缺陷很少，从而提高了器件的性能；
(4)pin二极管采用了一种基于刻蚀的深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响。
实施例二
请参见图8a-图8r，图8a-图8r为本发明实施例提供的另一种用于可重构多层全息天线的GaAs-Ge-GaAs异质结构的pin二极管的制备方法示意图。在上述实施例一的基础上，以制备沟道长度为22nm(固态等离子区域长度为100微米)的GaAs-Ge-GaAs异质结构的pin二极管为例进行详细说明，具体步骤如下：
步骤1，衬底材料制备步骤：
(1a)如图8a所示，选取(100)晶向，掺杂类型为p型，掺杂浓度为1014cm-3的GeOI衬底片101，顶层Ge的厚度为50μm；
(1b)如图8b所示，采用化学气相沉积(Chemical vapor deposition,简称CVD)的方法，在GeOI衬底上淀积一层40nm厚度的第一SiO2层201；
(1c)采用化学气相淀积的方法，在衬底上淀积一层2μm厚度的第一Si3N4/SiN层202；
步骤2，隔离制备步骤：
(2a)如图8c所示，采用掩膜版，通过光刻工艺在上述保护层上形成隔离区，湿法刻蚀隔离区第一Si3N4/SiN层202，形成隔离区图形；采用干法刻蚀，在隔离区形成宽5μm，深为50μm的深隔离槽301；
(2b)如图8d所示，采用CVD的方法，淀积SiO2 401将该深隔离槽填满；
(2c)如图8e所示，采用化学机械抛光(Chemical Mechanical Polishing，简称CMP)方法，去除表面第一Si3N4/SiN层202和第一SiO2层201，使GeOI衬底表面平整；
步骤3，P、N区深槽制备步骤：
(3a)如图8f所示，采用CVD方法，在衬底上连续淀积延二层材料，第一层为300nm厚度的第二SiO2层601，第二层为500nm厚度的第二Si3N4/SiN层602；
(3b)如图8g所示，采用掩膜版，光刻P、N区深槽，湿法刻蚀P、N区第二Si3N4/SiN层602和第二SiO2层601，形成P、N区图形；采用干法刻蚀，在P、N区形成宽4μm，深5μm的深槽701，P、N区槽的长度根据在所制备的天线中的应用情况而确定；
(3c)如图8h所示，在850℃下，高温处理10分钟，氧化槽内壁形成氧化层801，以使P、N区槽内壁平整；
(3d)如图8i所示，利用湿法刻蚀工艺去除P、N区槽内壁的氧化层801。
步骤4，P、N接触区制备步骤：
(4a)如图8j所示，采用有机金属化学气相沉积(Metal-organic Chemical VaporDeposition,简称MOCVD)工艺，在P、N区槽中淀积多晶GaAs1001，并将沟槽填满；
(4b)如图8k所示，采用CMP，去除表面多晶GaAs1001与第二Si3N4/SiN层602，使表面平整；
(4c)如图8l所示，采用CVD的方法，在表面淀积一层多晶GaAs1201，厚度为200～500nm；
(4d)如图8m所示，采用掩膜版，光刻P区有源区，采用带胶离子注入方法进行P+注入，使P区有源区掺杂浓度达到0.5×1020cm-3，去除光刻胶，形成P接触1301；
(4e)采用掩膜版，光刻N区有源区，采用带胶离子注入方法进行N+注入，使N区有源区掺杂浓度为0.5×1020cm-3，去除光刻胶，形成N接触1302；
(4f)如图8n所示，采用选择性刻蚀，刻蚀掉P、N接触区以外的多晶GaAs1201，形成P、N接触区；
(4g)如图8o所示，采用CVD的方法，在表面淀积SiO21501，厚度为800nm；
(4h)在1000℃，退火1分钟，使离子注入的杂质激活、并且推进GaAs中杂质；
步骤5，构成PIN二极管步骤：
(5a)如图8p所示，在P、N接触区光刻引线孔1601；
(5b)如图8q所示，衬底表面溅射金属，在750℃合金形成金属硅化物1701，并刻蚀掉表面的金属；
(5c)衬底表面溅射金属，光刻引线；
(5d)如图8r所示，淀积Si3N4/SiN形成钝化层1801，光刻PAD，形成PIN二极管，作为制备固态等离子天线材料。
本实施例中，上述各种工艺参数均为举例说明，依据本领域技术人员的常规手段所做的变换均为本申请之保护范围。
本发明制备的应用于固态等离子可重构天线的pin二极管，首先，所使用的锗材料，由于其高迁移率和大载流子寿命的特性，提高了pin二极管的固态等离子体浓度；另外，Ge基pin二极管的P区与N区采用了基于刻蚀的深槽刻蚀的多晶GaAs镶嵌工艺，该工艺能够提供突变结pi与ni结，并且能够有效地提高pi结、ni结的结深，使固态等离子体的浓度和分布的可控性增强，有利于制备出高性能的等离子天线；其次，锗材料由于其氧化物GeO热稳定性差的特性，P区和N区深槽侧壁平整化的处理可在高温环境自动完成，简化了材料的制备方法；再次，本发明制备的应用于固态等离子可重构天线的GeOI基pin二极管采用了一种基于刻蚀的深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响。
实施例三
请参照图9，图9为本发明实施例提供的另一种GaAs-Ge-GaAs异质结构的pin二极管的结构示意图。该GaAs-Ge-GaAs异质结构的pin二极管采用上述如图2所示的制备方法制成，具体地，该GaAs-Ge-GaAs异质结构的pin二极管在GeOI衬底301上制备形成，且pin二极管的P区304、N区305以及横向位于该P区304和该N区305之间的i区(本征区)均位于该GeOI衬底的顶层Ge302内。其中，该pin二极管可以采用STI深槽隔离，即该P区304和该N区305外侧各设置有一隔离槽303，且该隔离槽303的深度大于等于该顶层Ge302的厚度。
综上所述，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
Claims (10)
1.一种用于多层全息天线的GaAs-Ge-GaAs异质结构的pin二极管制备方法，其特征在于，所述pin二极管用于制造可重构多层全息天线(1)，所述全息天线(1)包括半导体基片(11)、天线模块(13)、第一全息圆环(15)及第二全息圆环(17)；所述天线模块(13)、所述第一全息圆环(15)及所述第二全息圆环(17)均采用半导体工艺制作于所述半导体基片(11)上；其中，所述天线模块(13)、所述第一全息圆环(15)及所述第二全息圆环(17)均包括依次串接的pin二极管串；
所述pin二极管制备方法包括：
(a)选取GeOI衬底；
(b)在所述GeOI衬底表面淀积第一保护层；
(c)采用第一掩膜版，利用干法刻蚀工艺刻蚀所述第一保护层及所述GeOI衬底以在所述GeOI衬底内形成隔离沟槽；
(d)利用CVD工艺在所述隔离沟槽内填充隔离材料；
(e)利用CMP工艺去除所述第一保护层及所述隔离沟槽外的所述隔离材料形成所述GaAs-Ge-GaAs异质结构的pin二极管的隔离区；
(f)刻蚀所述GeOI衬底的顶层Ge层以在所述顶层Ge层内形成第一沟槽和第二沟槽；
(g)在所述第一沟槽和所述第二沟槽内淀积GaAs材料；
(h)利用离子注入工艺对所述第一沟槽内的GaAs材料进行P型离子注入形成P型有源区，对所述第二沟槽内的GaAs材料进行N型离子注入形成N型有源区；
(i)在所述P型有源区和所述N型有源区表面形成引线孔并溅射金属形成所述GaAs-Ge-GaAs异质结构的pin二极管。
2.如权利要求1所述的制备方法，其特征在于，步骤(b)包括：
(b1)在所述GeOI衬底表面生成SiO2材料形成第一SiO2层；
(b2)在所述第一SiO2层表面生成SiN材料形成第一SiN层以最终形成所述第一保护层。
3.如权利要求1所述的制备方法，其特征在于，步骤(f)包括：
(f1)在所述GeOI衬底表面形成第二保护层；
(f2)采用第二掩膜版，利用各向异性刻蚀工艺刻蚀所述第二保护层及所述顶层Ge层以在所述顶层Ge层形成所述第一沟槽和所述第二沟槽。
4.如权利要求3所述的制备方法，其特征在于，步骤(f1)包括：
(f11)在所述GeOI衬底表面生成SiO2材料形成第二SiO2层；
(f12)在所述第二SiO2层表面生成SiN材料形成第二SiN层以最终形成所述第二保护层。
5.如权利要求1所述的制备方法，其特征在于，在步骤(g)之前，还包括：
(y1)在800℃～900℃下，氧化所述第一沟槽和所述第二沟槽以在所述第一沟槽和所述第二沟槽的内壁形成氧化层；
(y2)利用湿法刻蚀工艺，刻蚀所述第一沟槽和所述第二沟槽内壁的氧化层以完成所述第一型沟槽和所述第二沟槽内壁的平整化。
6.如权利要求1所述的制备方法，其特征在于，步骤(g)包括：
(g1)利用MOCVD工艺，在所述第一沟槽和所述第二沟槽内淀积GaAs材料；
(g2)利用CMP工艺，去除所述第一沟槽和所述第二沟槽外一定厚度的GaAs材料以完成所述第一沟槽和所述第二沟槽的平整化。
7.如权利要求1所述的制备方法，其特征在于，步骤(h)包括：
(h1)采用第三掩膜版，利用离子注入工艺对所述第一沟槽内的GaAs材料进行B离子注入形成所述P型有源区；
(h2)采用第四掩膜版，利用离子注入工艺在所述第二沟槽内的GaAs材料进行P离子注入形成所述N型有源区；
(h3)在所述P型有源区和所述N型有源区表面淀积SiO2材料，利用退火工艺激活所述P型有源区和所述N型有源区的杂质；
(h4)去除SiO2材料。
8.如权利要求1所述的制备方法，其特征在于，步骤(i)包括：
(i1)在整个衬底表面淀积SiO2材料；
(i2)采用第五掩膜版，利用各向异性刻蚀工艺，刻蚀所述P型有源区和所述N型有源区表面部分位置的SiO2材料形成所述引线孔；
(i3)在所述引线孔中溅射金属材料；
(i4)钝化处理并光刻PAD以形成所述GaAs-Ge-GaAs异质结构的pin二极管。
9.如权利要求1所述的制备方法，其特征在于，所述半导体基片(11)为SOI基片。
10.如权利要求1所述的制备方法，其特征在于，所述全息天线(1)还包括至少一个第三全息圆环(19)，设置于所述第二全息圆环(17)的外侧且采用半导体工艺制作于所述半导体基片(11)上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611184337.8A CN106785333A (zh) | 2016-12-20 | 2016-12-20 | 用于多层全息天线的GaAs‑Ge‑GaAs异质结构的pin二极管制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611184337.8A CN106785333A (zh) | 2016-12-20 | 2016-12-20 | 用于多层全息天线的GaAs‑Ge‑GaAs异质结构的pin二极管制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106785333A true CN106785333A (zh) | 2017-05-31 |
Family
ID=58893995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611184337.8A Pending CN106785333A (zh) | 2016-12-20 | 2016-12-20 | 用于多层全息天线的GaAs‑Ge‑GaAs异质结构的pin二极管制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106785333A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030080385A1 (en) * | 2001-10-29 | 2003-05-01 | Kawasaki Microelectronics, Inc. | Silicon on insulator device and layout method of the same |
| CN101714591A (zh) * | 2009-11-10 | 2010-05-26 | 大连理工大学 | 一种硅光电二极管的制作方法 |
| CN102842595A (zh) * | 2011-06-20 | 2012-12-26 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
-
2016
- 2016-12-20 CN CN201611184337.8A patent/CN106785333A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030080385A1 (en) * | 2001-10-29 | 2003-05-01 | Kawasaki Microelectronics, Inc. | Silicon on insulator device and layout method of the same |
| CN101714591A (zh) * | 2009-11-10 | 2010-05-26 | 大连理工大学 | 一种硅光电二极管的制作方法 |
| CN102842595A (zh) * | 2011-06-20 | 2012-12-26 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
Non-Patent Citations (3)
| Title |
|---|
| ALY E.FATHY,ARYE ROSEN,ETC: ""Silicon-Based Reconfigurable Antennas—Concepts, Analysis, Implementation, and Feasibility"", 《IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES》 * |
| 刘会刚等: ""应用于硅基等离子天线的横向PIN二极管的研究"", 《半导体光电》 * |
| 莫瑞明: ""全息天线的理论和实验研究"", 《中国优秀硕士学位论文全文数据库（电子期刊）》 * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106847904A (zh) | 用于套筒天线的GaAs/Ge/GaAs异质结构SPiN二极管串的制备方法 | |
| CN106784019A (zh) | 一种Ge基固态等离子体PiN二极管及其制备方法 | |
| CN106847901A (zh) | 多层全息天线中AlAs‑Ge‑AlAs结构基等离子pin二极管的制造方法 | |
| CN106601616B (zh) | 可重构多层全息天线中的异质Ge基pin二极管串制备方法 | |
| US10177141B2 (en) | Preparation method for heterogeneous SiGe based plasma P-I-N diode string for sleeve antenna | |
| US10304824B2 (en) | Manufacturing method for AlAs—Ge—AlAs structure based plasma p-i-n diode in multilayered holographic antenna | |
| CN106602215A (zh) | 用于可重构全息天线的SiGe基等离子pin二极管的制备方法 | |
| JP6848066B2 (ja) | スリーブアンテナの異質ＳｉＧｅ基プラズマｐｉｎダイオード組の製造方法 | |
| CN106785333A (zh) | 用于多层全息天线的GaAs‑Ge‑GaAs异质结构的pin二极管制备方法 | |
| CN106783597A (zh) | 用于套筒天线的AlAs/Ge/AlAs固态等离子体PiN二极管串的制备方法 | |
| CN106847899A (zh) | 用于可重构偶极子天线的GaAs/Ge/GaAsSPiN二极管串的制备方法 | |
| CN106783604A (zh) | AlAs‑Ge‑AlAs结构的基固态等离子体PiN二极管及其制备方法 | |
| CN106449734A (zh) | GaAs‑Ge‑GaAs异质结构的SPiN二极管及其制备方法 | |
| CN106783601A (zh) | 一种Si‑Ge‑Si异质Ge基固态等离子体PiN二极管的制备方法及其器件 | |
| CN106847692A (zh) | 用于多层全息天线的GaAs基横向等离子pin二极管的制备方法 | |
| CN106783591A (zh) | 基于Ge基异质结材料的频率可重构全息天线制备方法 | |
| CN106783595A (zh) | 一种用于环形天线的GaAs/Ge/GaAs异质SPiN二极管的制备方法 | |
| CN106816682A (zh) | 可重构全息天线中的固态等离子pin二极管的制备方法 | |
| CN106783559B (zh) | 基于SPiN二极管的频率可重构套筒偶极子天线制备方法 | |
| CN106876872A (zh) | 基于AlAs/Ge/AlAs结构的Ge基可重构偶极子天线的制备方法 | |
| CN106847877A (zh) | 用于可重构多层全息天线的异质SiGe基pin二极管制备方法 | |
| CN106783593A (zh) | 应用于环形天线的Ge基异质固态等离子二极管的制备方法 | |
| CN106654521A (zh) | 用于可重构偶极子天线的异质Ge基SPiN二极管串的制备方法 | |
| CN106784020A (zh) | 异质SiGe基固态等离子体PiN二极管的制备方法及其器件 | |
| CN106602214A (zh) | 基于GaAs/Ge/GaAs异质结构的频率可重构全息天线制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170531 |
|
| RJ01 | Rejection of invention patent application after publication |