CN106876873A - 频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法 - Google Patents
频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法 Download PDFInfo
- Publication number
- CN106876873A CN106876873A CN201611184782.4A CN201611184782A CN106876873A CN 106876873 A CN106876873 A CN 106876873A CN 201611184782 A CN201611184782 A CN 201611184782A CN 106876873 A CN106876873 A CN 106876873A
- Authority
- CN
- China
- Prior art keywords
- gaas
- type
- direct current
- pin diodes
- current biasing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910001218 Gallium arsenide Inorganic materials 0.000 title claims abstract description 143
- 238000002360 preparation method Methods 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 238000001259 photo etching Methods 0.000 claims abstract description 33
- 230000008569 process Effects 0.000 claims abstract description 33
- 238000001459 lithography Methods 0.000 claims abstract description 10
- 239000013078 crystal Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 5
- 238000004519 manufacturing process Methods 0.000 claims abstract description 3
- 210000002381 plasma Anatomy 0.000 claims description 104
- 239000010410 layer Substances 0.000 claims description 80
- 239000011241 protective layer Substances 0.000 claims description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 35
- 229910052681 coesite Inorganic materials 0.000 claims description 25
- 229910052906 cristobalite Inorganic materials 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 25
- 229920005591 polysilicon Polymers 0.000 claims description 25
- 239000000377 silicon dioxide Substances 0.000 claims description 25
- 229910052682 stishovite Inorganic materials 0.000 claims description 25
- 229910052905 tridymite Inorganic materials 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 11
- 238000005516 engineering process Methods 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 239000003292 glue Substances 0.000 claims description 7
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 230000004913 activation Effects 0.000 claims description 4
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 4
- 238000002161 passivation Methods 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 239000004411 aluminium Substances 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 230000033228 biological regulation Effects 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 230000009191 jumping Effects 0.000 abstract description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 25
- 150000002500 ions Chemical class 0.000 description 16
- 235000012239 silicon dioxide Nutrition 0.000 description 9
- 230000008901 benefit Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000007787 solid Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000007812 deficiency Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 210000002421 cell wall Anatomy 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000033772 system development Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q1/00—Details of, or arrangements associated with, antennas
- H01Q1/12—Supports; Mounting means
- H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
- H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
- H01L29/66204—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q1/00—Details of, or arrangements associated with, antennas
- H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q1/00—Details of, or arrangements associated with, antennas
- H01Q1/50—Structural association of antennas with earthing switches, lead-in devices or lightning protectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q5/00—Arrangements for simultaneous operation of antennas on two or more different wavebands, e.g. dual-band or multi-band arrangements
- H01Q5/30—Arrangements for providing operation on different wavebands
- H01Q5/307—Individual or coupled radiating elements, each element being fed in an unspecified way
- H01Q5/314—Individual or coupled radiating elements, each element being fed in an unspecified way using frequency dependent circuits or components, e.g. trap circuits or capacitors
- H01Q5/321—Individual or coupled radiating elements, each element being fed in an unspecified way using frequency dependent circuits or components, e.g. trap circuits or capacitors within a radiating element or between connected radiating elements
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法，该GaAs基等离子pin二极管用于制造频率可重构偶极子天线，该GaAs基等离子pin二极管制造方法包括：选取某一晶向的GeOI衬底；在GeOI衬底上淀积GaAs层，通过光刻工艺形成隔离区；刻蚀GeOI衬底形成P型沟槽和N型沟槽；在P型沟槽和N型沟槽内采用离子注入形成P型有源区和N型有源区；光刻P型有源区和N型有源区，形成P型接触区和N型接触区；在P型接触区和所述N型接触区光刻引线孔以形成引线，以完成所述GaAs基等离子pin二极管的制备。本发明提供的可重构天线具有重量轻、结构简单、成本低、频率可快速跳变的特点。
Description
技术领域
本发明涉及天线技术领域，特别涉及一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法。
背景技术
科学技术的迅猛发展使现代社会步入了信息社会，信息的快速、广泛地传递是信息社会的重要标志。天线是无线电波传输信息的重要组成部件，负担着有效接收和发送电磁波的重任，天线性能的好坏直接影响通信质量和通信距离。
目前，各种综合信息系统发展的重要方向之一是：大容量、多功能、超宽带，通过提高系统容量、增加系统功能、扩展系统带宽，一方面可以满足日益膨胀的需求，另一方面可以降低系统成本。但是现代大容量、多功能综合信息系统飞速发展，使得在同一平台搭载的信息子系统数量增加，从而天线数量也迅速增加。成为制约综合系统进一步向大容量、多功能、超宽带方向发展和应用的重大瓶颈。为了克服这一瓶颈，“可重构天线”的概念被提出并且获得了国内外研究人员的青睐。
频率可重构天线为可重构天线的一种类型，目前的频率可重构微带天线的各部分互耦影响，频率跳变慢，馈源结构复杂，隐身性能不佳，剖面高，集成加工的难度高。
发明内容
因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法。该GaAs基等离子pin二极管用于制造频率可重构偶极子天线，具体地，该频率可重构偶极子天线包括：GaAs基GeOI半导体基片(1)；采用半导体工艺固定在所述GaAs基GeOI半导体基片(1)上的第一天线臂(2)、第二天线臂(3)、同轴馈线(4)和第一直流偏置线(5)、第二直流偏置线(6)、第三直流偏置线(7)、第四直流偏置线(8)、第五直流偏置线(9)、第六直流偏置线(10)、第七直流偏置线(11)、第八直流偏置线(12)；其中，所述第一天线臂(2)和所述第二天线臂(3)分别设置于所述同轴馈线(4)的两侧且包括多个GaAs基等离子pin二极管串，在天线处于工作状态时，所述第一天线臂(2)和所述第二天线臂(3)根据所述多个GaAs基等离子pin二极管串的导通与关断实现天线臂长度的调节；所述第一直流偏置线(5)，所述第二直流偏置线(6)，所述第三直流偏置线(7)，所述第四直流偏置线(8)，所述第五直流偏置线(9)，所述第六直流偏置线(10)，所述第七直流偏置线(11)，所述第八直流偏置线(12)采用化学气相淀积的方法固定于所述GaAs基GeOI半导体基片(1)上，其材料为铜、铝或经过掺杂的多晶硅中的任意一种；
其中，所述GaAs基等离子pin二极管的制备方法包括：
选取某一晶向的GeOI衬底；
在所述GeOI衬底上淀积GaAs层，通过光刻工艺形成隔离区；
刻蚀所述GeOI衬底形成P型沟槽和N型沟槽；
在所述P型沟槽和所述N型沟槽内采用离子注入形成P型有源区和N型有源区；
光刻所述P型有源区和所述N型有源区，形成P型接触区和N型接触区；
在所述P型接触区和所述N型接触区光刻引线孔以形成引线，以完成所述GaAs基等离子pin二极管的制备。
在本发明提供的一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法中，在所述GeOI衬底表面利用MOCVD淀积GaAs层。
在本发明提供的一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法中，通过光刻工艺形成隔离区，包括：
在所述GaAs表面形成第一保护层；
利用光刻工艺在所述第一保护层上形成第一隔离区图形；
利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述GeOI衬底以形成隔离槽，且所述隔离槽的深度大于等于所述衬底的顶层Ge的厚度；
填充所述隔离槽以形成所述隔离区。
在本发明提供的一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法中，所述第一保护层包括第一SiO2层和第一SiN层；相应地，在所述GaAs表面形成第一保护层，包括：
在所述GaAs表面生成SiO2材料以形成第一SiO2层；
在所述第一SiO2层表面生成SiN材料以形成第一SiN层。
在本发明提供的一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法中，刻蚀所述GeOI衬底形成P型沟槽和N型沟槽，包括：
在所述GeOI衬底表面形成第二保护层；
利用光刻工艺在所述第二保护层上形成第二隔离区图形；
利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述GeOI衬底以形成所述P型沟槽和所述N型沟槽。
在本发明提供的一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法中，所述第二保护层包括第二SiO2层和第二SiN层；相应地，在所述GeOI衬底表面形成第二保护层，包括：
在所述GeOI衬底表面生成SiO2材料以形成第二SiO2层；
在所述第二SiO2层表面生成SiN材料以形成第二SiN层。
在本发明提供的一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法中，在所述P型沟槽和所述N型沟槽内采用离子注入形成P型有源区和N型有源区，包括：
氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；
利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；
对所述P型沟槽和所述N型沟槽进行离子注入以形成所述第一P型有源区和所述第一N型有源区；
利用多晶硅填充所述P型沟槽和所述N型沟槽；
平整化处理所述衬底后，在所述衬底上形成多晶硅层；
光刻所述多晶硅层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成第二P型有源区和第二N型有源区。
在本发明提供的一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法中，在所述P型接触区和所述N型接触区光刻引线孔以形成引线，包括：
在所述衬底上生成SiO2；
利用退火工艺激活有源区中的杂质；
在所述P型接触区和所述N型接触区光刻引线孔以形成引线；
钝化处理并光刻PAD以形成所述等离子pin二极管。
在本发明提供的一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法中，所述第一天线臂(2)包括依次串接的第一GaAs基等离子pin二极管串(w1)、第二GaAs基等离子pin二极管串(w2)及第三GaAs基等离子pin二极管串(w3)，所述第二天线臂(3)包括依次串接的第四GaAs基等离子pin二极管串(w4)、第五GaAs基等离子pin二极管串(w5)及第六GaAs基等离子pin二极管串(w6)。
在本发明提供的一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法中，所述第一直流偏置线(5)设置于所述第三GaAs基等离子pin二极管串(w3)的一端，所述第二直流偏置线(6)设置于所述第四GaAs基等离子pin二极管串(w4)的一端，所述第三直流偏置线(7)设置于所述第一GaAs基等离子pin二极管串(w1)的一端，所述第八直流偏置线(12)设置于所述第六GaAs基等离子pin二极管串(w6)的一端；所述第五直流偏置线(9)设置于所述第三GaAs基等离子pin二极管串(w3)和所述第二二极管串(w2)串接形成的节点处，所述第六直流偏置线(10)设置于所述第四GaAs基等离子pin二极管串(w4)和所述第五GaAs基等离子pin二极管串(w5)串接形成的节点处，所述第四直流偏置线(8)设置于所述第一GaAs基等离子pin二极管串(w1)和所述第二GaAs基等离子pin二极管串(w2)串接形成的节点处，所述第七直流偏置线(11)设置于所述第五GaAs基等离子pin二极管串(w5)和所述第六GaAs基等离子pin二极管串(w6)串接形成的节点。
本发明提供的一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法。其中，用于频率可重构偶极子天线的GaAs基等离子pin二极管的P区与N区采用了基于刻蚀的深槽刻蚀的多晶硅镶嵌工艺，该工艺能够提供突变结pi与ni结，并且能够有效地提高pi结、ni结的结深，使固态等离子体的浓度和分布的可控性增强。并且，由于GaAs材料具有高的载流子迁移率，故在I区可形成高的载流子浓度从而提高二极管的性能。此外，基于GaAs基等离子pin二极管的频率可重构偶极子天线体积小、剖面低，结构简单、易于加工；其次，采用同轴电缆作为馈源，无复杂馈源结构；再次，采用GaAs基等离子pin二极管作为天线的基本组成单元，只需通过控制其导通或断开，即可实现频率的可重构；最后，所有组成部分均在半导体基片一侧，易于制版加工。
附图说明
为了更清晰地说明本发明或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍。显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例提供的一种频率可重构偶极子天线的GaAs基等离子pin二极管器件的制备流程示意图；
图2为本发明实施例提供的一种频率可重构偶极子天线结构示意图；
图3为本发明实施例提供的一种GaAs基等离子pin二极管的器件结构示意图；
图4a-图4s为本发明实施例提供的另一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
实施例一
请参见图1和图2，图1为本发明实施例提供的一种频率可重构偶极子天线的GaAs基等离子pin二极管器件的制备流程示意图，图2为本发明实施例提供的一种频率可重构偶极子天线结构示意图。该频率可重构偶极子天线包括：GaAs基GeOI半导体基片(1)；采用半导体工艺固定在所述GaAs基GeOI半导体基片(1)上的第一天线臂(2)、第二天线臂(3)、同轴馈线(4)和第一直流偏置线(5)、第二直流偏置线(6)、第三直流偏置线(7)、第四直流偏置线(8)、第五直流偏置线(9)、第六直流偏置线(10)、第七直流偏置线(11)、第八直流偏置线(12)；其中，所述第一天线臂(2)和所述第二天线臂(3)分别设置于所述同轴馈线(4)的两侧且包括多个GaAs基等离子pin二极管串，在天线处于工作状态时，所述第一天线臂(2)和所述第二天线臂(3)根据所述多个GaAs基等离子pin二极管串的导通与关断实现天线臂长度的调节；所述第一直流偏置线(5)，所述第二直流偏置线(6)，所述第三直流偏置线(7)，所述第四直流偏置线(8)，所述第五直流偏置线(9)，所述第六直流偏置线(10)，所述第七直流偏置线(11)，所述第八直流偏置线(12)采用化学气相淀积的方法固定于所述GaAs基GeOI半导体基片(1)上，其材料为铜、铝或经过掺杂的多晶硅中的任意一种。具体地，该GaAs基等离子pin二极管器件的制备方法包括如下步骤：
选取某一晶向的GeOI衬底；
在所述GeOI衬底上淀积GaAs层，通过光刻工艺形成隔离区；
刻蚀所述GeOI衬底形成P型沟槽和N型沟槽；
在所述P型沟槽和所述N型沟槽内采用离子注入形成P型有源区和N型有源区；
光刻所述P型有源区和所述N型有源区，形成P型接触区和N型接触区；
在所述P型接触区和所述N型接触区光刻引线孔以形成引线，以完成所述GaAs基等离子pin二极管的制备。
采用本实施提供的频率可重构偶极子天线体积小、结构简单、易于加工、无复杂馈源结构、频率可快速跳变，有效地克服了现有技术的不足。
其中，采用GeOI衬底并在GeOI衬底上淀积GaAs层的原因在于，GaAs材料与Ge的晶格失配特别小，所以在GeOI衬底上上生长GaAs并以此来制备固态等离子pin二极管会得到性能比较好的器件；且GaAs材料的载流子迁移率比较大，故可提高器件性能。
进一步地，在本实施例中，在所述GeOI衬底表面利用MOCVD淀积GaAs层。
进一步地，在本实施例中，通过光刻工艺形成隔离区，具体可以是：
在所述GaAs表面形成第一保护层；
利用光刻工艺在所述第一保护层上形成第一隔离区图形；
利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述GeOI衬底以形成隔离槽，且所述隔离槽的深度大于等于所述衬底的顶层Ge的厚度；
填充所述隔离槽以形成所述隔离区。
进一步地，在本实施例中，所述第一保护层包括第一SiO2层和第一SiN层；相应地，在所述GaAs表面形成第一保护层，具体可以是：
在所述GaAs表面生成SiO2材料以形成第一SiO2层；
在所述第一SiO2层表面生成SiN材料以形成第一SiN层。
这样做的好处在于，利用二氧化硅(SiO2)的疏松特性，将氮化硅(SiN)的应力隔离，使其不能传导进顶层GaAs，保证了顶层GaAs性能的稳定；基于氮化硅(SiN)与GaAs在干法刻蚀时的高选择比，利用氮化硅(SiN)作为干法刻蚀的掩蔽膜，易于工艺实现。当然，可以理解的是，保护层的层数以及保护层的材料此处不做限制，只要能够形成保护层即可。
进一步地，在本实施例中，刻蚀所述GeOI衬底形成P型沟槽和N型沟槽，具体可以是：
在所述GeOI衬底表面形成第二保护层；
利用光刻工艺在所述第二保护层上形成第二隔离区图形；
利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述GeOI衬底以形成所述P型沟槽和所述N型沟槽。
其中，P型沟槽和N型沟槽的深度大于第二保护层厚度且小于第二保护层与衬底顶层GaAs厚度之和。优选地，该P型沟槽和N型沟槽的底部距衬底的顶层GaAs底部的距离为0.5微米～30微米，形成一般认为的深槽，这样在形成P型和N型有源区时可以形成杂质分布均匀、且高掺杂浓度的P、N区和和陡峭的pi与ni结，以利于提高i区等离子体浓度。
进一步地，在本实施例中，所述第二保护层包括第二SiO2层和第二SiN层；相应地，在所述GeOI衬底表面形成第二保护层，具体可以是：
在所述GeOI衬底表面生成SiO2材料以形成第二SiO2层；
在所述第二SiO2层表面生成SiN材料以形成第二SiN层。
这样做的好处类似于第一保护层的作用，此处不再赘述。
进一步地，在本实施例中，在所述P型沟槽和所述N型沟槽内采用离子注入形成P型有源区和N型有源区，具体可以是：
氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；
利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；
具体地，平整化处理可以采用如下步骤：氧化P型沟槽和N型沟槽以使P型沟槽和N型沟槽的内壁形成氧化层；利用湿法刻蚀工艺刻蚀P型沟槽和N型沟槽内壁的氧化层以完成P型沟槽和N型沟槽内壁的平整化。这样做的好处在于：可以防止沟槽侧壁的突起形成电场集中区域，造成pi和ni结击穿。
对所述P型沟槽和所述N型沟槽进行离子注入以形成所述第一P型有源区和所述第一N型有源区。
其中，形成第一有源区的目的在于：在沟槽的侧壁形成一层均匀的重掺杂区域，该区域即为Pi和Ni结中的重掺杂区，而第一有源区的形成具有如下几个好处，以槽中填入多晶硅作为电极为例说明，第一、避免了多晶硅与GaAs之间的异质结与pi和ni结重合，导致的性能的不确定性；第二、可以利用多晶硅中杂质的扩散速度比较快的特性，进一步向P和N区扩散，进一步提高P和N区的掺杂浓度；第三、这样做防止了在多晶硅工艺过程中，多晶硅生长的不均性造成的多晶硅与槽壁之间形成空洞，该空洞会造成多晶硅与侧壁的接触不好，影响器件性能。
利用多晶硅填充所述P型沟槽和所述N型沟槽；
平整化处理所述衬底后，在所述衬底上形成多晶硅层；
光刻所述多晶硅层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成第二P型有源区和第二N型有源区。
进一步地，在本实施例中，在所述P型接触区和所述N型接触区光刻引线孔以形成引线，具体可以是：
在所述衬底上生成SiO2；
利用退火工艺激活有源区中的杂质；
在所述P型接触区和所述N型接触区光刻引线孔以形成引线；
钝化处理并光刻PAD以形成所述等离子pin二极管。
进一步地，在本发明的另一个实施例中，所述第一天线臂(2)包括依次串接的第一GaAs基等离子pin二极管串(w1)、第二GaAs基等离子pin二极管串(w2)及第三GaAs基等离子pin二极管串(w3)，所述第二天线臂(3)包括依次串接的第四GaAs基等离子pin二极管串(w4)、第五GaAs基等离子pin二极管串(w5)及第六GaAs基等离子pin二极管串(w6)。
进一步地，在本发明的另一个实施例中，所述第一直流偏置线(5)设置于所述第三GaAs基等离子pin二极管串(w3)的一端，所述第二直流偏置线(6)设置于所述第四GaAs基等离子pin二极管串(w4)的一端，所述第三直流偏置线(7)设置于所述第一GaAs基等离子pin二极管串(w1)的一端，所述第八直流偏置线(12)设置于所述第六GaAs基等离子pin二极管串(w6)的一端；所述第五直流偏置线(9)设置于所述第三GaAs基等离子pin二极管串(w3)和所述第二二极管串(w2)串接形成的节点处，所述第六直流偏置线(10)设置于所述第四GaAs基等离子pin二极管串(w4)和所述第五GaAs基等离子pin二极管串(w5)串接形成的节点处，所述第四直流偏置线(8)设置于所述第一GaAs基等离子pin二极管串(w1)和所述第二GaAs基等离子pin二极管串(w2)串接形成的节点处，所述第七直流偏置线(11)设置于所述第五GaAs基等离子pin二极管串(w5)和所述第六GaAs基等离子pin二极管串(w6)串接形成的节点。
进一步地，图3为本发明实施例提供的一种GaAs基等离子pin二极管的器件结构示意图。如图3所示，GaAs基等离子pin二极管由P+区(27)、N+区(26)和本征区(22)组成，金属接触区(23)位于P+区(27)处，连接至直流偏置的正极，金属接触区(24)位于N+区(26)处，连接至直流偏置的负极，通过施加直流电压可使整个GaAs基等离子pin二极管串中所有GaAs基等离子pin二极管处于正向导通状态。
实施例二
请参见图4a-图4s，图4a-图4s为本发明实施例提供的另一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法示意图，在上述实施例一的基础上，以制备沟道长度为22nm(固态等离子区域长度为100微米)的GaAs基固态等离子pin二极管为例进行详细说明，具体步骤如下：
步骤1，衬底材料制备步骤：
(1a)如图4a所示，选取(100)晶向的GeOI衬底片101，并利用MOCVD方法在顶层Ge上淀积GaAs层102，掺杂类型为p型，掺杂浓度为1014cm-3，顶层GaAs的厚度为50μm；
(1b)如图4b所示，采用化学气相沉积(Chemical vapor deposition，简称CVD)的方法，在GaAs上淀积一层40nm厚度的第一SiO2层201；
(1c)采用化学气相淀积的方法，在衬底上淀积一层2μm厚度的第一Si3N4/SiN层202；
步骤2，隔离制备步骤：
(2a)如图4c所示，通过光刻工艺在上述保护层上形成隔离区，湿法刻蚀隔离区第一Si3N4/SiN层202，形成隔离区图形；采用干法刻蚀，在隔离区形成宽5μm，深为50μm的深隔离槽301；
(2b)如图4d所示，光刻隔离区之后，采用CVD的方法，淀积SiO2 401将该深隔离槽填满；
(2c)如图4e所示，采用化学机械抛光(Chemical Mechanical Polishing，简称CMP)方法，去除表面第一Si3N4/SiN层202和第一SiO2层201，使衬底表面平整；
步骤3，P、N区深槽制备步骤：
(3a)如图4f所示，采用CVD方法，在衬底上连续淀积延二层材料，第一层为300nm厚度的第二SiO2层601，第二层为500nm厚度的第二Si3N4/SiN层602；
(3b)如图4g所示，光刻P、N区深槽，湿法刻蚀P、N区第二Si3N4/SiN层602和第二SiO2层601，形成P、N区图形；采用干法刻蚀，在P、N区形成宽4μm，深5μm的深槽701，P、N区槽的长度根据在所制备的天线中的应用情况而确定；
(3c)如图4h所示，在850℃下，高温处理10分钟，氧化槽内壁形成氧化层801，以使P、N区槽内壁平整；
(3d)如图4i所示，利用湿法刻蚀工艺去除P、N区槽内壁的氧化层801。
步骤4，P、N接触区制备步骤：
(4a)如图4j所示，光刻P区深槽，采用带胶离子注入的方法对P区槽侧壁进行P+注入，使侧壁上形成薄的P+有源区1001，浓度达到0.5×1020cm-3，除掉光刻胶；
(4b)光刻N区深槽，采用带胶离子注入的方法对N区槽侧壁进行N+注入，使侧壁上形成薄的N+有源区1002，浓度达到0.5×1020cm-3，除掉光刻胶；
(4c)如图4k所示，采用CVD的方法，在P、N区槽中淀积多晶硅1101，并将沟槽填满；
(4d)如图4l所示，采用CMP，去除表面多晶硅1101与第二Si3N4/SiN层602，使表面平整；
(4e)如图4m所示，采用CVD的方法，在表面淀积一层多晶硅1301，厚度为200～500nm；
(4f)如图4n所示，光刻P区有源区，采用带胶离子注入方法进行P+注入，使P区有源区掺杂浓度达到0.5×1020cm-3，去除光刻胶，形成P接触1401；
(4g)光刻N区有源区，采用带胶离子注入方法进行N+注入，使N区有源区掺杂浓度为0.5×1020cm-3，去除光刻胶，形成N接触1402；
(4h)如图4o所示，采用湿法刻蚀，刻蚀掉P、N接触区以外的多晶硅1301，形成P、N接触区；
(4i)如图4p所示，采用CVD的方法，在表面淀积SiO2 1601，厚度为800nm；
(4j)在1000℃，退火1分钟，使离子注入的杂质激活、并且推进多晶硅中杂质；
步骤5，构成PIN二极管步骤：
(5a)如图4q所示，在P、N接触区光刻引线孔1701；
(5b)如图4r所示，衬底表面溅射金属，在750℃合金形成金属硅化物1801，并刻蚀掉表面的金属；
(5c)衬底表面溅射金属，光刻引线；
(5d)如图4s所示，淀积Si3N4/SiN形成钝化层1901，光刻PAD，形成GaAs基等离子pin二极管，作为偶极子天线材料。
本实施例中，上述各种工艺参数均为举例说明，依据本领域技术人员的常规手段所做的变换均为本申请之保护范围。
本发明制备的应用于频率可重构偶极子天线的GaAs基等离子pin二极管，首先，所使用的GaAs材料，由于其高迁移率和大载流子寿命的特性，提高了GaAs基等离子pin二极管的固态等离子体浓度；另外，GaAs基等离子pin二极管的P区与N区采用了基于刻蚀的深槽刻蚀的多晶硅镶嵌工艺，该工艺能够提供突变结pi与ni结，并且能够有效地提高pi结、ni结的结深，使固态等离子体的浓度和分布的可控性增强，有利于制备出高性能的等离子天线；再次，本发明制备的应用于频率可重构偶极子天线的GaAs基等离子pin二极管采用了一种基于刻蚀的深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响。
基于本发明实施例提供的工艺制造出的基于GaAs基等离子pin二极管的频率可重构偶极子天线的优点在于：
1、体积小、剖面低，结构简单、易于加工。
2、采用同轴电缆作为馈源，无复杂馈源结构。
3、采用GaAs基等离子pin二极管作为天线的基本组成单元，只需通过控制其导通或断开，即可实现频率的可重构。
4、所有组成部分均在半导体基片一侧，易于制版加工。
综上，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
Claims (10)
1.一种频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法，所述GaAs基等离子pin二极管用于制造所述频率可重构偶极子天线，其特征在于，所述频率可重构偶极子天线包括：GaAs基GeOI半导体基片(1)；采用半导体工艺固定在所述GaAs基GeOI半导体基片(1)上的第一天线臂(2)、第二天线臂(3)、同轴馈线(4)和第一直流偏置线(5)、第二直流偏置线(6)、第三直流偏置线(7)、第四直流偏置线(8)、第五直流偏置线(9)、第六直流偏置线(10)、第七直流偏置线(11)、第八直流偏置线(12)；其中，所述第一天线臂(2)和所述第二天线臂(3)分别设置于所述同轴馈线(4)的两侧且包括多个GaAs基等离子pin二极管串，在天线处于工作状态时，所述第一天线臂(2)和所述第二天线臂(3)根据所述多个GaAs基等离子pin二极管串的导通与关断实现天线臂长度的调节；所述第一直流偏置线(5)，所述第二直流偏置线(6)，所述第三直流偏置线(7)，所述第四直流偏置线(8)，所述第五直流偏置线(9)，所述第六直流偏置线(10)，所述第七直流偏置线(11)，所述第八直流偏置线(12)采用化学气相淀积的方法固定于所述GaAs基GeOI半导体基片(1)上，其材料为铜、铝或经过掺杂的多晶硅中的任意一种；
其中，所述GaAs基等离子pin二极管的制备方法包括：
选取某一晶向的GeOI衬底；
在所述GeOI衬底上淀积GaAs层，通过光刻工艺形成隔离区；
刻蚀所述GeOI衬底形成P型沟槽和N型沟槽；
在所述P型沟槽和所述N型沟槽内采用离子注入形成P型有源区和N型有源区；
光刻所述P型有源区和所述N型有源区，形成P型接触区和N型接触区；
在所述P型接触区和所述N型接触区光刻引线孔以形成引线，以完成所述GaAs基等离子pin二极管的制备。
2.如权利要求1所述的制备方法，其特征在于，在所述GeOI衬底表面利用MOCVD淀积GaAs层。
3.如权利要求1所述的制备方法，其特征在于，通过光刻工艺形成隔离区，包括：
在所述GaAs表面形成第一保护层；
利用光刻工艺在所述第一保护层上形成第一隔离区图形；
利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述GeOI衬底以形成隔离槽，且所述隔离槽的深度大于等于所述衬底的顶层Ge的厚度；
填充所述隔离槽以形成所述隔离区。
4.如权利要求3所述的制备方法，其特征在于，所述第一保护层包括第一SiO2层和第一SiN层；相应地，在所述GaAs表面形成第一保护层，包括：
在所述GaAs表面生成SiO2材料以形成第一SiO2层；
在所述第一SiO2层表面生成SiN材料以形成第一SiN层。
5.如权利要求1所述的制备方法，其特征在于，刻蚀所述GeOI衬底形成P型沟槽和N型沟槽，包括：
在所述GeOI衬底表面形成第二保护层；
利用光刻工艺在所述第二保护层上形成第二隔离区图形；
利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述GeOI衬底以形成所述P型沟槽和所述N型沟槽。
6.如权利要求5所述的制备方法，其特征在于，所述第二保护层包括第二SiO2层和第二SiN层；相应地，在所述GeOI衬底表面形成第二保护层，包括：
在所述GeOI衬底表面生成SiO2材料以形成第二SiO2层；
在所述第二SiO2层表面生成SiN材料以形成第二SiN层。
7.如权利要求1所述的制备方法，其特征在于，在所述P型沟槽和所述N型沟槽内采用离子注入形成P型有源区和N型有源区，包括：
氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；
利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；
对所述P型沟槽和所述N型沟槽进行离子注入以形成所述第一P型有源区和所述第一N型有源区；
利用多晶硅填充所述P型沟槽和所述N型沟槽；
平整化处理所述衬底后，在所述衬底上形成多晶硅层；
光刻所述多晶硅层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成第二P型有源区和第二N型有源区。
8.如权利要求1所述的制备方法，其特征在于，在所述P型接触区和所述N型接触区光刻引线孔以形成引线，包括：
在所述衬底上生成SiO2；
利用退火工艺激活有源区中的杂质；
在所述P型接触区和所述N型接触区光刻引线孔以形成引线；
钝化处理并光刻PAD以形成所述等离子pin二极管。
9.如权利要求1所述的制备方法，其特征在于，所述第一天线臂(2)包括依次串接的第一GaAs基等离子pin二极管串(w1)、第二GaAs基等离子pin二极管串(w2)及第三GaAs基等离子pin二极管串(w3)，所述第二天线臂(3)包括依次串接的第四GaAs基等离子pin二极管串(w4)、第五GaAs基等离子pin二极管串(w5)及第六GaAs基等离子pin二极管串(w6)。
10.如权利要求9所述的制备方法，其特征在于，所述第一直流偏置线(5)设置于所述第三GaAs基等离子pin二极管串(w3)的一端，所述第二直流偏置线(6)设置于所述第四GaAs基等离子pin二极管串(w4)的一端，所述第三直流偏置线(7)设置于所述第一GaAs基等离子pin二极管串(w1)的一端，所述第八直流偏置线(12)设置于所述第六GaAs基等离子pin二极管串(w6)的一端；所述第五直流偏置线(9)设置于所述第三GaAs基等离子pin二极管串(w3)和所述第二二极管串(w2)串接形成的节点处，所述第六直流偏置线(10)设置于所述第四GaAs基等离子pin二极管串(w4)和所述第五GaAs基等离子pin二极管串(w5)串接形成的节点处，所述第四直流偏置线(8)设置于所述第一GaAs基等离子pin二极管串(w1)和所述第二GaAs基等离子pin二极管串(w2)串接形成的节点处，所述第七直流偏置线(11)设置于所述第五GaAs基等离子pin二极管串(w5)和所述第六GaAs基等离子pin二极管串(w6)串接形成的节点。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611184782.4A CN106876873A (zh) | 2016-12-20 | 2016-12-20 | 频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611184782.4A CN106876873A (zh) | 2016-12-20 | 2016-12-20 | 频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106876873A true CN106876873A (zh) | 2017-06-20 |
Family
ID=59164818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611184782.4A Pending CN106876873A (zh) | 2016-12-20 | 2016-12-20 | 频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106876873A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030080385A1 (en) * | 2001-10-29 | 2003-05-01 | Kawasaki Microelectronics, Inc. | Silicon on insulator device and layout method of the same |
| CN101714591A (zh) * | 2009-11-10 | 2010-05-26 | 大连理工大学 | 一种硅光电二极管的制作方法 |
| CN102842595A (zh) * | 2011-06-20 | 2012-12-26 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
-
2016
- 2016-12-20 CN CN201611184782.4A patent/CN106876873A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030080385A1 (en) * | 2001-10-29 | 2003-05-01 | Kawasaki Microelectronics, Inc. | Silicon on insulator device and layout method of the same |
| CN101714591A (zh) * | 2009-11-10 | 2010-05-26 | 大连理工大学 | 一种硅光电二极管的制作方法 |
| CN102842595A (zh) * | 2011-06-20 | 2012-12-26 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
Non-Patent Citations (2)
| Title |
|---|
| ALY E.FATHY, SENIOR MEMBER, IEEE, ARYE ROSEN, FELLOW IEEE: ""Silicon-Based Reconfigurable Antennas—Concepts, Analysis, Implementation, and Feasibility"", 《IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES》 * |
| 刘会刚等: ""应用于硅基等离子天线的横向PIN二极管的研究"", 《半导体光电》 * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106847904A (zh) | 用于套筒天线的GaAs/Ge/GaAs异质结构SPiN二极管串的制备方法 | |
| CN106816684A (zh) | 用于可重构多层全息天线的Ge基等离子pin二极管制备方法 | |
| CN106785335A (zh) | 频率可重构偶极子天线的Ge基等离子pin二极管的制备工艺 | |
| CN112993045B (zh) | 异质GeSn基固态等离子体PiN二极管的制备方法及其器件 | |
| CN106602215A (zh) | 用于可重构全息天线的SiGe基等离子pin二极管的制备方法 | |
| CN106876873A (zh) | 频率可重构偶极子天线的GaAs基等离子pin二极管的制备方法 | |
| US10177141B2 (en) | Preparation method for heterogeneous SiGe based plasma P-I-N diode string for sleeve antenna | |
| JP6848066B2 (ja) | スリーブアンテナの異質ＳｉＧｅ基プラズマｐｉｎダイオード組の製造方法 | |
| CN112993044B (zh) | CdTe-GeSn-CdTe异质横向PiN二极管的制备方法及其器件 | |
| CN112993053B (zh) | 一种横向PiN二极管的制备方法、器件及高集成隐身天线 | |
| CN106783597A (zh) | 用于套筒天线的AlAs/Ge/AlAs固态等离子体PiN二极管串的制备方法 | |
| CN106783559B (zh) | 基于SPiN二极管的频率可重构套筒偶极子天线制备方法 | |
| CN113013258B (zh) | SiGe-GeSn-SiGe异质结构高注入比PiN二极管阵列的制备方法及其器件 | |
| CN112992676B (zh) | 一种AlAs-GeSn-AlAs结构的高注入比异质PiN二极管的制备方法及其器件 | |
| CN106847899A (zh) | 用于可重构偶极子天线的GaAs/Ge/GaAsSPiN二极管串的制备方法 | |
| CN112993048B (zh) | 一种PiN二极管阵列的制备方法、器件及可重构对称偶极子天线 | |
| CN112993049B (zh) | AlSb-GeSn-AlSb异质结构固态等离子体PiN二极管的制备方法及其器件 | |
| CN112993051B (zh) | 一种异质深槽PiN阵列的制备方法、器件及硅基可重构隐身天线 | |
| CN106783591A (zh) | 基于Ge基异质结材料的频率可重构全息天线制备方法 | |
| CN106783598A (zh) | 频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法 | |
| CN106784020B (zh) | 异质SiGe基固态等离子体PiN二极管的制备方法及其器件 | |
| CN106816682A (zh) | 可重构全息天线中的固态等离子pin二极管的制备方法 | |
| CN106876872A (zh) | 基于AlAs/Ge/AlAs结构的Ge基可重构偶极子天线的制备方法 | |
| CN106847692A (zh) | 用于多层全息天线的GaAs基横向等离子pin二极管的制备方法 | |
| CN106816686A (zh) | 基于异质SiGeSPiN二极管的可重构偶极子天线的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170620 |