CN106783598A - 频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法 - Google Patents
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Abstract
本发明提供一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法，该SiGe基等离子pin二极管用于制造频率可重构偶极子天线，该SiGe基等离子pin二极管的制备方法包括：选取SiGeOI衬底；在SiGeOI衬底上设置隔离区；刻蚀SiGeOI衬底形成P型沟槽和N型沟槽；在P型沟槽和N型沟槽内采用离子注入形成第一P型有源区和第一N型有源区；填充P型沟槽和N型沟槽，并采用离子注入在衬底的顶层SiGe内形成第二P型有源区、第二N型有源区、P型接触区和N型接触区；在P型接触区和N型接触区上光刻引线孔以形成引线，完成制备SiGe基等离子pin二极管。本发明提供的频率可重构偶极子天线易集成、可隐身、结构简单以及频率可快速跳变。
Description
技术领域
本发明涉及天线技术领域，特别涉及一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法。
背景技术
随着现代通信技术的迅速发展，天线作为一种用来发射和接收无线电波的部件，在无线通信系统中起到了举足轻重的作用，是无线通信系统中不可缺少的组成部分。
为实现通信、导航、制导、警戒、武器寻的等功能，飞机、轮船、卫星等设备所需的天线数量越来越多。不同通信系统相互融合，使得在同一平台上所搭载的信息子系统数量增加，所负载的重量不断增重，且搭建天线所需的费用也不断地上升。同时，各天线间的电磁干扰也非常大，严重影响天线的正常工作。为了减轻平台上所负载的天线重量、降低成本、减小平台的雷达散射截面，实现良好的电磁兼容特性，希望能用一个天线实现多个天线的功能。即通过动态改变天线的物理结构或尺寸，使其具有多个天线的功能，相当于可重构。可重构天线在不改变天线基本结构的前提下，通过开关的切换来改变电流分布，从而改变天线的特性参数。一个可重构天线可以极大的减少天线数量，以其重量、体积、建设成本、电磁兼容特性等方面的优势受到广泛的关注。
频率可重构偶极子天线可以实现可重构的功能，但是该天线的各部分互耦影响，频率跳变慢，馈源结构复杂，隐身性能不佳，剖面高，集成加工的难度高。
发明内容
因此，为解决现有技术存在的技术缺陷和不足，本发明提供一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法，该SiGe基等离子pin二极管用于制造频率可重构偶极子天线，该SiGe基等离子pin二极管的制备方法包括：
选取SiGeOI衬底；
在所述SiGeOI衬底上设置隔离区；
刻蚀所述SiGeOI衬底形成P型沟槽和N型沟槽；
在所述P型沟槽和所述N型沟槽内采用离子注入形成第一P型有源区和第一N型有源区；
填充所述P型沟槽和所述N型沟槽，并采用离子注入在所述衬底的顶层SiGe内形成第二P型有源区、第二N型有源区、P型接触区和N型接触区；
在所述P型接触区和N型接触区上光刻引线孔以形成引线，完成制备SiGe基等离子pin二极管；
所述频率可重构偶极子天线包括：SiGe基SiGeOI半导体基片(1)；采用半导体工艺固定在所述SiGe基SiGeOI半导体基片(1)上的第一天线臂(2)、第二天线臂(3)、同轴馈线(4)、第一直流偏置线(5)、第二直流偏置线(6)、第三直流偏置线(7)、第四直流偏置线(8)、第五直流偏置线(9)、第六直流偏置线(10)、第七直流偏置线(11)、第八直流偏置线(12)；其中，所述第一天线臂(2)和所述第二天线臂(3)分别设置于所述同轴馈线(4)的两侧，并且包括多个SiGe基等离子pin二极管串；所述第一直流偏置线(5)，所述第二直流偏置线(6)，所述第三直流偏置线(7)，所述第四直流偏置线(8)，所述第五直流偏置线(9)，所述第六直流偏置线(10)，所述第七直流偏置线(11)，所述第八直流偏置线(12)采用化学气相淀积的方法固定于所述SiGe基SiGeOI半导体基片(1)上，其材料为铜、铝或经过掺杂的多晶硅中的任意一种。
在本发明提供的一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法中，在SiGeOI衬底上设置隔离区，包括：
在所述SiGe表面形成第一保护层，其中所述第一保护层包括第一二氧化硅层和第一氮化硅层；
采用光刻工艺在所述第一保护层上形成第一隔离区图形；
采用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述衬底以形成隔离槽，且所述隔离槽的深度大于等于所述衬底的顶层SiGe的厚度。
在本发明提供的一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法中，在所述SiGe表面形成第一保护层，包括：
在所述SiGe表面生成二氧化硅以形成第一二氧化硅层；
在所述第一二氧化硅层表面生成氮化硅以形成第一氮化硅层。
在本发明提供的一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法中，刻蚀所述SiGeOI衬底形成P型沟槽和N型沟槽，包括：
在所述衬底表面生成第二保护层；
采用光刻工艺在所述第二保护层上形成第二隔离区图形；
采用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述衬底以形成所述P型沟槽和所述N型沟槽。
在本发明提供的一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法中，在所述衬底表面生成第二保护层，包括：
在所述SiGe表面生成二氧化硅以形成第二二氧化硅层；
在所述第二二氧化硅层表面生成氮化硅以形成第二氮化硅层。
在本发明提供的一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法中，在所述P型沟槽和所述N型沟槽内采用离子注入形成第一P型有源区和第一N型有源区，包括：
氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；
利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；
对所述P型沟槽和所述N型沟槽进行离子注入以形成所述第一P型有源区和所述第一N型有源区。
在本发明提供的一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法中，填充所述P型沟槽和所述N型沟槽，并采用离子注入在所述衬底的顶层SiGe内形成第二P型有源区、第二N型有源区、P型接触区和N型接触区，包括：
利用多晶硅填充所述P型沟槽和所述N型沟槽；
平整化处理所述衬底后，在所述衬底上形成多晶硅层；
光刻所述多晶硅层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成第二P型有源区和第二N型有源区且同时形成P型接触区和N型接触区；
去除光刻胶；
利用湿法刻蚀去除所述P型接触区和所述N型接触区以外的所述多晶硅层。
在本发明提供的一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法中，所述第一天线臂(2)包括依次串接的第一SiGe基等离子pin二极管串(w1)、第二SiGe基等离子pin二极管串(w2)及第三SiGe基等离子pin二极管串(w3)，所述第二天线臂(3)包括依次串接的第四SiGe基等离子pin二极管串(w4)、第五SiGe基等离子pin二极管串(w5)及第六SiGe基等离子pin二极管串(w6)。
在本发明提供的一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法中，所述第一直流偏置线(5)设置于所述第三SiGe基等离子pin二极管串(w3)的一端，所述第二直流偏置线(6)设置于所述第四SiGe基等离子pin二极管串(w4)的一端，所述第三直流偏置线(7)设置于所述第一SiGe基等离子pin二极管串(w1)的一端，所述第八直流偏置线(12)设置于所述第六SiGe基等离子pin二极管串(w6)的一端；所述第五直流偏置线(9)设置于所述第三SiGe基等离子pin二极管串(w3)和所述第二二极管串(w2)串接形成的节点处，所述第六直流偏置线(10)设置于所述第四SiGe基等离子pin二极管串(w4)和所述第五SiGe基等离子pin二极管串(w5)串接形成的节点处，所述第四直流偏置线(8)设置于所述第一SiGe基等离子pin二极管串(w1)和所述第二SiGe基等离子pin二极管串(w2)串接形成的节点处，所述第七直流偏置线(11)设置于所述第五SiGe基等离子pin二极管串(w5)和所述第六SiGe基等离子pin二极管串(w6)串接形成的节点。
由上可知，本发明提供的一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法，其中，SiGe基等离子pin二极管的P区与N区采用了基于刻蚀的深槽刻蚀的多晶硅镶嵌工艺，该工艺能够提供突变结pi与ni结，并且能够有效地提高pi结、ni结的结深，使固态等离子体的浓度和分布的可控性增强；其中，基于等离子pin二极管的SiGe基频率可重构偶极子天线的制作方法，首先天线的体积小、剖面低，结构简单、易于加工；其次利用同轴电缆作为馈源，降低了馈源结构的复杂度；再次利用SiGe基等离子pin二极管作为天线的基本组成单元，可以通过控制SiGe基等离子pin二极管的导通或断开，实现频率可重构的目的；最后所有组成部分均在半导体基片一侧，易于制版加工。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
为了更清晰地说明本发明或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍。显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例的一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法流程示意图；
图2为本发明实施例提供的一种频率可重构偶极子天线结构示意图；
图3为本发明实施例提供的一种SiGe基等离子pin二极管结构示意图；
图4a-图4s为本发明实施例的另一种SiGe基等离子pin二极管的制备方法示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
实施例一
请参见图1和图2，图1为本发明实施例的一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法流程示意图，图2为本发明实施例提供的一种频率可重构偶极子天线结构示意图。该SiGe基等离子pin二极管的制备方法包括如下步骤：
(a)选取SiGeOI衬底；
(b)在所述SiGeOI衬底上设置隔离区；
(c)刻蚀所述SiGeOI衬底形成P型沟槽和N型沟槽；
(d)在所述P型沟槽和所述N型沟槽内采用离子注入形成第一P型有源区和第一N型有源区；
(e)填充所述P型沟槽和所述N型沟槽，并采用离子注入在所述衬底的顶层SiGe内形成第二P型有源区、第二N型有源区、P型接触区和N型接触区；
(f)在所述P型接触区和N型接触区上光刻引线孔以形成引线，完成制备SiGe基等离子pin二极管；
该频率可重构偶极子天线包括：SiGe基SiGeOI半导体基片(1)；采用半导体工艺固定在所述SiGe基SiGeOI半导体基片(1)上的第一天线臂(2)、第二天线臂(3)、同轴馈线(4)、第一直流偏置线(5)、第二直流偏置线(6)、第三直流偏置线(7)、第四直流偏置线(8)、第五直流偏置线(9)、第六直流偏置线(10)、第七直流偏置线(11)、第八直流偏置线(12)；其中，所述第一天线臂(2)和所述第二天线臂(3)分别设置于所述同轴馈线(4)的两侧，并且包括多个SiGe基等离子pin二极管串；所述第一直流偏置线(5)，所述第二直流偏置线(6)，所述第三直流偏置线(7)，所述第四直流偏置线(8)，所述第五直流偏置线(9)，所述第六直流偏置线(10)，所述第七直流偏置线(11)，所述第八直流偏置线(12)采用化学气相淀积的方法固定于所述SiGe基SiGeOI半导体基片(1)上，其材料为铜、铝或经过掺杂的多晶硅中的任意一种。
其中，对于步骤(a)，采用SiGeOI衬底的原因在于，对于固态等离子天线由于其需要良好的微波特性，而固态等离子pin二极管为了满足这个需求，需要具备良好的隔离特性和载流子即固态等离子体的限定能力，而SiGeOI衬底由于其具有能够与隔离槽方便的形成pin隔离区域、二氧化硅(SiO2)也能够将载流子即固态等离子体限定在顶层硅中，所以优选采用SiGeOI作为固态等离子pin二极管的衬底。且SiGe材料的载流子迁移率比较大，故可提高器件性能。
另外，对于步骤(b)，在所述SiGeOI衬底上设置隔离区，包括步骤：
(b1)在所述SiGe表面形成第一保护层，其中所述第一保护层包括第一二氧化硅层和第一氮化硅层；
(b2)采用光刻工艺在所述第一保护层上形成第一隔离区图形；
(b3)采用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述衬底以形成隔离槽，且所述隔离槽的深度大于等于所述衬底的顶层SiGe的厚度，其中，隔离槽的深度大于等于顶层SiGe的厚度，保证了后续槽中二氧化硅(SiO2)与衬底的氧化层的连接，形成完整的绝缘隔离。
再者，对于步骤(b1)，在所述SiGe表面形成第一保护层，具体为：
在所述SiGe表面生成二氧化硅以形成第一二氧化硅层；在所述第一二氧化硅层表面生成氮化硅以形成第一氮化硅层。这样做的好处在于，利用二氧化硅(SiO2)的疏松特性，将氮化硅(SiN)的应力隔离，使其不能传导进顶层SiGe，保证了顶层SiGe性能的稳定；基于氮化硅(SiN)与SiGe在干法刻蚀时的高选择比，利用氮化硅(SiN)作为干法刻蚀的掩蔽膜，易于工艺实现。当然，可以理解的是，保护层的层数以及保护层的材料此处不做限制，只要能够形成保护层即可。
再者，对于步骤(c)，具体可以包括如下步骤：
(c1)在所述衬底表面生成第二保护层；
(c2)采用光刻工艺在所述第二保护层上形成第二隔离区图形；
(c3)采用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述衬底以形成所述P型沟槽和所述N型沟槽。
其中，P型沟槽和N型沟槽的深度大于第二保护层厚度且小于第二保护层与衬底顶层SiGe厚度之和。优选地，该P型沟槽和N型沟槽的底部距衬底的顶层SiGe底部的距离为0.5微米～30微米，形成一般认为的深槽，这样在形成P型和N型有源区时可以形成杂质分布均匀、且高掺杂浓度的P、N区和和陡峭的pi与ni结，以利于提高i区等离子体浓度。
再者，对于步骤(c1)，在所述衬底表面生成第二保护层，具体为：
在所述SiGe表面生成二氧化硅以形成第二二氧化硅层；在所述第二二氧化硅层表面生成氮化硅以形成第二氮化硅层。这样做的好处类似于第一保护层的作用，此处不再赘述。
再者，对于步骤(d)，具体可以包括如下步骤：
(d1)氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；
(d2)利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；
具体地，平整化处理可以采用如下步骤：氧化P型沟槽和N型沟槽以使P型沟槽和N型沟槽的内壁形成氧化层；利用湿法刻蚀工艺刻蚀P型沟槽和N型沟槽内壁的氧化层以完成P型沟槽和N型沟槽内壁的平整化。这样做的好处在于：可以防止沟槽侧壁的突起形成电场集中区域，造成pi和ni结击穿。
(d3)对所述P型沟槽和所述N型沟槽进行离子注入以形成所述第一P型有源区和所述第一N型有源区，第一N型有源区为沿离子扩散方向距N型沟槽侧壁和底部深度小于1微米的区域，第一P型有源区为沿离子扩散方向距P型沟槽侧壁和底部深度小于1微米的区域；
具体地，离子注入过程可以为：光刻P型沟槽和N型沟槽；采用带胶离子注入的方法对P型沟槽和N型沟槽分别注入P型杂质和N型杂质以形成第一P型有源区和第一N型有源区；去除光刻胶。
其中，形成第一有源区的目的在于：在沟槽的侧壁形成一层均匀的重掺杂区域，该区域即为pi和ni结中的重掺杂区，而第一有源区的形成具有如下几个好处，以槽中填入多晶硅作为电极为例说明，第一、避免了多晶硅与SiGe之间的异质结与pi和ni结重合，导致的性能的不确定性；第二、可以利用多晶硅中杂质的扩散速度比较快的特性，进一步向P和N区扩散，进一步提高P和N区的掺杂浓度；第三、这样做防止了在多晶硅工艺过程中，多晶硅生长的不均性造成的多晶硅与槽壁之间形成空洞，该空洞会造成多晶硅与侧壁的接触不好，影响器件性能。
再者，对于步骤(e)，具体可以包括如下步骤：
(e1)利用多晶硅填充所述P型沟槽和所述N型沟槽；
(e2)平整化处理所述衬底后，在所述衬底上形成多晶硅层；
(e3)光刻所述多晶硅层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成第二P型有源区和第二N型有源区且同时形成P型接触区和N型接触区；
(e4)去除光刻胶；
(e5)利用湿法刻蚀去除所述P型接触区和所述N型接触区以外的所述多晶硅层。
进一步地，在本发明的另一个实施例中，第一天线臂(2)包括依次串接的第一SiGe基等离子pin二极管串(w1)、第二SiGe基等离子pin二极管串(w2)及第三SiGe基等离子pin二极管串(w3)，所述第二天线臂(3)包括依次串接的第四SiGe基等离子pin二极管串(w4)、第五SiGe基等离子pin二极管串(w5)及第六SiGe基等离子pin二极管串(w6)。
进一步地，在本发明的另一个实施例中，第一直流偏置线(5)设置于所述第三SiGe基等离子pin二极管串(w3)的一端，所述第二直流偏置线(6)设置于所述第四SiGe基等离子pin二极管串(w4)的一端，所述第三直流偏置线(7)设置于所述第一SiGe基等离子pin二极管串(w1)的一端，所述第八直流偏置线(12)设置于所述第六SiGe基等离子pin二极管串(w6)的一端；所述第五直流偏置线(9)设置于所述第三SiGe基等离子pin二极管串(w3)和所述第二二极管串(w2)串接形成的节点处，所述第六直流偏置线(10)设置于所述第四SiGe基等离子pin二极管串(w4)和所述第五SiGe基等离子pin二极管串(w5)串接形成的节点处，所述第四直流偏置线(8)设置于所述第一SiGe基等离子pin二极管串(w1)和所述第二SiGe基等离子pin二极管串(w2)串接形成的节点处，所述第七直流偏置线(11)设置于所述第五SiGe基等离子pin二极管串(w5)和所述第六SiGe基等离子pin二极管串(w6)串接形成的节点。
进一步地，图3为本发明实施例提供的一种SiGe基等离子pin二极管结构示意图。如图3所示，SiGe基等离子pin二极管由P+区(27)、N+区(26)和本征区(22)组成，金属接触区(23)位于P+区(27)处，连接至直流偏置的正极，金属接触区(24)位于N+区(26)处，连接至直流偏置的负极，通过施加直流电压可使整个SiGe基等离子pin二极管串中所有SiGe基等离子pin二极管处于正向导通状态。
实施例二
请参见图4a-图4s，图4a-图4s为本发明实施例的另一种SiGe基等离子pin二极管的制备方法示意图，在上述实施例一的基础上，以制备沟道长度为22nm(固态等离子区域长度为100微米)的SiGe基等离子pin二极管为例进行详细说明，具体步骤如下：
步骤1，衬底材料制备步骤：
(1a)如图4a所示，选取(100)晶向的SiGeOI衬底片101，掺杂类型为P型，掺杂浓度为1014cm-3，顶层SiGe的厚度为50μm；
(1b)如图4b所示，采用化学气相沉积(Chemical vapor deposition，简称CVD)的方法，在SiGe上淀积一层40nm厚度的第一SiO2层201；
(1c)采用化学气相淀积的方法，在衬底上淀积一层2μm厚度的第一Si3N4/SiN层202；
步骤2，隔离制备步骤：
(2a)如图4c所示，通过光刻工艺在上述保护层上形成隔离区，湿法刻蚀隔离区第一Si3N4/SiN层202，形成隔离区图形；采用干法刻蚀，在隔离区形成宽5μm，深为50μm的深隔离槽301；
(2b)如图4d所示，光刻隔离区之后，采用CVD的方法，淀积SiO2 401将该深隔离槽填满；
(2c)如图4e所示，采用化学机械抛光(Chemical Mechanical Polishing，简称CMP)方法，去除表面第一Si3N4/SiN层202和第一SiO2层201，使衬底表面平整；
步骤3，P、N区深槽制备步骤：
(3a)如图4f所示，采用CVD方法，在衬底上连续淀积延二层材料，第一层为300nm厚度的第二SiO2层601，第二层为500nm厚度的第二Si3N4/SiN层602；
(3b)如图4g所示，光刻P、N区深槽，湿法刻蚀P、N区第二Si3N4/SiN层602和第二SiO2层601，形成P、N区图形；采用干法刻蚀，在P、N区形成宽4μm，深5μm的深槽701，P、N区槽的长度根据在所制备的天线中的应用情况而确定；
(3c)如图4h所示，在850℃下，高温处理10分钟，氧化槽内壁形成氧化层801，以使P、N区槽内壁平整；
(3d)如图4i所示，利用湿法刻蚀工艺去除P、N区槽内壁的氧化层801；
步骤4，P、N接触区制备步骤：
(4a)如图4j所示，光刻P区深槽，采用带胶离子注入的方法对P区槽侧壁进行P+注入，使侧壁上形成薄的P+有源区1001，浓度达到0.5×1020cm-3，除掉光刻胶；
(4b)光刻N区深槽，采用带胶离子注入的方法对N区槽侧壁进行N+注入，使侧壁上形成薄的N+有源区1002，浓度达到0.5×1020cm-3，除掉光刻胶；
(4c)如图4k所示，采用CVD的方法，在P、N区槽中淀积多晶硅1101，并将沟槽填满；
(4d)如图4l所示，采用CMP，去除表面多晶硅1101与第二Si3N4/SiN层602，使表面平整；
(4e)如图4m所示，采用CVD的方法，在表面淀积一层多晶硅1301，厚度为200～500nm；
(4f)如图4n所示，光刻P区有源区，采用带胶离子注入方法进行P+注入，使P区有源区掺杂浓度达到0.5×1020cm-3，去除光刻胶，形成P接触1401；
(4g)光刻N区有源区，采用带胶离子注入方法进行N+注入，使N区有源区掺杂浓度为0.5×1020cm-3，去除光刻胶，形成N接触1402；
(4h)如图4o所示，采用湿法刻蚀，刻蚀掉P、N接触区以外的多晶硅1301，形成P、N接触区；
(4i)如图4p所示，采用CVD的方法，在表面淀积SiO21601，厚度为800nm；
(4j)在1000℃，退火1分钟，使离子注入的杂质激活、并且推进多晶硅中杂质；
步骤5，构成PIN二极管步骤：
(5a)如图4q所示，在P、N接触区光刻引线孔1701；
(5b)如图4r所示，衬底表面溅射金属，在750℃合金形成金属硅化物1801，并刻蚀掉表面的金属；
(5c)衬底表面溅射金属，光刻引线；
(5d)如图4s所示，淀积Si3N4/SiN形成钝化层1901，光刻PAD，形成SiGe基等离子pin二极管。
基于本发明实施例提供的等离子pin二极管的SiGe基频率可重构偶极子天线，首先天线的体积小、剖面低，结构简单、易于加工；其次利用同轴电缆作为馈源，降低了馈源结构的复杂度；再次利用SiGe基等离子pin二极管作为天线的基本组成单元，可以通过控制SiGe基等离子pin二极管的导通或断开，实现频率可重构的目的；最后所有组成部分均在半导体基片一侧，易于制版加工。
综上所述，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
Claims (9)
1.一种频率可重构偶极子天线的SiGe基等离子pin二极管的制备方法，其特征在于，所述SiGe基等离子pin二极管用于制造所述频率可重构偶极子天线，所述SiGe基等离子pin二极管的制备方法包括：
选取SiGeOI衬底；
在所述SiGeOI衬底上设置隔离区；
刻蚀所述SiGeOI衬底形成P型沟槽和N型沟槽；
在所述P型沟槽和所述N型沟槽内采用离子注入形成第一P型有源区和第一N型有源区；
填充所述P型沟槽和所述N型沟槽，并采用离子注入在所述衬底的顶层SiGe内形成第二P型有源区、第二N型有源区、P型接触区和N型接触区；
在所述P型接触区和N型接触区上光刻引线孔以形成引线，完成制备SiGe基等离子pin二极管；
所述频率可重构偶极子天线包括：SiGe基SiGeOI半导体基片(1)；采用半导体工艺固定在所述SiGe基SiGeOI半导体基片(1)上的第一天线臂(2)、第二天线臂(3)、同轴馈线(4)、第一直流偏置线(5)、第二直流偏置线(6)、第三直流偏置线(7)、第四直流偏置线(8)、第五直流偏置线(9)、第六直流偏置线(10)、第七直流偏置线(11)、第八直流偏置线(12)；其中，所述第一天线臂(2)和所述第二天线臂(3)分别设置于所述同轴馈线(4)的两侧，并且包括多个SiGe基等离子pin二极管串；所述第一直流偏置线(5)，所述第二直流偏置线(6)，所述第三直流偏置线(7)，所述第四直流偏置线(8)，所述第五直流偏置线(9)，所述第六直流偏置线(10)，所述第七直流偏置线(11)，所述第八直流偏置线(12)采用化学气相淀积的方法固定于所述SiGe基SiGeOI半导体基片(1)上，其材料为铜、铝或经过掺杂的多晶硅中的任意一种。
2.如权利要求1所述的制备方法，其特征在于，在SiGeOI衬底上设置隔离区，包括：
在所述SiGe表面形成第一保护层，其中所述第一保护层包括第一二氧化硅层和第一氮化硅层；
采用光刻工艺在所述第一保护层上形成第一隔离区图形；
采用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述衬底以形成隔离槽，且所述隔离槽的深度大于等于所述衬底的顶层SiGe的厚度。
3.如权利要求2所述的制备方法，其特征在于，在所述SiGe表面形成第一保护层，包括：
在所述SiGe表面生成二氧化硅以形成第一二氧化硅层；
在所述第一二氧化硅层表面生成氮化硅以形成第一氮化硅层。
4.如权利要求1所述的制备方法，其特征在于，刻蚀所述SiGeOI衬底形成P型沟槽和N型沟槽，包括：
在所述衬底表面生成第二保护层；
采用光刻工艺在所述第二保护层上形成第二隔离区图形；
采用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述衬底以形成所述P型沟槽和所述N型沟槽。
5.如权利要求4所述的制备方法，其特征在于，在所述衬底表面生成第二保护层，包括：
在所述SiGe表面生成二氧化硅以形成第二二氧化硅层；
在所述第二二氧化硅层表面生成氮化硅以形成第二氮化硅层。
6.如权利要求1所述的制备方法，其特征在于，在所述P型沟槽和所述N型沟槽内采用离子注入形成第一P型有源区和第一N型有源区，包括：
氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；
利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；
对所述P型沟槽和所述N型沟槽进行离子注入以形成所述第一P型有源区和所述第一N型有源区。
7.如权利要求1所述的制备方法，其特征在于，填充所述P型沟槽和所述N型沟槽，并采用离子注入在所述衬底的顶层SiGe内形成第二P型有源区、第二N型有源区、P型接触区和N型接触区，包括：
利用多晶硅填充所述P型沟槽和所述N型沟槽；
平整化处理所述衬底后，在所述衬底上形成多晶硅层；
光刻所述多晶硅层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成第二P型有源区和第二N型有源区且同时形成P型接触区和N型接触区；
去除光刻胶；
利用湿法刻蚀去除所述P型接触区和所述N型接触区以外的所述多晶硅层。
8.如权利要求1所述的制备方法，其特征在于，所述第一天线臂(2)包括依次串接的第一SiGe基等离子pin二极管串(w1)、第二SiGe基等离子pin二极管串(w2)及第三SiGe基等离子pin二极管串(w3)，所述第二天线臂(3)包括依次串接的第四SiGe基等离子pin二极管串(w4)、第五SiGe基等离子pin二极管串(w5)及第六SiGe基等离子pin二极管串(w6)。
9.如权利要求8所述的制备方法，其特征在于，所述第一直流偏置线(5)设置于所述第三SiGe基等离子pin二极管串(w3)的一端，所述第二直流偏置线(6)设置于所述第四SiGe基等离子pin二极管串(w4)的一端，所述第三直流偏置线(7)设置于所述第一SiGe基等离子pin二极管串(w1)的一端，所述第八直流偏置线(12)设置于所述第六SiGe基等离子pin二极管串(w6)的一端；所述第五直流偏置线(9)设置于所述第三SiGe基等离子pin二极管串(w3)和所述第二二极管串(w2)串接形成的节点处，所述第六直流偏置线(10)设置于所述第四SiGe基等离子pin二极管串(w4)和所述第五SiGe基等离子pin二极管串(w5)串接形成的节点处，所述第四直流偏置线(8)设置于所述第一SiGe基等离子pin二极管串(w1)和所述第二SiGe基等离子pin二极管串(w2)串接形成的节点处，所述第七直流偏置线(11)设置于所述第五SiGe基等离子pin二极管串(w5)和所述第六SiGe基等离子pin二极管串(w6)串接形成的节点。
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