CN108563899B - 标准单元的仿真系统和方法 - Google Patents

Abstract

本发明提供了一种标准单元的仿真系统和方法，所述标准单元的仿真系统包括扫描单元和仿真电路，其中：所述仿真电路包括目标单元电路；所述目标单元电路包括对等目标单元和非对等目标单元，所述扫描单元对对等目标单元的尺寸与非对等目标单元的尺寸进行迭代计算；在每一次迭代中，计算对等目标单元的尺寸与非对等目标单元中某个部分的尺寸的比值，并将非对等目标单元的其他部分的尺寸值设置为对等目标单元的尺寸除以上一次迭代的比值，并使目标单元电路的延时数据最小，记录本次迭代的所述比值并进行下一次迭代计算，直至每个目标单元的尺寸的比例不变。

Description

标准单元的仿真系统和方法

技术领域

本发明涉及集成电路技术领域，特别涉及一种标准单元的仿真系统和方法。

背景技术

随着集成电路(Integrated Circuits，IC)的日益发展，对功耗、速度，面积等性能方面的要求也越来越高，由于工艺技术的进步，设计角度也在转变，从以往的速度优先逐渐转为功耗、速度和面积的均衡考虑。最近几年，便携式移动通信设备的的发展突飞猛进，而对应的电源技术的进步却相对缓慢，以及即将到来的物联网时代，对于低功耗的要求，将达到一个新的阶段。

在一般集成电路设计中，包括数字模块，模拟模块，数据接口和存储模块，其中数字模块通常占整个芯片面积的40％以上，而数字模块的构成单位，就是标准单元库中的基本单元，标准单元库中基本单元的性能，会在很大程度上影响到整个芯片的性能，那么如何对标准单元性能进行优化，就成为了我们亟需解决的问题。

标准单元库，包括版图库、符号库、电路逻辑库等。包含了组合逻辑、时序逻辑、功能单元和特殊类型单元。是集成电路芯片后端设计过程中的基础部分。运用预先设计好的优化的库单元进行自动逻辑综合和版图布局布线，可以极大地提高设计效率，加快产品进入市场的时间。一般每个工艺厂商在每个工艺下都会提供相应的标准单元。

标准单元库可以分成两大部分，即组合逻辑和时序逻辑，组合逻辑包括NAND，NOR，AOI，OAI等基本运算单元，时序逻辑则包括LATCH，DFF，ICG等等。在一套标准单元库中，组合逻辑的数量，大概占总数的75％左右，在具体的设计实例中，所调用的标准单元中，组合逻辑通常在90％以上。

如图1所示，一个标准单元是由若干个MOS管组成，每一个MOS管，根据库的规格PMOS管和NMOS管会有一个最大尺寸WPMAX和WNMAX，根据设计规则它们会有一个最小尺寸WPMIN和WNMIN，在最大和最小尺寸之间的值，就是我们允许的设置范围，那么该如何设置这些MOS管的尺寸，才能让标准单元在速度、功耗及面积上取得优化的效果，这是一个很有意义和价值的问题。

在标准单元库的设计中，组合逻辑可以分为两种：一种是为时钟树综合所用的时钟单元，这种单元的输入到输出的延时，和输出上升和下降的时间，相差要求非常小，在设计这种时钟单元的尺寸时，只需要通过仿真，把尺寸调整到可以使上升和下降延时差别在5％之内即可，因此时钟单元尺寸的可变化性非常小，比较容易调整；而另外一种是为了实现逻辑功能，这种单元需要从速度、面积和功耗这些方面综合考虑，对于这种单元尺寸的设计，通常有两种做法，一种是让它们的PMOS管和NMOS管在版图上取得最大尺寸，以获得对下一级单元较强的驱动能力，另外一种是通过仿真，让离输出端路径最近的端口，延时达到最快。

发明内容

本发明的目的在于提供一种标准单元的仿真系统和方法，以解决现有的标准单元库的组合逻辑包含不等价结构时尺寸设定的问题。

为解决上述技术问题，本发明提供一种标准单元的仿真系统，所述标准单元的仿真系统包括扫描单元和仿真电路，其中：

所述仿真电路包括目标单元电路；

所述目标单元电路包括对等目标单元和非对等目标单元，所述扫描单元对对等目标单元的尺寸与非对等目标单元的尺寸进行迭代计算；

在每一次迭代中，计算对等目标单元的尺寸与非对等目标单元中某个部分的尺寸的比值，并将非对等目标单元的其他部分的尺寸值设置为对等目标单元的尺寸除以上一次迭代的比值，并使目标单元电路的延时数据最小，记录本次迭代的所述比值并进行下一次迭代计算，直至每个目标单元的尺寸的比例不变。

可选的，在所述的标准单元的仿真系统中，所述对等目标单元包括第一晶体管、第二晶体管和第三晶体管；

所述第一晶体管和所述第二晶体管的源极均连接第一电源，所述第一晶体管和所述第二晶体管的漏极均连接所述第三晶体管的源极，所述第三晶体管的漏极连接所述目标单元电路的输出端；

所述第一晶体管、所述第二晶体管和所述第三晶体管的栅极分别连接所述目标单元电路的第一输入端、第二输入端和第三输入端；

所述第一晶体管、所述第二晶体管和所述第三晶体管均为P型场效应管晶体管。

可选的，在所述的标准单元的仿真系统中，所述非对等目标单元包括第四晶体管、第五晶体管和第六晶体管；

所述第四晶体管和所述第六晶体管的源极均连接第二电源，所述第四晶体管的漏极连接所述第五晶体管的源极，所述第六晶体管的漏极和所述第五晶体管的漏极均连接目标单元电路的输出端；

所述第四晶体管、所述第五晶体管和所述第六晶体管的栅极分别连接所述目标单元电路的第一输入端、第二输入端和第三输入端；

所述第四晶体管、所述第五晶体管和所述第六晶体管均为N型场效应管晶体管。

可选的，在所述的标准单元的仿真系统中，所述仿真电路还包括驱动电路，所述驱动电路包括多个缓冲器，每个所述缓冲器的输出端连接一个所述目标单元的输入端，所述缓冲器的驱动强度与其所连接的所述目标单元的驱动强度相匹配。

可选的，在所述的标准单元的仿真系统中，所述缓冲器的数量为三个，分别连接所述目标单元电路的第一输入端、第二输入端和第三输入端。

可选的，在所述的标准单元的仿真系统中，所述仿真电路还包括负载电路，所述负载电路包括多个反相器，所述多个反相器的输入端连接所述目标单元电路的输出端。

可选的，在所述的标准单元的仿真系统中，所述标准单元的仿真系统还包括仿真文件，其中：所述仿真文件包括第一输入模块、第二输入模块和输出模块，所述第一输入模块对所述第一输入端和所述第二输入端进行激励，所述第二输入模块对所述第三输入端进行激励，所述输出模块输出所述目标单元电路的输出端的结果。

本发明还提供一种标准单元的仿真方法，包括：

扫描单元对对等目标单元的尺寸与非对等目标单元的尺寸进行迭代计算；

在每一次迭代中，计算对等目标单元的尺寸与非对等目标单元中某个部分的尺寸的比值，并将非对等目标单元的其他部分的尺寸值设置为对等目标单元的尺寸除以上一次迭代的比值，并使目标单元电路的延时数据最小，记录本次迭代的所述比值并进行下一次迭代计算，直至每个目标单元的尺寸的比例不变。

可选的，在所述的标准单元的仿真方法中，在迭代开始时，设置每个目标单元的初始尺寸，包括：设置对等目标单元的尺寸为第一对等尺寸，设置非对等目标单元的第四晶体管与第五晶体管的尺寸之和为第一非对等一尺寸，计算第一对等尺寸与第一非对等一尺寸的比值，以使目标单元电路的延时数据最小，非对等目标单元的第六晶体管的尺寸为第一非对等二尺寸，其等于第一非对等一尺寸；

设置对等目标单元的尺寸为第二对等尺寸，设置非对等目标单元的第六晶体管的尺寸为第二非对等二尺寸，计算第二对等尺寸与第二非对等二尺寸的比值，以使目标单元电路的延时数据最小，非对等目标单元的第四晶体管和第五晶体管的尺寸之和为第二非对等一尺寸，其等于第二非对等二尺寸；

将第二对等尺寸与第二非对等二尺寸的比值引入第一次迭代，在第一次迭代中，设置对等目标单元的尺寸为第三对等尺寸，设置非对等目标单元的第四晶体管与第五晶体管的尺寸之和为第三非对等一尺寸，计算第三对等尺寸与第三非对等一尺寸的比值，设置非对等目标单元的第六晶体管的尺寸为第三非对等二尺寸，其等于第三对等尺寸除以所述第二对等尺寸与第二非对等二尺寸的比值，以使目标单元电路的延时数据最小；

将第三对等尺寸与第三非对等一尺寸的比值引入第二次迭代，以此类推。

可选的，在所述的标准单元的仿真方法中，

第一对等尺寸与第一非对等一尺寸的和等于目标单元尺寸最大值与目标单元尺寸最小值之和；

第二对等尺寸与第二非对等二尺寸的和等于目标单元尺寸最大值与目标单元尺寸最小值之和；

每一次迭代中的所述比值的分子和分母的和等于目标单元尺寸最大值与目标单元尺寸最小值之和。

在本发明提供的标准单元的仿真系统和方法中，通过对组合逻辑尺寸进行优化后，具有不同等价关系的场效应管，将会得到一个延时数据最优化的比例关系，并且串联晶体管少的组别，会有一个较小的尺寸，在很大程度上降低了电路的功耗。

本发明提供的一种迭代算法，用来调整标准单元库中组合逻辑单元的尺寸，尤其适用于具有不等价结构单元的优化，使其速度和尺寸达到一个最佳平衡点。通过设置仿真电路，用来模拟目标单元在实际应用中所处环境。仿真电路包括驱动电路，目标单元电路和负载电路三个部分。通过尺寸调整后，对整个设计的速度和功耗有明显改善。

附图说明

图1是现有的标准单元库的示意图；

图2是本发明一实施例标准单元的仿真系统示意图；

图3是本发明另一实施例标准单元的仿真系统的目标单元示意图；

图4是本发明另一实施例标准单元的仿真方法示意图；

图中所示：21-驱动电路；22-目标单元电路；221-第一输入端；222-第二输入端；223-第三输入端；224-目标单元电路的输出端；23-负载电路。

具体实施方式

以下结合附图和具体实施例对本发明提出的标准单元的仿真系统和方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于提供一种标准单元的仿真系统和方法，以解决现有的标准单元库的组合逻辑包含不等价结构时尺寸设定的问题。

为实现上述思想，本发明提供了一种标准单元的仿真系统和方法，所述标准单元的仿真系统包括扫描单元和仿真电路，其中：所述仿真电路包括目标单元电路；所述目标单元电路包括对等目标单元和非对等目标单元，所述扫描单元对对等目标单元的尺寸与非对等目标单元的尺寸进行迭代计算；在每一次迭代中，计算对等目标单元的尺寸与非对等目标单元中某个部分的尺寸的比值，并将非对等目标单元的其他部分的尺寸值设置为对等目标单元的尺寸除以上一次迭代的比值，并使目标单元电路的延时数据最小，记录本次迭代的所述比值并进行下一次迭代计算，直至每个目标单元的尺寸的比例不变。

<实施例一>

本实施例提供一种标准单元的仿真系统，如图2～3所示，所述标准单元的仿真系统包括扫描单元和仿真电路，其中：所述仿真电路包括目标单元电路22；所述目标单元电路22包括对等目标单元(即图3中的M1、M2和M3)和非对等目标单元(即图3中的M4、M5和M6)，如图4所示，所述扫描单元对对等目标单元的尺寸W_P与非对等目标单元的尺寸W_NA或W_NB进行迭代计算；在每一次迭代中，计算对等目标单元的尺寸与非对等目标单元中某个部分的尺寸的比值(例如R_An＝W_Pn/W_NAn)，并将非对等目标单元的其他部分的尺寸值设置为对等目标单元的尺寸除以上一次迭代的比值(即W_NBn＝W_Pn/R_Bn-1，R_Bn-1＝W_Pn-1/W_NBn-1)，并使目标单元电路22的延时数据最小，记录本次迭代的所述比值R_An并进行下一次迭代计算，直至每个目标单元的尺寸的比例R_An与R_Bn不变。

具体的，在所述的标准单元的仿真系统中，所述对等目标单元包括第一晶体管M1、第二晶体管M2和第三晶体管M3；所述第一晶体管M1和所述第二晶体管M2的源极均连接第一电源VDD，所述第一晶体管M1和所述第二晶体管M2的漏极均连接所述第三晶体管M3的源极，所述第三晶体管M3的漏极连接所述目标单元电路的输出端224；所述第一晶体管M1、所述第二晶体管M2和所述第三晶体管M3的栅极分别连接所述目标单元电路22的第一输入端221、第二输入端222和第三输入端223；所述第一晶体管M1、所述第二晶体管M2和所述第三晶体管M3均为P型场效应管晶体管，对等目标单元的尺寸W_P为第一晶体管的尺寸或第二晶体管的尺寸加上第三晶体管的尺寸。

进一步的，在所述的标准单元的仿真系统中，所述非对等目标单元包括第四晶体管M4、第五晶体管M5和第六晶体管M6，所述第四晶体管M4和所述第六晶体管M6的源极均连接第二电源VSS，所述第四晶体管M4的漏极连接所述第五晶体管M5的源极，所述第六晶体管M6的漏极和所述第五晶体管M5的漏极均连接目标单元电路的输出端224；所述第四晶体管M4、所述第五晶体管M5和所述第六晶体管M6的栅极分别连接所述目标单元电路22的第一输入端221、第二输入端222和第三输入端223；所述第四晶体管M4、所述第五晶体管M5和所述第六晶体管M6均为N型场效应管晶体管，非对等目标单元的尺寸值R_A为第四晶体管的尺寸加上第五晶体管的尺寸，而R_B为第六晶体管的尺寸。

另外，在所述的标准单元的仿真系统中，所述仿真电路还包括驱动电路21，所述驱动电路21包括多个缓冲器，每个所述缓冲器的输出端连接一个所述目标单元的输入端，所述缓冲器的驱动强度与其所连接的所述目标单元的驱动强度相匹配。所述缓冲器的数量为三个，分别连接所述目标单元电路22的第一输入端221、第二输入端222和第三输入端223。所述仿真电路还包括负载电路23，所述负载电路23包括多个反相器，所述多个反相器的输入端连接所述目标单元电路的输出端224，用于替代固定赋值电容，因为MOS管栅极的电容，在逐渐充电或放电的过程中，不是一直不变的，这样可以让仿真环境更加接近真实应用。

所述标准单元的仿真系统还包括仿真文件，其中：所述仿真文件包括第一输入模块、第二输入模块和输出模块，所述第一输入模块对所述第一输入端221进行激励，即为第一晶体管的栅极和第四晶体管的栅极提供栅极电压，以使第一晶体管和第四晶体管导通或关断，另外，所述第一输入模块也对所述第二输入端222进行激励，即为第二晶体管的栅极和第五晶体管的栅极提供栅极电压，以使第二晶体管和第五晶体管导通或关断，所述第二输入模块对所述第三输入端223进行激励，即为第三晶体管的栅极和第六晶体管的栅极提供栅极电压，以使第三晶体管和第六晶体管导通或关断，所述输出模块输出所述目标单元电路的输出端224的结果。

综上，上述实施例对标准单元的仿真系统的不同构型进行了详细说明，当然，本发明包括但不局限于上述实施中所列举的构型，任何在上述实施例提供的构型基础上进行变换的内容，均属于本发明所保护的范围。本领域技术人员可以根据上述实施例的内容举一反三。

<实施例二>

本实施例还提供一种使用了上一实施例中的仿真系统的标准单元的仿真方法，如图4所示，包括：扫描单元对对等目标单元的尺寸与非对等目标单元的尺寸进行迭代计算；在每一次迭代中，计算对等目标单元的尺寸与非对等目标单元中某个部分的尺寸的比值，并将非对等目标单元的其他部分的尺寸值设置为对等目标单元的尺寸除以上一次迭代的比值，并使目标单元电路22的延时数据最小，记录本次迭代的所述比值并进行下一次迭代计算，直至每个目标单元的尺寸的比例不变。

进一步的，目标单元电路22可以根据需要优化的电路不同而进行更换，可以是任意需要优化的单级组合逻辑，如与非门、或非门、与或非门、或与非门等。如图3所示，在本实施例中目标单元为三输入与或非门，由三个PMOS管和三个NMOS管组成，其中221，222两个端口的PMOS管先并联再与223端口的PMOS管串联，221，222的NMOS管先串联再与223端口的NMOS管并联。为了使仿真环境更接近真实应用，每个目标单元的输出连接四个负载单元的输入端，负载单元的输出端悬空，在本例中负载单元为输入端口电容与目标单元相匹配的反相器。

具体的，在所述的标准单元的仿真方法中，在迭代开始时，设置每个目标单元的初始尺寸，包括：在步骤S1中，设置对等目标单元的尺寸(第一晶体管或第二晶体管的尺寸加上第三晶体管的尺寸)为第一对等尺寸W_P1，设置非对等目标单元的第四晶体管M4与第五晶体管M5的尺寸之和为第一非对等一尺寸W_NA1，计算第一对等尺寸与第一非对等一尺寸的比值R_A1＝W_P1/W_NA1，以使目标单元电路22的延时数据最小，非对等目标单元的第六晶体管M6的尺寸为第一非对等二尺寸W_NB1，其等于第一非对等一尺寸，W_NB1＝W_NA1；在步骤S2中，设置对等目标单元的尺寸为第二对等尺寸W_P2，设置非对等目标单元的第六晶体管M6的尺寸为第二非对等二尺寸W_NB2，计算第二对等尺寸与第二非对等二尺寸的比值R_B2＝W_P2/W_NB2，以使目标单元电路22的延时数据最小，非对等目标单元的第四晶体管M4和第五晶体管M5的尺寸之和为第二非对等一尺寸W_NA2，其等于第二非对等二尺寸，即W_NA2＝W_NB2；将第二对等尺寸与第二非对等二尺寸的比值R_B2引入第一次迭代(即步骤S3中)，在第一次迭代中，设置对等目标单元的尺寸为第三对等尺寸W_P3，设置非对等目标单元的第四晶体管M4与第五晶体管M5的尺寸之和为第三非对等一尺寸W_NA3，计算第三对等尺寸与第三非对等一尺寸的比值R_A3＝W_P3/W_NA3，设置非对等目标单元的第六晶体管M6的尺寸为第三非对等二尺寸W_NB3，其等于第三对等尺寸除以所述第二对等尺寸与第二非对等二尺寸的比值，即W_NB3＝W_P3/R_B2，以使目标单元电路22的延时数据最小；将第三对等尺寸与第三非对等一尺寸的比值R_A3引入第二次迭代(即步骤S4)，以此类推，直至R_An与R_Bn不在变化。

进一步的，在所述的标准单元的仿真方法中，第一对等尺寸与第一非对等一尺寸的和等于目标单元尺寸最大值与目标单元尺寸最小值之和，即W_P1+W_NA1＝W_MAX+W_MIN；第二对等尺寸与第二非对等二尺寸的和等于目标单元尺寸最大值与目标单元尺寸最小值之和，即W_P2+W_NB2＝W_MAX+W_MIN；以此类推，每一次迭代中的所述比值的分子和分母的和等于目标单元尺寸最大值与目标单元尺寸最小值之和，即W_Pn+W_NAn(W_NBn)＝W_MAX+W_MIN。

设定扫描仿真所用到的最大尺寸W_MAX和最小尺寸W_MIN，其中W_MIN为设计规则所允许的最小尺寸，也是工艺上能够实现的最小尺寸，以及每次扫描仿真时宽度的变化步长W_STEP。总尺寸W_TOTAL＝W_MAX+W_MIN，在版图上体现为的单个PMOS管和NMOS管根据设计规则能达到的最大尺寸之和。在进行扫描仿真时，PMOS管和NMOS管所用到的尺寸如下：

WP	WNA(WNB)
		WMAX	WMIN
WMAX-WSTEP	WMIN+WSTEP
		WMAX-2×WSTEP	WMIN+2×WSTEP
……	……
		……	……
WMIN+WSTEP	WMAX-WSTEP
		WMIN	WMAX

步骤S1：将223端口置为0，222端口置1，脉冲信号从221端输入，然后通过扫描仿真，可以得出一系列221端口在不同的WP和WNA尺寸时的延时数据(上升延时和下降延时之和)，同样，把221端口置1，脉冲信号从222端输入，通过扫描仿真，可以得到222端口的延时数据，因为221，222两个端口相对于223端口来说，是等价的，把在不同的W_P和W_NA尺寸时221，222的延时数据相加，会有一个最小值，此时的PMOS管与NMOS管的比例为R_A1＝W_P1/W_NA1。

步骤S2：将222端口置0，221端口置1(消除电荷分享对224端口延时的影响)，脉冲信号从223端输入，然后通过扫描仿真，可以得到延时数据最小时，PMOS管与NMOS管的比例为R_B2＝W_P2/W_NB2。

所述步骤S1和步骤S2，在每次扫描仿真的时候，W_NA与W_NB具有相同的尺寸。

步骤S3，将得到的R_B2，引入到仿真网表文件中，即W_NB＝W_P/R_B，然后重复步骤三，此时W_NA与W_NB不再具有相同尺寸，W_NB与W_P关联变化。仿真结束后，我们会得到一个新的R_A值。

步骤S4，将新得到的R_A，引入到仿真网表文件中，即W_NA＝W_P/R_A，然后重复步骤S2，W_NA与W_P关联变化。仿真结束后，我们会得到一个新的R_B值。

步骤S5，重复步骤S3和步骤S4，直到R_A和R_B都不再变化，这个过程大概需要迭代2到4次，此时我们得到W_P，W_NA和W_NB最终的比例关系，然后根据W_MAX和W_MIN确定目标单元每个MOS管的尺寸。

在本发明提供的标准单元的仿真系统和方法中，通过对组合逻辑尺寸进行优化后，具有不同等价关系的场效应管，将会得到一个延时数据最优化的比例关系，并且串联晶体管少的组别，会有一个较小的尺寸，在很大程度上降低了电路的功耗。

本发明提供的一种迭代算法，用来调整标准单元库中组合逻辑单元的尺寸，尤其适用于具有不等价结构单元的优化，使其速度和尺寸达到一个最佳平衡点。通过设置仿真电路，用来模拟目标单元在实际应用中所处环境。仿真电路包括驱动电路21，目标单元电路22和负载电路23三个部分。通过尺寸调整后，对整个设计的速度和功耗有明显改善。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种标准单元的仿真系统，其特征在于，所述标准单元的仿真系统包括扫描单元和仿真电路，其中：

所述仿真电路包括目标单元电路；

所述目标单元电路中的目标单元包括对等目标单元和非对等目标单元，所述对等目标单元包括等价结构，所述非对等目标单元包括至少两部分不等价结构，所述扫描单元对对等目标单元中等价结构的尺寸与所述非对等目标单元中各部分不等价结构的尺寸进行迭代计算，所述非对等目标单元中各部分不等价结构的初始尺寸相等；

在每一次迭代中，计算对等目标单元中等价结构的尺寸与非对等目标单元中某个部分的不等价结构的尺寸的比值，并将非对等目标单元的其他部分的不等价结构的尺寸值设置为对等目标单元中等价结构的尺寸除以通过上一次迭代计算出的所述等价结构的尺寸与相应的所述其他部分的不等价结构的尺寸的比值，并使目标单元电路的延时数据最小，记录本次迭代计算得到的所述比值并进行下一次迭代计算，直至所述等价结构的尺寸与各个非对等目标单元部分的尺寸的比值不再变化。

2.如权利要求1所述的标准单元的仿真系统，其特征在于，所述对等目标单元包括第一晶体管、第二晶体管和第三晶体管；

所述第一晶体管和所述第二晶体管的源极均连接第一电源，所述第一晶体管和所述第二晶体管的漏极均连接所述第三晶体管的源极，所述第三晶体管的漏极连接所述目标单元电路的输出端；

所述第一晶体管、所述第二晶体管和所述第三晶体管的栅极分别连接所述目标单元电路的第一输入端、第二输入端和第三输入端；

所述第一晶体管、所述第二晶体管和所述第三晶体管均为P型场效应管晶体管。

3.如权利要求2所述的标准单元的仿真系统，其特征在于，所述非对等目标单元包括第四晶体管、第五晶体管和第六晶体管；

所述第四晶体管和所述第六晶体管的源极均连接第二电源，所述第四晶体管的漏极连接所述第五晶体管的源极，所述第六晶体管的漏极和所述第五晶体管的漏极均连接目标单元电路的输出端；

所述第四晶体管、所述第五晶体管和所述第六晶体管的栅极分别连接所述目标单元电路的第一输入端、第二输入端和第三输入端；

所述第四晶体管、所述第五晶体管和所述第六晶体管均为N型场效应管晶体管。

4.如权利要求3所述的标准单元的仿真系统，其特征在于，所述仿真电路还包括驱动电路，所述驱动电路包括多个缓冲器，每个所述缓冲器的输出端连接一个所述目标单元的输入端，所述缓冲器的驱动强度与其所连接的所述目标单元的驱动强度相匹配。

5.如权利要求4所述的标准单元的仿真系统，其特征在于，所述缓冲器的数量为三个，分别连接所述目标单元电路的第一输入端、第二输入端和第三输入端。

6.如权利要求5所述的标准单元的仿真系统，其特征在于，所述仿真电路还包括负载电路，所述负载电路包括多个反相器，所述多个反相器的输入端连接所述目标单元电路的输出端。

7.如权利要求6所述的标准单元的仿真系统，其特征在于，所述标准单元的仿真系统还包括仿真文件，其中：所述仿真文件包括第一输入模块、第二输入模块和输出模块，所述第一输入模块对所述第一输入端和所述第二输入端进行激励，所述第二输入模块对所述第三输入端进行激励，所述输出模块输出所述目标单元电路的输出端的结果。

8.一种标准单元的仿真方法，其特征在于，包括：

扫描单元对对等目标单元中等价结构的尺寸与非对等目标单元中各部分不等价结构的尺寸进行迭代计算，所述非对等目标单元中各部分不等价结构的初始尺寸相等；

在每一次迭代中，计算对等目标单元中等价结构的尺寸与非对等目标单元中某个部分的不等价结构的尺寸的比值，并将非对等目标单元的其他部分的不等价结构的尺寸值设置为对等目标单元中等价结构的尺寸除以通过上一次迭代计算出的所述等价结构的尺寸与相应的所述其他部分的不等价结构的尺寸的比值，并使目标单元电路的延时数据最小，记录本次迭代计算得到的所述比值并进行下一次迭代计算，直至所述等价结构的尺寸与各个非对等目标单元部分的尺寸的比值不再变化。

9.如权利要求8所述的标准单元的仿真方法，其特征在于，在迭代开始时，设置每个目标单元的初始尺寸，包括：设置对等目标单元的尺寸为第一对等尺寸，设置非对等目标单元的第四晶体管与第五晶体管的尺寸之和为第一非对等一尺寸，计算第一对等尺寸与第一非对等一尺寸的比值，以使目标单元电路的延时数据最小，非对等目标单元的第六晶体管的尺寸为第一非对等二尺寸，其等于第一非对等一尺寸；

设置对等目标单元的尺寸为第二对等尺寸，设置非对等目标单元的第六晶体管的尺寸为第二非对等二尺寸，计算第二对等尺寸与第二非对等二尺寸的比值，以使目标单元电路的延时数据最小，非对等目标单元的第四晶体管和第五晶体管的尺寸之和为第二非对等一尺寸，其等于第二非对等二尺寸；

将第二对等尺寸与第二非对等二尺寸的比值引入第一次迭代，在第一次迭代中，设置对等目标单元的尺寸为第三对等尺寸，设置非对等目标单元的第四晶体管与第五晶体管的尺寸之和为第三非对等一尺寸，计算第三对等尺寸与第三非对等一尺寸的比值，设置非对等目标单元的第六晶体管的尺寸为第三非对等二尺寸，其等于第三对等尺寸除以所述第二对等尺寸与第二非对等二尺寸的比值，以使目标单元电路的延时数据最小；

将第三对等尺寸与第三非对等一尺寸的比值引入第二次迭代，以此类推。

10.如权利要求9所述的标准单元的仿真方法，其特征在于，

第一对等尺寸与第一非对等一尺寸的和等于目标单元尺寸最大值与目标单元尺寸最小值之和；

第二对等尺寸与第二非对等二尺寸的和等于目标单元尺寸最大值与目标单元尺寸最小值之和；

每一次迭代中的所述比值的分子和分母的和等于目标单元尺寸最大值与目标单元尺寸最小值之和。

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