CN101147147A - 利用标准单元通过自动布线形成的半导体集成电路器件以及固定其阱电位的设计方法 - Google Patents
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Abstract
从库中读入没有阱电位固定有源区的标准单元(4T－11至4T－14，4T－21至4T－24，4T－31至4T－34，4T－41至4T－44)并进行自动布图布线，从而临时设计电路。然后，至少根据临时设计电路中以相同时序开关的晶体管的数量、晶体管的尺寸、迁移概率以及出现概率估算衬底电位的变化。确定所估计的衬底电位的变化是否在参考值内。当估算的衬底电位的变化超过参考值时，从库中读入具有阱电位固定有源区的标准单元(2T－11，2T－21，2T－31，2T－41)并配置在估算的衬底电位变化超过参考值的区域。然后在此通过自动布图布线形成电路。
Description
关联申请
本申请基于2005年3月24日提出的在先日本专利申请第2005-086340号，并要求其优先权，其全部内容通过引用包含于此。
技术领域
本发明涉及半导体集成电路器件及相关的设计方法，特别是涉及在利用标准单元通过自动布图布线形成的半导体集成电路器件中用于固定阱电位的技术。
背景技术
已知形成于例如IC或LSI的半导体集成电路器件中的晶体管的元件特性受到阱电位波动的影响。为了避免这种影响并稳定晶体管的元件特性，必需稳定(固定)阱电位。
在利用标准单元通过自动布图布线形成的半导体集成电路器件中，每个标准单元设有电源电压供给端子和接地电位端子。为了固定阱电位，分别在p阱区域和n阱区域内形成被称为有源区的P衬底(P-sub)区域和N衬底(N-sub)区域。p阱区域通过P衬底区域连接至接地电位端子，从而将P阱区域固定在接地电位GND。n阱区域通过N衬底区域连接至电源电压供给端子，从而将n阱区域固定在电源电压VDD。
在标准单元中，用于电源电压VDD和接地电位GND的电源线设置在相向的两边并沿单元配置的方向延伸。在这些电源线下的半导体衬底中形成p阱区域和n阱区域。在这些阱区域内，形成包括晶体管的半导体元件以构成各种电路。在p阱区域和n阱区域中分别形成固定阱电位的P衬底区域和N衬底区域。用于电源电压的电源线通过接触孔电连接至N衬底区域，用于接地电位的电源线通过接触孔电连接至P衬底区域，从而固定阱电位。
为了积极地利用MOS晶体管的衬底偏置效应，可以使用具有四端子的标准单元，所述四端子用于电源电压、接地电位、P衬底区域和N衬底区域(例如，参照日本专利申请公开第2000-332118号)。4端子标准单元通过独立布线施加电源电压VDD、接地电位GND、用于固定n阱电位的接地电位VBN和用于固定p阱电位的电位VBP。在4端子标准单元中，用于施加用来固定p阱电位的电位VBP和用于施加用来固定n阱电位的电位VBN的布线设置于相向的两侧并沿单元配置方向延伸。在位于这些布线下方的半导体衬底内形成N衬底区域和P衬底区域。用于固定p阱中电位的连线经接触孔电连接至P衬底区域，用于固定n阱中电位的连线经接触孔电连接至N衬底区域。在这些连线内，设置用于电源电压VDD的电源线和用于接地电位GND的电源线。在电源线之间的半导体衬底内，形成n阱区域和p阱区域。在n阱区域和p阱区域中，形成包括晶体管的半导体元件以构成不同电路。
但是，利用上述构造，用于固定阱电位及其互连的P衬底区域和N衬底区域导致单元面积的增加。为了防止单元面积增加，形成于单元内的包括晶体管的半导体元件的尺寸必需缩减，导致驱动能力的降低。尤其是当根据设计规则用最小线宽形成衬底区域及其互连时，形成于阱区域中的MOS晶体管的最小间距等受到限制，或者台阶覆盖特性恶化。由此，单元面积增大或者晶体管尺寸必需缩减。此外，与密集配置的衬底区域的接触难以在制造工艺中制造。如果有许多这样的图案，制造成品率降低。
随着半导体集成电路器件的小型化，电源电压降低，因而衬底电流变小。因此，在低电源电压的半导体集成电路器件中，有可能通过使因单元面积增加或晶体管尺寸减小导致的驱动能力降低最小化来有效地固定阱电位。这是由于，当电源供给电压接近1V时，不会出现允许正向电流流经p-n结的电位差。由于不仅衬底电流因电源电压降低而减小，而且晶体管的源极电位也通常固定，当电源供给电压为大约1V时，因与漏极耦合而产生的阱电位波动小于0.5V，为电源电压的一半。因此，几乎没有可能发生因闩锁导致的击穿。
当然，当衬底电位随机波动时，晶体管的驱动能力和泄漏电流随电位波动而波动。因此要采取防止波动的措施，必需固定阱电位。
发明内容
根据本发明的一方面，提供了一种半导体集成电路器件，包括：通过配置单元列形成的电路部分，每个单元列具有沿第一方向和沿与第一方向交叉的第二方向配置的标准单元，单元列包括：第一标准单元，该第一标准单元的每个具有分别被施加电源电压和接地电位的第一和第二端子、和具有在施加于第一和第二端子之间的电压下工作的晶体管且没有阱电位固定有源区的第一电路；和第二标准单元，该第二标准单元被配置在将以与第一标准单元相同的定时而被开关的晶体管集中的区域或者位于大晶体管附近，该第二标准单元的每个包括第三和第四端子以及第二电路，其中所述第三和第四端子被施加电源电压和接地电位，所述第二电路包括用于将形成于内部的空余区域中并分别电连接至第三和第四端子的阱的电位固定的第一和第二有源区、以及从第三和第四端子供给电源并从第一和第二有源区施加背栅偏置的晶体管，其中，单元列中的第一标准单元的阱电位由第二标准单元固定。
根据本发明的另一方面，提供了一种半导体集成电路器件，包括：通过配置单元列形成的电路部分，每个单元列具有沿第一方向和沿与第一方向交叉的第二方向配置的标准单元，单元列包括：第一标准单元，该第一标准单元的每个具有分别被施加电源电压和接地电位的第一和第二端子、和具有在施加于第一和第二端子之间的电压下工作的开关元件且没有阱电位固定有源区的第一电路；和第二标准单元，被配置于第一标准单元中迁移概率高的区域附近，该第二标准单元的每个包括第三和第四端子以及第二电路，其中所述第三和第四端子被施加电源电压和接地电位，所述第二电路包括用于将形成于内部的空余区域中并分别电连接至第三和第四端子的阱的电位固定的第一和第二有源区、以及从第三和第四端子供给电源并从第一和第二有源区施加背栅偏置的晶体管，其中，单元列中的第一标准单元的阱电位由第二标准单元固定。
根据本发明的又一方面，提供了一种半导体集成电路器件，一种半导体集成电路器件，包括：通过配置单元列形成的电路部分，每个单元列具有沿第一方向和沿与第一方向交叉的第二方向配置的标准单元，单元列包括：第一标准单元，该第一标准单元的每个具有分别被施加电源电压和接地电位的第一和第二端子、和具有在施加于第一和第二端子之间的电压下工作且没有阱电位固定有源区的第一电路；和第二标准单元，被配置于具有高概率的第一标准单元集中的区域附近，该第二标准单元的每个包括第三和第四端子和第二电路，其中所述第三和第四端子被施加电源电压和接地电位，所述第二电路包括用于将形成于内部的空余区域中并分别电连接至第三和第四端子的阱的电位固定的第一和第二有源区、以及从第三和第四端子供给电源并从第一和第二有源区施加背栅偏置的晶体管，其中，单元列中的第一标准单元的阱电位由第二标准单元固定。
根据本发明的又一方面，提供了一种半导体集成电路器件设计方法，包括：从库中读入没有阱电位固定有源区的第一组标准单元并通过自动布图布线临时设计电路；根据以与临时设计的电路中相同的定时而被开关的大量晶体管中的至少一个、同时被开关的晶体管的尺寸、迁移概率、以及出现的概率来估计衬底电位的变化；确定所估计出的衬底电位变化是否在参考值内；以及如果所估计出的衬底电位的变化超出参考值，则从库中读入具有阱电位固定有源区的第二组标准单元，并将第二组标准单元放置在第一组标准单元中衬底电位的估计变化超过参考值的区域内，并通过自动布图布线形成电路。
附图说明
图1为根据本发明的第一实施方式利用标准单元通过自动布图布线形成的半导体集成电路器件中的单元列的一部分的概要平面图。
图2为图1中的半导体集成电路器件的2端子标准单元的图案布图的平面视图。
图3为图2所示的标准单元的电路图，具体是CMOS驱动器。
图4为图1的半导体集成电路器件中的4端子标准单元的图案布图的平面视图。
图5为图4所示的标准单元的电路图，具体是CMOS与非门。
图6为用于帮助解释利用图2至5所示的标准单元通过自动布图布线设计图1的半导体集成电路器件的方法的流程图。
图7为用于帮助解释根据本发明的第二实施方式设计半导体集成电路器件的方法的流程图。
图8为具有高迁移概率的单元的典型例的电路图，具体是时序电路中的触发器。
图9为用于帮助解释根据本发明的第三实施方式设计半导体集成电路器件的方法的流程图。
图10为绘图处理器系统LSI的框图，用以帮助解释半导体集成电路器件的应用及其根据第一至第三实施方式的设计方法。
图11为用于帮助解释图10的电路中的图形处理器的详细构成的框图。
具体实施方式
第一实施方式
图1至5用于解释根据本发明的第一实施方式的半导体集成电路器件。图1概要给出了利用标准单元通过自动布图布线形成的半导体集成电路器件中的单元列的一部分。图2给出了图1中的半导体集成电路器件中的2端子标准单元的图案布图。图3为图2所示标准单元的电路图，具体地，是CMOS驱动器。
图4给出了图1的半导体集成电路器件中的4端子标准单元的图案布图。图5为图4所示的标准单元的电路图，具体地，是CMOS与非门。
在图1中，排列着四段单元列SC-1至SC-4。相邻单元列SC-1、SC-2共用电源线PW2。相邻单元列SC-2、SC-3共用电源线PW1。相邻单元列SC-3、SC-4共用电源线PW2。电源线PW1例如用于提供电源电压VDD。电源线PW2例如用于提供接地电位GND。电源线PW1、PW2的每一个具有分支互连部分(端子)，该分支互连部分延伸进入单元内以如图2至4所示朝着另一个相应的分支互连部分。这些互连部分通过接触孔连接至形成于单元内部的半导体元件，例如MOS晶体管的源极或者漏极。
在单元列SC-1至SC-4中，设有标准单元4T-11至4T-14，4T-21至4T-24，4T-31至4T-34，4T-41至4T-44，每个都没有阱电位固定有源区；以及标准单元2T-11、2T-21、2T-31、2T-41，每个都具有阱电位固定有源区。在此，没有阱电位固定有源区的标准单元为4端子单元，具有用于提供电源电压VDD的第一端子、用于接地(0V)GND的第二端子、用于固定n阱区电位的第三端子和用于固定p阱区电位的第四端子。但是，在这类单元之间，未提供用于施加p阱电位固定电位VBP的连线、施加n阱电位固定电位VBN的连线、以及有源区(N衬底区和P衬底区)等。形成于4端子单元中的每个MOS晶体管的源和漏有选择地连接至第一和第二端子，其背栅有选择地连接至第三端子和第四端子。
另一方面，具有阱电位固定有源区的标准单元为2端子单元，其具有用于电源电压VDD的第一端子、用于接地(0V)GND的第二端子、以及分别电连接至第一和第二端子的有源区(N衬底区和P衬底区)。形成于2端子单元中的每个MOS晶体管的源和漏有选择地连接至第一和第二端子，阱电位固定有源区对MOS晶体管的背栅施加衬底偏置电压。
2端子单元2T-11、2T-21、2T-31、2T-41设置于要同时开关的晶体管集中的区域内或者分别在4端子单元4T-11至4T-14、4T-21至4T-24、4T-31至4T-34、4T-41至4T-44内的大晶体管附近。
这些区域包括，例如，触发器附近、诸如时钟缓冲器的缓冲器附近、连接至同一节点的大量晶体管的电路的附近。
然后，2端子单元2T-11、2T-21、2T-31、2T-41分别对相应的单元列中的4端子单元4T-11至4T-14、4T-21至4T-24、4T-31至4T-34、4T-41至4T-44施加阱电位固定偏置电压(或者MOS晶体管的背栅偏置)，从而固定阱电位。此时，由于2端子单元2T-11、2T-21、2T-31、2T-41设置于要同时翻转的晶体管集中的区域内或者大晶体管附近，4端子单元的阱电位得以有效固定。
例如，如图2所示，在2端子标准单元2T-11中，用于电源电压VDD的电源线(金属层)PW1和用于接地电位GND的电源线(金属层)PW2沿单元列伸展方向设置于单元的上边和下边。在从电源线PW1下方进入至单元内部的半导体衬底中，形成n阱区域NWELL，而在从电源线PW2下方进入至单元内部的半导体衬底中，形成p阱区域PWELL。在n阱区域NWELL中，形成p沟道MOS晶体管Q1、Q3、Q5、Q7的源/漏区PSD和有源区(或者N衬底区)NSUB。在p阱区域PWELL中，形成n沟道MOS晶体管Q2、Q4、Q6、Q8的源/漏区NSD和有源区(或者P衬底区)PSUB。
电源线PW1、PW2具有分支互连部分(端子)PW1-1、PW1-2、PW1-3、PW2-1、PW2-2、PW2-3，它们延伸进入单元以朝着相应的分支连接部分。互连部分PW1-1通过接触孔连接至有源区NSUB和MOS晶体管Q1的源极。互连部分PW2-1通过接触孔连接至有源区PSUB和MOS晶体管Q2的源极。互连部分PW1-2通过接触孔连接至MOS晶体管Q3、Q5的源极。互连部分PW1-3通过接触孔连接至MOS晶体管Q7的源极。类似地，互连部分PW2-2通过接触孔连接至MOS晶体管Q4、Q6的源极。互连部分PW2-3通过接触孔连接至MOS晶体管Q8的源极。
MOS晶体管Q1至Q4的栅极G1至G4以与互连部分PW1-1至PW1-3、PW2-1至PW2-3、PW3-1至PW3-3的方向相同的方向配置并通过连线(或者金属层)L1连接在一起。MOS晶体管Q5至Q8的栅极G5至G8以与互连部分PW1-1至PW1-3、PW2-1至PW2-3、PW3-1至PW3-3的方向相同的方向配置并通过连线(或者金属层)L2连接在一起，并进而连接至MOS晶体管Q1至Q4的漏极。此外MOS晶体管Q5至Q8的漏极通过连线(或者金属层)L3连接在一起。输出信号从连线L3获得。
如上所述，在具有上述结构的2端子单元中，电源线PW1通过有源区NSUB(或者N衬底区)连接至n阱区NWELL，电源线PW2通过有源区PSUB(或者P衬底区)连接至p阱区PWELL，从而固定阱电位。有源区PSUB、NSUB形成于晶体管电路的空区域，不包括位于电源线PW1、PW2下方的部分。
特别地，在如图2和3所示构造的缓冲器中，构成前级反相器的MOS晶体管Q1至Q4在尺寸上与构成后级反相器的MOS晶体管Q5至Q8不同(通常的比例为1∶2到1∶4)。由于前级MOS晶体管Q1至Q4较小，单元中出现空区域。在该空区域内，形成有源区PSUB、NSUB。
如图4所示，在4端子标准单元4T-11中，用于提供电源电压VDD的电源线(金属层)PW1和用于接地电位GND的电源线(金属层)PW2沿单元列伸展的方向设置于单元的上边和下边。在位于电源线PW1下方的半导体衬底中，形成n阱区NWELL；而在位于电源线PW2下方的半导体衬底中，形成p阱区域PWELL。在n阱区域NWELL中，形成p沟道MOS晶体管Q9、Q11、Q13、Q15的源/漏区PSD。在p阱区域PWELL中，形成n沟道MOS晶体管Q10、Q12、Q14、Q16的源/漏区NSD。
电源线PW1、PW2具有分支互连部分(端子)PW1-4，PW1-5，PW1-6，PW2-4，PW2-5，它们延伸进入单元以朝着相应的分支连接部分。互连部分PW1-4通过接触孔连接至MOS晶体管Q9的源极。互连部分PW2-4通过接触孔连接至MOS晶体管Q10的源极。互连部分PW1-5通过接触孔连接至MOS晶体管Q11、Q13的源极。互连部分PW1-6通过接触孔连接至MOS晶体管Q15的源极。类似地，互连部分PW2-5通过接触孔连接至MOS晶体管Q16的源极。MOS晶体管Q9、Q10、Q15、Q16的栅极G9、G10、G15、G16以与互连部分PW1-4至PW1-6、PW2-4、PW2-5的方向相同的方向配置并通过连线(或者金属层)L4连接在一起。MOS晶体管Q11、Q12、Q13、Q14的栅极G11、G12、G13、G14以与互连部分PW1-4至PW1-6、PW2-4、PW2-5的方向相同的方向配置并通过连线(或者金属层)L5连接在一起。此外，MOS晶体管Q9、Q11、Q13、Q15的漏极通过连线L6(或者金属层)连接在一起。输出信号从连线L6获得。
4端子标准单元既没有P衬底区域也没有N衬底区域，并且不连接至阱电位固定连线。即，在单元中，阱区PWELL、NWELL既不连接至电源电压VDD也不连接至接地电位GND。在4端子标准单元中，阱区NWELL、PWELL连接至相邻的2端子单元(或者设置在相同单元列中的2端子标准单元)的阱区。这样，对阱区NWELL、PWELL施加阱电位固定偏置电位。这样就无需在单元列间的边界处设置有源区。此外，也不需要用于对有源区施加阱电位固定电位的连线和接触孔。其结果，单元尺寸可以缩减。
图6为用于帮助解释利用图2至5所示的标准单元通过自动布图连线设计图1的半导体集成电路器件的方法的图。
第一标准单元组包括各种没有阱电位固定有源区的基本电路，第二标准单元组包括各种具有阱电位固定有源区的基本电路，二者被登记于单元库中。
首先，从库中读入没有阱电位固定有源区的标准单元并进行自动布图布线，从而临时地设计电路(步骤1)。
然后，估算在临时设计的电路中的特定区域同时进行开关动作的晶体管的数量和尺寸，从而估计衬底电位的变化(步骤2)。
确定所估计的衬底电位的变化是否在参考值内(步骤3)。
当估算的衬底电位的变化超过参考值时，从库中读入具有阱电位固定有源区的标准单元并配置在同时开关的晶体管集中的区域或者靠近大晶体管的区域(步骤4)，然后通过自动布图布线形成电路(步骤5)。
此后，判断所形成电路的动作时序。如果判断显示动作时序超过定时限制，就重新通过自动布图布线形成电路(步骤6)。
接下来，重复步骤2至步骤6中的动作，直到所有单元列的自动布图布线结束(步骤7)。
利用按上述内容配置的半导体集成电路器件及其设计方法，阱电位固定偏置电压被有选择地施加至衬底电位会因同时开关的晶体管的数量和尺寸大而波动的部分，使得阱电位可以被固定。如上所述，在具有低电源电压的半导体集成电路器件中，几乎没有发生因闩锁导致击穿的可能。由于仅需防止衬底电位的随机波动，电路的较大部分由4端子标准单元构成，仅必需的部分由2端子标准单元构成。这种配置使得2端子标准单元可充分固定同单元列中的4端子标准单元的阱电位。
因此，图案所占面积的增加得到抑制，且阱电位可得以固定而不允许衬底电位浮动。而且，2端子标准单元具有位于单元中空区域内的有源区，而不是在单元列间的边界处，这使得图案所占面积的增加最小化。
此外，N衬底区域和P衬底区域都不在单元列间边界处形成。另外无需为有源区形成互连以及为其制造触孔。因此，2端子标准单元的宽度可以变窄，从而缩减图案所占面积。而且，2端子标准单元和4端子标准单元的单元宽度可以相等，以便彼此之间取得一致性。
当然，由于无需缩减标准单元中形成的半导体元件的尺寸，故可以抑制驱动能力的降低。
因此，在具有低电源电压的半导体集成电路器件中，可以有效固定阱电位，同时抑制图案所占面积的增加以及形成于标准单元内的半导体以元件驱动能力的降低。
第二实施方式
在第一实施方式中，基于在特定区域同时进行开关动作的晶体管的数量和尺寸估计衬底电流的变化。但是，在本发明的第二实施方式中，评估是基于单元中电路的迁移(transition)概率。在迁移概率高的标准单元的附近插入具有有源区的标准单元。
如图7所示，首先，从库中读入没有阱电位固定有源区的标准单元并进行自动布图布线，从而临时地设计电路(步骤1)。
然后，估算临时设计电路中的特定区域内的迁移概率，从而估计衬底电位的变化(步骤2)。
确定所估计的衬底电位的变化是否在参考值内(步骤3)。
当估算的衬底电位的变化超过参考值时，从库中读入具有阱电位固定有源区的标准单元并配置在具有最高迁移概率的单元集中的区域或者该区域附近(步骤4)，然后通过自动布图布线形成电路(步骤5)。
此后，判断所形成电路的动作时序。如果判断显示动作时序超过定时限制，就重新通过自动布图布线形成电路(步骤6)。
接下来，重复步骤2至步骤6中的动作，直到所有单元列的自动布图布线结束(步骤7)。
图8为迁移概率高的标准单元典型例的电路图，具体是时序电路中的触发器。触发器包括p沟道MOS晶体管Q21至Q38以及n沟道晶体管Q39至Q56。触发器具有施加电源电压VDD用端子、施加接地电位GND用端子、数据输入端T1、扫描数据输入端T2、时钟输入端T3、扫描选择信号输入端T4以及输出端T5。
输入至时钟输入端T3的外部时钟信号EXCLK输入给包括MOS晶体管Q35和Q53的CMOS反相器INV1，从而产生内部时钟信号/CLK。内部时钟信号/CLK从CMOS反相器INV1输出，供给包括MOS晶体管Q36和Q54的反相器INV2，该反相器INV2将时钟信号翻转以产生内部时钟信号CLK。
输入至扫描选择信号输入端T4的外部扫描选择信号EXSCSEL输入给包括MOS晶体管Q37和Q55的CMOS反相器INV3，从而产生内部扫描选择信号/SCSEL。内部扫描选择信号/SCSEL从CMOS反相器INV3输出，供给由包括MOS晶体管Q38和Q56的反相器INV4，该反相器INV4将信号翻转以产生内部扫描选择信号SCSEL。
MOS晶体管Q21、Q22、Q39、Q40的电流通路在电源VDD和地GND之间串联连接。MOS晶体管Q21、Q40的栅极连接至被提供数据DA的输入端T1。从反相器INV4输出的扫描选择信号SCSEL供给MOS晶体管Q22的栅极。从反相器INV3输出的扫描选择信号/SCSEL供给MOS晶体管Q39的栅极。
类似地，MOS晶体管Q23、Q24、Q41、Q42的电流通路在电源VDD和地GND之间串联连接。MOS晶体管Q23、Q42的栅极连接至被提供扫描数据SCDA的输入端T2。从反相器INV3输出的扫描选择信号/SCSEL供给MOS晶体管Q24的栅极。从反相器INV4输出的扫描选择信号SCSEL供给MOS晶体管Q41的栅极。
传输门TGE的一端连接至MOS晶体管Q22、Q39的连结点以及MOS晶体管Q24、Q41的连结点。传输门TGE包括电流通路并联连接的MOS晶体管Q25、Q43。从反相器INV2输出的时钟信号CLK供给MOS晶体管Q25的栅极。从反相器INV1输出的时钟信号/CLK供给MOS晶体管Q43的栅极。
包括MOS晶体管Q26和Q44的CMOS反相器INV5的输入端和MOS晶体管Q28、Q45的电流通路的连接点被连接至传输门TGE的另一端。MOS晶体管Q27、Q28、Q45、Q46的电流通路在电源VDD和地GND之间串联连接。反相器INV5的输出端连接至MOS晶体管Q27、Q46的栅极。从反相器INV1输出的时钟信号/CLK供给MOS晶体管Q28的栅极。从反相器INV2输出的时钟信号CLK供给MOS晶体管Q47的栅极。
另外，MOS晶体管Q29、Q48的栅极连接至传输门TGE的另一端。MOS晶体管Q29、Q30、Q47、Q48的电流通路在电源VDD和地GND之间串联连接。从反相器INV1输出的时钟信号/CLK供给MOS晶体管Q30的栅极。从反相器INV2输出的时钟信号CLK供给MOS晶体管Q47的栅极。
包括MOS晶体管Q31和Q49的CMOS反相器INV6的输入端和MOS晶体管Q33、Q50的电流通路的连结点被连接至MOS晶体管Q30、Q47的电流通路的连结点。MOS晶体管Q32、Q33、Q50、Q51的电流通路在电源VDD和地GND之间串联连接。反相器INV6的输出端连接至MOS晶体管Q32、Q51的栅极。反相器INV2提供时钟信号CLK给MOS晶体管Q33的栅极。反相器INV1提供时钟信号/CLK给MOS晶体管Q50的栅极。
另外，包括MOS晶体管Q34、Q52的CMOS反相器INV7的输入端连接至反相器INV6的输出端。反相器INV7的输出端连接至输出端T5。
由于具有这种触发器的标准单元具有高电路迁移概率并因此成为噪声源，如图2和3中所示的标准单元被设置成与此标准单元相邻，从而不仅可以通过固定阱电位来稳定电路动作，而且可以降低噪声。
因此，根据以上结构和制造方法，在具有低电源电压的半导体集成电路器件中，可以有效固定阱电位，同时抑制图案所占面积的增加以及形成于标准单元中的半导体元件的驱动能力降低。
第三实施方式
在第二实施方式中，基于迁移概率进行估算并在迁移概率高的标准单元附近插入具有有源区的标准单元。但是，在本发明的第三实施方式中，评估是基于单元出现概率并在出现概率高的标准单元的附近插入具有有源区的标准单元。
具体地，如图9所示，首先，从库中读入没有阱电位固定有源区的标准单元并进行自动布图布线，从而临时地设计电路(步骤1)。
然后，估算临时设计电路中的特定区域内的出现概率，从而估计衬底电位的变化(步骤2)。
确定所估计的衬底电位的变化是否在参考值内(步骤3)。
当估算的衬底电位的变化超过参考值时，从库中读入具有阱电位固定有源区的标准单元并配置在具有最高出现概率的单元集中的区域或者该区域附近(步骤4)，然后通过自动布图布线形成电路(步骤5)。
此后，判断所形成电路的动作时序。如果判断显示动作时序超过定时限制，就重新通过自动布图布线形成电路(步骤6)。
接下来，重复步骤2至步骤6中的动作，直到所有单元列的自动布图布线结束(步骤7)。
如上所述，在出现概率高的标准单元附近设置具有阱电位固定有源区的标准单元，从而固定阱电位，使得主电路部分稳定工作。
〔修改方案1〕
在第一至第三实施方式中，首先从库中读入没有阱电位固定有源区的标准单元并通过自动布图布线临时设计电路。但是对于阱电位必需固定的标准单元，例如大尺寸时钟缓冲器，该单元可以预先登记在库中，在临时设计的最初阶段，可以从库中读入至临时设计电路中。
〔修改方案2〕
在第一至第三实施方式以及第一修正方案中，在阱电位必需固定的区域附近插入阱电位固定标准单元。但是，被认为阱电位必需固定的标准单元可以由具有阱电位固定有源区的标准单元代替。具体地，例如，在具有如图8所示构造的触发器中，通常在称为保持器的部分中的晶体管、包括反相器INV5和MOS晶体管Q27、Q28、Q45、Q46以及MOS晶体管Q32、Q33、Q50、Q51，被设计成比其他部分的晶体管小。因而，出现晶体管尺寸比其他部分小的区域。在因小晶体管导致的空区域内形成有源区NSUB、PSUB使得有源区NSUB、PSUB在不增加图案所占面积的情况下得以在单元中形成。
时序电路经常设有包括MOS晶体管Q23、Q24、Q41、Q42的测试扫描电路。测试扫描电路可由比其他部分晶体管小的晶体管构成。因此，在与这些晶体管相邻的空区域中，可以形成有源区NSUB、PSUB。
如上所述，当有源区NSUB、PSUB形成于时序电路中时，有源区NSUB、PSUB形成于空区域并有选择在需要区域附近设置，使得图案所占面积增加最小化。
由于具有阱电位固定有源区的标准单元可能在晶体管尺寸上受到限制，时序约束不太严格的单元应该在临时配置后替换成具有阱电位固定有源区的单元。
应用
接下来，作为根据本发明的第一和第三实施方式及其设计方法的半导体集成电路器件的应用，对绘图装置进行说明。
图10为绘图处理器系统LSI的框图。绘图处理器系统LSI 10包括宿主处理器20、I/O处理器30、主存储器40以及图像处理器50。宿主处理器20和图像处理器50通过处理器总线BUS以彼此可以相互通信的方式连接。
宿主处理器20包括主处理器21、I/O部分22至24、以及包括数字信号处理器(DSP)25的多个信号处理部分。这些电路块通过本地网络LN1以彼此可以通信的方式连接。主处理器21控制宿主处理器20中的每个电路块。I/O部分22通过I/O处理器30与除宿主处理器20之外的电路交换数据。I/O部分22与主存储器40交换数据。I/O部分24通过处理器总线BUS与图像处理器50交换数据。信号处理部分25基于从主存储器40或者外部读入的数据进行信号处理。
I/O处理器30将宿主处理器20连接至通用总线、外围设备，包括HDD以及数字多用光盘(DVD)设备、以及网络。此时，外围设备可以安装在LSI10上或者设置于LSI10外部。
主存储器40保存宿主处理器20工作所必需的程序。程序从HDD(未示出)或者其他读入并存放于主存储器40中。
图像处理器50包括控制器51、I/O部分52、53、以及计算部分54。控制器51与宿主处理器20通信并控制计算部分54。I/O部分52监控通过处理器总线BUS输入和输出宿主处理器20的信号。I/O部分53监控输入和输出各通用总线的信号，包括PCI总线、视频音频设备、以及外部存储器等。计算部分54进行图像处理的计算。
计算部分54包括光栅化器(rasterizer)55以及多个信号处理部分56-0至56-31，尽管信号处理部分56的数量为32个，但这只是解释性的而并不限于此，可以为8、16或者64个。
图10电路中的图像处理器50的详细结构将通过参照图11进行说明。计算部分54包括光栅化器55和32个信号处理部分56-0至56-31。光栅化器55根据输入的图像信息产生像素。像素是在绘制具体图形中处理的最小单元区域。图形由像素的集合表示。产生的像素由图形的形状决定(图形所占有的位置)。即，当绘制特定位置时，产生相应于此位置的像素。当绘制另一位置时，产生相应于该位置的另一像素。数字信号处理部分56-0至56-31分别包括像素处理部分PPU0至PPU31以及本地存储器LM0至LM31。本地存储器LM0至LM31一对一地提供给像素处理部分PPU0至PPU31。
图像处理部分PPU0至PPU31的每个具有四个实现管道(realization pipe)RP。四个实现管道RP构成一个RP簇RPC，进行单指令多数据(SIMD)操作，从而在同时处理四个像素。相应于图形各位置的像素被分配给像素处理部分PPU0～PPU31。根据图形占据的位置，相应的像素处理部分PPU0至PPU31处理这些像素。
本地存储器LM0～LM31分别存储像素处理部分PPU0～PPU31产生的像素数据。本地存储器LM0～LM31作为整体构成实现存储器(realization memory)。实现存储器为例如DRAM。在DRAM中，具有特定数据宽度的单个存储区域与本地存储器LM0～LM31相对应。
在如上所述配置的图像绘制处理器系统LSI中，根据第一至第三实施方式的设计半导体集成电路器件的方法被用于不包括存储器的模拟电路、SRAM以及逻辑电路，例如主处理器21、控制器51、或者光栅化器55，可以缩减这些电路部分的图案所占面积，实现高集成度。
因此，根据第一至第三实施方式，替代对所有标准单元(或者各标准单元)施加阱电位固定电位，而固定靠近需要的单元的阱电位或者需要的单元的阱电位。从而，标准单元的面积可被缩减，或者标准单元中的晶体管可以增大以增加驱动能力，可以得到半导体集成电路器件的高集成度或者高性能。
如上所述，具有低电源电压的半导体集成电路器件以及相关设计方法得以实现，可以有效固定阱电位，同时抑制图案所占面积的增加以及内部形成的半导体元件的驱动能力的下降。
对于本领域技术人员而言，另外的优点和修正很容易提出。因此，本发明在广义上不限于此处所示和所述的具体细节以及代表实施方式。因此，在不偏离本发明的由后附权利要求及其等价所限定的主旨和范畴的情况下，可进行各种修正。
Claims (20)
1.一种半导体集成电路器件，包括：
通过配置单元列形成的电路部分，每个单元列具有沿第一方向和沿与第一方向交叉的第二方向配置的标准单元，
单元列包括：
第一标准单元，该第一标准单元的每个具有分别被施加电源电压和接地电位的第一和第二端子、和具有在施加于第一和第二端子之间的电压下工作的晶体管且没有阱电位固定有源区的第一电路；和
第二标准单元，该第二标准单元被配置在将以与第一标准单元相同的定时而被开关的晶体管集中的区域或者位于大晶体管附近，该第二标准单元的每个包括第三和第四端子以及第二电路，其中所述第三和第四端子被施加电源电压和接地电位，所述第二电路包括用于将形成于内部的空余区域中并分别电连接至第三和第四端子的阱的电位固定的第一和第二有源区、以及从第三和第四端子供给电源并从第一和第二有源区施加背栅偏置的晶体管，
其中，单元列中的第一标准单元的阱电位由第二标准单元固定。
2.权利要求1中记载的半导体集成电路器件，其中，
第二电路响应时钟信号而工作。
3.权利要求2中记载的半导体集成电路器件，其中，
第二电路为触发器或者缓冲器，并且
第一和第二有源区形成于与触发器或者缓冲器中的小晶体管相邻的第二标准单元中的空余区域中。
4.权利要求1中记载的半导体集成电路器件，其中，
每个第一标准单元包括：作为第一端子和第二端子的第一和第二电源线，所述第一和第二电源线设置在相向的两边并沿第一方向延伸；形成于半导体衬底中的第一导电类型的第一阱区；以及在半导体衬底中与第一阱区相邻地形成的第二导电类型的第二阱区，
每个第二标准单元包括：作为第三和第四端子的第三和第四电源线，所述第三和第四电源线设置在彼此相向的两边并沿第一方向延伸；形成于半导体衬底内的第一导电类型的第三阱区；以及在半导体衬底内与第三阱区相邻地形成的第二导电类型的第四阱区，
第一有源区形成在第三阱区中并与第五端子相接触，所述第五端子是通过将第三电源线在第二方向上分支出而形成的，以及
第二有源区形成在第四阱区中并与第六端子相接触，所述第六端子是通过将第四电源线在第二方向上分支出而形成的。
5.权利要求4中记载的半导体集成电路器件，其中，
单元列中的第一和第三电源线连接在一起，单元列中的第二和第四电源线连接在一起，单元列中的第一和第三阱区连接在一起，单元列中的第二和第四阱区连接在一起，
单元列中的第一和第二标准单元共用第一和第二电源线，
相邻的单元列共用连接在一起的第一和第三电源线或者共用连接在一起的第二和第四电源线。
6.一种半导体集成电路器件，包括：
通过配置单元列形成的电路部分，每个单元列具有沿第一方向和沿与第一方向交叉的第二方向配置的标准单元，
单元列包括：
第一标准单元，该第一标准单元的每个具有分别被施加电源电压和接地电位的第一和第二端子、和具有在施加于第一和第二端子之间的电压下工作的开关元件且没有阱电位固定有源区的第一电路；和
第二标准单元，被配置于第一标准单元中迁移概率高的区域附近，该第二标准单元的每个包括第三和第四端子以及第二电路，其中所述第三和第四端子被施加电源电压和接地电位，所述第二电路包括用于将形成于内部的空余区域中并分别电连接至第三和第四端子的阱的电位固定的第一和第二有源区、以及从第三和第四端子供给电源并从第一和第二有源区施加背栅偏置的晶体管，
其中，单元列中的第一标准单元的阱电位由第二标准单元固定。
7.权利要求6中记载的半导体集成电路器件，其中，
第二电路响应时钟信号而工作。
8.权利要求7中记载的半导体集成电路器件，其中，
第二电路为触发器或者缓冲器，并且
第一和第二有源区形成于与触发器或者缓冲器中的小晶体管相邻的第二标准单元中的空余区域中。
9.权利要求6中记载的半导体集成电路器件，其中，
每个第一标准单元包括：作为第一端子和第二端子的第一和第二电源线，所述第一和第二电源线设置在相向的两边并沿第一方向延伸；形成于半导体衬底中的第一导电类型的第一阱区；以及在半导体衬底中与第一阱区相邻地形成的第二导电类型的第二阱区，
每个第二标准单元包括：作为第三和第四端子的第三和第四电源线，所述第三和第四电源线设置在彼此相向的两边并沿第一方向延伸；形成于半导体衬底内的第一导电类型的第三阱区；以及在半导体衬底内与第三阱区相邻地形成的第二导电类型的第四阱区，
第一有源区形成在第三阱区中并与第五端子相接触，所述第五端子是通过在第二方向上从第三电源线分支出而形成的，以及
第二有源区形成在第四阱区中并与第六端子相接触，所述第六端子是通过在第二方向上从第四电源线分支出而形成的。
10.权利要求9中记载的半导体集成电路器件，其中，
单元列中的第一和第三电源线连接在一起，单元列中的第二和第四电源线连接在一起，单元列中的第一和第三阱区连接在一起，单元列中的第二和第四阱区连接在一起，
单元列中的第一和第二标准单元共用第一和第二电源线，
相邻的单元列共用连接在一起的第一和第三电源线或者共用连接在一起的第二和第四电源线。
11.一种半导体集成电路器件，包括：
通过配置单元列形成的电路部分，每个单元列具有沿第一方向和沿与第一方向交叉的第二方向配置的标准单元，
单元列包括：
第一标准单元，该第一标准单元的每个具有分别被施加电源电压和接地电位的第一和第二端子、和具有在施加于第一和第二端子之间的电压下工作且没有阱电位固定有源区的第一电路；和
第二标准单元，被配置于具有高概率的第一标准单元集中的区域附近，该第二标准单元的每个包括第三和第四端子和第二电路，其中所述第三和第四端子被施加电源电压和接地电位，所述第二电路包括用于将形成于内部的空余区域中并分别电连接至第三和第四端子的阱的电位固定的第一和第二有源区、以及从第三和第四端子供给电源并从第一和第二有源区施加背栅偏置的晶体管，
其中，单元列中的第一标准单元的阱电位由第二标准单元固定。
12.权利要求11中记载的半导体集成电路器件，其中，
第二电路响应时钟信号而工作。
13.权利要求11中记载的半导体集成电路器件，其中，
第二电路为触发器或者缓冲器，并且
第一和第二有源区形成于与触发器或者缓冲器中的小晶体管相邻的第二标准单元中的空余区域中。
14.权利要求11中记载的半导体集成电路器件，其中，
每个第一标准单元包括：作为第一端子和第二端子的第一和第二电源线，所述第一和第二电源线设置在相向的两边并沿第一方向延伸；形成于半导体衬底中的第一导电类型的第一阱区；以及在半导体衬底中与第一阱区相邻地形成的第二导电类型的第二阱区，
每个第二标准单元包括：作为第三和第四端子的第三和第四电源线，所述第三和第四电源线设置在彼此相向的两边并沿第一方向延伸；形成于半导体衬底内的第一导电类型的第三阱区；以及在半导体衬底内与第三阱区相邻地形成的第二导电类型的第四阱区，
第一有源区形成在第三阱区中并与第五端子相接触，所述第五端子是通过在第二方向上从第三电源线分支出而形成的，以及
第二有源区形成在第四阱区中并与第六端子相接触，所述第六端子是通过在第二方向上从第四电源线分支出而形成的。
15.权利要求14中记载的半导体集成电路器件，其中，
单元列中的第一和第三电源线连接在一起，单元列中的第二和第四电源线连接在一起，单元列中的第一和第三阱区连接在一起，单元列中的第二和第四阱区连接在一起，
单元列中的第一和第二标准单元共用第一和第二电源线，
相邻的单元列共用连接在一起的第一和第三电源线或者共用连接在一起的第二和第四电源线。
16.一种半导体集成电路器件的设计方法，包括：
从库中读入没有阱电位固定有源区的第一组标准单元并通过自动布图布线临时设计电路；
根据以与临时设计的电路中相同的定时而被开关的大量晶体管中的至少一个、同时被开关的晶体管的尺寸、迁移概率、以及出现的概率来估计衬底电位的变化；
确定所估计出的衬底电位变化是否在参考值内；以及
如果所估计出的衬底电位的变化超出参考值，则从库中读入具有阱电位固定有源区的第二组标准单元，并将第二组标准单元放置在第一组标准单元中衬底电位的估计变化超过参考值的区域内，并通过自动布图布线形成电路。
17.根据权利要求16的半导体集成电路器件的设计方法，其中，
通过自动布图布线临时设计电路的步骤还包括从库中读入具有阱电位固定有源区的第二组标准单元。
18.根据权利要求17的半导体集成电路器件的设计方法，其中，
第二组中的标准单元为预先在库中登记的衬底电位有很大变化的标准单元。
19.根据权利要求16的半导体集成电路器件的设计方法，其中，
将第二组标准单元放置在第一组标准单元中衬底电位的估计变化超过参考值的区域并通过自动布图布线形成电路的步骤是用第二组标准单元代替使用第一组标准单元的临时设计的电路中的标准单元。
20.根据权利要求16的半导体集成电路器件的设计方法，其中，
将第二组标准单元放置在第一组标准单元中衬底电位的估计变化超过参考值的区域并通过自动布图布线形成电路的步骤是将第二组标准单元插在配置有使用第一组标准单元的临时设计的电路中的标准单元的单元列中。
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