JP2005259913A - 半導体集積回路 - Google Patents

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Abstract

【課題】 本発明目的は、単位回路の上層に配置される電源線の設計自由度が高くかつ、チップ面積が小さな半導体装置を供給することである。
【解決手段】 第１の内部電源線は、第１の電圧を内部回路に供給する配線である。第２の内部電源線は、第２の電圧を内部回路に供給する配線である。第１の配線３１および第２の配線３２は、第１および第２の内部電源線が配置された層の上層において、第１および第２の内部電源線に対して平行に配置される。第３の配線３３は、第１および第２の内部電源線が存在する領域の上層において、第１の配線３１に対して垂直方向に延びる。第４の配線３４は、第１および第２の内部電源線が存在する領域の上層において、第２の配線３２に対して垂直方向に延びる。第１の配線３１と第３の配線３３と第１の内部電源線とは接続されており、第２の配線３２と第４の配線３４と第２の内部電源線とは接続される。
【選択図】 図４

Description

本発明は、半導体装置に関する発明であって、より特定的には、第１の電圧が印加される複数の第１の電源線と第２の電圧が印加される複数の第２の電源線とが格子状に配置された半導体集積回路の一部に組み込まれる半導体装置に関する発明である。
図１５は、従来の一般的な半導体チップの構成を示した図である。図１５に示す半導体チップ１０００は、６層配線構造を有しており、第６層目ＶＳＳ電源線（以下、Ｍ６ＶＳＳ線と称す）１００１、第６層目ＶＤＤ電源線（以下、Ｍ６ＶＤＤ線と称す）１００２、第５層目ＶＳＳ電源線（以下、Ｍ５ＶＳＳ線と称す）１００３、第５層目ＶＤＤ電源線（以下、Ｍ５ＶＤＤ線と称す）１００４、メモリ回路１００５、ロジック回路１００６、ロジック回路１００７および機能ブロック回路１００８を備える。また、図中の黒丸は、コンタクトである。なお、メモリ回路１００５、ロジック回路１００６、ロジック回路１００７および機能ブロック回路１００８を総称して、半導体装置と称す。また、Ｍ５ＶＳＳ線１００３、Ｍ５ＶＤＤ線１００４、Ｍ６ＶＳＳ線１００１およびＭ６ＶＤＤ線１００２を総称して、第５層および第６層の電源線と称す。
半導体装置は、第１〜第４層の間に形成される。Ｍ５ＶＳＳ線１００３とＭ５ＶＤＤ線１００４とは、基本的には、列方向に延びた状態で交互に第５層に配置される。Ｍ６ＶＳＳ線１００１とＭ６ＶＤＤ線１００２とは、行方向に延びた状態で交互に第６層に配置される。なお、Ｍ６ＶＳＳ線１００１とＭ５ＶＳＳ線１００３とは、半導体チップ１０００内に接地電圧ＶＳＳを供給する。また、Ｍ６ＶＤＤ線１００２とＭ５ＶＤＤ線１００４とは、半導体チップ１０００内に電源電圧ＶＤＤを供給する。図１５に示す半導体チップ１０００では、第４層以下に形成される半導体装置が設計された後、第５層および第６層の電源線が設計される。
ところで、近年、半導体チップの設計を容易ならしめるべく、半導体装置および電源線の一部を含んだ回路（以下、単位回路と称す）がライブラリ化されている。ライブラリ化された単位回路を用いた回路設計は、予め設計された複数パターンの単位回路が組み合わされることにより、半導体チップが設計されるものである。以下に、図面を参照しながら単位回路のライブラリ化について説明する。図１６は、ライブラリ化された単位回路の一例としてメモリ回路を含んだ単位回路の構成を示した図である。
図１６に示す単位回路は、第１層〜第６層までの回路が設計されたものであり、メモリ回路１００５、Ｍ６ＶＳＳ線１０１１、Ｍ６ＶＤＤ線１０１２、Ｍ５ＶＳＳ線１０１３およびＭ５ＶＤＤ線１０１４を備える。ライブラリ化された単位回路を用いた回路設計では、図１６に示すような単位回路が複数配置される。その後、複数の単位回路間の電源線同士を接続するための電源線が配置される。これにより、半導体チップの設計がなされる。このように、ライブラリ化された単位回路が用いられることにより、それぞれの単位回路を一から設計する必要がなくなり、半導体チップの設計が容易化される。
しかしながら、上記ライブラリ化された単位回路を用いた回路設計では、単位回路の配置に合わせて、第５層および第６層の電源線を設計しなければならない。以下に、図面を参照しながらかかる問題について説明する。図１７は、図１６に示す単位回路と当該単位回路の周囲の電源線とが接続された様子を示した図である。
単位回路は予め設計された回路であるため、当該単位回路に含まれる電源線同士は、予め定められた間隔をもって配置されている。一方、単位回路の周囲の電源線の間隔は、半導体チップに含まれる単位回路の種類などにより変化するため一定ではない。そのため、単位回路に含まれる電源線同士の間隔と、当該単位回路の周囲の電源線同士の間隔とが異なる場合には、これらの電源線を接続するために図１７の楕円部分に示すような引き回し部分が必要となる。すなわち、単位回路の電源線の間隔に合わせて、引き回し部分が設計されなければならない。
上記問題を解決するために、図１８に示すような半導体装置が存在する。図１８は、メモリ回路を含む半導体装置の構成を示した図である。以下に、図１８に示す半導体装置が単位回路として用いられた回路設計について説明を行う。
図１８に示す半導体装置は、メモリ回路１００５、第４層ＶＳＳ線（以下、Ｍ４ＶＳＳ線と称す）１０４１、第４層ＶＤＤ線（以下、Ｍ４ＶＤＤ線と称す）１０４２、第３層ＶＤＤ線（以下、Ｍ３ＶＤＤ線と称す）１０４３および第３層ＶＳＳ線（以下、Ｍ３ＶＳＳ線と称す）１０４４を備える。ここで、メモリ回路１００５は、第１層から第４層の間に形成される回路である。また、Ｍ４ＶＳＳ線１０４１、Ｍ４ＶＤＤ線１０４２、Ｍ３ＶＤＤ線１０４３およびＭ３ＶＳＳ線１０４４は、第３層および第４層に形成され、電源電圧ＶＤＤおよび接地電圧ＶＳＳを供給する。すなわち、図１８に示す半導体装置は、第１層から第４層の間の設計がなされた回路である。なお、Ｍ４ＶＳＳ線１０４１、Ｍ４ＶＤＤ線１０４２、Ｍ３ＶＤＤ線１０４３およびＭ３ＶＳＳ線１０４４から供給される電圧は、第３層以下の配線（図示せず）により、メモリ回路１００５内へと供給される。
上記図１８に示す半導体装置が単位回路として用いられた回路設計では、単位回路である半導体装置が半導体チップ上に配置される。その後、第５層および第６層の電源線を配置する。これにより、図１９に示すような半導体チップ１０００が完成する。ここで、図１８に示す半導体装置では、メモリ回路１００５の周囲の第３層および第４層に、水平方向および垂直方向に延びる電源線が配置される。そのため、水平方向に延びる第５層および第６層の電源線は、その間隔が変化したとしても、垂直方向に延びる第３層および第４層の電源線と交差することになる。同様に、垂直方向に延びる第５層および第６層の電源線は、その間隔が変化したとしても、水平方向に延びる第３層および第４層の電源線と交差することになる。すなわち、第５層および第６層の電源線を、単位回路である半導体装置の電源線に合わせて設計する必要がなくなる。
特願２００４−０２４３７８号
しかしながら、図１８に示す半導体装置では、第３層および第４層の電源線がメモリ回路１００５の周囲に配置されるため、当該半導体装置のチップ面積が大きくなってしまうという問題がある。このような問題に対して、図２０に示すように、第３層および第４層の電源線をメモリ回路１００５上に配置する方法が考えられるが、以下の理由により、第３層および第４層の電源線をメモリ回路１００５上に配置することができない。
図２１は、メモリ回路１００５の構成を示したブロック図である。図２１に示すメモリ回路１００５は、メモリセル領域１０５０、データ入出力部１０５１、ローデコーダ部１０５２および制御部１０５３を備える。データ入出力部１０５１には、図２１の矢印に示す行方向に延びる第３層ＶＳＳ線および第３層ＶＤＤ線が存在する。また、ローデコーダ部１０５２には、図２１の矢印に示すように列方向に延びる第３層ＶＳＳ線および第３層ＶＤＤ線が存在する。これらのメモリ回路１００５内の電源線と、メモリ回路１００５の周囲の電源線とを接続する場合には、図２２に示すような接続がおこなわなければならない。以下に、図２２を用いて、かかる接続方法について説明する。なお、図２２は、図２１のαの部分を拡大した図である。
図２２では、行方向に延びるＭ４ＶＳＳ線１０４１と列方向に延びるＭ３ＶＳＳ線１０６６とがコンタクトを介して接続される。また、列方向に延びるＭ３ＶＳＳ線１０６６と列方向に延びるＭ４ＶＳＳ線１０６４とがコンタクトを介して接続される。また、列方向に延びるＭ４ＶＳＳ線１０６４と行方向に延びるＭ３ＶＳＳ線１０６２とがコンタクトを介して接続される。これにより、Ｍ４ＶＳＳ線１０４１からＭ３ＶＳＳ線１０６２へと接地電圧ＶＳＳが供給される。
同様に、行方向に延びるＭ４ＶＤＤ線１０４２と列方向に延びるＭ３ＶＤＤ線１０６５とがコンタクトを介して接続される。また、列方向に延びるＭ３ＶＤＤ線１０６５と列方向に延びるＭ４ＶＤＤ線１０６３とがコンタクトを介して接続される。また、列方向に延びるＭ４ＶＤＤ線１０６３と行方向に延びるＭ３ＶＤＤ線１０６１とがコンタクトを介して接続される。これにより、Ｍ４ＶＤＤ線１０４２からＭ３ＶＤＤ線１０６１へと電源電圧ＶＤＤが供給される。
ここで、上記接続方法では、Ｍ４ＶＤＤ線１０４２の外側に配置されたＭ４ＶＳＳ線１０４１の接地電圧ＶＳＳを、メモリ回路１００５内のＭ３ＶＳＳ線１０６２に供給するためには、Ｍ４ＶＤＤ線１０４２の下をくぐるためのＭ３ＶＳＳ線１０６６が必要である。当該Ｍ３ＶＳＳ線１０６６は、メモリ回路１００５内のＭ３ＶＤＤ線１０６１およびＭ３ＶＳＳ線１０６２と同じ第３層に形成される。その結果、図２０に示すように、半導体装置をコンパクト化するために、Ｍ４ＶＳＳ線１０４１およびＭ４ＶＤＤ線１０４２がメモリ回路１００５上に配置されると、Ｍ３ＶＳＳ線１０６６を形成することができなくなってしまう。
そこで、本発明の目的は、半導体装置の上層に配置される電源線の設計自由度が高くかつ、チップ面積が小さな半導体装置を供給することである。
本発明に係る半導体装置は、第１の電圧が印加される複数の第１の電源線と第２の電圧が印加される複数の第２の電源線とが格子状に配置された半導体集積回路の一部に組み込まれるものである。ここで、内部回路は、第１および第２の電源線よりも下層に配置され、第１および第２の電圧の供給を受けて動作する。第１の内部電源線は、第１の電圧を内部回路に供給するために、第１の電源線が配置された層と当該内部回路が配置された層との間の層において互いに平行に配置される。第２の内部電源線は、第２の電圧を内部回路に供給するために、第１の内部電源線と同じ層において、当該第１の内部電源線に対して平行に配置される。第１および第２の配線は、第１および第２の内部電源線が配置された層と、第１および第２の電源線が配置された層との間の層において、第１および第２の内部電源線に対して平行に配置される。第３の配線は、第１および第２の内部電源線が存在する領域の上層において、第１の配線に接続され当該第１の配線に対して垂直方向に延びる。第４の配線は、第１および第２の内部電源線が存在する領域の上層において、第２の配線に接続され当該第２の配線に対して垂直方向に延びる。また、第１の配線と第３の配線と第１の内部電源線とは、電気的に接続されており、第２の配線と第４の配線と第２の内部電源線とは、電気的に接続されている。
また、メモリセル領域は、複数のメモリセルがマトリクス状に配置される。内部回路は、メモリセルに対してデータの書き込みおよび読み出しを行うための周辺回路を含んでいてもよい。
また、周辺回路は、メモリセルに対してデータの入出力処理を行うための入出力回路と、メモリセル領域のメモリセルを行単位で選択するためのローデコーダ回路と、入出力回路およびローデコーダ回路を制御するための制御回路とを有していてもよい。
また、入出力回路が存在する領域の上層に配置される第１の配線の線幅は、ローデコーダ回路およびメモリセル領域が存在する領域の上層に配置される第１の配線の線幅よりも太くてもよい。
また、入出力回路とメモリセル領域との境界領域近辺の上層に配置される第２の配線の線幅は、ローデコーダ回路およびメモリセル領域が存在する領域の上層に配置される第２の配線の線幅よりも太くてもよい。
また、第１の配線は、入出力回路が存在する領域の上層に配置され、第１の内部電源線に対して、コンタクトを介して接続されてもよい。
また、互いに隣接する第１の電源線同士の間隔は、入出力回路に配置された第３の配線と、入出力回路に配置された第４の配線と、制御回路に配置された第４の配線と、ローデコーダ回路に配置された第３の配線との内、最も短いものよりも狭くてもよい。
また、互いに隣接する第２の電源線同士の間隔は、入出力回路に配置された第３の配線と、入出力回路に配置された第４の配線と、制御回路に配置された第４の配線と、ローデコーダ回路に配置された第３の配線との内、最も短いものよりも狭くてもよい。
また、第１の電圧は、電源電圧であり、第２の電圧は、接地電圧であってもよい。
また、第１の配線は、周辺回路とメモリセル領域とを合わせた領域の外周の近傍に配置されており、周辺回路の外周近傍の領域には、Ｐｃｈトランジスタが形成され、当該Ｐｃｈトランジスタが形成された領域の内側の領域にＮｃｈトランジスタが形成され、Ｐｃｈトランジスタが形成された領域の上層には、第１の配線が配置され、Ｎｃｈトランジスタが形成された領域の上層には、第２の配線が配置されていてもよい。
また、メモリセル領域の上層には、第２の配線に対して垂直方向に互いに平行な状態で延びる複数のメモリセル用配線をさらに備えていてもよい。
また、第１の電源線と第１の配線とは、半導体チップの上方から投影した際に互いに交差する点において、少なくとも一ヶ所以上で電気的に接続されており、第２の電源線と第２の配線とは、半導体チップの上方から投影した際に互いに交差する点において、少なくとも一ヶ所以上で電気的に接続されていてもよい。
また、第１の電源線と第２の電源線とは、互いに平行であってかつ、交互に配置されており、第３の配線の長さは、第２の電源線を挟んで互いに隣接する第１の電源線同士の間隔よりも大きくてもよい。
また、第１の電源線と第２の電源線とは、互いに平行であってかつ、交互に配置されており、第４の配線の長さは、第１の電源線を挟んで互いに隣接する第２の電源線同士の間隔よりも大きくてもよい。
また、第１の電源線と第２の電源線とは、互いに平行であってかつ、交互に配置されており、第１の配線の長さは、第２の電源線を挟んで互いに隣接する第１の電源線同士の間隔よりも大きくてもよい。
また、第１の電源線と第２の電源線とは、互いに平行であってかつ、交互に配置されており、第２の配線の長さは、第１の電源線を挟んで互いに隣接する第２の電源線同士の間隔よりも大きくてもよい。
また、第３の配線と、第４の配線とは、互いに平行であってかつ、交互に配置されてもよい。
また、本発明に係る半導体装置は、第１および第２の内部電源線が配置された層と同じ層において当該第１および第２の内部電源線の端部近傍において、当該第１および第２の内部電源線に対して平行に配置される１以上の信号線と、信号線が存在する領域の上層であって、第１の配線に平行であって、かつ、第３の配線に接続される第５の配線とをさらに備えていてもよい。
なお、本発明は、半導体装置のみならず、半導体装置が適用された半導体集積回路のレイアウトを生成する方法に対しても向けられている。
本発明によれば、半導体装置上に配置される第１および第２の電源線の設計自由度を向上させることができる。以下に詳しく説明する。第１の配線、第２の配線、第３の配線および第４の配線は、第１の電源線および第２の電源線と第１の内部電源線と第２の内部電源線との接続を中継する配線である。ここで、第３の配線は、第１の配線に対して垂直に配置される。そのため、第１の電源線は、第１の配線または第３の配線のいずれかと、半導体装置上方から見た場合に交点を有するようになる。したがって、第１の電源線は、第１の配線または第３の配線のいずれかと電気的に接続できる。同様に、第４の配線は、第２の配線に対して垂直に配置される。そのため、第２の電源線は、第２の配線または第４の配線のいずれかと、半導体装置上方から見た場合に交点を有するようになる。したがって、第２の電源線は、第２の配線または第４の配線のいずれかと電気的に接続できる。また、本発明によれば、２種類の電圧を供給するための２つの電源線が、従来のように半導体装置の周囲に二重に配置されないので、半導体装置のチップ面積を縮小できる。
また、本発明によれば、入出力回路回路が存在する領域の上層に配置される第１の配線の線幅が、他の内部回路が存在する領域の上層に配置される第１の配線の線幅よりも太い。ここで、入出力回路は、プリチャージ回路など強固な電源を必要とする回路を含んでいる。そのため、第１の配線が係る構成を有することにより、入出力回路により安定した電圧を供給することが可能となる。
また、本発明によれば、第１の配線は、入出力回路が存在する領域の上層に配置される。そのため、入出力回路が形成された領域から第１の配線がはみ出ることがなくなる。その結果、半導体装置のチップ面積を縮小できる。
また、本発明によれば、互いに隣接する第１の電源線同士の間隔と第２の電源線との間隔とは、入出力回路に配置された第３の配線と、入出力回路に配置された第４の配線と、制御回路に配置された第４の配線と、ローデコーダ回路に配置された第３の配線との内、最も短いものよりも狭い。そのため、半導体装置が９０度回転した状態で配置されたとしても、第１の電源線と半導体装置とを接続でき、第２の電源線と半導体装置とを接続できる。
また、本発明によれば、電源電圧を供給するための第１の配線は、周辺回路とメモリセル領域とを合わせた領域の外周近傍に配置されている。さらに、Ｐｃｈトランジスタが周辺回路の外周近傍の領域に形成され、Ｎｃｈトランジスタが、Ｐｃｈトランジスタが形成された領域の内側の領域に形成される。ここで、Ｐｃｈトランジスタは、電源電圧を必要とし、Ｎｃｈトランジスタは、接地電圧を必要とする。したがって、２種類のトランジスタがこのように配置されることにより、電源電圧供給用の第１の配線を周辺回路上の領域であって外周近傍の領域に形成することができる。その結果、半導体装置のチップ面積を縮小化できる。
また、本発明によれば、メモリセル領域の上層にメモリセル用配線が形成されるので、当該メモリセル領域に電圧を供給することが可能となる。
また、本発明によれば、少なくとも一ヶ所以上において第１の電源線と第１の配線とが接続されている。同様に、少なくとも一ヶ所以上において第２の電源線と第２の配線とが接続されている。その結果、より強固な第１の電圧と第２の電圧を半導体装置に供給することが可能となる。
また、本発明によれば、第１の電源線同士の間の間隔よりも、第３の配線の長さが長い。そのため、第３の配線は、半導体装置の上方から見た場合に、一ヶ所以上で第１の電源配線と交差する点を有するようになる。すなわち、第３の配線と第１の電源線とを確実に接続することができるようになる。
また、本発明によれば、第２の電源線同士の間の間隔よりも、第４の配線の長さが長い。そのため、第４の配線は、半導体装置の上方から見た場合に、一ヶ所以上で第１の電源配線と交差する点を有するようになる。すなわち、第４の配線と第２の電源線とを確実に接続することができるようになる。
また、本発明によれば、第１の電源線同士の間の間隔よりも、第１の配線の長さが長い。そのため、第１の配線は、半導体装置の上方から見た場合に、一ヶ所以上で第１の電源配線と交差する点を有するようになる。すなわち、第１の配線と第１の電源線とを確実に接続することができるようになる。
また、本発明によれば、第２の電源線同士の間の間隔よりも、第２の配線の長さが長い。そのため、第２の配線は、半導体装置の上方から見た場合に、一ヶ所以上で第２の電源配線と交差する点を有するようになる。すなわち、第２の配線と第２の電源線とを確実に接続することができるようになる。
また、本発明によれば、第３の配線と第４の配線とは、互いに平行であってかつ、交互に配置される。すなわち、第３の配線と第４の配線とは、入れ子状態で配置される。そのため、第１の内部電源線は、より多くの第３の配線と接続可能となり、第２の内部電源線は、より多くの第４の配線と接続可能となる。その結果、内部回路に対して、より強固な電圧を供給することができる。
また、本発明によれば、信号線の上層に当該信号線を覆うように、第５の配線が設けられるので、当該信号線は、当該第５の配線により静電シールドされるようになる。その結果、当該信号線がノイズの影響を受けにくくなり、半導体装置の誤動作が防止される。
以下に、本発明の一実施形態に係る半導体装置について図面を参照しながら説明する。なお、本実施形態では、半導体装置がメモリ回路であるとして説明を行う。ここで、図１は、本実施形態に係る半導体装置を含む半導体チップの構成を示した図である。
図１に示す半導体チップは、６層配線構造を有しており、第６層目ＶＳＳ電源線（以下、Ｍ６ＶＳＳ線と称す）１、第６層目ＶＤＤ電源線（以下、Ｍ６ＶＤＤ線と称す）２、第５層目ＶＳＳ電源線（以下、Ｍ５ＶＳＳ線と称す）３、第５層目ＶＤＤ電源線（以下、Ｍ５ＶＤＤ線と称す）４、メモリ回路５、ロジック回路６、ロジック回路７および機能ブロック回路８を備える。また、図中の黒丸は、第５層の配線と第６層との配線とを接続するためのコンタクトである。なお、メモリ回路５、ロジック回路６、ロジック回路７および機能ブロック回路８を総称して、半導体装置と称す。すなわち、本実施形態に係る半導体装置は、メモリ回路５以外の回路に対しても適用できる。
図１に示す半導体チップでは、チップ内の半導体装置に電源電圧を降下させることなく供給するために、第５層および第６層の配線が格子状に配置される。具体的には、Ｍ５ＶＳＳ線３とＭ５ＶＤＤ線４とは、列方向に延びた状態で交互に第５層に配置される。Ｍ６ＶＳＳ線１とＭ６ＶＤＤ線２とは、行方向に延びた状態で交互に第６層に配置される。なお、Ｍ６ＶＳＳ線１とＭ５ＶＳＳ線３とは、半導体チップ内に接地電圧ＶＳＳを供給する。また、Ｍ６ＶＤＤ線２とＭ５ＶＤＤ線４とは、半導体チップ内に電源電圧ＶＤＤを供給する。なお、以下、接地電圧ＶＳＳや電源電圧ＶＤＤを供給するための配線を、電源線と称す。
図１に示す半導体チップでは、半導体装置は、第１〜第４層の間に形成される。以下に、当該半導体装置について詳しく説明を行う。なお、ここでは、半導体装置の代表として、メモリ回路５の詳細について説明を行う。図２は、メモリ回路５内の各部の機能を示したブロック図である。
図２に示すようにメモリ回路５は、例えば、ＳＲＡＭにより実現され、メモリセル領域１１、データ入出力部１２−１〜７、ローデコーダ１３−１〜５および制御部１４を下層領域（具体的には、第１層および第２層）に含む。メモリセル領域１１は、複数のメモリセルがマトリクス状に配置されており、データを記憶するための領域である。ローデコーダ１３−１〜５は、メモリセルを行単位で選択するために、メモリセル領域１１内の行方向に延びるワード線（図示せず）を選択する回路である。当該ローデコーダ１３−１〜５は、列方向に一列に並べて配置される。データ入出力部１２−１〜７は、メモリセルに対してデータの書き込みおよび読み出しを行う回路である。当該データ入出力部１２−１〜７は、行方向に一行に並べて配置される。なお、図２では、図面を見やすくするために、データ入出力部１２およびローデコーダ１３の数を実際よりもはるかに少ない数で示している。
ここで、図２に示す当該メモリ回路５の下層領域に形成された各構成部に電源電圧ＶＤＤおよび接地電圧ＶＳＳを供給するための電源線について、図面を用いて説明を行う。図３は、メモリ回路５の第３層に配置される電源線の様子を示した図である。
図３の太線の矢印は、メモリ回路５の第３層における電源線の配置方向である。メモリセル領域１１が配置される領域上には、接地電圧ＶＳＳをメモリセル領域１１内に供給するための複数の電源線２３が行方向に配置される。データ入出力部１２−１〜７が配置される領域上には、接地電圧ＶＳＳおよび電源電圧ＶＤＤをデータ入出力部１２−１〜７に供給するための複数の電源線２０が行方向に配置される。制御部１４が配置される領域上には、接地電圧ＶＳＳおよび電源電圧ＶＤＤを制御部１４内に供給するための複数の電源線２１が行方向に配置される。ローデコーダ１３−１〜５が配置される領域上には、接地電圧ＶＳＳおよび電源電圧ＶＤＤをローデコーダ１３−１〜５内に供給するための複数の電源線２２が列方向に配置される。
次に、図４を用いて、本願の特徴部分であるメモリ回路５の第４層の配線構造について説明する。図４は、メモリ回路５の第４層における電源線の様子を示した図である。
図４に示す第４層の電源線は、図１に示す第５層の電源線と、図３に示す第３層の電源線との電気的な接続を仲介するための配線である。従って、当該第４層の電源線は、第５層の電源線と第３層の電源線との両方に対して、コンタクトを介して接続される。ここで、第４層の電源線は、接地電圧ＶＳＳを供給するための電源線（図４の濃い色の配線）と、電源電圧ＶＤＤを供給するための電源線（図４の薄い色の配線）とを備える。電源線ＶＳＳを供給するための電源線は、ＶＳＳ主電源線３１、ＶＳＳ副電源線３３、ＶＳＳ副電源線３５、ＶＳＳ主電源線３７、ＶＳＳ副電源線３９、メモリ用ＶＳＳ電源線４１およびメモリ用ＶＳＳ電源線４２を含む。また、電源電圧ＶＤＤを供給するための電源線は、ＶＤＤ主電源線３２、ＶＤＤ副電源線３４、ＶＤＤ副電源線３６、ＶＤＤ主電源線３８およびＶＤＤ副電源線４０を含む。まず、データ入出力部１２−１〜７および制御部１４が配置される領域の上層の電源線について説明する。
ＶＳＳ主電源線３１は、データ入出力部１２−１〜７の上端近傍において、行方向に延びるように配置される。すなわち、ＶＳＳ主電源線３１は、電源線２０が形成される領域の上端近傍において、電源線２０に対して平行となるように配置される。
ＶＳＳ副電源線３３は、少なくとも１本以上存在し、ＶＳＳ主電源線３１に接続され、ＶＳＳ主電源線３１に対して垂直方向（すなわち、列方向）にデータ入出力部１２−１〜７側へと延びるように配置される。すなわち、ＶＳＳ副電源線３３は、電源線２０の上層を通過するように配置される。当該ＶＳＳ副電源線３３は、電源線２０の内、接地電圧ＶＳＳを供給するための電源線２０とコンタクトにより電気的に接続される。
ＶＳＳ副電源線３５は、少なくとも１本以上存在し、ＶＳＳ主電源線３１に接続され、当該ＶＳＳ主電源線３１に対して垂直方向（すなわち、列方向）に制御部１４側へと延びるように配置される。すなわち、ＶＳＳ副電源線３５は、電源線２１の上層を通過するように配置される。当該ＶＳＳ副電源線３５は、電源線２１の内、接地電圧ＶＳＳを供給するための電源線２１とコンタクトにより電気的に接続される。
ＶＤＤ主電源線３２は、データ入出力部１２−１〜７の下端近傍において、行方向に延びるように配置される。すなわち、ＶＤＤ主電源線３２は、電源線２０が形成される領域の上端近傍において、電源線２０に対して平行となるように配置される。従って、ＶＳＳ主電源線３１とＶＤＤ主電源線３２とは、電源線２０に対して平行であってかつ電源線２０を挟んで対向するように配置される。
ＶＤＤ副電源線３４は、少なくとも１本以上存在し、ＶＤＤ主電源線３２に接続され、ＶＤＤ主電源線３２に対して垂直方向（すなわち、列方向）にデータ入出力部１２−１〜７側へと延びるように配置される。すなわち、ＶＤＤ副電源線３４は、電源線２０の上層を通過するように配置される。当該ＶＤＤ副電源線３４は、電源線２０の内、電源電圧ＶＤＤを供給するための電源線２０とコンタクトにより電気的に接続される。
ＶＤＤ副電源線３６は、少なくとも１本以上存在し、ＶＤＤ主電源線３２に接続され、当該ＶＤＤ主電源線３２に対して垂直方向（すなわち、列方向）に制御部１４側へと延びるように配置される。すなわち、ＶＤＤ副電源線３６は、電源線２１の上層を通過するように配置される。当該ＶＤＤ副電源線３６は、電源線２１の内、接地電圧ＶＤＤを供給するための電源線２１とコンタクトにより電気的に接続される。
ここで、ＶＳＳ副電源線３３とＶＤＤ副電源線３４とは、互いに平行であってかつ、交互に配置されているのが望ましい。すなわち、ＶＳＳ副電源線３３は、ＶＳＳ主電源線３１と組み合わさって櫛型を形成し、ＶＤＤ副電源線３４は、ＶＤＤ主電源線３２と組み合わさって櫛型を形成する。そして、これら２つの櫛型の電源線は、入れ子の関係を有するようになっている。ＶＳＳ副電源線３３とＶＤＤ副電源線３４とが入れ子の関係を有することにより、ＶＳＳ副電源線３３およびＶＤＤ副電源線３４が全ての電源線２０と接続可能となる。
また、ＶＳＳ副電源線３５とＶＤＤ副電源線３６とは、互いに平行であってかつ、交互に配置されているのが望ましい。すなわち、ＶＳＳ副電源線３５は、ＶＳＳ主電源線３１と組み合わさって櫛型を形成し、ＶＤＤ副電源線３６は、ＶＤＤ主電源線３２と組み合わさって櫛型を形成する。そして、これら２つの櫛型の電源線は、入れ子の関係を有するようになっている。ＶＳＳ副電源線３５とＶＤＤ副電源線３６とが入れ子の関係を有することにより、ＶＳＳ副電源線３５およびＶＤＤ副電源線３６が全ての電源線２１と接続可能となる。
また、ＶＳＳ副電源線３３の長さは、Ｍ５ＶＤＤ線４を挟んで互いに隣接するＭ５ＶＳＳ線３同士の間隔よりも長いことが望ましい。これは、ＶＳＳ副電源線３３と、第５層のＭ５ＶＤＤ線４とを確実に電気的に接続できるようになるからである。すなわち、ＶＤＤ副電源線３４の長さがＭ５ＶＤＤ線４を挟んで互いに隣接するＭ５ＶＳＳ線３同士の間隔よりも短いと、図５に示すような場合には、ＶＤＤ副電源線３４と第１の電源線１とを接続できないからである。なお、同様のことがＶＤＤ副電源線３４についてもいえる。
また、ＶＳＳ主電源線３１およびＶＤＤ主電源線３２は、図４に示すように他の第４層の電源線よりも線幅が太いことが望ましい。データ入出力部１２−１〜７には、メモリセル領域１１に配置されるビット線を充電するためのプリチャージ回路が設けられる。当該プリチャージ回路は、他の回路に比べてより強い電源を必要とする。そのため、図４に示すように、プリチャージ回路が設けられるデータ入出力部１２−１〜７に電圧を供給するための第４層の電源線の線幅を太くすることにより、プリチャージ回路により強い電源を供給することが可能となる。
次に、ローデコーダ１３−１〜５が配置される領域の上層の電源線について説明する。ＶＳＳ主電源線３７は、ローデコーダ１３−１〜５の右端近傍において、列方向に延びるように配置される。すなわち、ＶＳＳ主電源線３７は、電源線２２が形成される領域の右端近傍において、電源線２２に対して平行となるように配置される。
ＶＳＳ副電源線３９は、少なくとも１本以上存在し、ＶＳＳ主電源線３７に接続され、ＶＳＳ主電源線３７に対して垂直方向（すなわち、行方向）にローデコーダ１３−１〜５側へと延びるように配置される。すなわち、ＶＳＳ副電源線３９は、電源線２２の上層を通過するように配置される。当該ＶＳＳ副電源線３９は、電源線２２の内、接地電圧ＶＳＳを供給するための電源線２２とコンタクトにより電気的に接続される。
ＶＤＤ主電源線３８は、ローデコーダ１３−１〜５の左端近傍において、列方向に延びるように配置される。すなわち、ＶＤＤ主電源線３８は、電源線２２が形成される領域の左端近傍において、電源線２２に対して平行となるように配置される。従って、ＶＳＳ主電源線３７とＶＤＤ主電源線３８とは、電源線２２に対して平行であってかつ電源線２２を挟んで対向するように配置される。
ＶＤＤ副電源線４０は、少なくとも１本以上存在し、ＶＤＤ主電源線３８に接続され、ＶＤＤ主電源線３８に対して垂直方向（すなわち、行方向）にローデコーダ１３−１〜５側へと延びるように配置される。すなわち、ＶＤＤ副電源線４０は、電源線２２の上層を通過するように配置される。当該ＶＤＤ副電源線４０は、電源線２２の内、電源電圧ＶＤＤを供給するための電源線２２とコンタクトにより電気的に接続される。
ここで、ＶＳＳ副電源線３９とＶＤＤ副電源線４０とは、互いに平行であってかつ、交互に配置されているのが望ましい。なお、理由については、ＶＳＳ副電源線３３とＶＤＤ副電源線３４とにおいて説明したので省略する。
また、ＶＳＳ副電源線３９の長さは、Ｍ５ＶＤＤ線４を挟んで互いに隣接するＭ５ＶＳＳ線３同士の間隔よりも長いことが望ましい。また、同様に、ＶＤＤ副電源線４０の長さは、Ｍ５ＶＳＳ線３を挟んで互いに隣接するＭ５ＶＤＤ線４同士の間隔よりも長いことが望ましい。なお、これらの理由については、ＶＳＳ副電源線３３とＶＤＤ副電源線３４とにおいて説明したので省略する。
次に、メモリセル領域１１が配置される領域の上層の電源線について説明する。メモリ用ＶＳＳ電源線４１は、少なくとも１本以上配置され、メモリ用ＶＳＳ電源線４２とＶＳＳ主電源線３１との間を接続する。なお、当該メモリ用ＶＳＳ電源線４１は、互いに平行であってかつ、ＶＳＳ主電源線３１に対して垂直方向に伸びるように配置される。メモリ用ＶＳＳ電源線４１は、メモリセル領域１１のメモリセルに対して接地電圧ＶＳＳを供給するための電源線である。
メモリ用ＶＳＳ電源線４２は、メモリセル領域１１の行方向に延びるように配置される。なお、図４では、メモリ用ＶＳＳ電源線４２は、メモリセル領域１１の上端に配置されているが、メモリ用ＶＳＳ電源線４２の配置位置は、これに限らない。従って、メモリ用ＶＳＳ電源線４２は、メモリセル領域１１の中央部付近において、行方向に延びるように配置されてもよい。このように、メモリ用ＶＳＳ電源線４２が設けられることにより、メモリ用ＶＳＳ電源線４１が、ＶＳＳ主電源線３１以外の配線によっても接続されることになる。その結果、メモリ用ＶＳＳ電源線４１の電圧が安定する。
なお、メモリセル領域１１には、電源電圧ＶＤＤを供給するための電源線は、第２層に配置され、第４層には配置されない。これは、ＳＲＡＭのメモリセル領域１１では、電源電圧ＶＤＤよりも接地電圧ＶＳＳの方が強いことが望ましいからである。以下に、この理由について説明する。
メモリセルの動作において、ビット線を高電位レベルに引き戻すのは、周辺回路に存在するプリチャージトランジスタが行う。この為、電源電圧ＶＤＤ電源は、メモリセルの相補ノードの片側をＨｉｇｈレベルに吊り上げておくか、あるいは、Ｗｒｉｔｅ時にビット線がＬｏｗに引かれた場合に、その反転信号を生成して自セル内のデータを書き換える程度の電流駆動能力に対応しておればよい。そのため、電源電圧ＶＤＤは、ビット線の放電動作を行うメモリセルＮｃｈトランジスタにつながるＶＳＳ電源の様な強い電源系を必要としない。
以上のように構成された本実施形態に係る半導体装置の一例であるメモリ回路５と、第５層の電源線との接続について、図面を参照しながら説明する。ここで、図６は、第５層の電源線と第４層の電源線との接続関係を示した図である。なお、第４層の電源線の参照符号については、省略している。
図６では、Ｍ５ＶＳＳ線３およびＭ５ＶＤＤ線４が列方向に延びるように互いに平行に配置されている。Ｍ５ＶＳＳ線３は、接地電圧ＶＳＳを供給するための電源線であるので、第４層の電源線の内、接地電圧ＶＳＳを供給するための電源線に接続される必要がある。ここで、接地電圧ＶＳＳを供給するための第４層の電源線は、濃い色の配線である。そのため、Ｍ５ＶＳＳ線３は、半導体チップを上方から投影した場合に、第４層の電源線と垂直に交差する点において、当該第４層の電源線とコンタクトを介して接続される。なお、図６では、円（楕円も含む）で囲まれた部分において、Ｍ５ＶＳＳ線３と第４層の電源線とが接続される。
また、Ｍ５ＶＤＤ線４は、電源電圧ＶＤＤを供給するための電源線であるので、第４層の電源線の内、電源電圧を供給するための電源線に接続される必要がある。ここで、電源電圧ＶＤＤを供給するための第４層の電源線は、薄い色の配線である。そのため、Ｍ５ＶＤＤ線４は、半導体チップを情報から投影した場合に、第４層の電源線と垂直に交差する点において、当該第４層の電源線とコンタクトを介して接続される。図６では、四角で囲まれた部分において、Ｍ５ＶＤＤ線４と第４層の電源線とが接続される。以上のようにして、第４層の電源線と第５層の電源線とが電気的に接続される。
ここで、メモリ回路５は、図２の状態に対して９０度回転させた状態で配置されることがある。そこで、メモリ回路５が９０度回転され配置された場合における第４層の電源線と第５層の電源線との接続について、図面を参照しながら説明する。ここで、図７は、第５層の電源線と第４層の電源線との接続関係を示した図である。なお、第４層の電源線の参照符号については、省略している。
図７に示すように、第４層の電源線と第５層の電源線とは、半導体チップの上方から投影した場合に、互いに垂直に交差する点において、コンタクトにより電気的に接続される。具体的には、図７において、接地電圧ＶＳＳを供給するための第４層の電源線とＭ５ＶＳＳ線３とは、円（楕円も含む）で囲まれた部分において、コンタクトにより電気的に接続される。また、図７において、電源電圧ＶＤＤを供給するための第４層の電源線とＭ５ＶＤＤ線４とは、四角で囲まれた部分において、コンタクトにより電気的に接続される。なお、図７における第４層の電源線と第５層の電源線との接続は、図６における第４層と第５層の電源線との接続と基本的に同じであるので、これ以上の詳細な説明を省略する。
以上のように、本実施形態に係る半導体装置によれば、半導体装置上に配置される電源線の設計自由度を向上させることができる。以下に、詳しく説明する。
従来の半導体集積回路では、図１６に示すように、第１層〜第６層までの間の回路が、ライブラリ化されて用いられていた。そのため、図１６の回路上の第５層および第６層の電源線と、図１６の回路周辺の第５層および第６層の電源線とが接続されるためには、図１７に示すような引き回しが必要となっていた。そのため、図１６の回路の第５層および第６層の電源線との接続関係を考慮した上で、第５層および第６層の電源線が設計されなければならなかった。
これに対して、本実施形態に係る半導体装置では、第１層から第４層までの半導体装置がメモリマクロとしてライブラリ化される。第４層までの半導体装置がメモリマクロとして配置され、第５層および第６層の電源線がチップレベルで配線される。最後に、図６および図７に示すような交点において第４層の電源線と第５層の電源線とが電気的に接続され、チップレベルのレイアウトが生成される。ここで、第４層の電源線は、半導体装置の各部において列方向に延びる電源線と行方向に延びる電源線との両方を有する。そのため、常に、第５層の電源線に対して垂直に交差する第４層の電源線が存在することになる。その結果、第４層の電源線と第５層の電源線との接続関係を意識することなく、第５層の電源線の設計が可能となる。すなわち、第５層の電源線の設計自由度が向上する。
また、本実施形態に係る半導体装置によれば、従来の半導体装置に比べてチップ面積を縮小化させることができる。以下に、図面を参照しながら詳しく説明する。図８は、図２のβの部分における第４層の電源線と第３層の配線との接続関係を示した図である。
従来では、図１８に示すように、第４層においてＭ４ＶＳＳ線１０４１およびＭ４ＶＤＤ線１０４２の２種類の電源線が、メモリ回路１００５の周囲に配置されていた。これに対して、本実施形態に係る半導体装置では、２種類の電圧を供給するための２つの電源線が、図４に示すように、第４層において入れ子の関係を有するようになっている。そのため、第４層のメモリ回路５の周囲の領域には、電源電圧ＶＤＤを供給するための電源線のみが配置される。その結果、本実施形態に係る半導体装置によれば、半導体装置の回路を縮小化させることが可能となる。
また、従来では、図１８に示す回路においてＭ４ＶＳＳ線１０４１およびＭ４ＶＤＤ線１０４２の２種類の電源線と、メモリ回路１００５中の配線とを接続するためには、図２２に示すように、Ｍ４ＶＤＤ線１０４２の下において電源線が第３層をくぐらなければならなかった。そのため、Ｍ４ＶＳＳ線１０４１およびＭ４ＶＤＤ線１０４２は、メモリ回路１００５上に配置されることができなかった。
これに対して、本実施形態に係る半導体装置では、図４に示すように、メモリ回路５の周りを２つの電源線が周回していない。そのため、図８に示すように、第４層の電源線とメモリ回路５内の第３層の電源線とを接続するために、電源線が第４層の電源線の下層をくぐる必要がない。したがって、ＶＤＤ主電源線３２をメモリ回路５の上に少なくとも一部乗り上げることが可能となる。その結果、本実施形態に係る半導体装置によれば、半導体装置の回路を縮小化させることが可能となる。
また、メモリ回路５において、Ｐｃｈトランジスタを外周に配置し、Ｎｃｈトランジスタを内周に配置することにより、メモリ回路５を図８に比べてより縮小化することができる。以下に、図面を参照しながら詳しく説明する。図９は、図２のβの部分における第４層の電源線と第３層の配線との接続関係を示した図である。
Ｐｃｈトランジスタは、電源電圧ＶＤＤを必要とし、Ｎｃｈトランジスタは、接地電圧ＶＳＳを必要とする。そのため、Ｐｃｈトランジスタが配置されたメモリ回路５の外周の第３層には、電源電圧ＶＤＤを供給するための電源線２０が配置されなければならない。また、Ｎｃｈトランジスタが配置されたメモリ回路５の内周の第３層には、接地電圧ＶＳＳを供給するための電源線２０が配置されなければならない。
そこで、図９に示すように、メモリ回路５の外周側に電源電圧ＶＤＤを供給するための第３層の電源線２０が配置され、メモリ回路５の内周側に接地電圧ＶＳＳを供給するための第３層の電源線２０が配置される。さらに、ＶＤＤ主電源線３２と電源電圧ＶＤＤ供給用の電源線２０とがコンタクトにより接続される。これにより、ＶＤＤ主電源線３２がメモリ回路５上に配置されることになり、よりメモリ回路５のチップ面積を縮小化できる。
また、本実施形態に係る半導体装置では、半導体装置の配置方法に自由度を持たせることができる。具体的には、本実施形態に係る半導体装置では、図４に示すように、半導体装置内の第４層の各部分（例えば、データ入出力部１２やローデコーダ１３等）において列方向の電源線と行方向の電源線との両方の電源線が存在する。そのため、本実施形態では、半導体装置が９０度回転されたとしても、図７に示すように、第４層の電源線と第５層の電源線とを接続するためのポイントを確保することができるようになる。
なお、本実施形態に係る半導体装置の一例であるＳＲＡＭは、第２層にビット線と電源電圧ＶＤＤを供給するための電源線とが配置され、第３層にワード線が配置され、第４層に接地電圧ＶＳＳが配置されていることが望ましい。
なお、本実施形態に係る半導体装置では、図４に示すＶＳＳ主電源線３１およびＶＳＳ主電源線３７の長さは、Ｍ５ＶＤＤ線４を挟んで互いに隣接するＭ５ＶＳＳ線３同士の間隔よりも長いことが望ましい。同様に、ＶＤＤ主電源線３２およびＶＤＤ主電源線３８の長さは、Ｍ５ＶＳＳ線３を挟んで互いに隣接するＭ５ＶＤＤ線４同士の間隔よりも長いことが望ましい。なお、この理由については、図５を用いて説明を行った、ＶＳＳ副電源線３３の長さとＶＤＤ副電源線３４の長さの制限と同じであるので、詳細な説明を省略する。
なお、本実施形態に係る半導体装置は、メモリ回路以外の回路であってもよい。
また、図１０に示すように、第４層において列方向に延びるＶＤＤ主電源線６０がさらに設けられてもよい。これにより、当該ＶＤＤ主電源線６０が配置された領域の上層と下層との両方に信号線が配置されたとしても、これらの間において生じるカップリングノイズを原因とするローデコーダ１３等の誤動作を防止できる。以下に、図１０を用いて詳しく説明する。
ローデコーダ１３−１〜５では、図１０の左端近傍の第３層において、ロープリデコード信号線が行方向に配置されている。当該ロープリデコード信号線は、信号線であるため、特にノイズの影響を受けやすい。そこで、当該ロープリデコード信号線が配置される領域の上層にＶＤＤ主電源線６０が形成される。具体的には、ＶＤＤ主電源線６０は、ＶＤＤ主電源線３８に平行であってかつ、上記ロープリデコード信号線を覆うように配置される。これにより、ロープリデコード信号線は、ＶＤＤ主電源線６０により静電シールドされる。その結果、カップリングノイズを原因とするローデコーダ１３等の誤動作を防止することが可能となる。
なお、本実施形態では、半導体装置の一例として、ローデコーダが左端に配置されたサイドデコード方式のメモリ回路について説明を行った。しかしながら、ローデコーダが配置される場所は、これに限らない。そこで、以下に、半導体装置の他の例として、ローデコーダがメモリ回路の中央の列近傍に設けられたセンターデコード方式のメモリ回路について説明を行う。
以下に、センターデコード方式のメモリ回路について図面を参照しながら説明する。図１１は、センターデコード方式のメモリ回路６５内の各部の機能を示したブロック図である。
図１１に示すように、センターデコード方式のメモリ回路６５は、メモリセル領域１１−１〜２、データ入出力部１２−１〜８、ローデコーダ１３−１〜５および制御部１４を備える。当該メモリ回路６５は、図２にサイドデコード方式のメモリ回路５と異なり、ローデコーダ１３−１〜５および制御部１４が、メモリ回路の中央付近に１列に並べて配置される。
ここで、当該センターデコード方式のメモリ回路６５の第４層の電源線の構成について図面を参照しながら説明を行う。図１２は、メモリ回路６５の第４層の電源線の構成の一例を示した図である。
図１１に示すようなセンターデコード方式のメモリ回路６５では、図１２に示すように、ＶＤＤ主電源線３８が行方向にメモリ回路６５の上端から下端まで延びるように配置される。これにより、第５層の電源線が行方向に配置されたとしても、第５層の電源線とＶＤＤ主電源線３８とが確実に交差するようになる。その結果、ローデコーダ１３−１〜５に対して電源電圧ＶＤＤを確実に供給することが可能となる。
また、センターデコード方式のメモリ回路６５の第４層における電源線の構成は、図１３に示すような構成であってもよい。すなわち、ローデコーダ１３−１〜５および制御部１４が存在する領域に、電源電圧ＶＤＤ供給用の電源線と、接地電圧ＶＳＳ供給用の電源線とが列方向に延びるように互いに平行に配置される。接地電圧ＶＳＳ供給用の電源線は、メモリ回路５の下端に接続されたＶＳＳ主電源線３１に対して接続される。さらに、電源電圧ＶＤＤ用の電源線は、行方向に延びる電源電圧ＶＤＤ用の電源線７５により接続される。なお、電源線７５は、第５層の電源線の間隔よりも長いことが望ましい。これにより、第４層の電源線と第５層の電源線とを確実に接続することが可能となる。
また、センターデコード方式のメモリ回路６５の第４層における電源線の構成は、図１４に示すような構成であってもよい。図１４に示す電源線の構成では、ローデコーダ１３−１〜５と制御部１４との上の領域において列方向に延びるように配置された電源電圧ＶＤＤ供給用の電源線と、ＶＤＤ主電源線３２とが接続されている。これにより、ローデコーダ１３−１〜５および制御部１４に対して、より強固な電源を供給することが可能となる。
本発明に係る半導体装置は、上層に配置される電源線の設計自由度が高くかつ、チップ面積を縮小できる効果を有し、第１の電圧が印加される複数の第１の電源線と第２の電圧が印加される複数の第２の電源線とが格子状に配置された半導体集積回路の一部に組み込まれる半導体装置等として有用である。
本発明の半導体装置を含む半導体チップの構成を示した図 メモリ回路５内の各部の機能を示したブロック図 メモリ回路５の第３層に配置される電源線と信号線との一例を示した図 メモリ回路５の第４層における電源線の様子を示した図 第５層および第６層の電源線と第４層の電源線との位置関係を示した図 第５層の電源線と第４層の電源線との接続関係を示した図 第５層の電源線と第４層の電源線との接続関係を示した図 図２のβの部分における第４層の電源線と第３層の配線との接続関係を示した図 図２のβの部分における第４層の電源線と第３層の配線との接続関係を示した図 メモリ回路５の第４層における電源線のその他の例を示した図 センターデコード方式のメモリ回路６５内の各部の機能を示したブロック図 メモリ回路６５の第４層の電源線の構成の一例を示した図 メモリ回路６５の第４層における電源線の一例を示した図 メモリ回路６５の第４層における電源線のその他の一例を示した図 従来の一般的な半導体チップの構成を示した図 ライブラリ化された単位回路の一例としてメモリ回路を含んだ単位回路の構成を示した図 図１６に示す単位回路と当該単位回路の周囲の電源線とが接続された様子を示した図 メモリ回路を含む半導体装置の構成を示した図 図１８に示すメモリ回路を含む半導体装置が適用された半導体チップを示した図 メモリ回路を含む半導体装置の構成を示した図 メモリ回路１００５の構成を示したブロック図 図２１のαの部分を拡大した図
符号の説明
１ Ｍ６ＶＳＳ線
２ Ｍ６ＶＤＤ線
３ Ｍ５ＶＳＳ線
４ Ｍ５ＶＤＤ線
５ メモリ回路
６ ロジック回路
７ ロジック回路
８ 機能ブロック回路
１１ メモリセル領域
１２ データ入出力部
１３ ローデコーダ
１４ 制御部
２０ 電源線
２１ 電源線
２２ 電源線
２３ 電源線
３１ ＶＳＳ主電源線
３２ ＶＤＤ主電源線
３３ ＶＳＳ副電源線
３４ ＶＤＤ副電源線
３５ ＶＳＳ副電源線
３６ ＶＤＤ副電源線
３７ ＶＳＳ主電源線
３８ ＶＤＤ主電源線
３９ ＶＳＳ副電源線
４０ ＶＤＤ副電源線
４１ メモリ用ＶＳＳ電源線
４２ メモリ用ＶＳＳ電源線
５０ 信号線
６０ ＶＤＤ主電源線
６５ メモリ回路
７０ 電源線
７５ 電源線

Claims (19)

  1. 第１の電圧が印加される複数の第１の電源線と第２の電圧が印加される複数の第２の電源線とが格子状に配置された半導体集積回路の一部に組み込まれる半導体装置であって、
    前記第１および第２の電源線よりも下層に配置され、前記第１および第２の電圧の供給を受けて動作する内部回路と、
    前記第１の電圧を前記内部回路に供給するために、前記第１の電源線が配置された層と当該内部回路が配置された層との間の層において互いに平行に配置される１以上の第１の内部電源線と、
    前記第２の電圧を前記内部回路に供給するために、前記第１の内部電源線と同じ層において、当該第１の内部電源線に対して平行に配置される１以上の第２の内部電源線と、
    前記第１および第２の内部電源線が配置された層と、前記第１および第２の電源線が配置された層との間の層において、前記第１および第２の内部電源線に対して平行に配置される第１および第２の配線と、
    前記第１および第２の内部電源線が存在する領域の上層において、前記第１の配線に接続され当該第１の配線に対して垂直方向に延びる複数の第３の配線と、
    前記第１および第２の内部電源線が存在する領域の上層において、前記第２の配線に接続され当該第２の配線に対して垂直方向に延びる複数の第４の配線とを備え、
    前記第１の配線と前記第３の配線と前記第１の内部電源線とは、電気的に接続されており、
    前記第２の配線と前記第４の配線と前記第２の内部電源線とは、電気的に接続されていることを特徴とする、半導体装置。
  2. 複数のメモリセルがマトリクス状に配置されたメモリセル領域をさらに備え、
    前記内部回路は、前記メモリセルに対してデータの書き込みおよび読み出しを行うための周辺回路を含む、請求項１に記載の半導体装置。
  3. 前記周辺回路は、前記メモリセルに対してデータの入出力処理を行うための入出力回路と、
    前記メモリセル領域のメモリセルを行単位で選択するためのローデコーダ回路と、
    前記入出力回路および前記ローデコーダ回路を制御するための制御回路とを有する、請求項２に記載の半導体装置。
  4. 前記入出力回路が存在する領域の上層に配置される第１の配線の線幅は、前記ローデコーダ回路および前記メモリセル領域が存在する領域の上層に配置される第１の配線の線幅よりも太いことを特徴とする、請求項３に記載の半導体装置。
  5. 前記入出力回路とメモリセル領域との境界領域近辺の上層に配置される第２の配線の線幅は、前記ローデコーダ回路および前記メモリセル領域が存在する領域の上層に配置される第２の配線の線幅よりも太いことを特徴とする、請求項３に記載の半導体装置。
  6. 前記第１の配線は、前記入出力回路が存在する領域の上層に配置され、前記第１の内部電源線に対して、コンタクトを介して接続されることを特徴とする、請求項３に記載の半導体装置。
  7. 前記第１の電源線同士間隔は、前記入出力回路に配置された第３の配線と、前記入出力回路に配置された第４の配線と、前記制御回路に配置された第４の配線と、前記ローデコーダ回路に配置された第３の配線との内、最も短いものよりも狭いことを特徴とする、請求項３に記載の半導体装置。
  8. 前記第２の電源線同士の間隔は、前記入出力回路に配置された第３の配線と、前記入出力回路に配置された第４の配線と、前記制御回路に配置された第４の配線と、前記ローデコーダ回路に配置された第３の配線との内、最も短いものよりも狭いことを特徴とする、請求項３に記載の半導体装置。
  9. 前記第１の電圧は、電源電圧であり、
    前記第２の電圧は、接地電圧であることを特徴とする、請求項２に記載の半導体装置。
  10. 前記第１の配線は、前記周辺回路と前記メモリセル領域とを合わせた領域の外周の近傍に配置されており、
    前記周辺回路の外周近傍の領域には、Ｐｃｈトランジスタが形成され、当該Ｐｃｈトランジスタが形成された領域の内側の領域にＮｃｈトランジスタが形成され、
    前記Ｐｃｈトランジスタが形成された領域の上層には、前記第１の配線が配置され、前記Ｎｃｈトランジスタが形成された領域の上層には、前記第２の配線が配置されることを特徴とする、請求項２に記載の半導体装置。
  11. 前記メモリセル領域の上層には、前記第２の配線に対して垂直方向に互いに平行な状態で延びる複数のメモリセル用配線をさらに備えることを特徴とする、請求項２に記載の半導体装置。
  12. 前記第１の電源線と前記第１の配線とは、半導体チップの上方から投影した際に互いに交差する点において、少なくとも一ヶ所以上で電気的に接続されており、
    前記第２の電源線と前記第２の配線とは、半導体チップの上方から投影した際に互いに交差する点において、少なくとも一ヶ所以上で電気的に接続されていることを特徴とする、請求項１に記載の半導体装置。
  13. 前記第１の電源線と前記第２の電源線とは、互いに平行であってかつ、交互に配置されており、
    前記第３の配線の長さは、前記第２の電源線を挟んで互いに隣接する前記第１の電源線同士の間隔よりも大きいことを特徴とする、請求項１に記載の半導体装置。
  14. 前記第１の電源線と前記第２の電源線とは、互いに平行であってかつ、交互に配置されており、
    前記第４の配線の長さは、前記第１の電源線を挟んで互いに隣接する前記第２の電源線同士の間隔よりも大きいことを特徴とする、請求項１に記載の半導体装置。
  15. 前記第１の電源線と前記第２の電源線とは、互いに平行であってかつ、交互に配置されており、
    前記第１の配線の長さは、前記第２の電源線を挟んで互いに隣接する前記第１の電源線同士の間隔よりも大きいことを特徴とする、請求項１に記載の半導体装置。
  16. 前記第１の電源線と前記第２の電源線とは、互いに平行であってかつ、交互に配置されており、
    前記第２の配線の長さは、前記第１の電源線を挟んで互いに隣接する前記第２の電源線同士の間隔よりも大きいことを特徴とする、請求項１に記載の半導体装置。
  17. 前記第３の配線と、前記第４の配線とは、互いに平行であってかつ、交互に配置されることを特徴とする、請求項１に記載の半導体装置。
  18. 前記第１および第２の内部電源線が配置された層と同じ層において当該第１および第２の内部電源線の端部近傍において、当該第１および第２の内部電源線に対して平行に配置される１以上の信号線と、
    前記信号線が存在する領域の上層であって、前記第１の配線に平行であって、かつ、前記第３の配線に接続される第５の配線とをさらに備える、請求項１に記載の半導体装置。
  19. 半導体集積回路のレイアウトを生成する方法であって、
    第１の電圧と第２の電圧との２種類の電圧の供給を受けて動作する内部回路と、前記第１の電圧を前記内部回路に供給するために、前記第１の電源線が配置された層と当該内部回路が配置された層との間の層において互いに平行に配置される１以上の第１の内部電源線と、前記第２の電圧を前記内部回路に供給するために、前記第１の内部電源線と同じ層において、当該第１の内部電源線に対して平行に配置される１以上の第２の内部電源線と、前記第１および第２の内部電源線が配置された層と、前記第１および第２の電源線が配置された層との間の層において、前記第１および第２の内部電源線に対して平行に配置される第１および第２の配線と、前記第１および第２の内部電源線が存在する領域の上層において、前記第１の配線に接続され当該第１の配線に対して垂直方向に延びる複数の第３の配線と、前記第１および第２の内部電源線が存在する領域の上層において、前記第２の配線に接続され当該第２の配線に対して垂直方向に延びる複数の第４の配線とを備え、前記第１の配線と前記第３の配線と前記第１の内部電源線とは、電気的に接続されており、前記第２の配線と前記第４の配線と前記第２の内部電源線とは、電気的に接続されているメモリマクロのレイアウトを生成する第１のステップと、
    前記第１のステップにおいて生成したメモリマクロのレイアウトの上層に、前記第１の電圧を供給するための第１の電源線と前記第２の電圧を供給するための電源線とを配置して半導体集積回路のチップレベルのレイアウトを生成するステップとを備える。半導体集積回路のレイアウト生成方法。
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