KR20010030457A - 스탠다드 셀, 반도체 집적 회로 및 그 레이아웃 방법 - Google Patents
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Abstract
실효 셀 사이즈의 축소화를 도모하여, 반도체 집적화 회로의 집적 밀도를 향상시킬 수 있는 스탠다드 셀을 제공한다.
반도체 기판 상에 형성된 복수의 MOS 트랜지스터(1a, 2a, 3a, 4a)를 포함하며, 상하 좌우에 인접하여 반도체 집적 회로를 구성하는 스탠다드 셀을 제공한다. 전원 전압 또는 접지 전압에 접속되는 MOS 트랜지스터(1a, 2a, 3a, 4a)의 소스 영역(l0a, 10c, 12a, l8a, 18c, 18d)을 인접하는 셀 사이에서 공유시킴으로써 실효적인 셀 사이즈의 축소를 도모하는 것이다. 또한, 공유하지 않은 경우에는, 한 쪽 셀의 소스 영역(32, 36)을 빈 영역에 배치하여, 셀 사이에 걸치도록 배치함으로써 실효적인 셀 사이즈를 축소한다.
Description
본 발명은 스탠다드 셀 방식으로 이용되는 셀, 이 스탠다드 셀을 조합하여 실현되는 반도체 집적 회로 및 이 반도체 집적 회로의 설계 방법에 관한 것이다.
반도체 집적 회로가 대규모화됨에 따라, 수동으로 모든 것을 설계하는 것이 곤란해져서, 그 때문에 컴퓨터에 의한 자동 설계인 세미커스텀 설계 방법이 일반적으로 이용되고 있다. 세미커스텀 설계 방법이란, 표준 기본 회로 (논리 셀)를 미리 복수개 준비하여, 이들 논리 셀을 컴퓨터에 의해 자동 설계하여 희망하는 회로를 개발하는 방법이며, 그 대표예로서 게이트 어레이 방식이나 스탠다드 셀 방식이 있다.
스탠다드 셀 방식에서는, 기본 회로를 조합하여 만든 조금 복잡한 논리 회로를 최적으로 설계하여, 컴퓨터의 데이터베이스에 스탠다드 셀로서 미리 등록하여 놓는다. 그리고, LSI를 설계하는 경우, 데이터베이스에 등록된 각종 셀을 조합하여 희망의 회로를 실현한다. 각 셀은 높이가 일정하고, 필요한 셀이 복수의 열 형태로 배치된다. 스탠다드 셀이 등록되는 데이터베이스는 셀 라이브러리(Cell Library)라고 불리고, 이 라이브러리에 등록되어 있는 셀의 종류가 풍부할수록, 낭비가 적은 LSI 칩을 설계할 수 있다.
최근, 스탠다드 셀에 고 기능의 매크로 셀 (블록)의 혼재를 가능하게 한 셀 베이스 ASIC가 세미커스텀 설계 방법의 주류가 되고 있다. 특히, 3층 이상의 금속 배선에 의한, 셀 영역 (트랜지스터 영역)과 배선 채널 영역이 혼재한 스탠다드 셀을 이용한 셀 베이스 ASIC가 개발되어, 그 고집적성이 기대되고 있다.
반도체 집적 회로의 집적 밀도가 증대됨에 따라, 더욱더 셀 사이즈의 축소화가 요구되고 있다. 일반적으로, 각 셀의 트랜지스터 사이즈를 작게 하면, 셀 사이즈의 축소화가 가능해진다. 그러나, 일률적으로 트랜지스터 사이즈를 작게 하면, 셀의 구동 능력이 저하되고 만다. 스탠다드 셀 방식에서는, 각 셀이 복수의 열 형태로 배치되어 있고, 인접하는 셀 사이에서 공유가능한 회로 구성이 있는 경우가 있다. 따라서, 그 회로 구성을 1개로 통합하면, 셀 열이 축소되어, 전체적으로 셀 사이즈의 축소를 도모할 수 있다. 종래부터 잘 이용되는 방법으로서, 기판 (웰 구조인 경우에는 그 웰)에 전위를 제공하는 서브스트레이트·컨택트 영역을 상하에서 인접하는 셀의 중앙에 배치하여, 그 서브스트레이트·컨택트 영역을 그 셀 사이에서 공유하는 방법이 있다. 그러나, 이 방법에서는, 상하 방향으로 셀 열을 축소할 수 있더라도, 좌우 방향에 대해서는 축소할 수 없다. 따라서, 좌우 방향에 대해서도 셀 열을 축소하여, 셀 사이즈를 실효적으로 축소할 수 있는 방법의 실현이 요망되고 있다.
본 발명은 이러한 과제를 해결하여, 상하 방향 및 좌우 방향에 대해서 실효 셀 사이즈의 축소화를 도모하여, 반도체 집적화 회로의 집적 밀도를 향상시킬 수 있는 스탠다드 셀을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 상기한 스탠다드 셀을 조합하여 실현되는 고집적화 가능한 반도체 집적 회로를 제공하는 것에 있다.
본 발명의 또 다른 목적은, 상기한 스탠다드 셀을 조합하여 실현되는 고집적화 가능한 반도체 집적 회로의 레이아웃 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해서, 본 발명의 특징은, 반도체 기판 상에 형성된 복수의 MOS 트랜지스터를 포함하고, 상하 좌우에 인접하여 반도체 집적 회로를 구성하는 스탠다드 셀에서, (a) 소정의 전위를 공급하는 전원에 접속되어, 인접하는 셀과의 경계선을 넘어 형성된 소스 영역, 및 (b) 셀 경계선 부근에 형성되어, 인접하는 셀이 셀 경계선을 넘는 소스 영역을 갖는 경우에, 인접하는 셀의 소스 영역을 배치 가능한 빈 영역의 적어도 어느 한 쪽의 영역을 갖는 스탠다드 셀을 제공한다.
본 발명의 특징에 의하면, 인접하는 셀 사이에서 소스 영역 (소스 확산층 및 그 상부의 컨택트)를 공유시킴으로써 셀 열을 상하 방향 및 좌우 방향으로 축소할 수 있다. 또한, 공유되는 소스 영역이 없는 경우라도, 한 쪽의 소스 영역을 셀 사이에 걸쳐 배치함으로써 셀 열을 축소할 수 있다. 이 셀 열의 축소에 의해, 셀의 실효 사이즈는 축소되어, 칩 면적의 축소화, 집적 밀도의 향상이 도모된다.
본 발명의 특징에서, 반도체 기판 또는 웰에 전위를 공급하는 컨택트 영역 (서브스트레이트·컨택트 영역)을 셀 경계선을 넘어 형성되는 소스 영역과 중첩되도록 배치함으로써, 셀 열을 보다 한층 축소할 수 있다.
도 1은 본 발명의 제1 실시예를 설명하기 위한 도면으로서, (a)는 이 실시예에 따른 2 입력 NAND를 구성하는 스탠다드 셀의 평면도이고, (b)는 그 비교예인 종래 기술에 따른 2 입력 NAND를 구성하는 스탠다드 셀의 평면도이며, (c)는 이 실시예에 따른 인버터를 구성하는 스탠다드 셀의 평면도이고, (d)는 그 비교예인 종래 기술에 따른 인버터를 구성하는 스탠다드 셀의 평면도.
도 2는 도 l의 (a)의 NAND 셀과 (b)의 인버터 셀을 인접하여 배치한 예 및 도 1의 (c)의 NAND 셀과 (d)의 인버터 셀을 인접하여 배치한 예를 도시한 평면도.
도 3은 본 발명의 제2 실시예를 설명하기 위한 도면으로서, (a)는 이 실시예에 따른 2 입력 NAND를 구성하는 스탠다드 셀의 평면도이고, (b)는 이 실시예에 따른 인버터를 구성하는 스탠다드 셀의 평면도이며, (c)는 (a)의 셀과 (b)의 셀을 인접시킨 경우를 도시한 평면도.
도 4는 본 발명의 제3 실시예에 따른 2 입력 NAND를 구성하는 스탠다드 셀의 평면도.
도 5는 본 발명의 제4 실시예에 따른 2 입력 NAND를 구성하는 스탠다드 셀의 평면도.
도 6은 도 5의 NAND 셀을 상하 좌우에 인접하여 배치한 예를 도시한 평면도.
도 7은 본 발명에 따른 레이아웃 장치의 블록도.
도 8은 본 발명에 따른 반도체 집적 회로의 레이아웃 방법의 기본적인 처리 순서를 도시한 플로우차트.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 2 : p형 MOS 트랜지스터
3, 4 : n형 MOS 트랜지스터
l0, 12, 22, 24, 32, 38, 42, 46, 48, 58, 60, 68, 72, 76, 80, 82, 92, 100, 102 : 확산층
14, 16, 26, 50, 52, 62, 84, 86, 88, 104, 106 : 폴리실리콘
18, 28, 36, 40, 44, 54, 64, 70, 74, 78, 94, 108 : 컨택트
20, 30, 56, 66, 90, 110 : 셀 경계선
96, 98, 1l2, 114 : 서브스트레이트·컨택트 영역
116 : 회로 접속 정보
118 : 레이아웃 장치
120 : 셀을 배치하는 수단
122 : 배선을 행하는 수단
l24 : 레이아웃 블록 (레이아웃 결과)
l26 : 셀 라이브러리
이하, 도면을 이용하여 본 발명의 실시예에 대해 설명한다. 우선, 본 발명에 따른 스탠다드 셀에 대해 4개의 실시예를 이용하여 설명하며, 이어서, 본 발명에 따른 반도체 집적 회로의 레이아웃 장치 및 방법에 관해서 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예를 설명하기 위한 도면으로서, (a)는 이 실시예에 따른 2 입력 NAND를 구성하는 스탠다드 셀의 평면도, (b)는 그 비교예인 종래 기술에 따른 2 입력 NAND를 구성하는 스탠다드 셀의 평면도, (c)는 이 실시예에 따른 인버터를 구성하는 스탠다드 셀의 평면도, (d)는 그 비교예인 종래 기술에 따른 인버터를 구성하는 스탠다드 셀의 평면도를 도시한다. 편의상, 여기서는 소스·드레인 확산층, 폴리실리콘 (폴리 Si), 컨택트 및 셀 경계선 (셀 프레임)만이 도시되고 있고, 금속 배선층은 생략되어 있다. 도시는 하지 않지만, 종래 기술과 마찬가지로, 기판 또는 웰에 전위를 제공하는 서브스트레이트·컨택트 영역이 상하에서 인접하는 셀 사이에서 공유된다. 또한, 각 셀끼리는 셀 경계선이 접하도록 상하 좌우에 인접하여 배치되어, 상하 방향 및 좌우 방향에 셀 열을 형성한다.
도 1의 (a)에 도시한 바와 같이, 이 실시예에 따른 2 입력 NAND를 구성하는 스탠다드 셀에서는, 복수의 p형 MOS 트랜지스터와 n형 MOS 트랜지스터를 구성하기 위한 소스·드레인 확산층[10 (l0a, 10b, 10c), l2 (12a, l2b, 12c)]과, 폴리실리콘(14, 16)과, 컨택트[18 (18a, l8b, 18c, l8d, l8e)]와, 셀 경계선(20)으로 구성되어 있다. 이 셀은 2개의 p형 MOS 트랜지스터(1a 및 2a)와 2개의 n형 MOS 트랜지스터(3a 및 4a)로 이루어지며, p형 MOS 트랜지스터(la)는 게이트가 되는 폴리실리콘(l4)과, 소스 영역이 되는 p형 확산층(10a)과, p형 MOS 트랜지스터(2a)와 공유되는 드레인 영역이 되는 p형 확산층(10b)을 갖고 있다. 마찬가지로, p형 MOS 트랜지스터(2a)는 게이트가 되는 폴리실리콘(16)과, 소스 영역이 되는 p형 확산층(10c)과, p형 MOS 트랜지스터(1a)와 공유되는 드레인 영역이 되는 p형 확산층(10b)을 갖고 있다. p형 MOS 트랜지스터(1a 및 2a)의 소스 확산층(10a 및 l0c)에는 컨택트(18a 및 18c)를 통해 전원 전압(VDD)이 공급된다. p형 MOS 트랜지스터(1a 및 2a)는 병렬 접속되어 있다.
한편, n형 MOS 트랜지스터(3a)는 게이트가 되는 폴리실리콘(l4)과, 소스 영역이 되는 n형 확산층(l2a)과, 드레인 영역이 되는 n형 확산층(12b)을 갖고 있다. 마찬가지로, n형 MOS 트랜지스터(4a)는 게이트가 되는 폴리실리콘(16)과, 소스 영역이 되는 n형 확산층(12b)와, 드레인 영역이 되는 n형 확산층(12c)을 갖고 있다. n형 확산층(l2b)은 n형 MOS 트랜지스터(3a)의 드레인 영역과 n형 MOS 트랜지스터(4a)의 소스 영역의 양방을 겸하고 있다. n형 MOS 트랜지스터(3a)의 n형 확산층(12a)에는 컨택트(18d)를 통해 접지 전압(VSS)이 공급된다. n형 MOS 트랜지스터(3a 및 4a)는 직렬 접속되어 있다.
그리고, p형 MOS 트랜지스터(1a 및 2a)의 공유 드레인 확산층(10b)의 상부에 설치된 컨택트(18b) 및 n형 MOS 트랜지스터(4a)의 드레인 확산층(12c)의 상부에 설치된 컨택트(18e)를 통해, p형 확산층(l0b)과 n형 확산층(12c)이 금속 배선층 (도시 생략)에서 접속된다.
이 실시예에 따른 인버터를 구성하는 스탠다드 셀에서는, 도 1의 (c)에 도시한 바와 같이, p형 MOS 트랜지스터와 n형 MOS 트랜지스터를 구성하기 위한 소스·드레인 확산층[22 (22a, 22b)], 24 (24a, 24b)]과, 폴리실리콘(26)과, 컨택트[28 (28a, 28b, 28c, 28d)]와, 셀 경계선(30)으로 구성되어 있다. 이 셀은 l 개의 p형 MOS 트랜지스터(5a)와, l 개의 n형 MOS 트랜지스터(6a)로 이루어지며, p형 MOS 트랜지스터(5a)는 게이트가 되는 폴리실리콘(26)과, 소스 영역이 되는 p형 확산층(22a)과, 드레인 영역이 되는 p형 확산층(22b)을 갖고 있다. p형 MOS 트랜지스터(5a)의 확산층(22a)에는 컨택트(28a)를 통해 전원 전압(VDD)이 공급된다. 한편, n형 MOS 트랜지스터(6a)는 게이트가 되는 폴리실리콘(26)과, 소스 영역이 되는 n형 확산층(24a)과, 드레인 영역이 되는 n형 확산층(24b)을 갖고 있다. n형 MOS 트랜지스터(6a)의 n형 확산층(24a)에는 컨택트(28c)를 통해 접지 전압(VSS)이 공급된다. 그리고, p형 MOS 트랜지스터(5a)의 드레인 확산층(22b)의 상부에 설치된 컨택트(28b) 및 n형 MOS 트랜지스터(6a)의 드레인 확산층(24b)의 상부에 설치된 컨택트(28d)를 통해, 2개의 드레인 확산층(22b 및 24b)은 금속 배선층 (도시 생략)에서 접속된다.
도 1의 (a) 및 (b)로부터 알 수 있듯이, (a)의 NAND 셀에서는, 소스 확산층(10a, 10c, 12a) 및 그 상부의 컨택트(18a, 18c, 18d)의 일부가 셀 경계선(20)을 넘어 배치되어 있는 점이, (b)에 도시한 종래의 구성과는 다르다. 또한, 거기에는, 이 NAND 셀에는 인접하는 다른 셀의 소스 확산층(32) 및 그 상부의 컨택트(36)의 일부를 배치 가능한 스페이스가 설치되어도 좋다. 마찬가지로, (c)의 인버터 셀에서는, 소스 확산층(22a, 24a) 및 그 상부의 컨택트(28a, 28c)의 일부가 셀 경계선(30)을 넘어 배치되어 있는 점, 및 인접하는 다른 셀의 소스 확산층(38, 42) 및 그 상부의 컨택트(36, 44)의 일부를 배치 가능한 스페이스가 설치되어 있는 점이 다르다. 즉, 이 점이 본 발명의 특징 부분이고, (a) 및 (c)에 도시한 구성에 의해, 전체적인 셀 사이즈를 좌우 방향에 축소하는 것이 가능해진다.
즉, 도 1에 도시한 본 발명의 제1 실시예에 따른 스탠다드 셀에서는, 인접하는 셀 사이에서 공유 가능한 소스 영역 [소스 확산층(10a, 10c, 12a, 22a, 24a 및 그 컨택트(l8a, 18c, l8d, 28a, 28c)의 일부를 미리 셀 경계선(20, 30)으로부터 비어져 나온 형상이 되도록 구성되어 있다. 또한, 인접하는 다른 셀로부터 비어져 나온 소스 영역 [소스 확산층(32, 38, 42) 및 그 컨택트(36, 40, 44)]의 일부를 배치 가능한 스페이스가 설치되어 있다. 그리고, 도 2에 도시한 바와 같이, 도 1의 (a)의 NAND 셀과 (b)의 인버터 셀을 인접하여 배치한 경우, (a)의 소스 확산층(10c) 및 그 상부의 컨택트(18c)와, (b)의 소스 확산층(22a) 및 그 상부의 컨택트(28a)는 1개로 통합되고, 이들 셀 사이에서 공유된다. 또한, (b)의 비어져 나온 확산층(24a) 및 컨택트(28c)의 일부는 (a)의 확산층(32) 및 컨택트(36)로서 (a)의 스페이스에 배치된다. 즉, 본 발명의 제1 실시예에서는, 인접하는 셀 사이에서 소스 확산층 및 그 상부의 컨택트를 공유시킴으로써 셀 열을 좌우 방향으로 축소한다. 또한, 공유하지 않는 경우에도, 소스 확산층 및 그 컨택트를 인접하는 셀 사이에 걸쳐 배치함으로써 셀 열을 좌우 방향으로 축소한다. 따라서, 도 2로부터 알 수 있듯이, 종래 기술에 따른 도 1의 (c) 및 (d)에 도시한 NAND 셀 및 인버터 셀을 인접하여 배치한 경우의 도 2의 (c) 및 (d)에 비해, 이 실시예에 따른 도 1의 (a) 및 (c)에 도시한 NAND 셀 및 인버터 셀을 인접하여 배치한 경우의 쪽이 대폭 좌우 방향의 셀 열을 축소할 수 있다. 이로써, 실효적인 셀 사이즈를 좌우 방향으로 축소하여, 칩 면적의 축소화, 집적 밀도의 향상을 도모할 수 있다.
본 발명의 제l 실시예에서, EDA(Electronic Design Automation)에 다음과 같은 기능을 부가하면, 상기한 바와 같은 스페이스가 불필요할 수 있다. 즉, 각 셀에 소스 확산층 및 그 컨택트가 셀 경계선을 비어져 나오는 지의 여부에 대한 정보를 갖게 하여, 그 셀과 인접하는 다른 셀 사이에서 소스를 공유하지 않는 경우에, 그 셀 사이에 스페이스를 설치하도록 배치하는 기능을 EDA에 부가하면 된다. 다만, 계산기의 부하가 커지기 때문에, 설계 기간의 단축을 고려할 때, 일률적으로 모든 셀에 상기한 스페이스를 설치한 편이 바람직하다.
(제2 실시예)
다음에, 본 발명의 제2 실시예에 관해서 설명한다. 본 발명의 제2 실시예는, 도 1 및 도 2에 도시한 제1 실시예의 스탠다드 셀에서, (1) 셀 경계선을 넘어 배치되는 소스 확산층 및 그 상부의 컨택트, (2) 인접하는 셀의 소스 확산층 및 그 컨택트의 일부를 배치하는 스페이스를 소정의 기준에 따라서 배치해 둠으로써, 좌우 방향에 관한 실효적인 셀 사이즈를 보다 한 층 축소하는 것이다. 즉, 전술한 도 1의 (a)에 도시한 스탠다드 셀에서는, 드레인 확산층(l2c) 및 그 컨택트(18e)와, 인접하는 다른 셀의 소스 확산층(32) 및 그 컨택트(36)를 배치하는 스페이스가 좌우방향 나란히 배치되어 있기 때문에, 셀 사이즈가 좌우 방향으로 커져 버린다. 이것은 도 1의 (c)에 도시한 스탠다드 셀에 대해서도 마찬가지다.
이 때문에, 본 발명의 제2 실시예에서는, 셀 경계선내의, 드레인 확산층 및 그 컨택트와, 소스 확산층 및 그 컨택트를 상하 방향으로 어긋나게 배치한다. 즉, 드레인 확산층 및 그 컨택트와 인접하는 셀의 소스 확산층 및 그 컨택트를 배치하는 스페이스를 상하 방향으로 어긋나게 배치한다. 그에 따라, 셀 경계선 근방에 드레인 확산층 및 그 컨택트를 배치하여, 좌우 방향의 실효 셀 사이즈를 보다 한층 축소한다.
도 3은 본 발명의 제2 실시예를 설명하기 위한 도면으로서, (a)는 이 실시예에 따른 2 입력 NAND를 구성하는 스탠다드 셀의 평면도, (b)는 이 실시예에 따른 인버터를 구성하는 스탠다드 셀의 평면도, (c)는 (a)의 셀과 (b)의 셀을 인접시킨 경우를 도시하는 평면도이다. 편의상, 여기서는 소스·드레인 확산층, 폴리실리콘 (폴리 Si), 컨택트 및 셀 경계선 (셀 프레임)만이 도시되어 있고, 금속 배선층은 생략되어 있다. 도시는 하지 않지만, 종래 기술과 마찬가지로, 서브스트레이트·컨택트 영역이 상하에서 인접하는 셀 사이에서 공유되어 있다. 또한, 각 셀끼리는 셀 경계선이 접하도록 상하 좌우에 인접하여 배치되어, 상하 방향 및 좌우 방향에 셀 열을 형성한다.
도 3 (a)에 도시한 바와 같이, 이 실시예에 따른 NAND 셀은, 소스 확산층(46a, 46c, 48a) 및 그 상부의 컨택트(54a, 54c, 54d)의 일부가 셀 경계선(56)을 넘어 배치되어 있다. 그리고, 소스 확산층(46a, 46c, 48a) 및 그 상부의 컨택트(54a, 54c, 54d)가 셀의 상부 또한 하부에 배치되고, 드레인 확산층(48c) 및 그 상부의 컨택트(54e)가 셀의 중앙부에 배치되어 있다. 또한, 상기한 소스 및 드레인의 배치에 의해, 인접하는 셀의 소스 확산층(68)및 그 상부의 컨택트(70)를 배치 가능한 스페이스가 드레인 확산층(48c) 및 그 컨택트(54e)와는 상하로 어긋나게 설치된다. 마찬가지로, 도 3의 (b)의 인버터 셀에서는, 소스 확산층(58a, 60a) 및 그 상부의 컨택트(64a, 64c)의 일부가 셀 경계선(66)을 넘어 배치되어 있다. 그리고, 소스 확산층(58a, 60a) 및 그 상부의 컨택트(64a, 64c)가 셀의 상부 또한 하부에 배치되고, 드레인 확산층(58b, 60b) 및 그 상부의 컨택트(64b, 64d)가 셀의 중앙부에 배치되어 있다. 또한, 상기한 소스 및 드레인의 배치에 의해, 인접하는 셀의 소스 확산층(72, 76) 및 그 상부의 컨택트(74, 78)를 배치 가능한 스페이스가 드레인 확산층(58b, 60b) 및 그 상부의 컨택트(64b, 64d)와는 상하로 어긋나게 설치되어 있다.
도 3 (c)에 도시한 바와 같이, (a)의 NAND 셀과 (b)의 인버터 셀을 인접하여 배치한 경우, (a)의 소스 확산층(46c) 및 그 상부의 컨택트(54c)와, (b)의 소스 확산층(58a) 및 그 상부의 컨택트(64a)는 l 개로 통합되며, 이들 셀 사이에서 공유된다. 그리고, 셀 사이에서 공유되는 소스 확산층(46c)(58a) 및 그 상부의 컨택트(54c)(64a)의 형상은 적어도 오목 형상을 포함하게 된다. 또한, (b)의 비어져 나온 확산층(60a) 및 컨택트(64c)의 일부는 (a)의 확산층(68) 및 컨택트(70)로서 (a)의 스페이스에 배치된다.
본 발명의 제2 실시예에 따르면, 인접하는 셀의 소스 확산층 및 그 컨택트의 일부를 배치 가능한 스페이스와 드레인 확산층 및 그 컨택트를 상하로 어긋나게 설치하였기 때문에, 좌우 방향으로 셀 열이 보다 축소되어, 셀의 실효 사이즈 보다 한층 작게 할 수 있다. 그에 따라, 칩 면적의 축소화, 집적 밀도의 향상을 도모할 수 있다.
(제3 실시예)
다음에, 본 발명의 제3 실시예에 관해서 설명한다. 상기 제1및 제2의 실시예에서는, 기판 또는 웰에 전위를 공급하는 서브스트레이트·컨택트 영역이 상하에서 인접하는 셀 사이에서 공유되어 있는 경우에 대해 설명하였으나, 본 발명의 제3 실시예에서는, 서브스트레이트·컨택트 영역을 좌우로 인접하는 셀 사이에서 공유시킴으로써, 별도 서브스트레이트·컨택트 영역 스트레이트를 설치하지 않음으로써, 전체적으로 보면 상하 방향 및 좌우 방향의 양방에 대해서 셀 열의 축소화를 도모하는 것이다. 그에 따라, 실효적인 셀 사이즈를 상하 방향 및 좌우 방향에 축소하여, 칩 면적의 축소화, 집적 밀도의 향상을 도모하는 것이다.
도 4는 본 발명의 제3의 실시예에 따른 2 입력 NAND를 구성하는 스탠다드 셀의 평면도이다. 편의상, 여기서는 소스·드레인 확산층, 폴리실리콘 (폴리 Si), 컨택트, 셀 경계선 (셀 프레임) 및 서브스트레이트·컨택트 영역만이 도시되어 있고, 금속 배선층은 생략되어 있다. 또한, 각 셀끼리는 셀 경계선이 접하도록 상하 좌우에 인접하여 배치되어, 상하 방향 및 좌우 방향에 셀 열을 형성한다.
도 4에 도시한 바와 같이, 이 실시예에 따른 NAND 셀은, 소스 확산층(80a, 80c, 82a) 및 그 상부의 컨택트(88a, 88c, 88d)의 일부가 셀 경계선(90)을 넘어 배치되어 있다. 그리고, 소스 확산층(80a, 80c, 82a) 및 그 상부의 컨택트(88a, 88c, 88d)가 셀의 상부 또한 하부에 배치되고, 드레인 확산층(82c) 및 그 상부의 컨택트(88e)가 셀의 중앙부에 배치되어 있다. 또한, 상기한 소스 및 드레인의 배치에 의해, 인접하는 셀의 소스 확산층(92) 및 그 상부의 컨택트(94)를 배치 가능 스페이스가 드레인 확산층(82c) 및 그 컨택트(88e)와는 상하로 어긋나게 설치된다.
여기까지는, 본 발명의 제2 실시예와 마찬가지이지만, 본 발명의 제3 실시예에서는, 서브스트레이트·컨택트 영역(96a, 96b, 98a)를 셀의 좌우 방향에 배치함으로써, 좌우에 인접하는 셀 사이에서 서브스트레이트·컨택트 영역(96a, 96b, 98a)을 공유하도록 되어 있다. 또한, 이 실시예에서는, 서브스트레이트·컨택트 영역(96a, 96b, 98a)과 소스 확산층(80a, 80c, 82a)은 중첩되도록 배치되어, 1개의 컨택트(88a, 88c, 88d)를 통해 각각 접속되는 바와 같이 구성되어 있다. 인접하는 셀의 소스 확산층(92), 컨택트(94) 및 서브스트레이트·컨택트 영역(98b)이 배치되는 경우에서도, 마찬가지의 구성으로 되어있다. 예를 들면, p형 MOS 트랜지스터를 구성하는 소스 확산층(80a 및 80c)은 붕소(B) 등의 p형 불순물로 구성되고, 서브스트레이트·컨택트 영역(96a 및 96b)은 인(P), 비소(As) 등의 n형 불순물로 구성되어 있다. 컨택트(88a 및 88c)는 p형 영역인 소스 확산층(80a 및 80c)과 n형 불순물 영역인 서브스트레이트·컨택트 영역(96a 및 96b)의 양쪽과 접속된다. 또, 소스 확산층(80a, 80c) 중 서브스트레이트·컨택트 영역(96a, 96b)과 중첩되는 부분에 대해서는 p형 불순물은 도입되어 있지 않다. n형 MOS 트랜지스터를 구성하는 소스 확산층(82a), 컨택트(88d) 및 서브스트레이트·컨택트 영역(98a)에서도, 각각의 도전형을 반대로 하면 상기한 바와 마찬가지이다.
본 발명의 제3 실시예에서는, 기판 또는 웰에 전위를 공급하는 서브스트레이트·컨택트 영역을 좌우의 셀 사이에서 공유되는 소스 확산층과 중첩되도록 배치한다. 이 때문에, 좌우의 셀 사이에서 서브스트레이트·컨택트 영역을 공유하며, 또한, l 개의 컨택트로 소스 확산층과 서브스트레이트·컨택트 영역의 접속이 가능해진다. 그에 따라, 상하 방향 및 좌우 방향으로 셀 열이 보다 축소되어, 셀의 실효 사이즈를보다 한층 작게 할 수 있다. 그에 따라, 칩 면적의 축소화, 집적 밀도의 향상을 도모할 수 있다.
(제4 실시예)
다음에, 본 발명의 제4 실시예에 관해서 설명한다. 상기 제1∼제3 실시예에서는, 기판 또는 웰에 전위를 공급하는 서브스트레이트·컨택트 영역이 상하 또는 좌우 중 어느 한 쪽에 인접하는 셀 사이에서 공유되어 있는 경우에 관해서 진술하였지만, 본 발명의 제4 실시예에서는, 서브스트레이트·컨택트 영역을 상하 좌우의 양방으로 인접하는 셀 사이에서 공유시킴으로써, 전체적으로 보면 상하 방향 및 좌우 방향의 양방에 대해서 셀 열의 축소화를 보다 한층 도모하는 것이다. 그에 따라, 실효적인 셀 사이즈를 상하 방향 및 좌우 방향으로 축소하여, 칩 면적의 축소화, 집적 밀도의 향상을 도모하는 것이다.
도 5는, 본 발명의 제4 실시예에 따른 2 입력 NAND를 구성하는 스탠다드 셀의 평면도이다. 편의상, 여기서는 소스·드레인 확산층, 폴리실리콘 (폴리 Si), 컨택트, 셀 경계선 (셀 프레임) 및 서브스트레이트·컨택트 영역만이 도시되어 있고, 금속 배선층은 생략되어 있다. 또한, 각 셀끼리는 셀 경계선이 접하도록 상하 좌우에 인접하여 배치되어, 상하 방향 및 좌우 방향으로 셀 열을 형성한다.
도 5에 도시한 바와 같이, 이 실시예에 따른 NAND 셀은, 소스 확산층(100a, 102a) 및 그 상부의 컨택트(108a, 108c)의 일부가 셀 경계선(110)을 넘어 배치되어 있다. 그리고, 소스 확산층(100a, l02a) 및 그 상부의 컨택트(l08a, 108c)가 셀의 상부 또한 하부에 배치되고, 드레인 확산층(102c) 및 그 상부의 컨택트(108d)가 셀의 중앙부에 배치되어 있다. 또한, 서브스트레이트·컨택트 영역(l12, 114)은 셀의 상하 방향으로 소스 확산층(100a, 102a)에 중첩되도록 배치되며, 또한 서브스트레이트·컨택트 영역(l12, 114)및 소스 확산층(100a, 102a)은 좌우 방향으로 연장된 형상으로 되어있다.
그리고, 도 6에 도시한 바와 같이, 상하 좌우 방향으로 복수의 셀을 인접하여 배치한 경우, 서브스트레이트·컨택트 영역(112, 114)과 소스 확산층(100a, l02a)은 상하 방향 및 좌우 방향의 셀 사이에서 공유된다. 이 때문에, 전체적으로 보면 상하 방향 및 좌우 방향의 양방에 대해서 셀 열의 축소화를 도모할 수 있어, 실효적인 셀 사이즈를 상하 방향 및 좌우 방향으로 축소할 수 있다. 그에 따라, 칩 면적의 축소화, 집적 밀도의 향상을 실현할 수 있다.
또한, 이 실시예에서는, 컨택트(108a, 108 c)를 서브스트레이트·컨택트 영역(l12, 114)의 상부에 배치함으로써 컨택트의 수를 저감하고 있다. 즉, 컨택트(108a, 108c)와 소스 확산층(100a, l02a)을 직접 접속하지 않고, 소스 확산층(l00a, 102a) 상에 형성된 저저항의 도전층을 통해 간접적으로 접속하고 있다. 따라서, 컨택트(108a, l08c)를 상하로 인접하는 셀 사이에서 공유하는 것이 가능해져, 그에 따라 컨택트의 수를 저감할 수가 있다. 소스 확산층(l00a, 102a) 상의 도전층은 예를 들면 공지된 살리사이드 프로세스로 실현하면 된다.
(레이아웃 설계 장치 및 방법)
도 7은 본 발명에 따른 레이아웃 장치의 블록도이다. 도 8은 본 발명에 따른 반도체 집적 회로의 레이아웃 방법의 기본적인 처리 순서를 도시한 플로우차트이다. 도 7에 도시한 바와 같이, 본 발명에 따른 레이아웃 장치(118)는 스탠다드 셀이나 고 기능화된 블록 (매크로·셀) 등을 배치하는 수단(120)과, 셀 사이의 배선 경로를 결정하는 수단(l22)으로 구성된다. 이 실시예에 따른 레이아웃 장치(118)는 복수의 회로의 접속 정보로 이루어지는 회로 접속 정보(1l6)를 입력하여, 레이아웃 결과인 레이아웃·블록 (패턴)(124)을 출력한다.
다음에, 본 발명에 따른 레이아웃 방법에 관해서 도 8을 이용하여 설명한다. 도 8에 도시한 바와 같이, 스텝 S101에서, 회로 접속 정보(116)와 셀·라이브러리 데이터(126)가 입력된다. 이들 데이터는 계산기의 메모리 상에 저장된다. 논리 설계에 의해 얻어진 회로간의 결선 데이터 (네트리스트)는, 논리 설계 종료 후, 논리 회로 데이터베이스 등으로부터 회로 접속 정보(116)로서 출력된다. 회로 접속 정보(116)는 셀명, 단자명 및 신호명을 기술하여 회로 사이의 결선 정보를 표현한다. 동일 신호명이 기술된 단자 사이는 배선에 의해 결선된다. 그리고, 회로 접속 정보(116)에 기술되어 있는 셀을 셀·라이브러리(126)로부터 선택하여, 복수의 셀을 배치한다. 이 배치 처리에서는 어떻게 효율적으로 최적 배치할 수 있을 지가 매우 중요한 사항이다. 즉, 표준 셀의 배치는, 대규모·고 기능의 LSI의 실현 시, 칩 면적의 최소화, 배선 길이 최소화 등의 과제에 크게 영향을 주기 때문이다. 이 자동 배치의 방법으로서는 여러가지의 예를 들 수 있지만, 크게 구분하면, 초기 배치에서의 구성적 배치법과, 배치 개선에서의 반복 개선법이 있다. 초기 배치에서의 구성적 배치법으로서는, 예를 들면 페어·링킹법, 클러스터 성장법, 민컷법이 있다.
다음에, 스텝 S102에서, 회로 접속 정보에 기술되어 있는 단자명, 신호명을 참조하여 배치된 표준 셀 사이의 배선의 레이아웃을 행한다. 이 배선 처리는, 제조 프로세스로부터의 제한 (배선층의 수나 설계 기준 등), LSI 동작 속도로부터의 지연시간 제한, 전원 배선 임피던스 등을 고려하여 실행된다. 그리고, 그 실제의 계산 처리에서는, 배선수가 방대한 것부터, 대규모 글로벌 배선과 상세 배선의 2 단계에 의해 진행된다. 자동 배선이 종료하면, 희망하는 반도체 집적 회로의 레이아웃 패턴의 생성이 종료한다.
그 후, 생성된 레이아웃에 기초하여 마스크 패턴을 생성한다. 생성된 마스크 패턴은 반도체 제조를 위한 후처리를 받는다.
본 발명에 따르면, 상하 좌우 방향으로 셀 사이즈의 축소화를 도모하고, 반도체 집적화 회로의 집적 밀도를 향상시킬 수 있는 스탠다드 셀을 실현할 수 있다.
본 발명에 따르면, 고집적화 가능한 반도체 집적 회로를 실현할 수 있다.
본 발명에 따르면, 고집적화 가능한 반도체 집적 회로의 레이아웃 방법을 제공할 수 있다.
Claims (7)
- 반도체 기판 상에 형성된 복수의 MOS 트랜지스터를 포함하고, 상하 좌우에 인접하여 반도체 집적 회로를 구성하는 스탠다드 셀에 있어서,소정의 전위를 공급하는 전원에 접속되며 인접하는 셀과의 경계선을 넘어 형성된 소스 영역, 및상기 셀 경계선 부근에 형성되어, 상기 인접하는 셀이 상기 셀 경계선을 넘는 소스 영역을 갖는 경우에, 상기 인접하는 셀의 소스 영역을 배치 가능한 빈 영역중의 적어도 어느 한 쪽의 영역을 갖는 스탠다드 셀.
- 제1항에 있어서, 상기 셀 경계선 부근에 형성된 드레인 영역을 더 가지며,상기 드레인 영역과 상기 빈 영역은 상기 셀 경계선에 따라 나란히 배치되어 있는 스탠다드 셀.
- 제1항에 있어서, 상기 셀 경계선 부근에 형성된 드레인 영역을 더 가지며,상기 드레인 영역은 셀 중앙부에 배치되고, 상기 소스 영역은 셀 상부 또는 하부에 배치되어 있는 스탠다드 셀.
- 제1항 내지 제3항 중의 어느 한 항에 있어서, 상기 반도체 기판 중 또는 상기 반도체 기판 중에 형성된 웰 중에 형성된 컨택트 영역을 더 가지며,상기 컨택트 영역과 상기 소스 영역은 중첩되도록 배치되어 있는 스탠다드 셀.
- 제4항에 있어서, 상기 컨택트 영역 및 소스 영역은, 셀의 상하 또는 좌우에 배치되어 있는 스탠다드 셀.
- 제1항 내지 제5항 중의 어느 한 항에 기재된 스탠다드 셀을 조합하여 구성된 반도체 집적 회로로서,인접하는 셀 사이에서 상기 소스 영역끼리 대향하는 경우에는, 상기 셀 사이에서 상기 소스 영역을 공유하고,인접하는 셀 사이의 어느 한 쪽이 상기 소스 영역을 갖는 경우에는, 상기 셀 사이를 걸치도록 상기 소스 영역을 배치하는 것을 특징으로 하는 반도체 집적 회로.
- 제1항 내지 제5항 중의 어느 한 항에 기재된 스탠다드 셀을 조합하여 구성된 반도체 집적 회로의 레이아웃 방법으로서,상기 셀 사이의 접속 정보와 상기 셀이 등록된 셀 라이브러리를 입력하는 단계와,상기 접속 정보에 기초하여 상기 셀 라이브러리에 등록된 상기 셀을 배치하는 단계와,상기 배치된 셀 사이의 배선 경로를 결정하는 단계를 포함하고,상기 셀을 배치하는 단계에서는, 인접하는 셀 사이에서 상기 소스 영역끼리 대향하는 경우에는, 상기 셀 사이에서 상기 소스 영역을 공유하며,인접하는 셀 사이의 어느 한 쪽이 상기 소스 영역을 갖는 경우에는, 상기 셀 사이를 걸치도록 상기 소스 영역을 배치하는 반도체 집적 회로의 레이아웃 방법.
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