JPH0642538B2 - 集積回路用マスタースライス - Google Patents
集積回路用マスタースライスInfo
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- JPH0642538B2 JPH0642538B2 JP62505216A JP50521687A JPH0642538B2 JP H0642538 B2 JPH0642538 B2 JP H0642538B2 JP 62505216 A JP62505216 A JP 62505216A JP 50521687 A JP50521687 A JP 50521687A JP H0642538 B2 JPH0642538 B2 JP H0642538B2
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- drain
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
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- H01L27/118—Masterslice integrated circuits
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- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 発明の背景 発明の分野 この発明は、標準或いは一部完成パターンとして加工す
ることができ、その後注文された回路装置とによって完
成させることができる集積回路用のウェハに関する。
ることができ、その後注文された回路装置とによって完
成させることができる集積回路用のウェハに関する。
従来技術の記載 集積回路用の半導体ウェハは、伝統的には所望の回路装
置用の基板として供せられる材料からなるブランクウェ
ハとして用いられている。個別化された加工工程を減少
させるために、ゲートアレーウェハが導入されている。
これらのウェハは、標準パターンによってほとんど完成
された状態で加工される。これらのウェハは、注文によ
る相互接続層とによって完成できる接続点を標準パター
ン上に備えている。この方法では、既に設計が完了した
集積回路を組立てると共に、試験するための比較的短時
間のみが要求される。この技術に関してジョンＷリード
氏著のテキスト中の「ゲートアレー；設計技術と応
用」、マクグローヒル(1985)を参照することができる。
置用の基板として供せられる材料からなるブランクウェ
ハとして用いられている。個別化された加工工程を減少
させるために、ゲートアレーウェハが導入されている。
これらのウェハは、標準パターンによってほとんど完成
された状態で加工される。これらのウェハは、注文によ
る相互接続層とによって完成できる接続点を標準パター
ン上に備えている。この方法では、既に設計が完了した
集積回路を組立てると共に、試験するための比較的短時
間のみが要求される。この技術に関してジョンＷリード
氏著のテキスト中の「ゲートアレー；設計技術と応
用」、マクグローヒル(1985)を参照することができる。
全体が注文された幾可形状のものと比較したゲートアレ
ーの欠点の１つは、配線用に予め決められたチャネルを
使用し、また、トランジスタゲート用に予め決められた
領域を使用することにあり、ウェハ上の空間の無駄使い
（「実質上の領域」）につながることにある。また、予
め決定されたトランジスタゲートには、通常チップ上RO
M或いはRAMは含められないことにある。
ーの欠点の１つは、配線用に予め決められたチャネルを
使用し、また、トランジスタゲート用に予め決められた
領域を使用することにあり、ウェハ上の空間の無駄使い
（「実質上の領域」）につながることにある。また、予
め決定されたトランジスタゲートには、通常チップ上RO
M或いはRAMは含められないことにある。
発明の概要 従来技術における上記問題点に鑑みて、この発明の目的
は、集積した多量のトランジスタを組入れると共に、緻
密な中間配線の網を下層の緻密なトランジスタの網に接
続する際の便宜を図ることができる集積回路用の「マス
タースライス」或いは標準ウェハを提供することにあ
る。
は、集積した多量のトランジスタを組入れると共に、緻
密な中間配線の網を下層の緻密なトランジスタの網に接
続する際の便宜を図ることができる集積回路用の「マス
タースライス」或いは標準ウェハを提供することにあ
る。
他の目的は、実質上ウェハに任意の領域における配線、
ゲート及びセルの受容及び交換が可能であり、かつ、RA
M及びROMセルの双方について容易に組込むことができる
極めて多様性のあるタイプの回路としての集積回路用マ
スタースライスを提供することにある。
ゲート及びセルの受容及び交換が可能であり、かつ、RA
M及びROMセルの双方について容易に組込むことができる
極めて多様性のあるタイプの回路としての集積回路用マ
スタースライスを提供することにある。
更に他の目的は、注文された集積回路と同様の回路設計
の多様性を有する集積回路用マスタースライスを提供す
ることにあり、それは最終の集積回路を得るのに１〜３
の注文による金属化面だけを必要とするゲートアレーと
同様のものであり、更にそれはウェハ上のいずれのトラ
ンジスタをも必要に応じて配線と接続させたり或いは接
続させないでおくことができるものである。
の多様性を有する集積回路用マスタースライスを提供す
ることにあり、それは最終の集積回路を得るのに１〜３
の注文による金属化面だけを必要とするゲートアレーと
同様のものであり、更にそれはウェハ上のいずれのトラ
ンジスタをも必要に応じて配線と接続させたり或いは接
続させないでおくことができるものである。
この発明のこれらの目的及び他の目的は、絶縁基板上に
形成された集積回路マスタースライスであって、基板に
沿って配置された相互に間隔を設けた能動素子列の多数
個を有するものによって実現される。夫々の列は、連続
したｎチャネル電界効果トランジスタ(FETs)の対或はｐ
チャネル電界効果トランジスタの対を組込んでおり、夫
々のFETには金属化した表面によって接続されるゲー
ト、ソース及びドレーンの接続部が含まれている。夫々
の列のFETsは、列当りのFETsの数よりもドレーン／ソー
ス接続部の数が実質的に多くならないように、同じ列上
の隣接するFETsによってそれらのドレーン及びソースの
接続部を分け合っている。これによって実質領域におけ
る本質的な節約が得られる。種々の列におけるFET接続
部に相当するものが、夫々の列を横切るように広がって
幾つも列をなして位置付けられており、また、ドレーン
／ソース接続部のあるものは、表面を金属化した交叉列
のための追加スペースを提供するために省くことができ
る。隣接する列中のFET接続部は、隣接する列間の金属
化された表面によってゲート分離できるように配置され
ている。特定の実施例においては、夫々の列は、基板上
の半導体部材からなる夫々の層と、この半導体層上に間
隔を置いて存在する導電型を有するソースとドレーンの
接続部とで構成されている。また、１つの絶縁層がソー
スとドレーン接続部間に延在し、この絶縁層の所定領域
によって半導体層と分離し、かつ、連続するソースとド
レーン接続部間の絶縁層中に多結晶半導体ゲートが形成
されている。ゲート接続部はゲート上に形成されてい
る。FET接続部の全ては、半導体／金属合金によって形
成されている。ソースとドレーンの接続部と夫々のFET
のゲートとの間であって、かつ、下方にある半導体層
は、ｎ−チャネル及びｐ−チャネル素子の夫々と同じ同
電型を有している。
形成された集積回路マスタースライスであって、基板に
沿って配置された相互に間隔を設けた能動素子列の多数
個を有するものによって実現される。夫々の列は、連続
したｎチャネル電界効果トランジスタ(FETs)の対或はｐ
チャネル電界効果トランジスタの対を組込んでおり、夫
々のFETには金属化した表面によって接続されるゲー
ト、ソース及びドレーンの接続部が含まれている。夫々
の列のFETsは、列当りのFETsの数よりもドレーン／ソー
ス接続部の数が実質的に多くならないように、同じ列上
の隣接するFETsによってそれらのドレーン及びソースの
接続部を分け合っている。これによって実質領域におけ
る本質的な節約が得られる。種々の列におけるFET接続
部に相当するものが、夫々の列を横切るように広がって
幾つも列をなして位置付けられており、また、ドレーン
／ソース接続部のあるものは、表面を金属化した交叉列
のための追加スペースを提供するために省くことができ
る。隣接する列中のFET接続部は、隣接する列間の金属
化された表面によってゲート分離できるように配置され
ている。特定の実施例においては、夫々の列は、基板上
の半導体部材からなる夫々の層と、この半導体層上に間
隔を置いて存在する導電型を有するソースとドレーンの
接続部とで構成されている。また、１つの絶縁層がソー
スとドレーン接続部間に延在し、この絶縁層の所定領域
によって半導体層と分離し、かつ、連続するソースとド
レーン接続部間の絶縁層中に多結晶半導体ゲートが形成
されている。ゲート接続部はゲート上に形成されてい
る。FET接続部の全ては、半導体／金属合金によって形
成されている。ソースとドレーンの接続部と夫々のFET
のゲートとの間であって、かつ、下方にある半導体層
は、ｎ−チャネル及びｐ−チャネル素子の夫々と同じ同
電型を有している。
この発明は、極めて高い集積度を提供できるものであ
る。例えば ８mm×8.3mmのアレー領域に、0.5ミクロン幅のゲートを
設ける場合、３００万個のトランジスタを組込むことが
できる。このようにこの発明は、集積回路を含んだ多く
の異なった現存する製品に適用できるものである。
る。例えば ８mm×8.3mmのアレー領域に、0.5ミクロン幅のゲートを
設ける場合、３００万個のトランジスタを組込むことが
できる。このようにこの発明は、集積回路を含んだ多く
の異なった現存する製品に適用できるものである。
この発明のこれらの及び他の目的、及び特徴は、図面を
参照して示した以下の好ましい実施例の詳細な説明によ
って当業者に明らかに示される。
参照して示した以下の好ましい実施例の詳細な説明によ
って当業者に明らかに示される。
図面の説明 第１図は、この発明に基づいて形成された集積回路用マ
スタースライスの所定部分を示す平面図、第２図乃至第
６図は、第１図における２−２線乃至６−６線の各々に
沿う断面図を示し、各断面図はマスタースライス構造の
種々の部分を示している、 第７図は、第１図と同様のマスタースライスの所定部分
を示す平面図であり、可能な金属化した状態を示してい
る、 第８図ａは、マスタースライスの所定部分であり、ナン
ドゲートを得るために金属化した部分のレイアウトを説
明している、 第８図ｂは、第８図ａのレイアウトに基づく回路の概略
図、 第９図は、マスタースライスの所定部分の平面図であ
り、ROMセルを提供する金属化したレイアウトを示して
いる。
スタースライスの所定部分を示す平面図、第２図乃至第
６図は、第１図における２−２線乃至６−６線の各々に
沿う断面図を示し、各断面図はマスタースライス構造の
種々の部分を示している、 第７図は、第１図と同様のマスタースライスの所定部分
を示す平面図であり、可能な金属化した状態を示してい
る、 第８図ａは、マスタースライスの所定部分であり、ナン
ドゲートを得るために金属化した部分のレイアウトを説
明している、 第８図ｂは、第８図ａのレイアウトに基づく回路の概略
図、 第９図は、マスタースライスの所定部分の平面図であ
り、ROMセルを提供する金属化したレイアウトを示して
いる。
好ましい実施例の詳細な説明 先ず、第１図を参照すると、集積回路用マスタースライ
スの所定部分が示されており、所定部分には、絶縁基板
６上に形成された半導体島４を含んだ平行に設けられた
列の多数個が設けられている。マスタースライスの微小
部分だけを示しているが、同様のパターンはアレー領域
全体に繰返し設けられている。列は、実際には示された
長さの約５００倍に伸長し、列のトータル数は約２００
０のオーダのものとなる。マスタースライス上に形成さ
れた種々の素子の実例の大きさは、標準化した長さ単位
Ａで示されており、典型的には約0.25或いは0.5ミクロ
ンのオーダのものである。
スの所定部分が示されており、所定部分には、絶縁基板
６上に形成された半導体島４を含んだ平行に設けられた
列の多数個が設けられている。マスタースライスの微小
部分だけを示しているが、同様のパターンはアレー領域
全体に繰返し設けられている。列は、実際には示された
長さの約５００倍に伸長し、列のトータル数は約２００
０のオーダのものとなる。マスタースライス上に形成さ
れた種々の素子の実例の大きさは、標準化した長さ単位
Ａで示されており、典型的には約0.25或いは0.5ミクロ
ンのオーダのものである。
夫々の列は、その全長に亘って反復して形成された標準
パターンを有している。このパターンは、左側から第２
列中に線引きして示されている。直列した２個のｐ−チ
ャネルFETsが、上部の破線矩形部８に含まれており、直
列した２個のｎ−チャネルFETsが下部の破線矩形部１０
に含まれている。矩形部８のｎ−チャネルによれば、FE
T接続部は、上部からソース／ドレーン接続部１２、ゲ
ート接続部１４、ソース／ドレーン接続部１６、、ゲー
ト接続部１８及びソース／ドレーン接続部２０を順次含
んでいる。２個のFETs間の境界は、ソース／ドレーン接
続部１６を２等分する破線２２で示されている。上部FE
Tの接続部は、ソース／ドレーン接続部１２、ゲート接
続部１４、及びソース／ドレーン接続部１６から構成さ
れており、下部ｐ−チャネルFETの接続部は、ソース／
トドレーン接続部１６（上部FETと共通）、ゲート接続
部１８及び接続部２０から構成されている。このように
２個のｐ−チャネル素子は、１個のソース／ドレーン接
続部１６を２分しており、２分された接続部は一方の素
子のソース接続部を構成し、他方の素子のドレーン接続
部を構成している。全ての接続部は、回路相互間接続を
行う金属化された表面とつながるように近接配置されて
いる。
パターンを有している。このパターンは、左側から第２
列中に線引きして示されている。直列した２個のｐ−チ
ャネルFETsが、上部の破線矩形部８に含まれており、直
列した２個のｎ−チャネルFETsが下部の破線矩形部１０
に含まれている。矩形部８のｎ−チャネルによれば、FE
T接続部は、上部からソース／ドレーン接続部１２、ゲ
ート接続部１４、ソース／ドレーン接続部１６、、ゲー
ト接続部１８及びソース／ドレーン接続部２０を順次含
んでいる。２個のFETs間の境界は、ソース／ドレーン接
続部１６を２等分する破線２２で示されている。上部FE
Tの接続部は、ソース／ドレーン接続部１２、ゲート接
続部１４、及びソース／ドレーン接続部１６から構成さ
れており、下部ｐ−チャネルFETの接続部は、ソース／
トドレーン接続部１６（上部FETと共通）、ゲート接続
部１８及び接続部２０から構成されている。このように
２個のｐ−チャネル素子は、１個のソース／ドレーン接
続部１６を２分しており、２分された接続部は一方の素
子のソース接続部を構成し、他方の素子のドレーン接続
部を構成している。全ての接続部は、回路相互間接続を
行う金属化された表面とつながるように近接配置されて
いる。
ｎ−チャネル部１０の構造は、ｐ−チャネル８のものと
同様であり、逆導電型のチャネルを有している。上部ｎ
−チャネルFETは、下部ｐ−チャネルFETとソース／ドレ
ーン接続部２０を分け合っており、一方、中間部分のソ
ース／ドレーンチャネル２４は、２個のｎ−チャネル素
子によって２分されている。同様に、下部ｎ−チャネル
FETは、その直下にあるｐ−チャネル素子（図示せず）
と下部のソース／ドレーン接続部２６を分け合ってい
る。
同様であり、逆導電型のチャネルを有している。上部ｎ
−チャネルFETは、下部ｐ−チャネルFETとソース／ドレ
ーン接続部２０を分け合っており、一方、中間部分のソ
ース／ドレーンチャネル２４は、２個のｎ−チャネル素
子によって２分されている。同様に、下部ｎ−チャネル
FETは、その直下にあるｐ−チャネル素子（図示せず）
と下部のソース／ドレーン接続部２６を分け合ってい
る。
このように夫々のFETは、ドレーンとソースの接続部を
同じ列の隣接するFETsと分け合っている。また、種々の
列は、幾列にも配置されたうちの１列のゲート及びソー
ス／ドレーンの接続部について、他の列の対応する接続
部と同様に形成されている。仮に必要ならば、ドレーン
／ソース接続部のいくつかを金属化された表面の交叉列
のための追加スペースを与えるために省くことにより、
他の用途のためにマスタースライスの多様性を増すこと
ができる。
同じ列の隣接するFETsと分け合っている。また、種々の
列は、幾列にも配置されたうちの１列のゲート及びソー
ス／ドレーンの接続部について、他の列の対応する接続
部と同様に形成されている。仮に必要ならば、ドレーン
／ソース接続部のいくつかを金属化された表面の交叉列
のための追加スペースを与えるために省くことにより、
他の用途のためにマスタースライスの多様性を増すこと
ができる。
マスタースライスは、互に物理的に分離し、かつ、電気
的に分離したエピタキシャル島を含んだ長い列４と共
に、CMOS技術を用いて形成される。第２図には、ｎ−チ
ャネルFETの構造を示す列の１つの断面が示され、か
つ、隣接するｐ−チャネル素子の界面が示されている。
基板６は、サファイアのような絶縁体である。絶縁体上
には、ヘテロエピタキシー単結晶半導体２６が成長され
ている。この場合、シリコン、ゲルマニウム、或いはゲ
ルマニウムヒ素のような種々の半導体材料を使用するこ
とができる。二酸化ケイ素、窒化ケイ素、或いは他の適
当な絶縁物からなる絶縁部材層２８が、半導体層２６の
上部に形成されている。これらの層２６，２８の厚さ
は、夫々典型的には約0.2〜0.6ミクロンの範囲である。
的に分離したエピタキシャル島を含んだ長い列４と共
に、CMOS技術を用いて形成される。第２図には、ｎ−チ
ャネルFETの構造を示す列の１つの断面が示され、か
つ、隣接するｐ−チャネル素子の界面が示されている。
基板６は、サファイアのような絶縁体である。絶縁体上
には、ヘテロエピタキシー単結晶半導体２６が成長され
ている。この場合、シリコン、ゲルマニウム、或いはゲ
ルマニウムヒ素のような種々の半導体材料を使用するこ
とができる。二酸化ケイ素、窒化ケイ素、或いは他の適
当な絶縁物からなる絶縁部材層２８が、半導体層２６の
上部に形成されている。これらの層２６，２８の厚さ
は、夫々典型的には約0.2〜0.6ミクロンの範囲である。
２個のソース／ドレーン接続部２０，２４は、下方にあ
る半導体層２６を接続するように絶縁層２８中に埋設さ
れている。ソース／ドレーン接続部は、シリサイドのよ
うな半導体／金属合金から形成されている。半導体／金
属合金は、マスタースライスの表面上に設けられた金属
層が、接続部と機械的に及び電気的に強固な接続を達成
するように金属化される。この接続部は、典型的には約
0.1ミクロンの厚さを有している。
る半導体層２６を接続するように絶縁層２８中に埋設さ
れている。ソース／ドレーン接続部は、シリサイドのよ
うな半導体／金属合金から形成されている。半導体／金
属合金は、マスタースライスの表面上に設けられた金属
層が、接続部と機械的に及び電気的に強固な接続を達成
するように金属化される。この接続部は、典型的には約
0.1ミクロンの厚さを有している。
ゲートアセンブリ３０が２個のソース／ドレーン接続部
２０，２４間に形成されている。ゲートアセンブリは、
アモルファスドープト多結晶シリコンのような多結晶半
導体材料３２の部材から構成されており、ソース／ドレ
ーン接続部と同様に薄い半導体／金属合金の接続部３４
によってキャップされている。ゲートアセンブリは、好
ましくは、表面プレーナー処理によって形成される。す
なわち、先ず、多結晶シリコンを絶縁酸化膜で囲み、次
いで、多結晶シリコンを露出するように選択的に酸化膜
の上部を除去し、次いで、多結晶シリコンの上部をシリ
サイド化する。これによって、ゲートと絶縁部材間に後
に表面金属化が延出するのを防止したゲート構造に、直
接隣接する絶縁層を備えた構造を製造する。
２０，２４間に形成されている。ゲートアセンブリは、
アモルファスドープト多結晶シリコンのような多結晶半
導体材料３２の部材から構成されており、ソース／ドレ
ーン接続部と同様に薄い半導体／金属合金の接続部３４
によってキャップされている。ゲートアセンブリは、好
ましくは、表面プレーナー処理によって形成される。す
なわち、先ず、多結晶シリコンを絶縁酸化膜で囲み、次
いで、多結晶シリコンを露出するように選択的に酸化膜
の上部を除去し、次いで、多結晶シリコンの上部をシリ
サイド化する。これによって、ゲートと絶縁部材間に後
に表面金属化が延出するのを防止したゲート構造に、直
接隣接する絶縁層を備えた構造を製造する。
ゲート３２は、エピタキシャル島２６の全域には延出し
ておらず、典型的には約0..01〜0.02ミクロンオーダの
厚さを有する絶縁部材２８の薄層から分離し、通常の絶
縁ゲート機能を発揮する。
ておらず、典型的には約0..01〜0.02ミクロンオーダの
厚さを有する絶縁部材２８の薄層から分離し、通常の絶
縁ゲート機能を発揮する。
エピタキシャル層２６は、所望の素子を達成するように
ドープされている。ｎ−チャネルFETの場合、エピタキ
シャル層はゲート直下のp-の部分を除いてn+にドープさ
れている。ソース／ドレーン接続部の中央の始まり端部
から右側に伸びる部分は、p+にドープされたエピタキシ
ャル層をなし、ｐ−チャネル素子の始まり部分を示して
いる。これら更に、隣接するｎ−チャネル及びｐ−チャ
ネル素子の双方に対するソース／ドレーン接続部として
働く二役を果たす接続部２０を示している。
ドープされている。ｎ−チャネルFETの場合、エピタキ
シャル層はゲート直下のp-の部分を除いてn+にドープさ
れている。ソース／ドレーン接続部の中央の始まり端部
から右側に伸びる部分は、p+にドープされたエピタキシ
ャル層をなし、ｐ−チャネル素子の始まり部分を示して
いる。これら更に、隣接するｎ−チャネル及びｐ−チャ
ネル素子の双方に対するソース／ドレーン接続部として
働く二役を果たす接続部２０を示している。
第３図は、ｐ−チャネル素子の断面図であり、かつ、ソ
ース／ドーン接続部２０の下方のｎ−チャネル素子との
界面を示している。その構造は、エピタキシャル層２６
の導電型が逆になっているだけで、本質的には第２図に
示したｎ−チャネル素子と同様である。ソース／ドレー
ン接続部１６とゲート接続部１８は、第１図にて明らか
にしたものに相当するものである。接続部間の所定位置
における列の断面、ソース／ドレーン接続部及びゲート
の夫々の断面が第４図，第５図及び第６図に各々示され
ている。夫々の場合、隣接する列間に隔たりがあり、隣
接する列は絶縁基板６を介してのみ接続されている点に
注意する必要がある。このことによって、列の相互を電
気的に分離している。
ース／ドーン接続部２０の下方のｎ−チャネル素子との
界面を示している。その構造は、エピタキシャル層２６
の導電型が逆になっているだけで、本質的には第２図に
示したｎ−チャネル素子と同様である。ソース／ドレー
ン接続部１６とゲート接続部１８は、第１図にて明らか
にしたものに相当するものである。接続部間の所定位置
における列の断面、ソース／ドレーン接続部及びゲート
の夫々の断面が第４図，第５図及び第６図に各々示され
ている。夫々の場合、隣接する列間に隔たりがあり、隣
接する列は絶縁基板６を介してのみ接続されている点に
注意する必要がある。このことによって、列の相互を電
気的に分離している。
第７図は、種々のエレメントを相互接続するようにマス
タースライス上に延在させることができる差し支えない
金属化されたパターンの状態を示すものである。２つの
右手の列についての金属化面３６は、列の接続部と接続
し、会いは接続しない部分を有し、かつ、列の上下に延
在した金属化面を示している。２つの左手の列について
の金属化面３８は、絶縁酸化層によって分離された２つ
の金属化した層から形成された網目の外観を呈してい
る。上部金属化層から下方のマスタースライスに至る接
続は、介在された絶縁層を貫通するバイアス４０や金属
化した開口を介して達成されている。
タースライス上に延在させることができる差し支えない
金属化されたパターンの状態を示すものである。２つの
右手の列についての金属化面３６は、列の接続部と接続
し、会いは接続しない部分を有し、かつ、列の上下に延
在した金属化面を示している。２つの左手の列について
の金属化面３８は、絶縁酸化層によって分離された２つ
の金属化した層から形成された網目の外観を呈してい
る。上部金属化層から下方のマスタースライスに至る接
続は、介在された絶縁層を貫通するバイアス４０や金属
化した開口を介して達成されている。
第８図ａと第８図ｂは、マスタースライス上の２インプ
ットナンドゲートの形成と、これに対応した概略回路を
夫々示している。金属化面４２は、中央の列の上部ｐ−
チャネルゲート４４と正電圧VDDに対して左右の列にあ
る上部のｐ−チャネルソース／ドレーン接続部４６，４
８とを相互接続している。このｐ−チャネルゲートに対
する定正電圧（典型的には＋５ボルト）が、これと結合
したFETをオフ状態に保ち、これによってその列の直下
にｐ−チャネルとｎ−チャネル素子間のゲート分離を行
っている。同時に、ソース／ドレーン接続部４６，４８
と結合したｐ−チャネル素子のソースに照合した定電圧
が与えられる。
ットナンドゲートの形成と、これに対応した概略回路を
夫々示している。金属化面４２は、中央の列の上部ｐ−
チャネルゲート４４と正電圧VDDに対して左右の列にあ
る上部のｐ−チャネルソース／ドレーン接続部４６，４
８とを相互接続している。このｐ−チャネルゲートに対
する定正電圧（典型的には＋５ボルト）が、これと結合
したFETをオフ状態に保ち、これによってその列の直下
にｐ−チャネルとｎ−チャネル素子間のゲート分離を行
っている。同時に、ソース／ドレーン接続部４６，４８
と結合したｐ−チャネル素子のソースに照合した定電圧
が与えられる。
ナンドゲートは、金属化面４２の直下の三つの列中に示
された金属化面５０，５２，５４によって形成されてい
る。素子の直下の左右の列に対するゲート分離、及び中
央の列のFETのドレーンに照合した固定の接地は、接地
された金属化面５６によって行われている。これによっ
て、ナンドゲート直下の左右の列のｎ−チャネルゲート
と中央の列に介在されたソース／ドレーン接続部とを接
続している。チャネルゲートの接地が、所望のゲート分
離を達成するように夫々のFETsをオフ状態に保持してい
る。
された金属化面５０，５２，５４によって形成されてい
る。素子の直下の左右の列に対するゲート分離、及び中
央の列のFETのドレーンに照合した固定の接地は、接地
された金属化面５６によって行われている。これによっ
て、ナンドゲート直下の左右の列のｎ−チャネルゲート
と中央の列に介在されたソース／ドレーン接続部とを接
続している。チャネルゲートの接地が、所望のゲート分
離を達成するように夫々のFETsをオフ状態に保持してい
る。
この発明のROMセルへの応用が第９図に示されている。
金属化配線５８の下部のものは、幾列にも及ぶ他のｐ−
チャネルゲートの夫々と接続するように列を横切って延
在し、一方、金属化配線６０の上部のものは、介在列の
他のｎ−チャネルゲートの夫々と接続するように同じ列
を横切って延在している。金属化面６２はVDDは、上記
夫々の下部ｐ−チャネルゲート接続部の直下のソース／
ドレーン接続部と、下部の接続部間中のｐ−チャネルゲ
ート接続部に対して、電圧を印加している。接地された
金属化面６４は、上部のｎ−チャネルゲート接続部の夫
々の直下のソース／ドレーン接続部及び上部の接続部間
のｎ−チャネルゲート接続部に接地電圧を与えている。
セルは、ｎ−チャネル及びｐ−チャネル列の選ばれたラ
インにパルスを与えることによって、ゲートを駆動す
る。１(VDD)電位或いは零（接地）電位は、下部と上部
の線の間の中央ノード６６から取出され、その電位は、
選択回路装置（図示せず）の列によって列に与えられた
信号に応じたものである。小型ROMセルが示されている
一方で、RAMセルもまたマスタースライス上に簡便に配
設することができる。RAMはROMのセルは、同じ床板上に
容易に組込むことができる。
金属化配線５８の下部のものは、幾列にも及ぶ他のｐ−
チャネルゲートの夫々と接続するように列を横切って延
在し、一方、金属化配線６０の上部のものは、介在列の
他のｎ−チャネルゲートの夫々と接続するように同じ列
を横切って延在している。金属化面６２はVDDは、上記
夫々の下部ｐ−チャネルゲート接続部の直下のソース／
ドレーン接続部と、下部の接続部間中のｐ−チャネルゲ
ート接続部に対して、電圧を印加している。接地された
金属化面６４は、上部のｎ−チャネルゲート接続部の夫
々の直下のソース／ドレーン接続部及び上部の接続部間
のｎ−チャネルゲート接続部に接地電圧を与えている。
セルは、ｎ−チャネル及びｐ−チャネル列の選ばれたラ
インにパルスを与えることによって、ゲートを駆動す
る。１(VDD)電位或いは零（接地）電位は、下部と上部
の線の間の中央ノード６６から取出され、その電位は、
選択回路装置（図示せず）の列によって列に与えられた
信号に応じたものである。小型ROMセルが示されている
一方で、RAMセルもまたマスタースライス上に簡便に配
設することができる。RAMはROMのセルは、同じ床板上に
容易に組込むことができる。
このマスタースライスの他の利点は、バイアス自信が占
める領域以外には、バイアス金属化面のための実質的に
追加の領域を必要としないことにある。従来技術のある
ものでは、夫々のバイアスのために大きな領域を用意し
なければならない。このようなことはこの発明では不要
である。その理由は、この発明では、シリサイド接続部
を使用すると共に、ゲート側への金属の流れ込みを防止
したゲートに直接絶縁層を隣接させたことにある。
める領域以外には、バイアス金属化面のための実質的に
追加の領域を必要としないことにある。従来技術のある
ものでは、夫々のバイアスのために大きな領域を用意し
なければならない。このようなことはこの発明では不要
である。その理由は、この発明では、シリサイド接続部
を使用すると共に、ゲート側への金属の流れ込みを防止
したゲートに直接絶縁層を隣接させたことにある。
このように新規な集積回路用マスタースライスが示され
記載されている。幾つかの種々の及び異なった実施例が
当業者には創起されるが、この発明は、添付されたクレ
ームの用語にのみ限定されるものである。
記載されている。幾つかの種々の及び異なった実施例が
当業者には創起されるが、この発明は、添付されたクレ
ームの用語にのみ限定されるものである。
Claims (12)
- 【請求項１】絶縁基板と、相互に間隔を隔てて該絶縁基
板上に形成された多数個の能動素子列とを有し、各列は
その中に連続するｎ−チャネル電界効果トランジスタの
対を連続するｐ−チャネル電界効果トランジスタの対と
交互に現れるように形成しており、これらの電界効果ト
ランジスタは表面金属化層により接続可能なゲート、ソ
ース及びドレーンの接続部を含むことを特徴とする集積
回路用マスタースライス。 - 【請求項２】夫々の列の前記電界効果トランジスタは、
同じ列の隣接する電界効果トランジスタと、ドレーンと
ソースの接続部を共用している請求の範囲第１項記載の
集積回路用マスタースライス。 - 【請求項３】ドレーン／ソース接続部の幾つかが、列を
横切る表面金属化層のための追加スペースを提供するた
めに省かれている請求の範囲第２項記載の集積回路用マ
スタースライス。 - 【請求項４】ドレーン／ソース接続部の数が、列あたり
の電界効果トランジスタの数よりも実質的に多くない請
求の範囲第２項記載の集積回路用マスタースライス。 - 【請求項５】隣接する列における電界効果トランジスタ
接続部が、隣接する列間の表面金属化層によってゲート
分離を与えるように配置されている請求の範囲第１項記
載の集積回路用マスタースライス。 - 【請求項６】個々の列の対応する電界効果トランジスタ
接続部が、列を横切って延びる行をなして位置している
請求の範囲第１項記載の集積回路用マスタースライス。 - 【請求項７】各列が、基板上に設けられた半導体材料か
らなる夫々の層、該半導体層上に間隔を隔てて設けられ
た導電性のソースとドレーンの接続部、該ソースとドレ
ーンの接続部間に設けられた絶縁層、連続するソースと
ドレーンの接続部間の該絶縁層中に形成されかつ該絶縁
層の一部によって前記半導体層から分離された多結晶半
導体ゲート、及び該ゲート上に設けられたゲート接続部
を有し、前記ソースとドレーンの接続部の下及び間の半
導体層並びに各電界効果トランジスタのゲートが、それ
ぞれの電界効果トランジスタの極性に応じてドープされ
ている請求の範囲第１項記載の集積回路用マスタースラ
イス。 - 【請求項８】電界効果トランジスタ接続部が、半導体／
金属合金で形成されている請求の範囲第７項記載の集積
回路用マスタースライス。 - 【請求項９】絶縁層が、表面金属化層がゲートと絶縁領
域との間に流下するのを防止するために、ゲートに直接
接している請求の範囲第７項記載の集積回路用マスター
スライス。 - 【請求項１０】絶縁基板と、 該基板上に平行な列をなして形成され、かつ該基板によ
って互いに電気的に分離された複数の半導体島であっ
て、それらの長手方向に沿って交互に現れるｐ及びｎド
ープされた領域を有する複数の半導体島と、 該複数の島のｐ−ｎ接合上に重なりかつまたがった、及
び各連続するｐ−ｎ接合の対の間の島上に重なった、金
属／半導体合金で形成された夫々のソース／ドレーン接
続部と、 該ソース／ドレーン接続部の間の各島上に重なる絶縁層
と、 各連続するソース／ドレーン接続部の対の間の該絶縁層
中にあり、かつ絶縁材料の薄い部分によって下にある島
から離間した夫々の多結晶半導体ゲートと、 該ゲート上の夫々の金属／半導体合金接続部とを有し、 前記ゲートの直下にある島の部分は隣接する島の材料の
極性と反対の極性にドープされ、それによって連続する
ｐ−チャネル電界効果トランジスタの対が連続するｎ−
チャネル電界効果トランジスタの対と交互に現れるよう
に島に沿って形成され、かつ島の接続部が隣接する電界
効果トランジスタに対して共通のソース／ドレーン接続
部を与えていることを特徴とする集積回路用マスタース
ライス。 - 【請求項１１】島が列をなして配置され実質的に互いに
同じであり、かつ個々の島の対応する要素が行をなして
配置されている請求の範囲第１０項記載の集積回路用マ
スタースライス。 - 【請求項１２】電界効果トランジスタが、１つの島上の
ゲート接続部と隣接する島上のソース／ドレーン接続部
との間の表面金属化層を提供するように夫々の島上に配
置され、それによって電圧信号を金属化層に印加して、
１つの島にゲート分離を与え、隣接する島に参照電圧を
与えることができる請求の範囲第１０項記載の集積回路
用マスタースライス。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US90499886A | 1986-09-08 | 1986-09-08 | |
| US904,998 | 1986-09-08 | ||
| PCT/US1987/001707 WO1988002185A1 (en) | 1986-09-08 | 1987-07-20 | Integrated circuit masterslice |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01500709A JPH01500709A (ja) | 1989-03-09 |
| JPH0642538B2 true JPH0642538B2 (ja) | 1994-06-01 |
Family
ID=25420131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62505216A Expired - Lifetime JPH0642538B2 (ja) | 1986-09-08 | 1987-07-20 | 集積回路用マスタースライス |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0281590B1 (ja) |
| JP (1) | JPH0642538B2 (ja) |
| KR (1) | KR910008989B1 (ja) |
| DE (1) | DE3780297T2 (ja) |
| WO (1) | WO1988002185A1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176756A (en) * | 1981-04-23 | 1982-10-30 | Mitsubishi Electric Corp | Complementary mos integrated circuit device |
| JPS6021542A (ja) * | 1983-07-15 | 1985-02-02 | Toshiba Corp | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4513307A (en) * | 1982-05-05 | 1985-04-23 | Rockwell International Corporation | CMOS/SOS transistor gate array apparatus |
-
1987
- 1987-07-20 JP JP62505216A patent/JPH0642538B2/ja not_active Expired - Lifetime
- 1987-07-20 EP EP87905678A patent/EP0281590B1/en not_active Expired - Lifetime
- 1987-07-20 DE DE8787905678T patent/DE3780297T2/de not_active Expired - Fee Related
- 1987-07-20 WO PCT/US1987/001707 patent/WO1988002185A1/en active IP Right Grant
- 1987-07-20 KR KR1019880700489A patent/KR910008989B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176756A (en) * | 1981-04-23 | 1982-10-30 | Mitsubishi Electric Corp | Complementary mos integrated circuit device |
| JPS6021542A (ja) * | 1983-07-15 | 1985-02-02 | Toshiba Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01500709A (ja) | 1989-03-09 |
| WO1988002185A1 (en) | 1988-03-24 |
| KR880701973A (ko) | 1988-11-07 |
| KR910008989B1 (ko) | 1991-10-26 |
| DE3780297T2 (de) | 1993-02-25 |
| EP0281590B1 (en) | 1992-07-08 |
| EP0281590A1 (en) | 1988-09-14 |
| DE3780297D1 (de) | 1992-08-13 |
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