JPH09167803A - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76275—Vertical isolation by bonding techniques
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
Abstract
(57)【要約】
【課題】ＨＶＬＤＭＯＳの長所を残しながら誘電体分離
構造と整合性のよい高耐圧ＦＥＴを有する半導体装置を
提供する。 【解決手段】開口１６を有する酸化シリコン膜１５を有
するＮ型シリコン領域２ＡとＰ型シリコン領域１Ａとを
貼り合せ、開口１６近傍にＰ型拡散層３Ａ−１を設け
る。Ｐ型拡散層３Ａ−１，１０Ａを電界調整層とするＨ
ＶＬＤＭＯＳを形成する。格子欠陥の多い貼り合せ接合
面から離れてＰＮ接合を設けるので漏れ電流が少ない。
構造と整合性のよい高耐圧ＦＥＴを有する半導体装置を
提供する。 【解決手段】開口１６を有する酸化シリコン膜１５を有
するＮ型シリコン領域２ＡとＰ型シリコン領域１Ａとを
貼り合せ、開口１６近傍にＰ型拡散層３Ａ−１を設け
る。Ｐ型拡散層３Ａ−１，１０Ａを電界調整層とするＨ
ＶＬＤＭＯＳを形成する。格子欠陥の多い貼り合せ接合
面から離れてＰＮ接合を設けるので漏れ電流が少ない。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に高耐圧ＦＥＴを使用した半導体装置に関する。
特に高耐圧ＦＥＴを使用した半導体装置に関する。
【０００２】
【従来の技術】プラズマディスプレイパネル（ＰＤＰ）
やエレクトロルミネッセントディスプレイ（ＥＬＤ）な
どの電子ディスプレイ装置の駆動用集積回路は通常の低
耐圧トランジスタで構成される制御ロジックと高耐圧ト
ランジスタで構成される出力部とを備えている。そして
無駄な消費電力をできるだけ少なくするためＣＭＯＳ回
路が採用される。その場合、高耐圧トランジスタとして
は横型の二重拡散ＭＯＳＦＥＴ（ＨＶＬＤＭＯＳ）が有
力である。このＨＶＬＤＭＯＳは、例えばＰ型シリコン
基板に堆積したｎ型エピタキシャル層の表面部にＰ型チ
ャネル領域を形成し、そのＰ型チャネル領域の表面部及
びＮ型エピタキシャル層の表面にそれぞれＮ+ 型ソース
領域とＮ+ 型ドレイン領域を形成し、Ｎ+ 型ソース領域
とＮ+ 型ドレイン領域とで挟まれたＰ型チャネル領域の
表面にゲート絶縁膜を介してゲート電極を形成した構造
を有している。この基本的なＨＶＬＤＭＯＳの改良形と
して米国特許ＵＳＰ４，３００，１５０号に記載されて
いるものがある。それは、Ｎ型エピタキシャル層の表面
部及び又はＰ型シリコン基板との境界部にＰ型シリコン
基板より高濃度の電界調整層（ｆｉｅｌｄ−ｓｈａｐｉ
ｎｇ ｌａｙｅｒ）を設けることによって、Ｐ型チャネ
ル領域とｎ型エピタキシャル層とのＰＮ接合近傍の電界
を弱め、Ｎ+ 型ドレイン領域近傍の電界を強めるとによ
って電界分布を均一化し、前述のＰＮ接合近傍における
アバランシェブレークダウンが起り難くする。こうし
て、耐電圧及び又はオン抵抗特性を改善することができ
る。
やエレクトロルミネッセントディスプレイ（ＥＬＤ）な
どの電子ディスプレイ装置の駆動用集積回路は通常の低
耐圧トランジスタで構成される制御ロジックと高耐圧ト
ランジスタで構成される出力部とを備えている。そして
無駄な消費電力をできるだけ少なくするためＣＭＯＳ回
路が採用される。その場合、高耐圧トランジスタとして
は横型の二重拡散ＭＯＳＦＥＴ（ＨＶＬＤＭＯＳ）が有
力である。このＨＶＬＤＭＯＳは、例えばＰ型シリコン
基板に堆積したｎ型エピタキシャル層の表面部にＰ型チ
ャネル領域を形成し、そのＰ型チャネル領域の表面部及
びＮ型エピタキシャル層の表面にそれぞれＮ+ 型ソース
領域とＮ+ 型ドレイン領域を形成し、Ｎ+ 型ソース領域
とＮ+ 型ドレイン領域とで挟まれたＰ型チャネル領域の
表面にゲート絶縁膜を介してゲート電極を形成した構造
を有している。この基本的なＨＶＬＤＭＯＳの改良形と
して米国特許ＵＳＰ４，３００，１５０号に記載されて
いるものがある。それは、Ｎ型エピタキシャル層の表面
部及び又はＰ型シリコン基板との境界部にＰ型シリコン
基板より高濃度の電界調整層（ｆｉｅｌｄ−ｓｈａｐｉ
ｎｇ ｌａｙｅｒ）を設けることによって、Ｐ型チャネ
ル領域とｎ型エピタキシャル層とのＰＮ接合近傍の電界
を弱め、Ｎ+ 型ドレイン領域近傍の電界を強めるとによ
って電界分布を均一化し、前述のＰＮ接合近傍における
アバランシェブレークダウンが起り難くする。こうし
て、耐電圧及び又はオン抵抗特性を改善することができ
る。
【０００３】
【発明が解決しようとする課題】以上説明したＨＶＬＤ
ＭＯＳやその改良形はエピタキシャル層へ伸びる空乏層
の作用を意識的に利用することによって耐電圧及び又は
オン抵抗を改善できる。そして、複数種類の素子ととも
に集積化する場合、自己分離構造又はＰＮ接合分離構造
を前提としているといえる。前者は、前述したＥＬＤ駆
動用集積回路などの高耐圧装置では、素子間の距離を大
きくとらなければならないので集積度に難点があり後者
が通常用いられている。ＰＮ接合分離構造を採用しても
ＣＭＯＳ化した場合寄生バイポーラトランジスタによる
誤動作もしくは特性が悪くなることや信頼性の低下が問
題となる。以下例をあげて説明する。
ＭＯＳやその改良形はエピタキシャル層へ伸びる空乏層
の作用を意識的に利用することによって耐電圧及び又は
オン抵抗を改善できる。そして、複数種類の素子ととも
に集積化する場合、自己分離構造又はＰＮ接合分離構造
を前提としているといえる。前者は、前述したＥＬＤ駆
動用集積回路などの高耐圧装置では、素子間の距離を大
きくとらなければならないので集積度に難点があり後者
が通常用いられている。ＰＮ接合分離構造を採用しても
ＣＭＯＳ化した場合寄生バイポーラトランジスタによる
誤動作もしくは特性が悪くなることや信頼性の低下が問
題となる。以下例をあげて説明する。
【０００４】図９（ａ）及び（ｂ）はそれぞれ高耐圧Ｃ
ＭＯＳ出力回路の一例を示す半導体チップの断面図及び
等価回路図である。
ＭＯＳ出力回路の一例を示す半導体チップの断面図及び
等価回路図である。
【０００５】ＰチャネルＨＶＭＯＳ Ｔp のソース電極
Ｓp 及びドレイン電極Ｄp はそれぞれ電源配線ＶDD2 及
びＮチャネルＨＶＬＤＭＯＳ Ｔn のドレイン電極Ｄn
に接続されている。ＮチャネルＨＶＬＤＭＯＳ Ｔn の
ソース電極Ｓn は電源配線Ｖss2 に接続されている。ド
レイン電極Ｄp ，Ｄn は共通接続されて出力端ＯＵＴに
導かれる。Ｑ1 は寄生ＰＮＰトランジスタ、Ｑ2 は寄生
ＮＰＮトランジスタである。
Ｓp 及びドレイン電極Ｄp はそれぞれ電源配線ＶDD2 及
びＮチャネルＨＶＬＤＭＯＳ Ｔn のドレイン電極Ｄn
に接続されている。ＮチャネルＨＶＬＤＭＯＳ Ｔn の
ソース電極Ｓn は電源配線Ｖss2 に接続されている。ド
レイン電極Ｄp ，Ｄn は共通接続されて出力端ＯＵＴに
導かれる。Ｑ1 は寄生ＰＮＰトランジスタ、Ｑ2 は寄生
ＮＰＮトランジスタである。
【０００６】ＮチャネルＨＶＬＤＭＯＳ Ｔn は前述の
ＵＳＰ４，３００，１５０号に提案されているのと同じ
構造を有し、Ｐ型シリコン基板１とＰ+ 型分離領域５で
区画されたＮ型エピタキシャル層２の表面部に形成され
たＰ型チャネル領域７、Ｎ+型ドレイン領域９n 、Ｐ型
チャネル領域７の表面部に形成されたＮ+ 型ソース領域
８n とを有している。Ｐ型シリコン基板１より高濃度の
Ｐ型拡散層３，１０が電界調整層である。
ＵＳＰ４，３００，１５０号に提案されているのと同じ
構造を有し、Ｐ型シリコン基板１とＰ+ 型分離領域５で
区画されたＮ型エピタキシャル層２の表面部に形成され
たＰ型チャネル領域７、Ｎ+型ドレイン領域９n 、Ｐ型
チャネル領域７の表面部に形成されたＮ+ 型ソース領域
８n とを有している。Ｐ型シリコン基板１より高濃度の
Ｐ型拡散層３，１０が電界調整層である。
【０００７】ＰチャネルＨＶＭＯＳ Ｔp はＰ型シリコ
ン基板１とＰ+ 型分離領域５で区画されたＮ型エピタキ
シャル層２の表面部に形成されたＰ+ 型ソース領域
８p 、Ｐ+ 型ドレイン領域９p −１，Ｐ型ドレイン領域
９p −２、Ｎ+ 型コンタクト領域１３及び埋込まれたＮ
+ 型拡散層４とを有している。ＰチャネルＨＶＭＯＳは
正孔がキャリヤなので、シリコンではアバランシェブレ
ークダウンが起り難いので比較的簡単な高耐圧構造にな
っている。
ン基板１とＰ+ 型分離領域５で区画されたＮ型エピタキ
シャル層２の表面部に形成されたＰ+ 型ソース領域
８p 、Ｐ+ 型ドレイン領域９p −１，Ｐ型ドレイン領域
９p −２、Ｎ+ 型コンタクト領域１３及び埋込まれたＮ
+ 型拡散層４とを有している。ＰチャネルＨＶＭＯＳは
正孔がキャリヤなので、シリコンではアバランシェブレ
ークダウンが起り難いので比較的簡単な高耐圧構造にな
っている。
【０００８】寄生ＰＮＰトランジスタＱ1 はＰ+ 型ドレ
イン領域９p −１をエミッタ、Ｔpが形成されているＮ
型エピタキシャル層２をベース、Ｐ型シリコン基板１を
コレクタとして有している。寄生ＮＰＮトランジスタＱ
2 は、Ｔn が形成されているＮ型エピタキシャル層２を
エミッタ、Ｐ+ 型分離領域５をベース、Ｔp が形成され
ているＮ型エピタキシャル層２をコレクタとして有して
いる。
イン領域９p −１をエミッタ、Ｔpが形成されているＮ
型エピタキシャル層２をベース、Ｐ型シリコン基板１を
コレクタとして有している。寄生ＮＰＮトランジスタＱ
2 は、Ｔn が形成されているＮ型エピタキシャル層２を
エミッタ、Ｐ+ 型分離領域５をベース、Ｔp が形成され
ているＮ型エピタキシャル層２をコレクタとして有して
いる。
【０００９】何等かの原因で出力端ＯＵＴの電位がＶ
DD2 より高くなると寄生ＰＮＰトランジスタＱ1 が導通
する。この電流はバルクを流れるので破壊耐量は大きい
のでその点では問題は殆んどない。しかし、例えばＡＣ
−ＴＦＥＬ（交流駆動の薄膜ＥＬ）の列駆動回路では、
電源電圧ＶDD2 ，Ｖss2 を周期的に変化させる。例えば
ＶDD2 が２１０Ｖ，Ｖss2 がほぼ接地電位でＰチャネル
ＨＶＭＯＳ Ｔp がオン、ＮチャネルＨＶＬＤＭＯＳ
Ｔn がオフで出力電圧ＯＵＴが“Ｈ”の状態からＶDD2
を例えば１２５Ｖに低下させる動作モード（正書込みの
第１段放電）で寄生ＰＮＰトランジスタＱ1 が導通しＶ
ss2 電源配線の電位波形が乱れ、表示画質が劣化する。
次に、出力端ＯＵＴの電位がＶss2 より低くなると寄生
ＮＰＮトランジスタＱ2 が導通するが、そのときの電流
の一部はフィールド絶縁膜６の界面を流れるため絶縁性
が損なわれることがある。ＡＣ−ＴＦＥＬでは、ＶDD2
が浮遊状態、Ｖss2 が−１７０Ｖ，ＮチャネルＨＶＬＤ
ＭＯＳ Ｔn がオン，ＰチャネルＨＶＭＯＳ Ｔp がオ
フの状態からＶDD2 を接地電位へ引き、Ｖss2 を−１５
０Ｖに上昇させる動作モード（負書込みの第１段放電）
があり、このときの破壊耐圧が十分大きくとれない。
DD2 より高くなると寄生ＰＮＰトランジスタＱ1 が導通
する。この電流はバルクを流れるので破壊耐量は大きい
のでその点では問題は殆んどない。しかし、例えばＡＣ
−ＴＦＥＬ（交流駆動の薄膜ＥＬ）の列駆動回路では、
電源電圧ＶDD2 ，Ｖss2 を周期的に変化させる。例えば
ＶDD2 が２１０Ｖ，Ｖss2 がほぼ接地電位でＰチャネル
ＨＶＭＯＳ Ｔp がオン、ＮチャネルＨＶＬＤＭＯＳ
Ｔn がオフで出力電圧ＯＵＴが“Ｈ”の状態からＶDD2
を例えば１２５Ｖに低下させる動作モード（正書込みの
第１段放電）で寄生ＰＮＰトランジスタＱ1 が導通しＶ
ss2 電源配線の電位波形が乱れ、表示画質が劣化する。
次に、出力端ＯＵＴの電位がＶss2 より低くなると寄生
ＮＰＮトランジスタＱ2 が導通するが、そのときの電流
の一部はフィールド絶縁膜６の界面を流れるため絶縁性
が損なわれることがある。ＡＣ−ＴＦＥＬでは、ＶDD2
が浮遊状態、Ｖss2 が−１７０Ｖ，ＮチャネルＨＶＬＤ
ＭＯＳ Ｔn がオン，ＰチャネルＨＶＭＯＳ Ｔp がオ
フの状態からＶDD2 を接地電位へ引き、Ｖss2 を−１５
０Ｖに上昇させる動作モード（負書込みの第１段放電）
があり、このときの破壊耐圧が十分大きくとれない。
【００１０】なお、高耐圧駆動回路は５Ｖ程度の電源電
圧（ＶDD1 ＝５Ｖ，Ｖss1 ＝０Ｖ）で駆動される通常の
ＣＭＯＳ制御ロジックと同一基板に集積されるが、ＰＮ
接合分離構造ではそちらの方のラッチアップが問題とな
ることは改めて説明するまでもない。
圧（ＶDD1 ＝５Ｖ，Ｖss1 ＝０Ｖ）で駆動される通常の
ＣＭＯＳ制御ロジックと同一基板に集積されるが、ＰＮ
接合分離構造ではそちらの方のラッチアップが問題とな
ることは改めて説明するまでもない。
【００１１】これらの問題は誘電体分離構造を採用すれ
ば大幅に改善できる。しかし、前述したように、ＨＶＬ
ＤＭＯＳは誘電体分離構造と整合性が悪い。従って本発
明の目的は、ＨＶＬＤＭＯＳの長所を残しながら誘電体
分離構造と整合性の良い高耐圧ＦＥＴを有する半導体装
置を提供することにある。
ば大幅に改善できる。しかし、前述したように、ＨＶＬ
ＤＭＯＳは誘電体分離構造と整合性が悪い。従って本発
明の目的は、ＨＶＬＤＭＯＳの長所を残しながら誘電体
分離構造と整合性の良い高耐圧ＦＥＴを有する半導体装
置を提供することにある。
【００１２】
【課題を解決するための手段】本発明第１の半導体装置
は、底面及び側面が絶縁膜で覆われた第１導電型半導体
領域を表面部に備え、前記絶縁膜に設けられた開口部で
前記第１導電型半導体領域の底部と連結する第２導電型
半導体領域を有する半導体基体と、前記第１導電型半導
体領域の表面をゲート絶縁膜を介して被覆するゲート電
極と、前記第１導電型半導体領域の底部の前記開口部と
その周辺に形成された第１の第２導電型拡散層とを有す
る電界効果トランジスタを含むというものである。
は、底面及び側面が絶縁膜で覆われた第１導電型半導体
領域を表面部に備え、前記絶縁膜に設けられた開口部で
前記第１導電型半導体領域の底部と連結する第２導電型
半導体領域を有する半導体基体と、前記第１導電型半導
体領域の表面をゲート絶縁膜を介して被覆するゲート電
極と、前記第１導電型半導体領域の底部の前記開口部と
その周辺に形成された第１の第２導電型拡散層とを有す
る電界効果トランジスタを含むというものである。
【００１３】更に第１導電型半導体領域の表面部に前記
開口直上部を避けて形成された第２導電型チャネル領域
と、前記第２導電型チャネル領域の表面部に形成された
第１導電型ソース領域と、前記第１導電型半導体領域の
表面部にこれより高濃度に前記第２導電型チャネル領域
と離れ前記開口直上部を避けて形成された第１導電型ド
レイン領域とを設け、ゲート絶縁膜を前記第１導電型ソ
ース領域と第１導電型ドレイン領域とで挟まれた部分の
表面に設けることができる。
開口直上部を避けて形成された第２導電型チャネル領域
と、前記第２導電型チャネル領域の表面部に形成された
第１導電型ソース領域と、前記第１導電型半導体領域の
表面部にこれより高濃度に前記第２導電型チャネル領域
と離れ前記開口直上部を避けて形成された第１導電型ド
レイン領域とを設け、ゲート絶縁膜を前記第１導電型ソ
ース領域と第１導電型ドレイン領域とで挟まれた部分の
表面に設けることができる。
【００１４】更に又、第１の第２導電型拡散層と第１導
電型ソース領域とに同一電圧を印加する手段とを設ける
ことができる。
電型ソース領域とに同一電圧を印加する手段とを設ける
ことができる。
【００１５】これらの場合、第１の第２導電型拡散層か
ら伸びる空乏層が第１導電型半導体領域の表面に達する
ピンチオフ電圧を第２導電型チャネル領域と第１導電型
半導体領域との間の耐電圧及び前記第１の第２導電型拡
散層と第１導電型ドレイン領域との間の耐電圧より低く
設定することができる。
ら伸びる空乏層が第１導電型半導体領域の表面に達する
ピンチオフ電圧を第２導電型チャネル領域と第１導電型
半導体領域との間の耐電圧及び前記第１の第２導電型拡
散層と第１導電型ドレイン領域との間の耐電圧より低く
設定することができる。
【００１６】また、第１導電型半導体領域の表面部に第
２導電型チャネル領域、第１導電型ドレイン領域及び第
１の第２導電型拡散層のいずれとも離れ前記第１の第２
導電型拡散層と対向して形成された第２の第２導電型拡
散層と、前記第２の第２導電型拡散層に前記第１の第２
導電型拡散層と同一電圧を印加する手段とを設けること
が好ましい。
２導電型チャネル領域、第１導電型ドレイン領域及び第
１の第２導電型拡散層のいずれとも離れ前記第１の第２
導電型拡散層と対向して形成された第２の第２導電型拡
散層と、前記第２の第２導電型拡散層に前記第１の第２
導電型拡散層と同一電圧を印加する手段とを設けること
が好ましい。
【００１７】この場合にも、第１の第２の導電型拡散層
及び第２の第２導電型拡散層のそれぞれから伸びる空乏
層どうしが連結するピンチオフ電圧を第２導電型チャネ
ル領域と第１導電型半導体領域との間の耐電圧並びに前
記第１の第２導電型拡散層及び第２の第２導電型拡散層
のそれぞれと第１導電型ドレイン領域との間の耐電圧の
いずれよりも低く設定することができる。更に、第１の
第２導電型拡散層がこれより低濃度で開口部とその周辺
部の第１導電型半導体層の底部に形成された第３の第２
導電型拡散層で覆われ、第２の第２導電型拡散層が第１
導電型半導体領域の表面部に形成され前記第３の第２導
電型拡散層と重なるとともにその部分を第１導電型にす
る濃度の第１導電型拡散層で覆われているようにするこ
とができる。
及び第２の第２導電型拡散層のそれぞれから伸びる空乏
層どうしが連結するピンチオフ電圧を第２導電型チャネ
ル領域と第１導電型半導体領域との間の耐電圧並びに前
記第１の第２導電型拡散層及び第２の第２導電型拡散層
のそれぞれと第１導電型ドレイン領域との間の耐電圧の
いずれよりも低く設定することができる。更に、第１の
第２導電型拡散層がこれより低濃度で開口部とその周辺
部の第１導電型半導体層の底部に形成された第３の第２
導電型拡散層で覆われ、第２の第２導電型拡散層が第１
導電型半導体領域の表面部に形成され前記第３の第２導
電型拡散層と重なるとともにその部分を第１導電型にす
る濃度の第１導電型拡散層で覆われているようにするこ
とができる。
【００１８】本発明第２の半導体装置は、底面及び側面
が絶縁膜で覆われた第１導電型半導体領域を表面部に備
え、前記絶縁膜に設けられた開口部で前記第１導電型半
導体領域の底部と連結する第２導電型半導体領域を有す
る半導体基体と、前記第１導電型半導体領域の表面部に
これより高濃度に前記開口直上部を挟んでそれぞれ形成
された一対の第１導電型拡散層でなるソース領域及びド
レイン領域と、前記第１導電型半導体領域の表面部の前
記開口直上部に形成された第２導電型拡散層でなる第１
の接合ゲート領域と、前記第１導電型半導体領域の底部
の前記開口部とその周辺に形成された第２導電型拡散層
でなる第２の接合ゲート領域とを有する接合型電界効果
トランジスタを含むというものである。
が絶縁膜で覆われた第１導電型半導体領域を表面部に備
え、前記絶縁膜に設けられた開口部で前記第１導電型半
導体領域の底部と連結する第２導電型半導体領域を有す
る半導体基体と、前記第１導電型半導体領域の表面部に
これより高濃度に前記開口直上部を挟んでそれぞれ形成
された一対の第１導電型拡散層でなるソース領域及びド
レイン領域と、前記第１導電型半導体領域の表面部の前
記開口直上部に形成された第２導電型拡散層でなる第１
の接合ゲート領域と、前記第１導電型半導体領域の底部
の前記開口部とその周辺に形成された第２導電型拡散層
でなる第２の接合ゲート領域とを有する接合型電界効果
トランジスタを含むというものである。
【００１９】第１，第２の半導体装置において、半導体
基体が、第１導電型単結晶シリコン層と第２導電型単結
晶シリコン層とが開口を有する絶縁膜を少なくとも部分
的に介在させてウェーハボンディング技術により接合さ
れてなり、第１導電型半導体領域が前記第１単結晶シリ
コン層の表面から前記絶縁膜に達する溝分離領域で区画
されているようにすることができる。あるいは、半導体
基体が、第２導電型多結晶シリコン層と第１導電型単結
シリコン層とが開口を有する絶縁膜を少なくとも部分的
に介在させて積層されかつ前記第２導電型多結晶シリコ
ン層に第２導電型単結晶シリコン層がウェーハボンディ
ング技術により接合されてなり、第１導電型半導体領域
が前記第１導電型単結晶シリコン層の表面から前記絶縁
膜に達する溝分離領域で区画されているようにすること
ができる。
基体が、第１導電型単結晶シリコン層と第２導電型単結
晶シリコン層とが開口を有する絶縁膜を少なくとも部分
的に介在させてウェーハボンディング技術により接合さ
れてなり、第１導電型半導体領域が前記第１単結晶シリ
コン層の表面から前記絶縁膜に達する溝分離領域で区画
されているようにすることができる。あるいは、半導体
基体が、第２導電型多結晶シリコン層と第１導電型単結
シリコン層とが開口を有する絶縁膜を少なくとも部分的
に介在させて積層されかつ前記第２導電型多結晶シリコ
ン層に第２導電型単結晶シリコン層がウェーハボンディ
ング技術により接合されてなり、第１導電型半導体領域
が前記第１導電型単結晶シリコン層の表面から前記絶縁
膜に達する溝分離領域で区画されているようにすること
ができる。
【００２０】電界効果トランジスタを底面に開口を有す
る絶縁膜で区画された第１導電型半導体領域に形成する
ので誘電体分離構造と整合性が良く、第２導電型拡散層
が電界調整層又は接合ゲートとして働く。
る絶縁膜で区画された第１導電型半導体領域に形成する
ので誘電体分離構造と整合性が良く、第２導電型拡散層
が電界調整層又は接合ゲートとして働く。
【００２１】
【発明の実施の形態】図１は本発明の第１の実施の形態
を示す平面図、図２（ａ）は図１のＸ−Ｘ線断面図，図
２（ｂ）は回路図である。
を示す平面図、図２（ａ）は図１のＸ−Ｘ線断面図，図
２（ｂ）は回路図である。
【００２２】ここには、従来の技術の項で図９を参照し
て説明した高耐圧ＣＭＯＳ出力回路の改良型が示されて
いる。
て説明した高耐圧ＣＭＯＳ出力回路の改良型が示されて
いる。
【００２３】ＰチャネルＨＶＭＯＳ Ｔp は、溝分離構
造（分離用溝はその側面及び底面を被覆する酸化シリコ
ン膜１８及びポリシリコン１７で埋められている）及び
酸化シリコン膜１５で囲まれたＮ型シリコン領域２Ａに
形成されている点が図９に示したものと相違している。
その他の基本構造は同じであるので、改めて詳細説明は
しない。
造（分離用溝はその側面及び底面を被覆する酸化シリコ
ン膜１８及びポリシリコン１７で埋められている）及び
酸化シリコン膜１５で囲まれたＮ型シリコン領域２Ａに
形成されている点が図９に示したものと相違している。
その他の基本構造は同じであるので、改めて詳細説明は
しない。
【００２４】本実施の形態と図９に示した従来例との主
な相違はＮチャネルＨＶＬＤＭＯＳＴn にある。すなわ
ち、本実施の形態は、底面及び側面が絶縁膜（酸化シリ
コン膜１５，１８）で覆われたＮ型シリコン領域２Ａ
（厚さ６μｍ、不純物濃度３×１０15ｃｍ-3）を表面部
に備え、酸化シリコン膜１５に設けられた開口１６部で
Ｎ型シリコン領域２Ａの底部と連結するＰ型シリコン領
域１Ａを有する半導体基体と、Ｎ型シリコン領域２Ａの
表面部に開口１６（幅数μｍ）直上部を避けて形成され
たＰ型チャネル領域７と、Ｐ型チャネル領域７の表面部
に形成されたＮ+ 型ソース領域８n と、Ｎ型シリコン領
域２Ａの表面部にこれより高濃度にＰ型チャネル領域７
と離れ開口１６直上部を避けて形成されたＮ+ 型ドレイ
ン領域９n と、Ｎ+ 型ソース領域８n とＮ+ 型ドレイン
領域９n とで挟まれた部分のＮ型シリコン領域２Ａの表
面をゲート酸化膜１１n を介して被覆するゲート電極１
２n と、Ｎ型シリコン領域２Ａの底部の開口１６部とそ
の周辺に形成された第１のＰ型拡散層３Ａ−１（不純物
濃度１×１０16ｃｍ-3）と、第１のＰ型拡散層３Ａ−１
とＮ+ 型ソース領域７とに同一電圧を印加する手段とを
有する電界効果トランジスタを含んでいる。ソース配線
Ｓn はＮ+ 型ソース領域８n に接触し、電源配線Ｖss2
に接続される。第１のＰ型拡散層３Ａ−１は、Ｎ型シリ
コン領域１Ａに設けられたＰ型拡散層３Ａ−２に連結さ
れる。Ｐ型シリコン領域１ＡとＮ型シリコン領域２Ａと
は、ウェーハボンディング技術により、間に酸化シリコ
ン膜１５を介して接合されている。Ｐ型拡散層３Ａ−２
は酸化シリコン膜１５の開口１６部で第１のＰ型拡散層
３Ａ−１に連結している。Ｐ型シリコン領域１Ａの裏面
はソース配線Ｓn と同様に電源配線Ｖss2 に接続され
る。
な相違はＮチャネルＨＶＬＤＭＯＳＴn にある。すなわ
ち、本実施の形態は、底面及び側面が絶縁膜（酸化シリ
コン膜１５，１８）で覆われたＮ型シリコン領域２Ａ
（厚さ６μｍ、不純物濃度３×１０15ｃｍ-3）を表面部
に備え、酸化シリコン膜１５に設けられた開口１６部で
Ｎ型シリコン領域２Ａの底部と連結するＰ型シリコン領
域１Ａを有する半導体基体と、Ｎ型シリコン領域２Ａの
表面部に開口１６（幅数μｍ）直上部を避けて形成され
たＰ型チャネル領域７と、Ｐ型チャネル領域７の表面部
に形成されたＮ+ 型ソース領域８n と、Ｎ型シリコン領
域２Ａの表面部にこれより高濃度にＰ型チャネル領域７
と離れ開口１６直上部を避けて形成されたＮ+ 型ドレイ
ン領域９n と、Ｎ+ 型ソース領域８n とＮ+ 型ドレイン
領域９n とで挟まれた部分のＮ型シリコン領域２Ａの表
面をゲート酸化膜１１n を介して被覆するゲート電極１
２n と、Ｎ型シリコン領域２Ａの底部の開口１６部とそ
の周辺に形成された第１のＰ型拡散層３Ａ−１（不純物
濃度１×１０16ｃｍ-3）と、第１のＰ型拡散層３Ａ−１
とＮ+ 型ソース領域７とに同一電圧を印加する手段とを
有する電界効果トランジスタを含んでいる。ソース配線
Ｓn はＮ+ 型ソース領域８n に接触し、電源配線Ｖss2
に接続される。第１のＰ型拡散層３Ａ−１は、Ｎ型シリ
コン領域１Ａに設けられたＰ型拡散層３Ａ−２に連結さ
れる。Ｐ型シリコン領域１ＡとＮ型シリコン領域２Ａと
は、ウェーハボンディング技術により、間に酸化シリコ
ン膜１５を介して接合されている。Ｐ型拡散層３Ａ−２
は酸化シリコン膜１５の開口１６部で第１のＰ型拡散層
３Ａ−１に連結している。Ｐ型シリコン領域１Ａの裏面
はソース配線Ｓn と同様に電源配線Ｖss2 に接続され
る。
【００２５】更に、Ｎ型シリコン領域２Ａの表面部にＰ
型チャネル領域７、Ｎ+ 型ドレイン領域９n 及び第１の
Ｐ型拡散層３Ａ−１のいずれとも離れ第１のＰ型拡散層
３Ａ−１と対向して形成された第２のＰ型拡散層１０Ａ
（不純物濃度１×１０16ｃｍ-3）と、第２のＰ型拡散層
１０Ａに第１のＰ型拡散層３Ａ−１と同一電圧を印加す
る手段（フィールド酸化膜６、層間絶縁膜１４を貫通す
る開孔Ｃj で第２のＰ型拡散層１０Ａに接触する接合ゲ
ート配線Ｇn ）とを有している。
型チャネル領域７、Ｎ+ 型ドレイン領域９n 及び第１の
Ｐ型拡散層３Ａ−１のいずれとも離れ第１のＰ型拡散層
３Ａ−１と対向して形成された第２のＰ型拡散層１０Ａ
（不純物濃度１×１０16ｃｍ-3）と、第２のＰ型拡散層
１０Ａに第１のＰ型拡散層３Ａ−１と同一電圧を印加す
る手段（フィールド酸化膜６、層間絶縁膜１４を貫通す
る開孔Ｃj で第２のＰ型拡散層１０Ａに接触する接合ゲ
ート配線Ｇn ）とを有している。
【００２６】本実施の形態におけるＮチャネルＨＶＬＤ
ＭＯＳ Ｔn の第１のＰ型拡散層３Ａ−１，第２のＰ型
拡散層１０Ａは、従来例における電界調整層とみなすこ
とができる。これらのＰ型拡散層から伸びる空乏層どう
しがつながるピンチオフ電圧Ｖp を、Ｐ型チャネル領域
７とＮ型シリコン領域２Ａとの間の耐電圧ＢＶ1 及び第
１のＰ型拡散層３Ａ−１とＰ+ 型ドレイン領域９n との
間の耐電圧ＢＶ2 より低くしておくときは、トランジス
タとしての耐電圧ＢＶは第１のＰ型拡散層３Ａ−１とＮ
+ 型ドレイン領域９n との間の耐電圧ＢＶ2 できまる。
従来例では、Ｐ型拡散層１０がＮ+ 型ドレイン領域９n
と接しているので耐電圧を高くするのが困難である。第
１のＰ型拡散層３Ａ−１は、図９のＰ型拡散層３のよう
に、Ｐ型チャネル領域７下方にまで伸ばして形成しても
よい（その場合、開口１６は伸ばさなくてよい）が、必
ずしもその必要はない。Ｖp ＜ＢＶ1 の条件を満たす限
り、ＢＶ1 は耐電圧ＢＶと無関係となるからである。
ＭＯＳ Ｔn の第１のＰ型拡散層３Ａ−１，第２のＰ型
拡散層１０Ａは、従来例における電界調整層とみなすこ
とができる。これらのＰ型拡散層から伸びる空乏層どう
しがつながるピンチオフ電圧Ｖp を、Ｐ型チャネル領域
７とＮ型シリコン領域２Ａとの間の耐電圧ＢＶ1 及び第
１のＰ型拡散層３Ａ−１とＰ+ 型ドレイン領域９n との
間の耐電圧ＢＶ2 より低くしておくときは、トランジス
タとしての耐電圧ＢＶは第１のＰ型拡散層３Ａ−１とＮ
+ 型ドレイン領域９n との間の耐電圧ＢＶ2 できまる。
従来例では、Ｐ型拡散層１０がＮ+ 型ドレイン領域９n
と接しているので耐電圧を高くするのが困難である。第
１のＰ型拡散層３Ａ−１は、図９のＰ型拡散層３のよう
に、Ｐ型チャネル領域７下方にまで伸ばして形成しても
よい（その場合、開口１６は伸ばさなくてよい）が、必
ずしもその必要はない。Ｖp ＜ＢＶ1 の条件を満たす限
り、ＢＶ1 は耐電圧ＢＶと無関係となるからである。
【００２７】ウェーハボンディング技術による結晶基板
どうしの貼り合せ面は、エピタキシャル接合に比較する
と格子欠陥が多いのは否めない。第１のＰ型拡散層３Ａ
−１とＮ型シリコン領域２ＡとのＰＮ接合面はこの貼り
合せ面と離れているので漏れ電流は少ない。
どうしの貼り合せ面は、エピタキシャル接合に比較する
と格子欠陥が多いのは否めない。第１のＰ型拡散層３Ａ
−１とＮ型シリコン領域２ＡとのＰＮ接合面はこの貼り
合せ面と離れているので漏れ電流は少ない。
【００２８】ＰチャネルＨＶＭＯＳ Ｔp が形成されて
いるＮ型シリコン領域２ＡとＰ型シリコン領域１Ａとは
酸化シリコン膜１５で絶縁されているので従来例におけ
る寄生ＰＮＰトランジスタＱ1 は存在しない。又、Ｎチ
ャネルＨＶＬＤＭＯＳ Ｔnが形成されているＮ型シリ
コン領域との間も溝分離構造で隔てられているので寄生
ＮＰＮトランジスタＱ2 は存在しない。従って、従来例
で説明したＱ1 やＱ2が導通することによる問題は防止
できる。
いるＮ型シリコン領域２ＡとＰ型シリコン領域１Ａとは
酸化シリコン膜１５で絶縁されているので従来例におけ
る寄生ＰＮＰトランジスタＱ1 は存在しない。又、Ｎチ
ャネルＨＶＬＤＭＯＳ Ｔnが形成されているＮ型シリ
コン領域との間も溝分離構造で隔てられているので寄生
ＮＰＮトランジスタＱ2 は存在しない。従って、従来例
で説明したＱ1 やＱ2が導通することによる問題は防止
できる。
【００２９】なお、第２のＰ型拡散層１０Ａは必ずしも
設けなくてよい。第１のＰ型拡散層３Ａ−１から伸びる
空乏層がフィールド酸化膜に達するピンチオフ電圧をＰ
型チャネル領域７とＮ型シリコン領域２Ａとの間の耐電
圧より低くすればよいからである。
設けなくてよい。第１のＰ型拡散層３Ａ−１から伸びる
空乏層がフィールド酸化膜に達するピンチオフ電圧をＰ
型チャネル領域７とＮ型シリコン領域２Ａとの間の耐電
圧より低くすればよいからである。
【００３０】次に、本実施の形態の第１の製造方法につ
いて説明する。
いて説明する。
【００３１】まず、図３（ａ）に示すように、Ｎ型単結
晶シリコン基板２ａ（不純物濃度３×１０15ｃｍ-3）の
表面（（１００）面）の所望部（開口１６を形成する部
分）に耐酸化性膜１９（厚さ５０ｎｍのパッド酸化膜と
厚さ２００ｎｍの窒化シリコン膜とでなる２層膜）を形
成し、フォトレジスト膜２０をマスクして耐酸化性膜１
９をパターニングする。このとき、Ｎ型単結晶シリコン
基板２ａを若干エッチングして段差をつけてもよい。次
に、フォトレジスト膜２０を除去し、熱酸化を行ない、
図３（ｂ）に示すように、厚さ１μｍ程度の酸化シリコ
ン膜１５ａを形成する。次に耐酸化成膜１９を除去し、
図３（ｃ）に示すように酸化シリコン膜１５ａで覆われ
ていない部分にイオン注入法により、ボロン注入領域２
１を形成し、ランプアニールを行なう。次に、ＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）を行ない、図３（ｄ）に示すように、シリ
コン面（ボロン注入領域２１）を露出させる。このと
き、厚さ６００ｎｍの酸化シリコン膜１５が残る。次
に、図４（ａ）に示すように、表面が（１００）面のＰ
型単結晶シリコン基板１ａと貼り合わせる。この貼り合
せを行なうには、例えば、特開平４−２９３５３号公報
に記載されているように、貼り合せ面をＨ2 Ｏ2 やＨ2
ＳＯ4 との混合液によって、シリコン表面にシラノール
基を形成する親水性処理を行なったのち密着させた状態
で例えば１１００℃，２ｈの熱処理を行なえばよい。こ
の熱処理によってボロン注入領域２１からのボロンが拡
散されてＰ型拡散層３Ａ−１，３Ａ−２（厳密には、そ
の原形）が形成される。次に、ＣＭＰ法により、Ｎ型単
結晶シリコン基板２ａの厚さを約６μｍにするとＮ型シ
リコン領域２Ａになる。次に、図４（ｂ）に示すよう
に、Ｎ型シリコン領域２Ａの表面に耐酸化性膜２２を形
成し、熱処理により厚さ１．０μｍのフィールド酸化膜
６を形成する。次に、図４（ｃ）に示すように、フィー
ルド酸化膜６の所望箇所から少なくとも酸化シリコン膜
１５に達する深さにかけて溝を形成し、厚さ４００ｎｍ
の酸化シリコン膜１８を形成したのちポリシリコン１７
で埋める。あるいはＢＰＳＧ膜で埋めてもよい。これら
のことは、公知の溝分離技術によればよい。以後の工程
は、公知の高耐圧ＣＭＯＳと同様にして図１，図２に示
したものを実現することができる。
晶シリコン基板２ａ（不純物濃度３×１０15ｃｍ-3）の
表面（（１００）面）の所望部（開口１６を形成する部
分）に耐酸化性膜１９（厚さ５０ｎｍのパッド酸化膜と
厚さ２００ｎｍの窒化シリコン膜とでなる２層膜）を形
成し、フォトレジスト膜２０をマスクして耐酸化性膜１
９をパターニングする。このとき、Ｎ型単結晶シリコン
基板２ａを若干エッチングして段差をつけてもよい。次
に、フォトレジスト膜２０を除去し、熱酸化を行ない、
図３（ｂ）に示すように、厚さ１μｍ程度の酸化シリコ
ン膜１５ａを形成する。次に耐酸化成膜１９を除去し、
図３（ｃ）に示すように酸化シリコン膜１５ａで覆われ
ていない部分にイオン注入法により、ボロン注入領域２
１を形成し、ランプアニールを行なう。次に、ＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）を行ない、図３（ｄ）に示すように、シリ
コン面（ボロン注入領域２１）を露出させる。このと
き、厚さ６００ｎｍの酸化シリコン膜１５が残る。次
に、図４（ａ）に示すように、表面が（１００）面のＰ
型単結晶シリコン基板１ａと貼り合わせる。この貼り合
せを行なうには、例えば、特開平４−２９３５３号公報
に記載されているように、貼り合せ面をＨ2 Ｏ2 やＨ2
ＳＯ4 との混合液によって、シリコン表面にシラノール
基を形成する親水性処理を行なったのち密着させた状態
で例えば１１００℃，２ｈの熱処理を行なえばよい。こ
の熱処理によってボロン注入領域２１からのボロンが拡
散されてＰ型拡散層３Ａ−１，３Ａ−２（厳密には、そ
の原形）が形成される。次に、ＣＭＰ法により、Ｎ型単
結晶シリコン基板２ａの厚さを約６μｍにするとＮ型シ
リコン領域２Ａになる。次に、図４（ｂ）に示すよう
に、Ｎ型シリコン領域２Ａの表面に耐酸化性膜２２を形
成し、熱処理により厚さ１．０μｍのフィールド酸化膜
６を形成する。次に、図４（ｃ）に示すように、フィー
ルド酸化膜６の所望箇所から少なくとも酸化シリコン膜
１５に達する深さにかけて溝を形成し、厚さ４００ｎｍ
の酸化シリコン膜１８を形成したのちポリシリコン１７
で埋める。あるいはＢＰＳＧ膜で埋めてもよい。これら
のことは、公知の溝分離技術によればよい。以後の工程
は、公知の高耐圧ＣＭＯＳと同様にして図１，図２に示
したものを実現することができる。
【００３２】次に、本実施の形態の第２の製造方法につ
いて説明する。
いて説明する。
【００３３】まず、図５（ａ）に示すように、Ｎ型単結
晶シリコン基板２ａ（不純物濃度３×１０15ｃｍ-3）の
一主面（（１００）面）に熱酸化法などにより一様の膜
厚の酸化シリコン膜（図示なし）を形成する。その後、
フォトリソグラフィー法およびドライエッチング法を適
用して所定の部分の酸化シリコン膜を除去して該部分の
単結晶シリコン面を露出させ、酸化シリコン膜をマスク
に単結晶シリコンをエッチングして浅い段差を形成す
る。こうして、開口１６を形成する部分にリング状の突
起２３が形成される。続いてマスクとした酸化シリコン
膜を除去した後、浅い段差の形成された面に一様の膜厚
に絶縁膜１５ｂを形成する。この絶縁膜１５ｂは熱酸化
または低温ＣＶＤ等で形成された酸化シリコン膜（Ｓｉ
Ｏ2 ）であってもよいし、同様に低温ＣＶＤ等で形成さ
れた窒化シリコン膜（Ｓｉ3 Ｎ4 ）であってもい。この
絶縁膜１５ｂの膜厚は浅い段差が埋まる程度とする。そ
して、基板段差および絶縁膜の膜厚は、必要な絶縁分離
耐圧に応じて数１００ｎｍ〜数μｍ内の厚さに選択され
る。
晶シリコン基板２ａ（不純物濃度３×１０15ｃｍ-3）の
一主面（（１００）面）に熱酸化法などにより一様の膜
厚の酸化シリコン膜（図示なし）を形成する。その後、
フォトリソグラフィー法およびドライエッチング法を適
用して所定の部分の酸化シリコン膜を除去して該部分の
単結晶シリコン面を露出させ、酸化シリコン膜をマスク
に単結晶シリコンをエッチングして浅い段差を形成す
る。こうして、開口１６を形成する部分にリング状の突
起２３が形成される。続いてマスクとした酸化シリコン
膜を除去した後、浅い段差の形成された面に一様の膜厚
に絶縁膜１５ｂを形成する。この絶縁膜１５ｂは熱酸化
または低温ＣＶＤ等で形成された酸化シリコン膜（Ｓｉ
Ｏ2 ）であってもよいし、同様に低温ＣＶＤ等で形成さ
れた窒化シリコン膜（Ｓｉ3 Ｎ4 ）であってもい。この
絶縁膜１５ｂの膜厚は浅い段差が埋まる程度とする。そ
して、基板段差および絶縁膜の膜厚は、必要な絶縁分離
耐圧に応じて数１００ｎｍ〜数μｍ内の厚さに選択され
る。
【００３４】次に、図５（ｂ）に示すように、突起２３
上の絶縁膜１５ｂを研削・研磨あるいはエッチング等に
より除去し、Ｎ型単結晶シリコン基板２ａの単結晶シリ
コン露出面と絶縁膜１５ｂの表面とをほぼ平坦な面とし
た後、単結晶シリコンと絶縁膜のどちらか一方に選択性
のある研磨方法あるいはエッチング方法でさらに段差を
調整するが、あるいは両者を同時に同じ速度で研磨でき
る方法を用いて、段差（マイクロラフネス）が最大でも
数１０ｎｍ程度となるように平坦化する。残った絶縁膜
１５ｃの厚さは６００ｎｍとする。次に、イオン注入法
によりボロン注入領域２１を形成し、ランプアニールを
行なう。
上の絶縁膜１５ｂを研削・研磨あるいはエッチング等に
より除去し、Ｎ型単結晶シリコン基板２ａの単結晶シリ
コン露出面と絶縁膜１５ｂの表面とをほぼ平坦な面とし
た後、単結晶シリコンと絶縁膜のどちらか一方に選択性
のある研磨方法あるいはエッチング方法でさらに段差を
調整するが、あるいは両者を同時に同じ速度で研磨でき
る方法を用いて、段差（マイクロラフネス）が最大でも
数１０ｎｍ程度となるように平坦化する。残った絶縁膜
１５ｃの厚さは６００ｎｍとする。次に、イオン注入法
によりボロン注入領域２１を形成し、ランプアニールを
行なう。
【００３５】次に、図５（ｃ）に示すように、ＣＶＤ法
などにより多結晶シリコン層２４を形成する。この多結
晶シリコン層２４の膜厚は数１０ｎｍ程度のマイクロラ
フネスによる段差を埋めることができ、さらに研磨して
平坦化するためのマージンも含めた厚さが必要で、１〜
３μｍ程度が適当である。続いて多結晶シリコン層２４
を研磨して平坦化し、段差（マイクロラフネス）が最大
で数ｎｍ程度となる極めて平坦な面を形成する。この段
差は全面が多結晶シリコン膜であるのでＣＭＰにより可
能である。次いで、多結晶シリコン層２４ａに導電性を
持たせるため、ボロンなどをイオン注入あるいは不純物
拡散により導入する。なお、不純物の導入は多結晶シリ
コン膜２４を研磨する前に行ってもよい。
などにより多結晶シリコン層２４を形成する。この多結
晶シリコン層２４の膜厚は数１０ｎｍ程度のマイクロラ
フネスによる段差を埋めることができ、さらに研磨して
平坦化するためのマージンも含めた厚さが必要で、１〜
３μｍ程度が適当である。続いて多結晶シリコン層２４
を研磨して平坦化し、段差（マイクロラフネス）が最大
で数ｎｍ程度となる極めて平坦な面を形成する。この段
差は全面が多結晶シリコン膜であるのでＣＭＰにより可
能である。次いで、多結晶シリコン層２４ａに導電性を
持たせるため、ボロンなどをイオン注入あるいは不純物
拡散により導入する。なお、不純物の導入は多結晶シリ
コン膜２４を研磨する前に行ってもよい。
【００３６】次に、第１の製造方法と同様にして、Ｐ型
単結晶シリコン基板の一主面と、Ｎ型単結晶シリコン基
板２ａの一主面に形成された極めて平坦な多結晶シリコ
ン膜２４ａの表面とに親水性の処理を施した後、その親
水性処理の施された面同士を貼り合わせ、１１００〜１
２００℃程度の加熱処理を２時間程行う。これにより、
強固に接合された一枚の複合基板を得ることができる。
以下、第１の製造方法と全く同様にして、図６に示す構
造を実現できる。図２に示したものとの相違点は、Ｐ型
シリコン領域１Ａが多結晶シリコン層２４ａとＰ型単結
晶シリコン基板１Ｂとを貼り合せたものになっているこ
とである。Ｐ型拡散層３Ａ−１とＮ型シリコン領域２Ａ
との間のＰＮ接合と貼り合せ接合面２６とが第１の実施
の形態の場合より離れていること、多結晶シリコン層２
４ａは、単結晶シリコンとの接合面２５近傍では貼り合
せ工程やその後の熱工程により単結晶化するので、漏れ
電流は一層少なくなる。
単結晶シリコン基板の一主面と、Ｎ型単結晶シリコン基
板２ａの一主面に形成された極めて平坦な多結晶シリコ
ン膜２４ａの表面とに親水性の処理を施した後、その親
水性処理の施された面同士を貼り合わせ、１１００〜１
２００℃程度の加熱処理を２時間程行う。これにより、
強固に接合された一枚の複合基板を得ることができる。
以下、第１の製造方法と全く同様にして、図６に示す構
造を実現できる。図２に示したものとの相違点は、Ｐ型
シリコン領域１Ａが多結晶シリコン層２４ａとＰ型単結
晶シリコン基板１Ｂとを貼り合せたものになっているこ
とである。Ｐ型拡散層３Ａ−１とＮ型シリコン領域２Ａ
との間のＰＮ接合と貼り合せ接合面２６とが第１の実施
の形態の場合より離れていること、多結晶シリコン層２
４ａは、単結晶シリコンとの接合面２５近傍では貼り合
せ工程やその後の熱工程により単結晶化するので、漏れ
電流は一層少なくなる。
【００３７】この第２の製造方法は、特願平６−１５６
４５１号（平成６年６月１６日出願）及びプロシーディ
ングス・オブ・１９９５インタナショナル・シンポジウ
ム・オン・パワー・セミコンダクタ・デバイシス・アン
ド・ＩＣ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １９９５
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｎｐｏｓｉｕｍｏｎ
Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉ
ｃｅｓ ＆ ＩＣｓ）誌、第５８頁−第６２頁に記載さ
れている論文で紹介されたＰＳＢ（Ｐｏｌｙ−Ｓｉ Ｓ
ａｎｄｗｉｃｈｅｄ ｗａｆｅｒ Ｂｏｎｄｉｎｇ）技
術を応用したものである。第１の製造方法では、酸化シ
リコン膜とシリコンとの混在面を平坦化しなければなら
ないのでマイクロラフネスを１０ｎｍ以下に押えるのが
困難であるので、貼り合せ接合面にボイドが発生し易い
が、第２の製造方法では貼り合せ面がシリコンのみであ
るので平坦性がよく、ボイドの発生を防止でき、歩合り
もしくは信頼性が向上する。
４５１号（平成６年６月１６日出願）及びプロシーディ
ングス・オブ・１９９５インタナショナル・シンポジウ
ム・オン・パワー・セミコンダクタ・デバイシス・アン
ド・ＩＣ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １９９５
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｎｐｏｓｉｕｍｏｎ
Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉ
ｃｅｓ ＆ ＩＣｓ）誌、第５８頁−第６２頁に記載さ
れている論文で紹介されたＰＳＢ（Ｐｏｌｙ−Ｓｉ Ｓ
ａｎｄｗｉｃｈｅｄ ｗａｆｅｒ Ｂｏｎｄｉｎｇ）技
術を応用したものである。第１の製造方法では、酸化シ
リコン膜とシリコンとの混在面を平坦化しなければなら
ないのでマイクロラフネスを１０ｎｍ以下に押えるのが
困難であるので、貼り合せ接合面にボイドが発生し易い
が、第２の製造方法では貼り合せ面がシリコンのみであ
るので平坦性がよく、ボイドの発生を防止でき、歩合り
もしくは信頼性が向上する。
【００３８】図７は本発明の第２の実施の形態を示す断
面図である。
面図である。
【００３９】ＮチャネルＨＶＬＤＭＯＳ Ｔn の第１の
Ｐ型拡散層３Ａ−１がＰ- 型拡散層２７に囲まれている
こと、第２のＰ型拡散層１０ＡがＮ型拡散層２８（Ｎ型
シリコン領域２Ａより不純物濃度が大きい）に囲まれて
いる。Ｎ型拡散層２８とＰ-型拡散層２７とが重なった
ところがＮ型となり重なっていないところのＮ型拡散層
２８と導電度が殆んど変らないようにそれぞれの不純物
濃度を設定しておく。Ｐ型領域間のＮ型領域の厚さは、
Ｎ型拡散層２８の寸法で決まり、Ｎ型シリコン領域２Ａ
の厚さのばらつきを受けないので耐電圧のばらつきを小
さくできる利点がある。
Ｐ型拡散層３Ａ−１がＰ- 型拡散層２７に囲まれている
こと、第２のＰ型拡散層１０ＡがＮ型拡散層２８（Ｎ型
シリコン領域２Ａより不純物濃度が大きい）に囲まれて
いる。Ｎ型拡散層２８とＰ-型拡散層２７とが重なった
ところがＮ型となり重なっていないところのＮ型拡散層
２８と導電度が殆んど変らないようにそれぞれの不純物
濃度を設定しておく。Ｐ型領域間のＮ型領域の厚さは、
Ｎ型拡散層２８の寸法で決まり、Ｎ型シリコン領域２Ａ
の厚さのばらつきを受けないので耐電圧のばらつきを小
さくできる利点がある。
【００４０】製造方法としてはボロン注入層２１を形成
する前に、イオン注入と押込み拡散を利用してＰ- 型拡
散層２７の原形となる領域を形成し、それからボロン注
入層２１を形成し、更に、第２のＰ型拡散層１０Ａを形
成する前にＮ型拡散層２８の原形となる領域を例えばイ
オン注入と押込み拡散とにより形成しておけばよい。な
お、第１の実施の形態と同様にＰＳＢ技術を利用するこ
ともできることはいうまでもない。
する前に、イオン注入と押込み拡散を利用してＰ- 型拡
散層２７の原形となる領域を形成し、それからボロン注
入層２１を形成し、更に、第２のＰ型拡散層１０Ａを形
成する前にＮ型拡散層２８の原形となる領域を例えばイ
オン注入と押込み拡散とにより形成しておけばよい。な
お、第１の実施の形態と同様にＰＳＢ技術を利用するこ
ともできることはいうまでもない。
【００４１】図８は本発明の第３の実施の形態を示す断
面図である。
面図である。
【００４２】第１の実施の形態でＰ型チャネル領域７、
ゲート電極１２ｎを設けず接合ゲート電極Ｇnjをソース
電極Ｓn に接続せず、ゲート電極として独立させたもの
である。
ゲート電極１２ｎを設けず接合ゲート電極Ｇnjをソース
電極Ｓn に接続せず、ゲート電極として独立させたもの
である。
【００４３】すなわち、本実施の形態は、底面及び側面
が絶縁膜（酸化シリコン膜１５，１８）で覆われたＮ型
シリコン領域２Ｂを表面部に備え、酸化シリコン膜１５
に設けられた開口１６Ａ部でＮ型シリコン領域２Ｂの底
部と連結するＰ型シリコン領域１Ａを有する半導体基体
と、Ｎ型シリコン領域２Ｂの表面部にこれより高濃度に
開口１６Ａ直上部を挟んでそれぞれ形成された一対のＮ
+ 型拡散層８ｎＡ，９ｎＡでなるソース領域及びドレイ
ン領域と、Ｎ型シリコン領域２Ｂの表面部の、開口１６
Ａ直上部に形成されたＰ型拡散層１０Ｂでなる第１の接
合ゲート領域と、Ｎ型シリコン領域２Ｂの底部の開口１
６Ａ部とその周辺に形成されたＰ型拡散層３Ｂ−１でな
る第２の接合ゲート領域とを有する接合型電界効果トラ
ンジスタを有している。Ｎ+ 型拡散層９ｎＡ（ドレイン
領域）とＰ型拡散層１０Ｂ又は３Ｂ−１との間の耐電圧
で素子としての耐電圧が定まる。絶縁ゲート構造を有し
ていないので、高耐圧化は容易であり、誘電体分離構造
との整合性もよい。
が絶縁膜（酸化シリコン膜１５，１８）で覆われたＮ型
シリコン領域２Ｂを表面部に備え、酸化シリコン膜１５
に設けられた開口１６Ａ部でＮ型シリコン領域２Ｂの底
部と連結するＰ型シリコン領域１Ａを有する半導体基体
と、Ｎ型シリコン領域２Ｂの表面部にこれより高濃度に
開口１６Ａ直上部を挟んでそれぞれ形成された一対のＮ
+ 型拡散層８ｎＡ，９ｎＡでなるソース領域及びドレイ
ン領域と、Ｎ型シリコン領域２Ｂの表面部の、開口１６
Ａ直上部に形成されたＰ型拡散層１０Ｂでなる第１の接
合ゲート領域と、Ｎ型シリコン領域２Ｂの底部の開口１
６Ａ部とその周辺に形成されたＰ型拡散層３Ｂ−１でな
る第２の接合ゲート領域とを有する接合型電界効果トラ
ンジスタを有している。Ｎ+ 型拡散層９ｎＡ（ドレイン
領域）とＰ型拡散層１０Ｂ又は３Ｂ−１との間の耐電圧
で素子としての耐電圧が定まる。絶縁ゲート構造を有し
ていないので、高耐圧化は容易であり、誘電体分離構造
との整合性もよい。
【００４４】以上の説明において、制御ロジックをＣＭ
ＯＳで形成するとき、ｎＭＯＳトランジスタやｐＭＯＳ
トランジスタをそれぞれｐチャネルＨＶＭＯＳ Ｔp と
同様に誘電体分離されたシリコン領域に形成することに
より、ラッチアップに強い制御ロジックとすることがで
きることは改めて詳細に説明するまでもなく明らかであ
ろう。
ＯＳで形成するとき、ｎＭＯＳトランジスタやｐＭＯＳ
トランジスタをそれぞれｐチャネルＨＶＭＯＳ Ｔp と
同様に誘電体分離されたシリコン領域に形成することに
より、ラッチアップに強い制御ロジックとすることがで
きることは改めて詳細に説明するまでもなく明らかであ
ろう。
【００４５】
【発明の効果】以上説明したように本発明は、開口を有
する絶縁膜を介して接合された第１導電型半導体領域と
第２導電型半導体領域とでなる半導体基体を用い、開口
部とその周辺の第１導電型半導体領域に第２導電型拡散
層を設けて電界調整層もしくは接合ゲートの一部として
利用することにより高耐圧ＦＥＴを誘電体分離構造と整
合性よく実現できる。従って、高耐圧ＦＥＴを有する半
導体装置の寄生バイポーラトランジスタによる不具合を
防止できるという効果がある。
する絶縁膜を介して接合された第１導電型半導体領域と
第２導電型半導体領域とでなる半導体基体を用い、開口
部とその周辺の第１導電型半導体領域に第２導電型拡散
層を設けて電界調整層もしくは接合ゲートの一部として
利用することにより高耐圧ＦＥＴを誘電体分離構造と整
合性よく実現できる。従って、高耐圧ＦＥＴを有する半
導体装置の寄生バイポーラトランジスタによる不具合を
防止できるという効果がある。
【図１】本発明の第１の実施の形態を示す平面図であ
る。
る。
【図２】図１のＸ−Ｘ線拡大断面図（図２（ａ））及び
回路図（図２（ｂ））である。
回路図（図２（ｂ））である。
【図３】本発明の第１の実施の形態の第１の製造方法に
ついて説明するための（ａ）〜（ｄ）に分図して示す工
程順断面図である。
ついて説明するための（ａ）〜（ｄ）に分図して示す工
程順断面図である。
【図４】図３に続き（ａ）〜（ｃ）に分図して示す工程
順断面図である。
順断面図である。
【図５】本発明の第１の実施の形態の第２の製造方法に
ついて説明するための（ａ）〜（ｄ）に分図して示す工
程順断面図である。
ついて説明するための（ａ）〜（ｄ）に分図して示す工
程順断面図である。
【図６】本発明の第１の実施の形態の変形を示す断面図
である。
である。
【図７】本発明の第２の実施の形態を示す断面図であ
る。
る。
【図８】本発明の第３の実施の形態を示す断面図であ
る。
る。
【図９】従来例を示す断面図（図９（ａ））及び等価回
路図（図９（ｂ））である。
路図（図９（ｂ））である。
１ Ｐ型シリコン基板 １Ａ Ｐ型シリコン領域 １Ｂ Ｐ型単結晶基板 ２ Ｎ型エピタキシャル層 ２Ａ Ｎ型シリコン領域 ３ Ｐ型拡散層 ３Ａ−１，３Ｂ−１，３Ａ−２，３Ｂ−２ Ｐ型拡散
層 ４ Ｎ+ 型拡散層 ５ Ｐ+ 型分離領域 ６ フィールド酸化膜 ７ Ｐ型チャネル領域 ８ｎ，８ｎＡ Ｎ+ 型ソース領域 ８ｐ Ｐ+ 型ソース領域 ９ｎ，９ｎＡ Ｎ+ 型ドレイン領域 ９ｐ−１ Ｐ+ 型ドレイン領域 ９ｐ−２ Ｐ型ドレイン領域 １０，１０Ａ，１０Ｂ Ｐ型拡散層 １１n ，１１p ゲート酸化膜 １２n ，１２p ゲート電極 １３ Ｎ+ 型コンタクト領域 １４ 層間絶縁膜 １５，１５ａ，１５ｂ，１５ｃ 酸化シリコン膜 １６，１６Ａ 開口 １７ ポリシリコン １８ 酸化シリコン膜 １９ 耐酸化性膜 ２０ フォトレジスト膜 ２１ ボロン注入領域 ２２ 耐酸化性膜 ２３ 突起 ２４，２４ａ 多結晶シリコン層 Ｃj 開孔 Ｃn 開孔 Ｃp 開孔 Ｄn ，Ｄp ドレイン電極（配線） Ｇn ゲート配線 Ｇnj 接合ゲート配線 Ｓn ，Ｓp ソース電極（配線）
層 ４ Ｎ+ 型拡散層 ５ Ｐ+ 型分離領域 ６ フィールド酸化膜 ７ Ｐ型チャネル領域 ８ｎ，８ｎＡ Ｎ+ 型ソース領域 ８ｐ Ｐ+ 型ソース領域 ９ｎ，９ｎＡ Ｎ+ 型ドレイン領域 ９ｐ−１ Ｐ+ 型ドレイン領域 ９ｐ−２ Ｐ型ドレイン領域 １０，１０Ａ，１０Ｂ Ｐ型拡散層 １１n ，１１p ゲート酸化膜 １２n ，１２p ゲート電極 １３ Ｎ+ 型コンタクト領域 １４ 層間絶縁膜 １５，１５ａ，１５ｂ，１５ｃ 酸化シリコン膜 １６，１６Ａ 開口 １７ ポリシリコン １８ 酸化シリコン膜 １９ 耐酸化性膜 ２０ フォトレジスト膜 ２１ ボロン注入領域 ２２ 耐酸化性膜 ２３ 突起 ２４，２４ａ 多結晶シリコン層 Ｃj 開孔 Ｃn 開孔 Ｃp 開孔 Ｄn ，Ｄp ドレイン電極（配線） Ｇn ゲート配線 Ｇnj 接合ゲート配線 Ｓn ，Ｓp ソース電極（配線）
Claims (10)
- 【請求項１】 底面及び側面が絶縁膜で覆われた第１導
電型半導体領域を表面部に備え、前記絶縁膜に設けられ
た開口部で前記第１導電型半導体領域の底部と連結する
第２導電型半導体領域を有する半導体基体と、前記第１
導電型半導体領域の表面をゲート絶縁膜を介して被覆す
るゲート電極と、前記第１導電型半導体領域の底部の前
記開口部とその周辺に形成された第１の第２導電型拡散
層とを有する電界効果トランジスタを含むことを特徴と
する半導体装置。 - 【請求項２】 第１導電型半導体領域の表面部に前記開
口直上部を避けて形成された第２導電型チャネル領域
と、前記第２導電型チャネル領域の表面部に形成された
第１導電型ソース領域と、前記第１導電型半導体領域の
表面部にこれより高濃度に前記第２導電型チャネル領域
と離れ前記開口直上部を避けて形成された第１導電型ド
レイン領域とを有し、ゲート絶縁膜が前記第１導電型ソ
ース領域と第１導電型ドレイン領域とで挟まれた部分の
表面に設けられている請求項１記載の半導体装置。 - 【請求項３】 第１の第２導電型拡散層と第１導電型ソ
ース領域とに同一電圧を印加する手段を有する請求項１
又は２記載の半導体装置。 - 【請求項４】 第１の第２導電型拡散層から伸びる空乏
層が第１導電型半導体領域の表面に達するピンチオフ電
圧が第２導電型チャネル領域と第１導電型半導体領域と
の間の耐電圧及び前記第１の第２導電型拡散層と第１導
電型ドレイン領域との間の耐電圧より低く設定される請
求項１乃至３記載の半導体装置。 - 【請求項５】 第１導電型半導体領域の表面部に第２導
電型チャネル領域、第１導電型ドレイン領域及び第１の
第２導電型拡散層のいずれとも離れ前記第１の第２導電
型拡散層と対向して形成された第２の第２導電型拡散層
と、前記第２の第２導電型拡散層に前記第１の第２導電
型拡散層と同一電圧を印加する手段とを有する請求項１
乃至３記載の半導体装置。 - 【請求項６】 第１の第２の導電型拡散層及び第２の第
２導電型拡散層のそれぞれから伸びる空乏層どうしが連
結するピンチオフ電圧が第２導電型チャネル領域と第１
導電型半導体領域との間の耐電圧並びに前記第１の第２
導電型拡散層及び第２の第２導電型拡散層のそれぞれと
第１導電型ドレイン領域との間の耐電圧のいずれよりも
低く設定される請求項５記載の半導体装置。 - 【請求項７】 第１の第２導電型拡散層がこれより低濃
度で開口部とその周辺部の第１導電型半導体層の底部に
形成された第３の第２導電型拡散層で覆われ、第２の第
２導電型拡散層が第１導電型半導体領域の表面部に形成
され前記第３の第２導電型拡散層と重なるとともにその
部分を第１導電型にする濃度の第１導電型拡散層で覆わ
れている請求項５又は６記載の半導体装置。 - 【請求項８】 底面及び側面が絶縁膜で覆われた第１導
電型半導体領域を表面部に備え、前記絶縁膜に設けられ
た開口部で前記第１導電型半導体領域の底部と連結する
第２導電型半導体領域を有する半導体基体と、前記第１
導電型半導体領域の表面部にこれより高濃度に前記開口
直上部を挟んでそれぞれ形成された一対の第１導電型拡
散層でなるソース領域及びドレイン領域と、前記第１導
電型半導体領域の表面部の前記開口直上部に形成された
第２導電型拡散層でなる第１の接合ゲート領域と、前記
第１導電型半導体領域の底部の前記開口部とその周辺に
形成された第２導電型拡散層でなる第２の接合ゲート領
域とを有する接合型電界効果トランジスタを含むことを
特徴とする半導体装置。 - 【請求項９】 半導体基体が、第１導電型単結晶シリコ
ン層と第２導電型単結晶シリコン層とが開口を有する絶
縁膜を少なくとも部分的に介在させてウェーハボンディ
ング技術により接合されてなり、第１導電型半導体領域
が前記第１単結晶シリコン層の表面から前記絶縁膜に達
する溝分離領域で区画されてなる請求項１乃至８記載の
半導体装置。 - 【請求項１０】 半導体基体が、第２導電型多結晶シリ
コン層と第１導電型単結シリコン層とが開口を有する絶
縁膜を少なくとも部分的に介在させて積層されかつ前記
第２導電型多結晶シリコン層に第２導電型単結晶シリコ
ン層がウェーハボンディング技術により接合されてな
り、第１導電型半導体領域が前記第１導電型単結晶シリ
コン層の表面から前記絶縁膜に達する溝分離領域で区画
されてなる請求項１乃至８記載の半導体装置。
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