JPH08148684A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】電圧の加え方に関わらずに電界効果型トランジ
スタの高耐圧化を図ることを目的とする。 【構成】Ｓｉ基板１１と、この基板１１上にＳｉ酸化膜
１２によって取り囲まれたＮ型の島状領域１３と、この
島状領域１３内に設けられたＰ型のウェル１６、１７、
上記ウェル内に設けられたＮ型のソース領域１８と、ゲ
ート電極Ｇとを具備した電界効果型トランジスタが形成
される半導体装置において、島状領域１３の底部にＰ型
の電界緩和用の拡散領域２２を設けたことを特徴として
いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＳＯＩ（Silicon On
Insulation)構造を有する高耐圧型の半導体装置及びそ
の製造方法に係り、特にフラットパネルディスプレイと
りわけエクレトロルミネッセンス（ＥＬ）ディスプレイ
やプラズマディスプレイ等に用いられる高電圧で複数の
出力段を有する駆動用ＩＣを構成する高耐圧型の半導体
装置及びその製造方法に関する。

【０００２】

【従来の技術】従来、耐圧の向上が図られた電界効果型
トランジスタ（以下、ＭＯＳトランジスタと称する）と
して、図６に示すようにゲートＧとドレインＤ間に厚い
酸化膜（ＬＯＣＯＳ酸化膜）を形成し、ゲート、ドレイ
ン間の電界を緩和するようにしたものがある。すなわ
ち、図６はＮチャンネルの電界効果型トランジスタであ
り、Ｐ⁺型半導体基板６１上にはＮ^-型半導体領域６２が
形成されており、Ｎ^-型半導体領域６２の一部にはＰ⁺型
半導体基板６１に達するＰウェル６３が形成されてい
る。このＰウェル６３内にはソースとして作用するＮ⁺
型半導体領域６４とＰ⁺型半導体領域６５とが形成さ
れ、これらＮ⁺型半導体領域６４及びＰ⁺型半導体領域６
５の両表面と接触するようにソース電極Ｓが形成されて
いる。上記Ｎ^-型半導体領域６２内にはドレイン取り出
し用のＮ⁺型半導体領域６６が形成され、このＮ⁺型半導
体領域６６の表面と接触するようにドレイン電極Ｄが形
成されている。上記Ｎ⁺型半導体領域６４とＮ^-型半導体
領域６２との間に位置する上記ウェル６３の表面上には
ゲート絶縁膜を介してゲート電極Ｇが形成されている。
さらに、上記ゲート電極Ｇと上記Ｎ⁺型半導体領域６６
との間のＮ^-型半導体領域６２の表面には、素子耐圧の
向上を図るための厚い酸化膜６７が形成されている。

【０００３】また、図６のＭＯＳトランジスタをＳＯＩ
構造、すなわち絶縁分離型構造のものに採用したものと
して従来、図７に示すものが知られている。すなわち、
図７において、７１はＰ型もしくはＮ型の半導体基板で
あり、この基板７１上には埋め込み酸化膜７２によって
取り囲まれ、他の部分と絶縁分離されたＮ^-型の島状領
域７３が形成されている。この島状領域７３にはＰウェ
ル７４及びこのＰウェル７４と重なり、このＰウェル７
４よりも浅いチャンネル用Ｐウェル７５が形成されてい
る。上記チャンネル用Ｐウェル７５内にはソースとして
作用するＮ⁺型半導体領域７６とＰ⁺型半導体領域７７と
が形成され、これらＮ⁺型半導体領域７６及びＰ⁺型半導
体領域７７にはソース電極Ｓが形成されている。上記Ｎ
^-型の島状領域７３内にはドレイン取り出し用のＮ⁺型半
導体領域７８が形成され、このＮ⁺型半導体領域７８に
はドレイン電極Ｄが形成されている。上記Ｎ⁺型半導体
領域７６と島状領域７３との間に位置する上記チャンネ
ル用Ｐウェル７５の表面上にはゲート電極Ｇが形成され
ている。さらに、上記ゲート電極Ｇと上記Ｎ⁺型半導体
領域７８との間の島状領域７３の表面には、素子耐圧の
向上を図るための厚い酸化膜７９が形成されている。

【０００４】上記図７に示すような構造のＭＯＳトラン
ジスタを半導体基板に複数個集積化した場合の構成を図
８に示す。なお、図８において、上記図７と対応する箇
所には同じ符号を付してその説明は省略する。図８では
２個のＮチャンネルＭＯＳトランジスタのみが示されて
いる。図中左側のＭＯＳトランジスタのソースには負極
性の高電圧−ＨＶが印加され、ドレインは負荷を介して
アース電位ＧＮＤに接続されている。また、図中右側の
ＭＯＳトランジスタのソースはアース電位ＧＮＤに接続
され、ドレインには負荷を介して正極性の高電圧＋ＨＶ
が印加されている。

【０００５】ここで、図８から分かるように、Ｎチャン
ネルＭＯＳトランジスタのドレイン側に正極性の高電圧
を印加した場合には、図の右側部分に示すように等電位
線が十分に広がって埋め込み酸化膜による電界緩和効果
が得られている。

【０００６】上記のように高耐圧のＭＯＳトランジスタ
が必要とされる分野の一つにフラットパネルディスプレ
イ駆動用ＩＣの分野がある。とりわけＥＬディスプレイ
やプラズマディスプレイおよび強誘電性液晶表示器駆動
用のＩＣには、ディスプレイの性能向上のために高耐圧
素子が必要とされる。例えばＥＬディスプレイの高輝度
化、駆動回路の簡略化等の高性能化のためには、ドライ
バＩＣの高耐圧化、出力電圧の３ステート化（出力電圧
の極性として＋、−、０の３状態をとる）が極めて有効
である。すなわち、高耐圧化することで発光素子のオン
状態とオフ状態の電圧差が大きく設定できるので、発光
時と非発光時のコントラストが大きくでき、３ステート
化により簡単な回路で交流駆動が実現でき、輝度の経時
劣化の防止や駆動に伴って発生する振動音の防止が可能
になるのである。さらにそれに加えて、消費電力を下げ
るという要求からＮチャンネルの高耐圧ＭＯＳトランジ
スタとＰチャンネルの高耐圧ＭＯＳトランジスタとを相
補的に組み合わせて用いることが要求される。

【０００７】しかしながら、従来の技術でＥＬディスプ
レイ駆動用のＩＣを構成しようとすると次のような問題
点がある。まず、３ステートであるところから、用いる
高耐圧素子は正極性の高電圧（基板、ソースがアース電
位ＧＮＤでドレインが正極性の高電圧）に耐えると共に
負極性の高電圧（基板、ドレインがアース電位ＧＮＤで
ソースが負極性の高電圧）にも耐える必要がある。この
ような要求に対し図７に示す構造でドライバＩＣを構成
しようとすると、図８の右側部分に示すように正極性の
高電圧に対しては確かに等電位線が広がって埋め込み酸
化膜による電界緩和効果が現れるが、負極性の高電圧に
対しては図８の左側部分に示すようにソース近傍のＰＮ
接合界面で等電位線が密になって電界が集中し、必要な
高耐圧が得られなくなるという問題がある。

【０００８】

【発明が解決しようとする課題】このように高耐圧化が
図られた従来の半導体装置では電圧の加え方によって装
置内部で電界の集中が起こり、必要な高耐圧が得られな
くなるという不都合が生じる。

【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、電圧の加え方に関わら
ずに電界効果型トランジスタの高耐圧化を図ることがで
きる半導体装置及びその製造方法を提供することであ
る。

【００１０】

【課題を解決するための手段】この発明の半導体装置
は、半導体基板と、上記半導体基板上に絶縁体層で囲ま
れた第１導電型の島状領域と、上記島状領域内に設けら
れた第２導電型のウェル領域と、上記ウェル領域内に設
けられた第１導電型の第１拡散領域と、上記第１拡散領
域と上記島状領域との間に位置する上記ウェル領域表面
上に設けられたゲート電極とを具備し、上記島状領域を
ドレイン、第１拡散領域をソース、ウェル領域の一部を
チャンネルとする電界効果型トランジスタが形成される
半導体装置において、上記島状領域の底部に第２導電型
の電界緩和用拡散領域を設けた具備したことを特徴とす
る。

【００１１】この発明の半導体装置の製造方法は、第１
導電型の第１の半導体基板の主面側に第２導電型の拡散
領域を形成する工程と、上記第１の半導体基板の主面側
に素子分離用の溝を形成する工程と、上記溝の内部を含
む上記第１の半導体基板の主面側に酸化膜を形成する工
程と、上記溝の内部を含む第１の半導体基板の主面側に
多結晶シリコン層を形成する工程と、上記第１の半導体
基板の主面側を研磨する工程と、上記第１の半導体基板
の主面側に第２の半導体基板を接合する工程と、上記第
１の半導体基板を主面と対向する面から研磨することに
よって第１の半導体基板を所定の厚さにして素子形成面
とする工程とを具備したことを特徴とする。

【００１２】この発明の半導体装置の製造方法は、第１
導電型の第１の半導体基板の主面側の第１の素子形成予
定領域に電界緩和用の第２導電型の第１の拡散領域を形
成する工程と、上記第１の半導体基板の主面側の第２の
素子形成予定領域に電界緩和用の拡散領域形成予定領域
を残して第２導電型の第２の拡散領域を形成する工程と
を具備したことを特徴とする。

【００１３】

【作用】この発明の半導体装置では、島状領域の底部に
第２導電型の電界緩和用拡散領域を設けることにより、
ソースに負極性の高電圧を印加した場合でもこの負極性
の高電圧に対しても電界緩和効果が現れてソース近傍の
ＰＮ接合界面に電界が集中することなく、必要な高耐圧
が得られるようになる。

【００１４】上記の電界緩和用拡散領域を形成するため
には、２枚の半導体基板の接合に先立って一方の半導体
基板の所定の場所に必要な拡散層を形成しておき、半導
体基板の接合後に一方の半導体基板の電界緩和用拡散領
域の形成面とは反対面を研磨し、素子形成面とする。

【００１５】

【実施例】以下図面を参照してこの発明を実施例により
説明する。図１はこの発明をＳＯＩ構造のＮチャンネル
高耐圧ＬＤＭＯＳ（Lateral Double Diffused MOS ）ト
ランジスタに実施した場合の素子構造を示す断面図であ
る。図１において、１１はＰ型もしくはＮ型のＳｉ半導
体基板である。この基板１１上には、周囲が０．５μｍ
以上の厚みのＳｉ酸化膜１２によって取り囲まれ、他の
部分とは電気的に絶縁分離されたＮ型の島状領域１３が
設けられている。この島状領域１３の厚さは１μｍ以上
であり、上層は高耐圧ＭＯＳトランジスタのドレインと
なる比較的高濃度のドリフト層（drift −Ｎ）１４から
なり、下層はドリフト層１４よりも低濃度のＮ型の層１
５からなる。

【００１６】上記島状領域１３にはＰウェル（Ｐwell）
１６が上記Ｎ型の層１５に達するように形成されてい
る。さらに島状領域１３内の上記Ｐウェル１６に対して
自己整合的な位置には、Ｐウェル１６よりも浅いチャン
ネル用Ｐウェル（chＰwell）１７が形成されている。上
記チャンネル用Ｐウェル１７内にはＮ⁺のソース拡散領
域１８と、チャンネル用Ｐウェル１７から電極を取るた
めのＰ⁺型拡散領域１９とが形成されている。上記ソー
ス拡散領域１８及びＰ⁺型拡散領域１９の両表面にはソ
ース電極Ｓが形成されている。また、上記ドリフト層１
４内にはドレイン電極を取るためのＮ⁺型拡散領域２０
が形成されており、このＮ⁺型拡散領域２０にはドレイ
ン電極Ｄが形成されている。上記Ｎ⁺型拡散領域１８と
ドリフト層１４との間に位置する上記チャンネル用Ｐウ
ェル１７の表面上にはゲート電極Ｇが形成されている。
さらに、上記ゲート電極Ｇと上記Ｎ⁺型拡散領域２０と
の間のドリフト層１４の表面には、素子耐圧の向上を図
るための厚いＬＯＣＯＳ酸化膜２１が形成されている。

【００１７】さらに、上記島状領域１３内のＮ型の層１
５と接したＳｉ酸化膜１２上には電界緩和用のＰ型の埋
め込み拡散領域２２が形成されている。この埋め込み拡
散領域２２は上記Ｐウェル１６及びチャンネル用Ｐウェ
ル１７から離れた位置に、例えばピーク濃度が１×１０
¹⁶ｃｍ^-3、埋め込み酸化膜１２からの這い上がりが６μ
ｍ、幅が５μｍで形成されている。

【００１８】上記のような構造のＮチャンネルＭＯＳト
ランジスタにおいて、従来で問題になっていた、ソース
に負極性の高電圧−ＨＶを印加し、ドレインは負荷を介
してアース電位ＧＮＤに接続して使用する場合を説明す
る。基板１１及びドレインをアース電位ＧＮＤに接続
し、ソースに負極性の高電圧を印加すると、ソース（Ｎ
⁺型拡散領域１８）と同電位のＰウェル１６及びチャン
ネル用Ｐウェル１７と、ドリフト層１４との間には空乏
層が広がる。さらにソース電圧を上げていき、この空乏
層が埋め込み拡散領域２２に到達すると、空乏層はこの
埋め込み拡散領域２２における空乏層が到達した箇所と
は反対側の端まで広がり、その結果、空乏層内の電界が
大幅に低減する。

【００１９】図２はこの発明をＳＯＩ構造のＰチャンネ
ル高耐圧ＬＤＭＯＳトランジスタに実施した場合の素子
構造を示す断面図である。Ｐチャンネルの場合、図１の
Ｎチャンネルのものと比べて異なる点はＮとＰの導電型
を入れ替えただけである。すなわち、Ｎ型の島状領域１
３はＰ型の島状領域３３に、Ｎ型のドリフト層１４はＰ
型のドリフト層（drift −Ｐ）３４に、Ｎ型の層１５は
Ｐ型の層３５に、Ｐウェル１６はＮウェル（Ｎwell）３
６に、チャンネル用Ｐウェル１７はチャンネル用Ｎウェ
ル（chＮwell）３７に、Ｎ⁺のソース拡散領域１８はＰ⁺
のソース拡散領域３８に、Ｐ⁺型拡散領域１９はＮ⁺型拡
散領域３９に、Ｎ⁺型拡散領域２０はＰ⁺型拡散領域４０
に、Ｐ型の埋め込み拡散領域２２はＮ型の埋め込み拡散
領域４２にそれぞれ変更されている。

【００２０】図３の（Ａ）は上記図１の実施例装置にお
いて、ソースに負極性の高電圧を印加したときの電位分
布状態を示したものであり、上記のように空乏層内の電
界が大幅に低減することにより、素子表面の電位分布に
ついても素子底部の電位分布に引っぱられ電界緩和の効
果が働く。なお、図３の（Ｂ）は同じ電圧条件のときに
埋め込み拡散領域２２が設けられていない従来装置の電
位分布状態を示したものである。両者を比べてみると、
埋め込み拡散領域２２が設けられている場合の方が等電
位線が十分に広がり、電界緩和効果が得られていること
が理解できる。

【００２１】なお、このとき、ドリフト層１４は比較的
高濃度にすることができるので、トランジスタがオンし
たときのオン抵抗は低い状態を維持したまま耐圧が向上
する。

【００２２】図４はこの発明をＳＯＩ構造のＣＭＯＳ高
耐圧ＬＤＭＯＳトランジスタに実施した場合の素子構造
を示す断面図である。ここで、Ｎチャンネル側のＭＯＳ
トランジスタについては図１と対応する箇所に付した同
じ符号を用い、Ｐチャンネル側のＭＯＳトランジスタに
ついては図２と対応する箇所に付した同じ符号を用いて
その説明は省略する。ただし、ＮチャンネルＭＯＳトラ
ンジスタのソース、ドレイン、ゲート電極はＮＳ、Ｎ
Ｄ、ＮＧで表し、ＰチャンネルＭＯＳトランジスタのソ
ース、ドレイン、ゲート電極はＰＳ、ＰＤ、ＰＧで表し
た。

【００２３】このような構造において、ＮチャンネルＭ
ＯＳトランジスタのソースＮＳとＳｉ半導体基板１１は
共にアース電位ＧＮＤにされており、同電位であるが、
ＰチャンネルＭＯＳトランジスタのソースＰＳは電源電
圧であり、Ｓｉ半導体基板１１とは異なる電位である。
この場合、本発明はＰチャンネルＭＯＳトランジスタの
高耐圧化により有効となる。逆にＰチャンネルＭＯＳト
ランジスタのソースＰＳとＳｉ半導体基板１１が共にア
ース電位で、ＮチャンネルＭＯＳトランジスタのソース
ＮＳが負極性の電源電圧の場合に適用できる。この場合
に本発明はＮチャンネルＭＯＳトランジスタの高耐圧化
により有効である。

【００２４】次にＮチャンネル高耐圧ＬＤＭＯＳトラン
ジスタの製造方法について図５を用いて説明する。ま
ず、Ｐ（リン）の不純物濃度が１×１０¹⁵ｃｍ^-3で、表
面が（１００）面を有するＳｉ半導体基板５１の鏡面側
に熱酸化法によりＳｉ酸化膜５２を０．１μｍの厚さで
形成する。次にフォトリソグラフィー工程、ボロンイオ
ンの選択注入工程により、Ｓｉ半導体基板５１の所定位
置に電界緩和用のＰ型の埋め込み拡散領域５３を形成す
る（図５（Ａ））。

【００２５】次に上記Ｓｉ酸化膜５２を除去した後、Ｃ
ＶＤ酸化膜の形成、フォトリソグラフィー工程、異方性
ドライエッチング技術により、まずＣＶＤ酸化膜を選択
的に除去し、続いて残ったＣＶＤ酸化膜をマスクにＳｉ
半導体基板５１を選択的にエッチングしてトレンチ
（溝）５４を形成する。なお、このトレンチ５４の幅及
び深さは各々１〜３μｍ及び１０μｍ程度である。次に
基板をエッチングする際にマスクとして使用したＣＶＤ
酸化膜を除去した後、熱酸化法によりトレンチ５４の内
周面を含む基板表面に０．５μｍのＳｉ酸化膜５５を形
成し、さらに多結晶シリコン層５６を堆積して上記トレ
ンチ５４を埋め込む。その後、多結晶シリコン層５６を
研磨して平坦化する（図５（Ｂ））。

【００２６】次にＰ型もしくはＮ型で表面が（１００）
面を有するＳｉ半導体基板５７を用意し、クリーンな状
態で公知の基板接着技術、例えば両方の基板を弗酸処理
によりフッ素終端させ、純水に浸漬することによりフッ
素原子をＯＨ基に置換し、ＯＨ基どおしの水素結合によ
り接着する技術等を用いて、Ｓｉ半導体基板５７の鏡面
と先のＳｉ半導体基板５１の鏡面とが対向する状態で両
者を貼り合わせ、熱処理により一体化する。そして、こ
の一体化された基板のＳｉ半導体基板５１の先の鏡面と
は反対面を研削及び研磨して、Ｓｉ半導体基板５１の厚
さを例えば１０μｍ程度に調整する（図５（Ｃ））。

【００２７】これ以降は、Ｓｉ半導体基板５１の露出面
に対して周知技術の熱酸化法、イオン注入法、ＣＶＤ
法、スパッタ法、フォトリソグラフィー工程、フォトエ
ッチング等の工程の繰り返しにより、Ｐウェル、チャン
ネルＰウェル、ドリフト層、ソース拡散領域、電極を取
り出し用の拡散領域、ＬＯＣＯＳ酸化膜、電極取り出し
用のコンタクトホール、電極及び配線、表面保護膜等を
形成し、図１のような構造のＮチャンネル高耐圧ＬＤＭ
ＯＳトランジスタを得る。

【００２８】ところで、電界緩和用の埋め込み拡散領域
５３を形成し、さらに２枚のＳｉ半導体基板を接合した
後のデバイス形成工程において各種拡散領域を形成する
際には埋め込み拡散領域５３に対して位置合わせを行う
必要がある。そして、このような位置合わせにはトレン
チパターンを利用することができる。すなわち、このト
レンチパターンを基準にして各種拡散領域を形成するこ
とができ、トレンチパターンをマスク合わせのアライメ
ントマークとして用いることができる。

【００２９】また、前記図４に示すようなＣＭＯＳ高耐
圧ＬＤＭＯＳトランジスタを製造する場合には、Ｓｉ半
導体基板５１のＮチャンネルＭＯＳトランジスタの形成
予定領域に電界緩和用のＰ型の埋め込み拡散領域５３を
形成し、他方、ＰチャンネルＭＯＳトランジスタの形成
予定領域に電界緩和用の埋め込み拡散領域を形成する場
合にはＮチャンネルＭＯＳトランジスタ側のＰ型の埋め
込み拡散領域５３に対応する領域を残してＰ型の拡散領
域（図４中に破線で示した領域）を形成すれば、Ｎ型の
埋め込み拡散領域を残すことができる。

【００３０】

【発明の効果】以上説明したようにこの発明によれば、
電圧の加え方に関わらずに電界効果型トランジスタの高
耐圧化を図ることができる半導体装置及びその製造方法
を提供することができる。

【図面の簡単な説明】

【図１】この発明をＳＯＩ構造のＮチャンネル高耐圧Ｌ
ＤＭＯＳトランジスタに実施した場合の素子構造を示す
断面図。

【図２】この発明をＳＯＩ構造のＰチャンネル高耐圧Ｌ
ＤＭＯＳトランジスタに実施した場合の素子構造を示す
断面図。

【図３】図１の実施例装置及び従来装置における電位分
布状態を示す図。

【図４】この発明をＳＯＩ構造のＣＭＯＳ高耐圧ＬＤＭ
ＯＳトランジスタに実施した場合の素子構造を示す断面
図。

【図５】この発明のＮチャンネル高耐圧ＬＤＭＯＳトラ
ンジスタを製造する際の工程を示す断面図。

【図６】従来のＭＯＳトランジスタの断面図。

【図７】図６とは異なる従来のＭＯＳトランジスタの断
面図。

【図８】図７のＭＯＳトランジスタを半導体基板に複数
個集積化した場合の構成を示す断面図。

【符号の説明】

１１…Ｓｉ半導体基板、１２…Ｓｉ酸化膜、、１３…島
状領域、１４…ドリフト層（drift −Ｎ）、１５…Ｎ型
の層、１６…Ｐウェル（Ｐwell）、１７…チャンネル用
Ｐウェル（chＰwell）、１８…Ｎ⁺のソース拡散領域、
１９…Ｐ⁺型拡散領域、２０…Ｎ⁺型拡散領域、２１…Ｌ
ＯＣＯＳ酸化膜、２２…電界緩和用のＰ型の埋め込み拡
散領域、３３…Ｐ型の島状領域、３４…Ｐ型のドリフト
層（drift −Ｐ）、３５…Ｐ型の層、３６…Ｎウェル
（Ｎwell）、３７…チャンネル用Ｎウェル（chＮwel
l）、３８…Ｐ⁺のソース拡散領域、３９…Ｎ⁺型拡散領
域、４０…Ｐ⁺型拡散領域、４２…Ｎ型の埋め込み拡散
領域、５１…Ｓｉ半導体基板、５２…Ｓｉ酸化膜、５３
…Ｐ型の埋め込み拡散領域、５４…トレンチ（溝）、５
５…Ｓｉ酸化膜、５６…多結晶シリコン層、５７…Ｓｉ
半導体基板。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｓ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、上記半導体基板上に絶縁
   体層で囲まれた第１導電型の島状領域と、上記島状領域
   内に設けられた第２導電型のウェル領域と、上記ウェル
   領域内に設けられた第１導電型の第１拡散領域と、上記
   第１拡散領域と上記島状領域との間に位置する上記ウェ
   ル領域表面上に設けられたゲート電極とを具備し、上記
   島状領域をドレイン、第１拡散領域をソース、ウェル領
   域の一部をチャンネルとする電界効果型トランジスタが
   形成される半導体装置において、上記島状領域の底部に
   第２導電型の電界緩和用拡散領域を設けた具備したこと
   を特徴とする半導体装置。
2. 【請求項２】 第１導電型の第１の半導体基板の主面側
   に電界緩和用の第２導電型の拡散領域を形成する工程
   と、上記第１の半導体基板の主面側に素子分離用の溝を
   形成する工程と、上記溝の内部を含む上記第１の半導体
   基板の主面側に酸化膜を形成する工程と、上記溝の内部
   を含む第１の半導体基板の主面側に多結晶シリコン層を
   形成する工程と、上記第１の半導体基板の主面側を研磨
   する工程と、上記第１の半導体基板の主面側に第２の半
   導体基板を接合する工程と、上記第１の半導体基板を主
   面と対向する面から研磨することによって第１の半導体
   基板を所定の厚さにして素子形成面とする工程とを具備
   したことを特徴とする半導体装置の製造方法。
3. 【請求項３】 第１導電型の第１の半導体基板の主面側
   の第１の素子形成予定領域に電界緩和用の第２導電型の
   第１の拡散領域を形成する工程と、上記第１の半導体基
   板の主面側の第２の素子形成予定領域に電界緩和用の拡
   散領域形成予定領域を残して第２導電型の第２の拡散領
   域を形成する工程とを具備したことを特徴とする半導体
   装置の製造方法。