JP3198803B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、例えば液晶ディスプレ
イ駆動用ＩＣのように、低電圧駆動ＣＭＯＳ部と高電圧
駆動ＣＭＯＳ部を集積した半導体装置の製造方法に関す
る。
イ駆動用ＩＣのように、低電圧駆動ＣＭＯＳ部と高電圧
駆動ＣＭＯＳ部を集積した半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】液晶フラットパネルディスプレイ (以
下、ＬＣＤパネルと記す) の駆動用ＩＣなどに対して
は、その表示特性などを向上する目的に多くの要求があ
る。例えば、ＬＣＤパネルの大型化、カラー化にともな
って、コントラスト特性を向上する目的に、駆動用ＩＣ
などの高耐電圧化が要求され、また、表示の情報量の増
大にともなって、ロジック回路部には高速動作化が要求
されている。ここで、ロジック回路部の動作速度の向上
に加えて、その低コスト化をも目的に、その構成要素を
微細化して、チップを小型化することが要求されてい
る。ＬＣＤパネル駆動用ＩＣは、ＣＭＯＳＩＣでありな
がら、５Ｖ程度以下の低電圧で駆動する低電圧駆動ＣＭ
ＯＳ部と、数十Ｖ以上の高電圧で駆動する高電圧駆動Ｃ
ＭＯＳ部を集積したものであり、ゲート酸化膜の厚さ
は、低電圧駆動ＣＭＯＳ部では、例えば２５ｎｍと薄
く、高電圧駆動ＣＭＯＳ部では、例えば１５０ｎｍと厚
い。このような厚さの異なるゲート酸化膜を形成するた
めに、特開平５−３０８１２８号公報で公知の方法は、
高電圧駆動ＣＭＯＳのゲート酸化膜用の厚い酸化膜を形
成したのち、その上に積層した多結晶シリコン層からゲ
ート電極を形成し、このゲート電極をマスクに利用して
のエッチングにより露出した基板面の上に低電圧駆動Ｃ
ＭＯＳのゲート酸化膜用の薄い酸化膜を形成し、その上
に積層した多結晶シリコン層からゲート電極を形成す
る。このようにいずれのゲート酸化膜も形成直後の清浄
な状態のまま多結晶シリコン層に覆われ、レジストが直
接ゲート酸化膜に触れることがないので、レジストによ
るゲート酸化膜の汚染がない。
下、ＬＣＤパネルと記す) の駆動用ＩＣなどに対して
は、その表示特性などを向上する目的に多くの要求があ
る。例えば、ＬＣＤパネルの大型化、カラー化にともな
って、コントラスト特性を向上する目的に、駆動用ＩＣ
などの高耐電圧化が要求され、また、表示の情報量の増
大にともなって、ロジック回路部には高速動作化が要求
されている。ここで、ロジック回路部の動作速度の向上
に加えて、その低コスト化をも目的に、その構成要素を
微細化して、チップを小型化することが要求されてい
る。ＬＣＤパネル駆動用ＩＣは、ＣＭＯＳＩＣでありな
がら、５Ｖ程度以下の低電圧で駆動する低電圧駆動ＣＭ
ＯＳ部と、数十Ｖ以上の高電圧で駆動する高電圧駆動Ｃ
ＭＯＳ部を集積したものであり、ゲート酸化膜の厚さ
は、低電圧駆動ＣＭＯＳ部では、例えば２５ｎｍと薄
く、高電圧駆動ＣＭＯＳ部では、例えば１５０ｎｍと厚
い。このような厚さの異なるゲート酸化膜を形成するた
めに、特開平５−３０８１２８号公報で公知の方法は、
高電圧駆動ＣＭＯＳのゲート酸化膜用の厚い酸化膜を形
成したのち、その上に積層した多結晶シリコン層からゲ
ート電極を形成し、このゲート電極をマスクに利用して
のエッチングにより露出した基板面の上に低電圧駆動Ｃ
ＭＯＳのゲート酸化膜用の薄い酸化膜を形成し、その上
に積層した多結晶シリコン層からゲート電極を形成す
る。このようにいずれのゲート酸化膜も形成直後の清浄
な状態のまま多結晶シリコン層に覆われ、レジストが直
接ゲート酸化膜に触れることがないので、レジストによ
るゲート酸化膜の汚染がない。
【０００３】
【発明が解決しようとする課題】しかし上記の公知の方
法は、品質のよいゲート酸化膜は形成できるが、２種類
の厚さのゲート酸化膜を形成するために２回の多結晶シ
リコン堆積が必要となり、プロセスの複雑化やコスト高
を招く欠点がある。本発明の目的は、このような欠点を
除去し、簡単に形成できる２種類の異なる厚さのゲート
絶縁膜を有する半導体装置の製造方法を提供することに
ある。
法は、品質のよいゲート酸化膜は形成できるが、２種類
の厚さのゲート酸化膜を形成するために２回の多結晶シ
リコン堆積が必要となり、プロセスの複雑化やコスト高
を招く欠点がある。本発明の目的は、このような欠点を
除去し、簡単に形成できる２種類の異なる厚さのゲート
絶縁膜を有する半導体装置の製造方法を提供することに
ある。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体基板表面上に相対的に薄いゲー
ト絶縁膜とフィールド絶縁膜と同時に形成した絶縁膜を
形成する工程と、相対的に薄いゲート絶縁膜上に第一の
導電層よりなるゲート電極を形成する工程と、第一ゲー
ト電極およびフィールド絶縁膜と同時に形成した絶縁膜
を被覆する層間絶縁膜を形成する工程と、層間絶縁膜を
エッチングして第一ゲート電極および半導体基板表面に
達するコンタクトホールを明けると共に、層間絶縁膜お
よびフィールド絶縁膜と同時に形成した絶縁膜をエッチ
ングして相対的に厚いゲート絶縁膜を残す工程と、各コ
ンタクトホールを埋めると共に厚いゲート絶縁膜を被覆
する第二の導電層を形成する工程と、第二の導電層より
配線および相対的に厚いゲート絶縁膜上のゲート電極を
形成する工程とを含むことが有効である。その場合、第
一の導電層が多結晶シリコンよりなり、第二の導電層が
金属よりなることが良い。
めに、本発明は、半導体基板表面上に相対的に薄いゲー
ト絶縁膜とフィールド絶縁膜と同時に形成した絶縁膜を
形成する工程と、相対的に薄いゲート絶縁膜上に第一の
導電層よりなるゲート電極を形成する工程と、第一ゲー
ト電極およびフィールド絶縁膜と同時に形成した絶縁膜
を被覆する層間絶縁膜を形成する工程と、層間絶縁膜を
エッチングして第一ゲート電極および半導体基板表面に
達するコンタクトホールを明けると共に、層間絶縁膜お
よびフィールド絶縁膜と同時に形成した絶縁膜をエッチ
ングして相対的に厚いゲート絶縁膜を残す工程と、各コ
ンタクトホールを埋めると共に厚いゲート絶縁膜を被覆
する第二の導電層を形成する工程と、第二の導電層より
配線および相対的に厚いゲート絶縁膜上のゲート電極を
形成する工程とを含むことが有効である。その場合、第
一の導電層が多結晶シリコンよりなり、第二の導電層が
金属よりなることが良い。
【０００５】
【作用】高電圧駆動回路用の厚いゲート絶縁膜をフィー
ルド絶縁膜と同時に形成されるさらに厚い絶縁膜をエッ
チングして形成することにより、厚いゲート絶縁膜形成
工程が削除できる。また、高電圧駆動回路のゲート電極
は金属で形成することにより、前記公開公報で開示され
た方法と比較すると、多結晶シリコン層堆積工程が１回
ですみ、一導電形の多結晶シリコン層のみとなるので配
線等が単純化される。さらに、厚い絶縁膜のエッチング
工程を層間絶縁膜へのコンタクトホール形成のためのエ
ッチング工程につづいて行えば、特に新しい工程の付加
の必要がない。
ルド絶縁膜と同時に形成されるさらに厚い絶縁膜をエッ
チングして形成することにより、厚いゲート絶縁膜形成
工程が削除できる。また、高電圧駆動回路のゲート電極
は金属で形成することにより、前記公開公報で開示され
た方法と比較すると、多結晶シリコン層堆積工程が１回
ですみ、一導電形の多結晶シリコン層のみとなるので配
線等が単純化される。さらに、厚い絶縁膜のエッチング
工程を層間絶縁膜へのコンタクトホール形成のためのエ
ッチング工程につづいて行えば、特に新しい工程の付加
の必要がない。
【０００６】
【実施例】以下、図を引用して本発明の実施例について
説明する。図１〜図３は、本発明の実施例のＬＣＤパネ
ル駆動用ＩＣの製造工程を示し、図１(ａ) 〜 (ｄ)は製
造工程の前半を、図２は図１に続く製造構成を、図３は
図２に続く製造工程を示すものである。
説明する。図１〜図３は、本発明の実施例のＬＣＤパネ
ル駆動用ＩＣの製造工程を示し、図１(ａ) 〜 (ｄ)は製
造工程の前半を、図２は図１に続く製造構成を、図３は
図２に続く製造工程を示すものである。
【０００７】この製造工程は、ｐ形の単結晶シリコン基
板１に、ロジック回路として５Ｖ以下の駆動電圧で駆動
される低圧駆動回路部と数十Ｖ以上の駆動電圧で駆動さ
れる高電圧駆動回路部とが集積されるＬＣＤパネルの駆
動用ＩＣを製造するものである。 図１ (ａ) ：ｐ形、抵抗率１０Ω・ｃｍのＣＺ法による
単結晶シリコン基板１を用意し、低電圧駆動回路部のＣ
ＭＯＳ形成予定領域１０の中のｐチャネルＭＯＳＦＥＴ
形成領域３０と、高電圧駆動回路部のＣＭＯＳ形成予定
領域２０のｐチャネルＭＯＳＦＥＴ形成領域５０に、表
面不純物濃度２〜３×１０16ｃｍ-3で拡散深さ４〜５μ
ｍのｎウエル２１、２２を形成する。
板１に、ロジック回路として５Ｖ以下の駆動電圧で駆動
される低圧駆動回路部と数十Ｖ以上の駆動電圧で駆動さ
れる高電圧駆動回路部とが集積されるＬＣＤパネルの駆
動用ＩＣを製造するものである。 図１ (ａ) ：ｐ形、抵抗率１０Ω・ｃｍのＣＺ法による
単結晶シリコン基板１を用意し、低電圧駆動回路部のＣ
ＭＯＳ形成予定領域１０の中のｐチャネルＭＯＳＦＥＴ
形成領域３０と、高電圧駆動回路部のＣＭＯＳ形成予定
領域２０のｐチャネルＭＯＳＦＥＴ形成領域５０に、表
面不純物濃度２〜３×１０16ｃｍ-3で拡散深さ４〜５μ
ｍのｎウエル２１、２２を形成する。
【０００８】図１ (ｂ) ：次に、低電圧駆動ＣＭＯＳ形
成予定領域１０のｎチャネルＭＯＳＦＥＴ形成領域４０
と、高電圧駆動ＣＭＯＳ形成予定領域２０のｎチャネル
ＭＯＳＦＥＴ形成領域６０に、表面不純物濃度１×１０
17ｃｍ-3程度で拡散深さ２〜３μｍのｐウエル拡散層３
１、３２を形成すると同時に、厚さ４０ｎｍ程度のベー
ス酸化膜４を形成する。
成予定領域１０のｎチャネルＭＯＳＦＥＴ形成領域４０
と、高電圧駆動ＣＭＯＳ形成予定領域２０のｎチャネル
ＭＯＳＦＥＴ形成領域６０に、表面不純物濃度１×１０
17ｃｍ-3程度で拡散深さ２〜３μｍのｐウエル拡散層３
１、３２を形成すると同時に、厚さ４０ｎｍ程度のベー
ス酸化膜４を形成する。
【０００９】図１ (ｃ) ：ｎウエル２２の表面層に表面
不純物濃度１×１０17ｃｍ-3程度で拡散深さ1.５μｍ程
度のｐオフセット拡散層５を、ｐウエル３２の表面層に
表面不純物濃度１×１０17ｃｍ-3程度で拡散深さ1.５μ
ｍ程度のｎオフセット拡散層６をそれぞれ形成する。 図１ (ｄ) ：高電圧駆動ＣＭＯＳ２０の素子分離のた
め、ｎ+ ガードリング７とｐ+ ガードリング８をそれぞ
れ形成し、その後、シリコン窒化膜をマスクとして選択
酸化を行い、低電圧駆動ＣＭＯＳ形成予定領域１０の活
性領域すなわち後に薄いゲート酸化膜が形成される部分
と高電圧駆動ＣＭＯＳ形成予定領域２０のソースおよび
ドレインコンタクトを形成する部分を除いて、フィール
ド酸化膜９を厚さ６００ｎｍ程度に形成する。なお図で
は省略するが、低電圧駆動ＣＭＯＳ１０の素子分離のた
めに、フィールド酸化膜下の所望部分にはｐフィールド
拡散層が同時形成される。
不純物濃度１×１０17ｃｍ-3程度で拡散深さ1.５μｍ程
度のｐオフセット拡散層５を、ｐウエル３２の表面層に
表面不純物濃度１×１０17ｃｍ-3程度で拡散深さ1.５μ
ｍ程度のｎオフセット拡散層６をそれぞれ形成する。 図１ (ｄ) ：高電圧駆動ＣＭＯＳ２０の素子分離のた
め、ｎ+ ガードリング７とｐ+ ガードリング８をそれぞ
れ形成し、その後、シリコン窒化膜をマスクとして選択
酸化を行い、低電圧駆動ＣＭＯＳ形成予定領域１０の活
性領域すなわち後に薄いゲート酸化膜が形成される部分
と高電圧駆動ＣＭＯＳ形成予定領域２０のソースおよび
ドレインコンタクトを形成する部分を除いて、フィール
ド酸化膜９を厚さ６００ｎｍ程度に形成する。なお図で
は省略するが、低電圧駆動ＣＭＯＳ１０の素子分離のた
めに、フィールド酸化膜下の所望部分にはｐフィールド
拡散層が同時形成される。
【００１０】図１の製造工程に続く製造工程を図２を用
いて説明する。 図２ (ａ) ：図１ (ｄ) の状態と同じで厚さ６００ｎｍ
のフィールド酸化膜９までの形成工程が終了している。 図２ (ｂ) ：ベース酸化膜４をふっ酸水溶液を用いて除
去する。このときフィールド酸化膜９は約５０ｎｍエッ
チングされて残膜が５５０ｎｍ程度の厚さとなる。その
後、低電圧駆動ＣＭＯＳ１０用の厚さ約２５ｎｍの薄い
ゲート酸化膜１２を形成し、ｎ形高濃度の多結晶シリコ
ン層１３を減圧ＣＶＤ法で約４００ｎｍの厚さに堆積す
る。
いて説明する。 図２ (ａ) ：図１ (ｄ) の状態と同じで厚さ６００ｎｍ
のフィールド酸化膜９までの形成工程が終了している。 図２ (ｂ) ：ベース酸化膜４をふっ酸水溶液を用いて除
去する。このときフィールド酸化膜９は約５０ｎｍエッ
チングされて残膜が５５０ｎｍ程度の厚さとなる。その
後、低電圧駆動ＣＭＯＳ１０用の厚さ約２５ｎｍの薄い
ゲート酸化膜１２を形成し、ｎ形高濃度の多結晶シリコ
ン層１３を減圧ＣＶＤ法で約４００ｎｍの厚さに堆積す
る。
【００１１】図２ (ｃ) ：低電圧駆動ＣＭＯＳ１０のゲ
ート電極４１、４２となる各部を残すように多結晶シリ
コン層１３をエッチングする。 図３ (ａ) ：低電圧駆動ＣＭＯＳ１０および高電圧駆動
ＣＭＯＳ２０のｎチャネルＭＯＳＦＥＴ部４０、６０に
対してはｎ+ ソース・ドレイン拡散層４５、４６を形成
し、ｐチャネルＭＯＳＦＥＴ部３０、５０に対してはｐ
+ ソース・ドレイン拡散層４７、４８を形成する。次
に、ＣＶＤ法で１μｍの厚さのＰＳＧなどの層間絶縁膜
１４を形成したのち、この発明のポイントであるコンタ
クトホール形成工程を行う。
ート電極４１、４２となる各部を残すように多結晶シリ
コン層１３をエッチングする。 図３ (ａ) ：低電圧駆動ＣＭＯＳ１０および高電圧駆動
ＣＭＯＳ２０のｎチャネルＭＯＳＦＥＴ部４０、６０に
対してはｎ+ ソース・ドレイン拡散層４５、４６を形成
し、ｐチャネルＭＯＳＦＥＴ部３０、５０に対してはｐ
+ ソース・ドレイン拡散層４７、４８を形成する。次
に、ＣＶＤ法で１μｍの厚さのＰＳＧなどの層間絶縁膜
１４を形成したのち、この発明のポイントであるコンタ
クトホール形成工程を行う。
【００１２】コンタクトホール形成用フォトマスク (レ
チクル) は、ソース・ドレイン拡散層４５、４６、４
７、４８および低電圧駆動ＣＭＯＳ１０のゲート電極４
１、４２に接続する部分のほか、高電圧駆動ＣＭＯＳ２
０のゲート部分にもパターン形成しておく。このマスク
を用いてレジストパターンを形成し、まずふっ酸水溶液
で層間絶縁膜１４およびゲート酸化膜１２のエッチング
を行い、コンタクトホール上部にテーパをつけ、ついで
異方性ドライエッチングでほぼ垂直な切り口のコンタク
トホール下部を形成する。このとき、コンタクトホール
１５はソース・ドレイン拡散層４５、４６、４７、４８
の表面に到達し、図示しないコンタクトホールは多結晶
シリコンのゲート電極４１、４２に到達する。高電圧駆
動ＣＭＯＳ２０のゲート部分においては、ウェットエッ
チングおよび異方性ドライエッチングで層間絶縁膜１４
が貫通され、フィールド酸化膜９の約１５０ｎｍ程度の
厚さの残膜９１が残る時点で異方性ドライエッチングを
終了させることでコンタクトホール１６が形成される。
チクル) は、ソース・ドレイン拡散層４５、４６、４
７、４８および低電圧駆動ＣＭＯＳ１０のゲート電極４
１、４２に接続する部分のほか、高電圧駆動ＣＭＯＳ２
０のゲート部分にもパターン形成しておく。このマスク
を用いてレジストパターンを形成し、まずふっ酸水溶液
で層間絶縁膜１４およびゲート酸化膜１２のエッチング
を行い、コンタクトホール上部にテーパをつけ、ついで
異方性ドライエッチングでほぼ垂直な切り口のコンタク
トホール下部を形成する。このとき、コンタクトホール
１５はソース・ドレイン拡散層４５、４６、４７、４８
の表面に到達し、図示しないコンタクトホールは多結晶
シリコンのゲート電極４１、４２に到達する。高電圧駆
動ＣＭＯＳ２０のゲート部分においては、ウェットエッ
チングおよび異方性ドライエッチングで層間絶縁膜１４
が貫通され、フィールド酸化膜９の約１５０ｎｍ程度の
厚さの残膜９１が残る時点で異方性ドライエッチングを
終了させることでコンタクトホール１６が形成される。
【００１３】なお、異方性ドライエッチングは酸化膜と
シリコンの選択比が１０倍以上あれば、層間絶縁膜１４
がエッチングされたあと、フィールド酸化膜９が約４０
０ｎｍエッチングされる間に、ソース・ドレイン拡散層
４５、４６、４７、４８の表面部のシリコン、ゲート電
極４１、４２の表面部の多結晶シリコンがオーバーエッ
チングされる深さは４０ｎｍ程度であり、問題はない。
図３ (ａ) は、エッチング工程終了後、レジストを除去
した状態を示す。
シリコンの選択比が１０倍以上あれば、層間絶縁膜１４
がエッチングされたあと、フィールド酸化膜９が約４０
０ｎｍエッチングされる間に、ソース・ドレイン拡散層
４５、４６、４７、４８の表面部のシリコン、ゲート電
極４１、４２の表面部の多結晶シリコンがオーバーエッ
チングされる深さは４０ｎｍ程度であり、問題はない。
図３ (ａ) は、エッチング工程終了後、レジストを除去
した状態を示す。
【００１４】図３ (ｂ) ：Ａｌ層の成膜、パターニング
により、コンタクトホール１５でソース・ドレイン拡散
層４５、４６、４７、４８に接触する金属配線１７と、
フィールド酸化膜の残膜９１をゲート酸化膜として、そ
のウェットエッチングのコンタクトホール１６内に位置
するゲート電極４３、４４を形成する金属配線工程を行
う。すなわち、この実施例では、低電圧駆動ＣＭＯＳ１
０は多結晶シリコンゲートを有し、高電圧駆動ＣＭＯＳ
２０ではＡｌゲートを有する。このあと、保護膜形成工
程を経てウエハプロセスを終了する。
により、コンタクトホール１５でソース・ドレイン拡散
層４５、４６、４７、４８に接触する金属配線１７と、
フィールド酸化膜の残膜９１をゲート酸化膜として、そ
のウェットエッチングのコンタクトホール１６内に位置
するゲート電極４３、４４を形成する金属配線工程を行
う。すなわち、この実施例では、低電圧駆動ＣＭＯＳ１
０は多結晶シリコンゲートを有し、高電圧駆動ＣＭＯＳ
２０ではＡｌゲートを有する。このあと、保護膜形成工
程を経てウエハプロセスを終了する。
【００１５】
【発明の効果】本発明によれば、高電圧駆動回路などの
ための厚いゲート絶縁膜をフィールド絶縁膜と同時に形
成できる厚い絶縁膜をエッチングして形成することによ
り、ゲート絶縁膜形成工程が大幅に簡素化される。さら
に、その厚い絶縁膜のエッチング工程をコンタクトホー
ル形成のための層間絶縁膜エッチング工程につづけるこ
とにより、一切の工程の追加が不要となり、製造コスト
の低減を可能とする。ゲート電極を多結晶シリコンより
形成する場合は、一導電形の多結晶シリコン層となるた
め、ゲート電極への配線も簡単になり、チップ面積の大
幅な縮小も達成できる。これらにより低電圧駆動ＣＭＯ
Ｓ部および高電圧駆動ＣＭＯＳ部を集積するＬＣＤパネ
ル駆動用ＩＣの低価格での供給が可能となった。
ための厚いゲート絶縁膜をフィールド絶縁膜と同時に形
成できる厚い絶縁膜をエッチングして形成することによ
り、ゲート絶縁膜形成工程が大幅に簡素化される。さら
に、その厚い絶縁膜のエッチング工程をコンタクトホー
ル形成のための層間絶縁膜エッチング工程につづけるこ
とにより、一切の工程の追加が不要となり、製造コスト
の低減を可能とする。ゲート電極を多結晶シリコンより
形成する場合は、一導電形の多結晶シリコン層となるた
め、ゲート電極への配線も簡単になり、チップ面積の大
幅な縮小も達成できる。これらにより低電圧駆動ＣＭＯ
Ｓ部および高電圧駆動ＣＭＯＳ部を集積するＬＣＤパネ
ル駆動用ＩＣの低価格での供給が可能となった。
【図１】本発明の実施例のＬＣＤパネル駆動用ＩＣ製造
工程の前半の要部を (ａ) ないし (ｄ) の順に示す断面
図
工程の前半の要部を (ａ) ないし (ｄ) の順に示す断面
図
【図２】図１に示した製造工程につづく工程を (ａ) 、
(ｂ) 、 (ｃ) の順に示す断面図
(ｂ) 、 (ｃ) の順に示す断面図
【図３】図２に示した製造工程につづく工程を (ａ) 、
(ｂ) の順に示す断面図
(ｂ) の順に示す断面図
１ ｐ形シリコン基板 ２１、２２ ｎウエル ３１、３２ ｐウエル ４ ベース酸化膜 ５ ｐ形オフセット拡散層 ６ ｎ形オフセット拡散層 ９ フィールド酸化膜 ９１ フィールド酸化膜残膜（ゲート酸化膜） １２ ゲート酸化膜 １３ 多結晶シリコン層 １４ 層間絶縁膜 １５、１６ コンタクトホール １７ 金属配線 ４１、４２、４３、４４ ゲート電極 ４５、４６ ｎ+ ソース・ドレイン拡散層 ４７、４８ ｐ+ ソース・ドレイン拡散層 １０ 低電圧駆動回路部 ２０ 高電圧駆動回路部 ３０、５０ ｐチャネルＭＯＳＦＥＴ ４０、６０ ｎチャネルＭＯＳＦＥＴ
Claims (2)
- 【請求項１】半導体基板表面上に相対的に薄いゲート絶
縁膜とフィールド絶縁膜と同時に形成した絶縁膜とを形
成する工程と、相対的に薄いゲート絶縁膜上に第一の導
電層よりなる第一ゲート電極を形成する工程と、第一ゲ
ート電極およびフィールド絶縁膜と同時に形成した絶縁
膜を被覆する層間絶縁膜を形成する工程と、層間絶縁膜
をエッチングして第一ゲート電極および半導体基板表面
に達するコンタクトホールを開孔すると共に、層間絶縁
膜およびフィールド絶縁膜と同時に形成した絶縁膜をエ
ッチングして相対的に厚いゲート絶縁膜を残す工程と、
各コンタクトホールを埋めると共に相対的に厚いゲート
絶縁膜を被覆する第二の導電層を形成する工程と、第二
の導電層から配線および相対的に厚いゲート絶縁膜上の
第二ゲート電極を形成する工程とを含む請求項１記載の
半導体装置の製造方法。 - 【請求項２】第一の導電層が多結晶シリコンよりなり、
第二の導電層が金属よりなる請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11325094A JP3198803B2 (ja) | 1994-05-27 | 1994-05-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11325094A JP3198803B2 (ja) | 1994-05-27 | 1994-05-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321218A JPH07321218A (ja) | 1995-12-08 |
| JP3198803B2 true JP3198803B2 (ja) | 2001-08-13 |
Family
ID=14607391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11325094A Expired - Fee Related JP3198803B2 (ja) | 1994-05-27 | 1994-05-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3198803B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4783959B2 (ja) * | 1999-07-30 | 2011-09-28 | 株式会社デンソー | 半導体装置 |
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