JPH08306893A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 同一なチップ内でＮチャネルおよびＰチャネ
ルの両チャネルが高い耐圧特性を有する高耐圧ＭＯＳト
ランジスタを実現でき得るデバイス構造およびその製造
方法を提供すること。 【構成】 Ｎch型Ｌ−ＤＭＯＳ101 とＰch型Ｌ−ＤＭＯ
Ｓ102 と論理部103 から成る高耐圧ＭＯＳ型素子構造を
有する半導体装置であり、Ｎch型Ｌ−ＤＭＯＳ101 は、
Ｎ型ドリフト領域12、Ｐウエル19、Ｐ型高濃度拡散層2
0、ソース拡散層21、ドレイン拡散層22、ソースコンタ
クト14、ドレインコンタクト16、ソース電極配線15、ド
レイン電極17、ゲート電極18の各主要素から成り、ＳＯ
Ｉ領域であるＮ型ドリフト領域12に形成されたこのＮch
型Ｌ−ＤＭＯＳ101 のソース電極14と、領域11とを電気
的に導通して同電位になるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はいわゆる「ＳＯＩ構造」
を有する半導体装置に関し、特に高電圧のもとで動作可
能なＭＯＳ型電界効果トランジスタの構造とその製造方
法に関する。

【０００２】

【従来の技術】従来、ＳＯＩ構造を用いて素子の耐圧を
向上させる方法としては、埋め込み酸化膜中に高電圧を
分け持たせる方法が知られている。その１例は、高耐圧
半導体素子として特開平２−１６７５１号公報に開示さ
れたものがある。すなわち、図７に示す如くの素子形成
用の高抵抗半導体層１０４の底部に、低濃度の半導体層
１１０が設けられている。このような構造においては、
電極１１１と１１２の間に印加された逆方向の高電圧は
高抵抗シリコン層１０４の厚み方向と低濃度層１１０の
横方向に分担される。よって、素子の印加電圧の一部が
埋め込み酸化膜１０２に有効に分担されて高電圧が達成
され得る構造であることがわかる。

【０００３】また、その他の例としては、表面の高電界
を緩和する方法として図８に示すような「Ｒｅｓｕｒｆ
(Redused Surface Field) 構造」が知られている。そこ
で上記の従来技術を組み合わせれば図９に示すようなＳ
ＯＩ構造の「横型高耐圧ＭＯＳ」を形成することができ
る。しかしながら、消費電力を下げるという要求からＮ
chの高耐圧ＭＯＳとＰchの高耐圧ＭＯＳを相補的に組み
合わせて用いることが必要とされる。この要求を従来の
技術で実現しようとすると現実的にやはりこのような図
９に示す構造となってしまう。この場合基板８２の電位
は通常ＧＲＤ電位に設定されるが、この時、次の理由か
ら、Ｐchトランジスタ側でソース近傍に「電界集中」が
起こり、充分な耐圧が得られないという問題がある。

【０００４】すなわち、図９に示すＮchがＯＮで、Ｐch
がＯＦＦの場合を考えると、Ｐchトランジスタのソース
には正の高電圧が印加され、Ｎchトランジスタのソース
にはＧＮＤ電位が印加され、ＮchトランジスタがＯＮで
あることからそのドレインとおよびそれに接続したＰch
トランジスタのドレインにＧＮＤ電位が印加され、基板
にはＧＮＤ電位が印加されている。その結果，電気力線
はソースのＰＮ接合の先端に集中し、さらに電圧を上げ
ていくとここでブレークダウンが発生し耐圧が維持され
ない。

【０００５】一方、前述の状態とは逆にＮchがＯＦＦ、
ＰchがＯＮの場合を考えると、ＮchドレインとＰchドレ
インをつないだ出力には高電圧が現れるので、電気力線
の集中が緩和される。

【０００６】この対策としては、次の図１０に示すよう
にＰchトランジスタの底部に埋込み拡散層を挿入して電
界を支えることが行われるが、同図１０からわかるよう
にこの場合Ｐchトランジスタ底部の埋込み酸化膜は素子
の耐圧を分け待つことには全く寄与しない。その結果、
埋込み拡散層によるＰＮ接合のみで耐圧を支えなければ
ならなくなり、高耐圧化にはおのずと限界があった。

【０００７】

【発明が解決しようとする課題】以上のように従来技術
によれば、ＮchおよびＰchの両方の高耐圧トランジスタ
の耐圧を実質的に共に満足させることは依然として極め
て難しい問題であり、このような高耐圧性を備えた構造
のトランジスタの実現が切望されている。

【０００８】そこで本発明は上記の問題点に鑑み、同一
チップ内でＮchとＰch両方の高耐圧ＭＯＳトランジスタ
を実現でき得るデバイス構造および、その製造方法を提
供することを主な目的とするものである。

【０００９】

【課題を解決するための手段】よって、本発明に係わる
高耐圧ＭＯＳトランジスタの構造においては、上記の課
題を解決し目的を達成するために、次のような手段を講
ずる。すなわち、本発明装置において、第１、第２半導
体基板が多結晶または非晶質半導体を介し接合されたウ
エハであり、第１半導体基板の接合面側には第１絶縁膜
が形成された凹部を形成し、第２半導体基板の接合面に
は全面に第２絶縁膜を形成する。第１半導体基板は接合
面から所定の厚さに鏡面研磨しデバイス形成用の主面を
形成した接合ウエハを用いる。凹部端部には第１酸化膜
に到る第１トレンチを形成し、この凹部を取り囲み第２
酸化膜に到る第２トレンチを形成する。これら第１、第
２トレンチの表面に絶縁膜を形成し、この領域と凹部下
の多結晶または非晶質半導体とを電気的に導通させる。
第１トレンチと凹部に形成した第１酸化膜(5) で囲まれ
るＳＯＩ領域にＭＯＳ型の高耐圧素子を形成し、この素
子のソース電極と、前記領域とを接続して「同電位」に
なるように構成する。

【００１０】また、第１、第２トレンチとで囲まれた領
域と凹部下の多結晶または非晶質半導体とが電気的に導
通された半導体接合基板を同電位になるように構成す
る。さらに本発明装置は次の各行程から成る製造方法に
よって形成される。すなわち、一面が鏡面研磨された第
１半導体基板の研磨面の所定領域に凹部を形成するエッ
チング工程と、凹部表面のみに第１絶縁膜を形成する選
択的絶縁膜形成工程と、凹部が形成された第１半導体基
板の表面に多結晶または非晶質半導体層を形成する工程
と、多結晶または非晶質半導体層表面を平坦に研磨する
工程と、一面が鏡面研磨された第２半導体基板の鏡面に
第２絶縁膜を形成する工程と、その平坦に研磨された面
と第２絶縁膜とを密着させ、第１、第２半導体基板を接
合する接合工程と、第１半導体基板を接合面から所定の
厚さになるよう鏡面研磨しデバイス形成用主面を形成す
る工程とから成る製造方法、即ち「Poly Si − SiO2接
合」による製造方法で形成する。また同様に、「Poly S
i − Poly Si接合」または「Poly Si 酸化膜 − Si 接
合」による製造方法によって本発明の半導体装置を形成
する。

【００１１】

【作用】したがって本発明装置の製造方法によれるデバ
イス構造は次の作用を奏する。すなわち、第１の半導体
基板の接合面側には凹部が形成され、この凹部には第１
の絶縁膜が形成され、一方、第２の半導体基板の接合面
には全面に第２の絶縁膜が形成される。そして前記の第
１半導体基板は接合面からある所定の厚さになるように
鏡面研磨が施されデバイス形成用主面が形成された接合
ウエハを用い、その凹部の端部にはこの凹部に形成され
た第１の酸化膜に到る第１のトレンチが形成され、さら
にこの凹部を取り囲み第２の酸化膜に到る第２のトレン
チが形成され、これら第１と第２のトレンチの表面には
絶縁膜が形成される。

【００１２】よってこれら第１と第２のトレンチで囲ま
れた領域と前記の凹部の下の多結晶または非晶質半導体
とが電気的に導通される。また、前記第１トレンチと凹
部に形成された第１酸化膜で囲まれたＳＯＩ領域にはＭ
ＯＳ型の高耐圧素子が形成され、前記の高耐圧素子のソ
ース電極と、それら第１と第２のトレンチで囲まれた領
域とが配線により相互に接続され電気的に導通、すなわ
ち「同電位」に接続される。

【００１３】よって、Ｎch( ｎチャネル) 高耐圧トラン
ジスタにおいては、第１酸化膜の下の多結晶または非晶
質半導体層はソース電位と同じＧＮＤ電位に固定され、
一方、Ｐch( ｐチャネル) 高耐圧トランジスタにおいて
は、第１の酸化膜下の多結晶または非晶質半導体層はＰ
ch高耐圧トランジスタのソース電位と同じ、即ち同電位
の高電圧に固定さる。その結果、高電界は埋込み酸化膜
である第１酸化膜を介してドレインとの間に印加され、
埋込み酸化膜によるいわゆる「電界緩和」の作用効果が
発揮される。

【００１４】

【実施例】以下に図面を参照して本発明の各実施例をそ
れぞれ説明する。 （第１実施例）図１には本発明装置の第１の実施例に係
わる要部断面図が例示されている。図示のように、この
半導体装置の支持基板となる第２半導体基板２の上に、
第２の絶縁膜６と、多結晶または非晶質の半導体層３を
介して、第１半導体基板から成るデバイス形成層１が形
成されている。

【００１５】ここで本発明装置に係わる構造の第１の特
徴は、このデバイス形成層１の底部の多結晶または非晶
質半導体層３に接続する所定領域の表面に第１の絶縁膜
５が形成された凹部４が形成されていることにある。こ
の第１絶縁膜５は将来的に高耐圧素子底部の分離絶縁膜
となる絶縁膜である。この凹部４以外の領域において
は、この第１半導体基板１と多結晶または非晶質半導体
層３との間に絶縁膜が存在せず、両者( 即ち、半導体基
板１と半導体層３と) は電気的に導通した状態にある。

【００１６】また、本発明装置に係わる構造の第２の特
徴としては、２種類の側面が絶縁膜１０で覆われたトレ
ンチ８，９が形成され、前者( 即ち、トレンチ８) は前
記凹部４の外周付近に第１の絶縁膜５に到達しており、
後者( 即ち、トレンチ９) は前記凹部４に接することな
くそれを取り囲んで第２絶縁膜に到達しており、更に、
前記トレンチ８との間に第１半導体基板１と多結晶また
は非晶質半導体層３とが電気的に導通した領域１１が形
成されている。このトレンチ８によって囲まれた領域
に、例えばＬ−ＤＭＯＳのような高耐圧素子１０１，１
０２が形成され、かつこれらの素子は側面に絶縁膜１０
が形成されたトレンチ９と第２の絶縁膜６により他の領
域から絶縁分離されている。

【００１７】更に、本発明装置に係わる構造の第３の特
徴としては、凹部４とトレンチ８を含まず第２絶縁膜６
とトレンチ９によって他の領域から絶縁分離され、しか
も底部に多結晶または非晶質の半導体層３を有する領域
が形成されていることにある。このような領域にはＭＯ
Ｓ型トランジスタ１０３やバイポーラトランジスタ等か
ら構成される論理部が形成されている。

【００１８】図１には、高耐圧素子１０１，１０２とし
てそれぞれＮch型Ｌ−ＤＭＯＳとＰch型Ｌ−ＤＭＯＳ、
論理部１０３としてＣＭＯＳ素子を形成した構造が例示
されている。このＮch型Ｌ−ＤＭＯＳ１０１の主要構成
要素としては、Ｎ型ドリフト領域１２と、Ｐウエル１９
と、Ｐ型高濃度拡散層２０と、ソース拡散層２１と、ド
レイン拡散層２２と、ソースコンタクト１４と、ドレイ
ンコンタクト１６と、ソース電極配線１５と、ドレイン
電極１７と、ゲート電極１８とが主な要素である。

【００１９】上述のこれら構成要素の相互関係において
特徴的なことは、ゲート１８がドリフト領域表面のＬＯ
ＣＯＳ酸化膜２３の上に延在して、いわゆる「フィール
ドプレート」としてドレイン端部の電界集中を緩和し得
る構造である点である。

【００２０】ここで本発明装置に係わる構造の第４の特
徴は、前記第１と第２のトレンチ(８，９) で囲まれ多
結晶または非晶質半導体層３と電気的に導通された領域
１１と、上記の高耐圧Ｌ−ＤＭＯＳのソース電極１５と
が、Ｎ型高濃度拡散層２４によりオーミックコンタクト
を形成することによって電気的に導通していることであ
る。上述の構造の高耐圧化における効果については後で
詳しく述べる。

【００２１】また、Ｐch型Ｌ−ＤＭＯＳ１０２の主要構
成要素とは、上記のＮch型Ｌ−ＤＭＯＳ１０１において
ＮとＰとを入れ換えたものである。また論理部に構成さ
れたＣＭＯＳ素子１０３は、通常のＮch型ＭＯＳトラン
ジスタ１０３ａとＰch型ＭＯＳトランジスタ１０３ｂで
構成されるものである。この場合、図１においては、Ｎ
ch型ＭＯＳトランジスタ１０３ａとＰch型ＭＯＳトラン
ジスタ１０３ｂとの間はＬＯＣＯＳによって相互に分離
されているだけであるが、両者( 即ち、トランジスタ１
０３ａと１０３ｂ) の間を前記の側面に絶縁膜を有し第
２の絶縁膜６に到るように形成されたトレンチ９によっ
て分離する構造であってもよい。この場合、ＣＭＯＳ特
有の問題であるいわゆる「ラッチアップ」を防止するこ
とが可能となる。

【００２２】次に、上述のような構造の半導体装置にお
いて、如何にしてこの「高耐圧化」が達成され得るのか
を従来技術と対比して詳しく説明する。前述の従来技術
を示す図９の如く、Ｎchの高耐圧ＭＯＳとＰchの高耐圧
ＭＯＳを相補的に組み合わせて用いる場合においては、
両者の高耐圧化を同時に実現することには限界があっ
た。その理由を再び実例を用いて詳説すると次のことが
明かである。つまり、図９に示すように、Ｎch：ＯＮ、
Ｐch：ＯＦＦの場合、Ｐchトランジスタのソースには正
の高電圧が印加され、ＮchトランジスタのソースにはＧ
ＮＤ電位が印加され、ＮchトランジスタがＯＮであるこ
とからそのドレインおよびそれに接続されたＰchトラン
ジスタのドレインに対してＧＮＤ電位が印加され、さら
に基板に対してはＧＮＤ電位が印加されている。その結
果、電気力線はソースのＰＮ接合の先端に集中し、さら
にその電圧を上げていくと、ここでいわゆるエッジ等の
「ブレークダウン」が発生して耐圧が維持できなくなる
という不具合が存在していた。

【００２３】そこで上述のような従来技術に対し、本発
明が実施する構造によって次の作用効果が生ずる。すな
わち、本発明によれば、高耐圧素子の底部の第１の絶縁
膜５の下部の多結晶または非晶質半導体層３がそれと電
気的に導通状態にある領域１１を通して、ソース電極１
５によりソース拡散層２１，Ｐ型高濃度拡散層２０およ
びＰウエル１９と同電位にある。この状況はＰch型高耐
圧Ｌ−ＤＭＯＳ１０２においても全く同様である。その
結果、ドレインに印加された高電圧はＮch型高耐圧Ｌ−
ＤＭＯＳ１０１およびＰch型高耐圧Ｌ−ＤＭＯＳ１０２
ともに、縦方向の高電界が第１の絶縁膜５の下部の多結
晶または非晶質半導体層３との間で分配されるために、
埋込み絶縁層５によって電界を支えることができ、その
結果として、トランジスタ素子としての高耐圧化が実現
可能となる。

【００２４】なおこの状況を、前述の従来技術を示す図
９の１つの場合（即ち、Ｎch：ＯＮ、Ｐch：ＯＦＦの場
合）を例に本発明と比較すると次のように対比できる。
すなわち、今の状況はこの場合、即ち、Ｎch素子がＯＮ
で、Ｐch素子がＯＦＦである場合の想定であるから、Ｐ
chトランジスタのソースには正の高電圧が印加され、一
方のＮchトランジスタのソースにはＧＮＤ電位が印加さ
れている。このＮchトランジスタがＯＮであることか
ら、そのドレインとそれに接続されたＰｃｈトランジス
タのドレインにはＧＮＤ電位が印加されることになり、
ドレイン−ソース間には高電界が印加される。この様な
状態の場合、従来技術においては、基板にＧＮＤ電位が
印加されている故にドレイン−ソース間の高電界は埋込
み絶縁膜には支えられずに、ドレイン−ソース間のＰＮ
接合にのみ支えられることになる。その結果、本発明が
実現するような十分な高耐圧化はできなかった。

【００２５】これに対比して本発明装置が実施する構造
によれば、埋込み絶縁膜の下の多結晶または非晶質半導
体層３がソースと、いわゆる「同電位」になるので、こ
のドレイン−ソース間の高電圧はドレイン−ソース間の
ＰＮ接合のみならず埋込み絶縁膜５を挟んでドレイン−
基板（ 即ち、多結晶または非晶質半導体層３) 間で支
持されるのことになるので、前述の従来構造よりも高い
耐圧化が容易に実現可能となる。

【００２６】（第２実施例）次に、図２に本発明の第２
の実施例を示す。本実施例に係わる構造においては、多
結晶または非晶質半導体層３に第１の半導体基板１と同
じ導電型の不純物が高濃度に添加されている。この不純
物はトレンチ８および９に挟まれ多結晶または非晶質半
導体層３と電気的に導通してなる領域１１において、接
合時の熱処理およびデバイス形成工程における熱処理に
よって上方の半導体基板中へ拡散して上方拡散領域１６
を形成している。

【００２７】さらに本第２実施例では、上記の領域１１
においてデバイス形成用の主面７から、多結晶または非
晶質半導体に添加されているのと同等の導電型のドーパ
ントから成る拡散層１７が形成され、且つこの拡散層１
７が先端において前記の上方拡散領域１６に接触してい
る。

【００２８】以上のような構造に形成することによっ
て、前記のトレンチ８および９で挟まれた領域１１と多
結晶または非晶質半導体層３の電気抵抗成分が低減さ
れ、第１絶縁膜の下部をソースと実質的に同電位にする
ことによって耐圧を向上させる効果がより発揮される。

【００２９】なお本第２実施例においては、上記の領域
１１においてデバイス形成用の主面から添加された上記
の拡散層１７は所望により構造的に省略してもよい。ま
た、前記の多結晶または非晶質半導体層３に第１半導体
基板と同等の導電型の不純物が高濃度、例えば、濃度
約５×１０17cm-3 (又は、１０ppm)に添加することによ
って、論理部１０３のＳＯＩ領域底部には基板１と同等
の導電型の低抵抗層が形成される。形成されたこの低抵
抗層は論理部１０３の領域に例えばＣＭＯＳ回路を構成
した場合に、電圧変動や意図せぬキャリア注入等のノイ
ズをこの低抵抗層で吸収することができるので、ＣＭＯ
Ｓ特有の問題点であった「ラッチアップ」を防止するこ
とが可能である。

【００３０】また、上記の低抵抗層が例えば縦型のＮＰ
Ｎトランジスタのようなバイポーラトランジスタを論理
部１０３の領域に形成した場合は、上述のように形成さ
れた低抵抗層は当該トランジスタのコレクタとしての機
能も果たすことができる。

【００３１】（第３実施例）次に、図３( ａ) 〜( ｅ)
は本発明の第３実施例として、本発明装置の第１の製造
方法を構造的に示している。

【００３２】まず最初に、第１の半導体基板１の鏡面研
磨に例えばシリコン窒化膜からなる耐エッチング性の薄
膜層３１を例えば「減圧ＣＶＤ法( 化学気相法) 」等に
より形成する。続いて、通常のフォト工程により将来は
凹部４となる領域のシリコン窒化膜を除去し、その後に
残ったシリコン窒化膜をマスクとして例えば「ＲＩＥ
法」等のドライエッチングを施して、第１のシリコン半
導体基板１に凹部４を形成する。（参照、図３( ａ)
）。

【００３３】引き続いて、上記の薄膜層３１であるシリ
コン窒化膜をマスクとして選択酸化を行い、凹部４の露
出した表面に第１の絶縁膜であるシリコン酸化膜５を形
成する。（参照、図３( ｂ) ）。

【００３４】次に、前述のシリコン窒化膜３１を除去す
ると、表面に酸化膜５が形成された凹部と表面にシリコ
ンが露出した凹部以外の領域が表出する。この上層に、
例えば多結晶シリコンまたは非晶質シリコンから成る薄
膜層３を、例えば減圧ＣＶＤ法等を適用して形成を行
い、更にこの薄膜層３の表面を「メカノケミカル研磨
法」等により鏡面研磨を施す。（参照、図３( ｃ) ）。

【００３５】続いて、少なくとも一方の面に鏡面研磨が
施された第２のシリコン半導体基板２の鏡面研磨に、例
えばシリコン酸化膜等の第２の絶縁膜６を形成する。
（参照、図３( ｄ) ）。

【００３６】しかる後に、上記の鏡面研磨された多結晶
または非晶質シリコン層３を有する第１シリコン半導体
基板と上記の鏡面研磨面にシリコン酸化膜からなる第２
の絶縁膜６を有する第２シリコン半導体基板とを、多結
晶または非晶質シリコン層３の鏡面と第２の絶縁膜６の
表面とを密着させ水素結合等により直接的に接合させ
る。この後、例えば窒素、アルゴンまたは酸化性雰囲気
中で１１００℃で約１時間の熱処理を施し、ウエハ対の
密着力を水素結合からより強固な共有結合に変える。そ
の後、第１シリコン半導体基板１の接合面とは反対の面
から、所定の厚みになるように研削または研磨処理を施
してデバイス形成用の主面７を形成する。（参照、図３
( ｅ) ） 次に、上記のデバイス形成用主面７の表面に、例えば熱
酸化やＣＶＤ法等によってシリコン酸化膜またはシリコ
ン窒化膜等からなる薄膜層３２を形成する。この薄膜層
３２はシリコンのエッチング処理を行う際にシリコンの
エッチャントに対してマスクとなるものである。次に、
上記の薄膜層３２の所定の場所の薄膜層を通常のフォト
リングラフィーとエッチングによって除去し開口部を形
成する。この際、開口を設けようとする所定の場所の真
下には必ず第１または第２絶縁膜のいずれが一方の絶縁
膜が配設されているものとする。

【００３７】次に、前記のパターニングされた薄膜層３
２をマスクとして、例えば「ＲＩＥ法」等を用いてシリ
コンをエッチング処理しシリコン半導体基板１にトレン
チ８，９を形成する。この際に、これらトレンチ８およ
び９は深さにおいて相違が有り、同時にエッチングする
と、深さの浅いトレンチ８の方が先にシリコン酸化膜か
らなる絶縁膜５に到達するが、絶縁膜５のエッチングレ
ートが極めて遅い故に、トレンチ９の先端がその第２絶
縁膜６に到達するまでの間に、前述のトレンチ８はそれ
以上にエッチングされることはない。（参照、図４(
ａ) ）。

【００３８】これらトレンチ８，９が形成された後に
は、いわゆるマスクとして用いた薄膜層３２を除去し、
次に形成したトレンチの側面と薄膜層３２が除去された
第１シリコン半導体の主面に絶縁膜１０を、例えば「Ｃ
ＶＤ法」や「熱酸化法」などの手段によって形成を行
う。その後、例えば多結晶シリコン等のトレンチ埋設部
材３３を、例えば「減圧ＣＶＤ法」等の手段を用いて堆
積してこれらトレンチ８および９の内部を埋設する。
（参照、図４( ｂ) ）。

【００３９】次に、第１シリコン半導体の主面に形成さ
れた絶縁膜１０をストッパとして、「選択研磨法」ある
いはＲＩＥ法等のドライエッチングによる、いわゆる
「エッチバック法」を適用して当該トレンチ内部を残
し、それ以外のトレンチ埋設部材３３を除去する。（参
照、図４( ｃ) ）。

【００４０】その後は、表面に露出している第１シリコ
ン半導体の主面上の絶縁膜１０を取り除き、更にメカノ
ケミカル研磨等を施すことによってその表面を平坦にな
るまで研磨処理し、図示のようなデバイス形成用の主面
７を形成して接合基板１００を得る。（参照、図４(
ｄ) ）。

【００４１】その後の工程は、上述の手順で形成された
この接合基板１００を用い、通常に行われるデバイス形
成工程によって、図１に例示したような高耐圧素子( Ｎ
ch)１０１，( Ｐch) １０２および論理部１０３を形成
することとなる。

【００４２】（第４実施例）次に示す図５には、本発明
の第４実施例としての装置の第２の製造方法が簡単に示
されている。

【００４３】すなわち、前述の第１製造方法によれば、
図３( ｅ) において鏡面研磨された多結晶または非晶質
半導体層３が形成された第１のシリコン半導体基板１
と、表面に第２の絶縁膜６が形成された第２の半導体基
板２とを密着し接合基板１００を作成したが、その代わ
りにこの実施例の第２製造方法においては、第２半導体
基板２に形成された第２絶縁層６の上に図４( ａ) に示
したと同様な多結晶または非晶質半導体層４０と形成し
たその表面を鏡面研磨した後に、図３( ｅ) と同様に、
鏡面研磨された多結晶または非晶質半導体層３が形成さ
れた第１のシリコン半導体基板と密着させて接合基板を
作成する。（但し、その詳細説明図は省略する。） （第５実施例）次に、図６には本発明の第５実施例とし
て、本発明装置の第３の製造方法を簡単に例示してい
る。本実施例においては、第２の絶縁膜６は、第２半導
体基板上に形成されるのではなく、第１半導体基板上の
鏡面研磨された多結晶または非晶質半導体層３の上に、
例えば「熱酸化法」または「ＣＶＤ法」等を適用して形
成が行われる。

【００４４】その後は、この絶縁膜６と第２半導体基板
の鏡面研磨面とを密着することによって求める接合基板
を同様に作成する。（但し、その詳細説明図は省略す
る。） （変形実施例）なお、上述した他にも、本発明の要旨を
逸脱しない範囲で種々の変形実施が可能である。

【００４５】

【発明の効果】以上に述べたように本発明によれば、次
のような効果が生み出される。第１製造方法および第２
製造方法によって形成された本発明の半導体装置におい
ては、第１実施例の構造に形成することで、埋込み絶縁
膜の下の多結晶または非晶質半導体層がソースと同電位
になる。よって、ドレイン−ソース間の高電圧はドレイ
ン−ソース間のＰＮ接合のみならず、埋込み絶縁膜を挟
んでドレイン−基板間でも支持される故に、電圧上昇に
従いエッジ等のブレークダウンが発生するような前述の
従来構造よりも更に高い耐圧性が得られる。

【００４６】また、第２実施例の構造に形成すること
で、２つのトレンチで挟まれた領域と多結晶または非晶
質の半導体層の電気抵抗成分が低減され、第１絶縁膜下
部をソースと同電位にすることにより耐圧が効果的に向
上される。更に、多結晶または非晶質半導体層に第１半
導体基板と同等の導電型の不純物を高濃度に添加するこ
とで、論理部のＳＯＩ領域底部に基板１と同等の導電型
の低抵抗層が形成され、この低抵抗層が論理部の領域に
ＣＭＯＳ回路を構成した場合には、電圧変動やキャリア
注入等のノイズを効果的に吸収するので、ＣＭＯＳ特有
の問題であるラッチアップを防止できる。

【図面の簡単な説明】

【図１】 第１実施例の半導体装置の構造を示す要部断
面図。

【図２】 第２実施例の半導体装置の構造を示す要部断
面図。

【図３】 ( ａ) 〜( ｅ) は第３実施例としての半導体
装置の第１製造方法を示す断面図。

【図４】 ( ａ) 〜( ｄ) は第３実施例としての半導体
装置の第１製造方法を示す断面図。

【図５】 第４実施例としての半導体装置の第２製造方
法を示す断面図。

【図６】 第５実施例としての半導体装置の第３製造方
法を示す断面図。

【図７】 従来の半導体装置の構造を示す要部断面図。

【図８】 従来のResurf構造の半導体装置の断面を示す
概念図。

【図９】 従来の半導体装置の構造を示す要部断面図。

【図１０】 従来の半導体装置の構造を示す要部断面
図。

【符号の説明】

１…第１半導体基板，２…第２半導体基板，３…非晶質
半導体，４…凹部，５…第１絶縁膜，６…第２絶縁膜，
７…デバイス形成用主面，８…第１トレンチ，９…第２
トレンチ，１０…絶縁膜，１１…２つのトレンチで囲ま
れた領域，１２…ＳＯＩ領域，１４…ソース電極，１５
…配線，１６…上方拡散領域，１７…拡散層，１８…ゲ
ート電極，１９…Ｐウエル，２０…Ｐ型濃度拡散層，２
１…ソース拡散層，２２…ドレイン拡散層，２３…ＬＯ
ＣＯＳ酸化膜，１０１…Ｎch型Ｌ−ＤＭＯＳ，１０２…
Ｐch型Ｌ−ＤＭＯＳ，１０３…ＣＭＯＳ素子，１０３ａ
…Ｎch型ＭＯＳトランジスタ，１０３ｂ…Ｐch型ＭＯＳ
トランジスタ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１の半導体基板と第２の半導体基板が
   多結晶または非晶質な半導体を介して接合された接合ウ
   エハであって、 前記第１半導体基板の接合面側には凹部が形成され、前
   記凹部には第１の絶縁膜が形成され、前記第２半導体基
   板の接合面には全面に第２の絶縁膜が形成されており、
   前記第１半導体基板は当該接合面から所定の厚さになる
   ように鏡面研磨されデバイス形成用主面が形成された接
   合ウエハを用い、 前記凹部の端部には前記凹部に形成された第１の酸化膜
   に到る第１のトレンチが形成され、前記凹部を取り囲み
   第２の酸化膜に到る第２のトレンチが形成され、前記第
   １トレンチおよび前記第２トレンチの表面には絶縁膜が
   形成されて成り、 前記第１トレンチと前記第２トレンチとで囲まれた領域
   と、前記凹部の下の多結晶または非晶質半導体とが互い
   に電気的に導通されて成り、 前記第１のトレンチと前記凹部に形成された前記第１酸
   化膜で囲まれたＳＯＩ領域にはＭＯＳ型の高耐圧素子が
   形成され、 前記高耐圧素子のソース電極と、前記第１トレンチと前
   記第２トレンチとで囲まれた領域とが、配線により接続
   され互いに電気的に導通して同電位であることを特徴と
   する半導体装置。
2. 【請求項２】 前記多結晶または非晶質半導体は、前記
   第１半導体基板を同じ導電型のドーパント原子が高濃度
   に添加されていることを特徴とする、請求項１記載の半
   導体装置。
3. 【請求項３】 前記多結晶または非晶質半導体は、前記
   第１半導体基板と逆の導電型のドーパント原子が高濃度
   に添加され、前記第１トレンチと前記第２トレンチとで
   囲まれた領域には前記多結晶または非晶質半導体に添加
   されたドーパントが上方に拡散して上方拡散領域が形成
   され、前記第１トレンチと前記第２トレンチとで囲まれ
   た領域の主面には前記多結晶または非晶質半導体に添加
   されているのと同じ導電型のドーパントより成る拡散層
   が形成され、かつ前記拡散層の先端が前記上方拡散領域
   に接触していることを特徴とする請求項１記載の半導体
   装置。
4. 【請求項４】 第１の半導体基板と第２の半導体基板は
   多結晶または非晶質半導体を介して接合された接合ウエ
   ハであって、 前記第１半導体基板の接合面側には凹部が形成され、前
   記凹部には第１の絶縁膜が形成され、前記第２半導体基
   板の接合面には全面にわたり第２の絶縁膜が形成されて
   おり、前記第１半導体基板は当該接合面から所定の厚さ
   になるように鏡面研磨されデバイス形成用主面が形成さ
   れてなり、 前記凹部の端部には前記凹部に形成された第１の酸化膜
   に到る第１のトレンチが形成され、前記凹部を取り囲み
   第２の酸化膜に到る第２のトレンチが形成され、前記第
   １トレンチと前記第２トレンチの側面には所定の絶縁膜
   が形成され、 前記第１トレンチと前記第２トレンチとで囲まれた領域
   と前記凹部の下の多結晶または非晶質半導体とが互いに
   電気的に導通され同電位であることを特徴とする半導体
   接合基板。
5. 【請求項５】 少なくとも一方の面が鏡面研磨された第
   １の半導体基板の鏡面研磨面の所定領域に凹部を形成す
   るエッチング工程と、 前記凹部の表面のみに第１の絶縁膜を形成する選択的絶
   縁膜形成工程と、 前記凹部が形成された前記第１半導体基板の表面に多結
   晶または非晶質半導体層を形成する工程と、 前記多結晶または非晶質半導体層表面を平坦に研磨する
   工程と、 少なくとも一方の面が鏡面研磨された第２の半導体基板
   の鏡面に第２の絶縁膜を形成する工程と、 前記多結晶または非晶質半導体層の平坦に研磨された面
   と前記第２絶縁膜とを密着させて、前記第１半導体基板
   と前記第２半導体基板とを接合する接合工程と、 前記第１半導体基板を接合面から所定の厚さになるよう
   に鏡面研磨しデバイス形成用主面を形成する工程と、を
   具備することを特徴とする半導体基板の製造方法。
6. 【請求項６】 少なくとも一方の面が鏡面研磨された第
   １の半導体基板の鏡面研磨面の所定領域に凹部を形成す
   るエッチング工程と、 前記凹部の表面のみに第１の絶縁膜を形成する選択的絶
   縁膜形成工程と、 前記凹部が形成された前記第１半導体基板の表面に多結
   晶または非晶質半導体層を形成する工程と、 前記多結晶または非晶質半導体層の表面を平坦に研磨す
   る工程と、 少なくとも一方の面が鏡面研磨された前記第２半導体基
   板の鏡面に第２の絶縁膜を形成する工程と、 前記第２絶縁膜の表面に多結晶または非晶質半導体層を
   形成する工程と、 前記多結晶または非晶質半導体層表面を平坦に研磨する
   工程と、 前記第１および前記第２半導体基板に形成された多結晶
   または非晶質半導体層の平坦に研磨された面どうしを互
   いに密着させ、前記第１半導体基板と前記第２半導体基
   板とを接合する接合工程と、 前記第１半導体基板を接合面から所定の厚さになるよう
   に鏡面研磨しデバイス形成用主面を形成する工程と、を
   具備することを特徴とする半導体基板の製造方法。
7. 【請求項７】 少なくとも一方の面が鏡面研磨された第
   １の半導体基板の鏡面研磨面の所定の領域に凹部を形成
   するエッチング工程と、 前記凹部の表面のみに第１の絶縁膜を形成する選択的絶
   縁膜形成工程と、 前記凹部が形成された前記第１半導体基板の表面に多結
   晶または非晶質半導体層を形成する工程と、 前記多結晶または非晶質半導体層の表面を平坦に研磨す
   る工程と、 前記多結晶または非晶質半導体層の平坦に研磨された鏡
   面に第２の絶縁膜を形成する工程と、 前記第２絶縁膜の表面と、少なくとも一方の面が鏡面研
   磨された前記第２半導体基板の鏡面とを密着させて、前
   記第１半導体基板と前記第２半導体基板とを接合する接
   合工程と、 前記第１半導体基板を当該接合面から所定の厚さになる
   ように鏡面研磨しデバイス形成用主面を形成する工程
   と、を具備することを特徴とする半導体基板の製造方
   法。