JP4424277B2 - 半導体装置及び接合ウエハ - Google Patents
半導体装置及び接合ウエハ Download PDFInfo
- Publication number
- JP4424277B2 JP4424277B2 JP2005229466A JP2005229466A JP4424277B2 JP 4424277 B2 JP4424277 B2 JP 4424277B2 JP 2005229466 A JP2005229466 A JP 2005229466A JP 2005229466 A JP2005229466 A JP 2005229466A JP 4424277 B2 JP4424277 B2 JP 4424277B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- semiconductor substrate
- insulating film
- polycrystalline
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
Description
そこで本発明は上記の問題点に鑑み、同一チップ内でNchとPch両方の高耐圧MOSトランジスタを実現でき得るデバイス構造の半導体装置を提供することを主な目的とするものである。
(第1実施形態)
図1には本発明装置の第1の実施形態に係わる要部断面図が例示されている。図示のように、この半導体装置の支持基板となる第2半導体基板2の上に、第2の絶縁膜6と、多結晶または非晶質の半導体層3を介して、第1半導体基板から成るデバイス形成層1が形成されている。
次に、図2に本発明の第2の実施形態を示す。本実施形態に係わる構造においては、多結晶または非晶質半導体層3に第1の半導体基板1と同じ導電型の不純物が高濃度に添加されている。この不純物はトレンチ8および9に挟まれ多結晶または非晶質半導体層3と電気的に導通してなる領域11において、接合時の熱処理およびデバイス形成工程における熱処理によって上方の半導体基板中へ拡散して上方拡散領域16を形成している。
次に、図3(a)〜(e)は本発明の第3実施形態として、本発明装置の第1の製造方法を構造的に示している。
最初に、第1の半導体基板1の鏡面研磨に例えばシリコン窒化膜からなる耐エッチング性の薄膜層31を例えば「減圧CVD法( 化学気相法) 」等により形成する。続いて、通常のフォト工程により将来は凹部4となる領域のシリコン窒化膜を除去し、その後に残ったシリコン窒化膜をマスクとして例えば「RIE法」等のドライエッチングを施して、第1のシリコン半導体基板1に凹部4を形成する。(参照、図3(a))。
次に、上記のデバイス形成用主面7の表面に、例えば熱酸化やCVD法等によってシリコン酸化膜またはシリコン窒化膜等からなる薄膜層32を形成する。この薄膜層32はシリコンのエッチング処理を行う際にシリコンのエッチャントに対してマスクとなるものである。次に、上記の薄膜層32の所定の場所の薄膜層を通常のフォトリングラフィーとエッチングによって除去し開口部を形成する。この際、開口を設けようとする所定の場所の真下には必ず第1または第2絶縁膜のいずれが一方の絶縁膜が配設されているものとする。
次に示す図5には、本発明の第4実施形態としての装置の第2の製造方法が簡単に示されている。
すなわち、前述の第1製造方法によれば、図3( e) において鏡面研磨された多結晶または非晶質半導体層3が形成された第1のシリコン半導体基板1と、表面に第2の絶縁膜6が形成された第2の半導体基板2とを密着し接合ウエハ100を作成したが、その代わりにこの実施形態の第2製造方法においては、第2半導体基板2に形成された第2絶縁層6の上に図4(a)に示したと同様な多結晶または非晶質半導体層40と形成したその表面を鏡面研磨した後に、図3(e)と同様に、鏡面研磨された多結晶または非晶質半導体層3が形成された第1のシリコン半導体基板と密着させて接合ウエハを作成する。(但し、その詳細説明図は省略する。)
(第5実施形態)
次に、図6には本発明の第5実施形態として、本発明装置の第3の製造方法を簡単に例示している。本実施形態においては、第2の絶縁膜6は、第2半導体基板上に形成されるのではなく、第1半導体基板上の鏡面研磨された多結晶または非晶質半導体層3の上に、例えば「熱酸化法」または「CVD法」等を適用して形成が行われる。
その後は、この絶縁膜6と第2半導体基板の鏡面研磨面とを密着することによって求める接合ウエハを同様に作成する。(但し、その詳細説明図は省略する。)
(変形実施形態)
なお、上述した他にも、本発明の要旨を逸脱しない範囲で種々の変形実施が可能である。
Claims (5)
- 第1の半導体基板と第2の半導体基板が多結晶または非晶質な半導体を介して一体化された接合ウエハであって、
前記第1の半導体基板の接合面側には凹部が形成され、前記凹部には第1の絶縁膜が形成され、前記第2の半導体基板の接合面には全面に第2の絶縁膜が形成されており、前記第1の半導体基板は、当該接合面と反対側に、当該接合面から所定の厚さを隔てたデバイス形成用主面が形成された接合ウエハを用い、
前記凹部の端部には前記凹部に形成された前記第1の半導体基板の接合面と反対側の面から前記第1の絶縁膜に到達する第1のトレンチが形成され、前記凹部を取り囲み前記第1の半導体基板の接合面と反対側の面から多結晶領域または非晶質半導体を貫通するように第2の絶縁膜に達する第2のトレンチが形成され、
前記第1のトレンチおよび前記第2のトレンチの表面には絶縁膜が形成されて成り、前記第1のトレンチと前記第2のトレンチとで囲まれた領域と、前記凹部の下の多結晶または非晶質半導体とが互いに電気的に導通されて成り、
前記第1のトレンチと前記凹部に形成された前記第1の絶縁膜で囲まれたSOI領域にはMOS型の高耐圧素子が形成され、前記高耐圧素子のソース電極と、前記第1のトレンチと前記第2のトレンチとで囲まれた領域とが、配線により接続され互いに電気的に導通して同電位であることを特徴とする半導体装置。 - 前記多結晶または非晶質半導体は、前記第1の半導体基板を同じ導電型のドーパント原子が高濃度に添加されていることを特徴とする、請求項1記載の半導体装置。
- 前記多結晶または非晶質半導体は、前記第1の半導体基板と逆の導電型のドーパント原子が高濃度に添加され、前記第1のトレンチと前記第2のトレンチとで囲まれた領域には前記多結晶または非晶質半導体に添加されたドーパントが上方に拡散して上方拡散領域が形成され、前記第1のトレンチと前記第2のトレンチとで囲まれた領域の主面には前記多結晶または非晶質半導体に添加されているのと同じ導電型のドーパントより成る拡散層が形成され、かつ前記拡散層の先端が前記上方拡散領域に接触していることを特徴とする請求項1記載の半導体装置。
- 前記MOS型の高耐圧素子は、Nch型L−DMOS或いはPch型L−DMOSであることを特徴とする請求項1に記載の半導体装置。
- 第1の半導体基板と第2の半導体基板が多結晶または非晶質半導体を介して一体化された接合ウエハであって、
前記第1の半導体基板の接合面側には凹部が形成され、前記凹部には第1の絶縁膜が形成され、前記第2の半導体基板の接合面には全面にわたり第2の絶縁膜が形成されており、前記第1の半導体基板は当該接合面と反対側に、当該接合面から所定の厚さを隔てたデバイス形成用主面が形成されて成り、
前記凹部の端部には前記凹部に形成された前記第1の半導体基板の接合面と反対側の面から前記第1の絶縁膜に到達する第1のトレンチが形成され、前記凹部を取り囲み前記第1の半導体基板の接合面と反対側の面から多結晶領域または非晶質半導体を貫通するように第2の絶縁膜に達する第2のトレンチが形成され、前記第1のトレンチと当該第2のトレンチの側面には所定の絶縁膜が形成され、
前記第1のトレンチと前記第2のトレンチとで囲まれた領域と前記凹部の下の多結晶または非晶質半導体とが互いに電気的に導通され同電位であることを特徴とする接合ウエハ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005229466A JP4424277B2 (ja) | 2005-08-08 | 2005-08-08 | 半導体装置及び接合ウエハ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005229466A JP4424277B2 (ja) | 2005-08-08 | 2005-08-08 | 半導体装置及び接合ウエハ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10659995A Division JP3864430B2 (ja) | 1995-04-28 | 1995-04-28 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006005375A JP2006005375A (ja) | 2006-01-05 |
JP4424277B2 true JP4424277B2 (ja) | 2010-03-03 |
Family
ID=35773423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005229466A Expired - Fee Related JP4424277B2 (ja) | 2005-08-08 | 2005-08-08 | 半導体装置及び接合ウエハ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4424277B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6572075B2 (ja) * | 2015-09-24 | 2019-09-04 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
-
2005
- 2005-08-08 JP JP2005229466A patent/JP4424277B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006005375A (ja) | 2006-01-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2788269B2 (ja) | 半導体装置およびその製造方法 | |
KR100656973B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US7439112B2 (en) | Semiconductor device using partial SOI substrate and manufacturing method thereof | |
JP2009141270A (ja) | 半導体装置 | |
JPH1074921A (ja) | 半導体デバイスおよびその製造方法 | |
JP4940533B2 (ja) | 半導体集積回路装置の製造方法 | |
JP3864430B2 (ja) | 半導体装置の製造方法 | |
US8101502B2 (en) | Semiconductor device and its manufacturing method | |
JP2012238741A (ja) | 半導体装置及びその製造方法 | |
JP4579512B2 (ja) | 半導体装置およびその製造方法 | |
JP4424277B2 (ja) | 半導体装置及び接合ウエハ | |
JP2006295073A (ja) | 半導体装置およびその製造方法 | |
JPH05343686A (ja) | 半導体装置およびその製造方法 | |
JP2775738B2 (ja) | 半導体装置 | |
JPH10242266A (ja) | 半導体装置およびその製造に用いられる半導体接合基板 | |
US20110006376A1 (en) | Semiconductor device, semiconductor device manufacturing method, and display device | |
JP4657614B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2839088B2 (ja) | 半導体装置 | |
JP4696640B2 (ja) | 半導体装置の製造方法 | |
JP2000223708A (ja) | 半導体装置 | |
JP3116609B2 (ja) | 半導体装置の製造方法 | |
JP2006165370A (ja) | 半導体装置及びその製造方法 | |
JP5071652B2 (ja) | 半導体装置 | |
JP2001230392A (ja) | Soiウェーハの製造方法 | |
JP2674570B2 (ja) | So1基板およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080930 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081117 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091117 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091130 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |