JP3864430B2 - 半導体装置の製造方法 - Google Patents
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【０００１】
【産業上の利用分野】
本発明はいわゆる「ＳＯＩ構造」を有する半導体装置に関し、特に高電圧のもとで動作可能なＭＯＳ型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来、ＳＯＩ構造を用いて素子の耐圧を向上させる方法としては、埋め込み酸化膜中に高電圧を分け持たせる方法が知られている。
その１例は、高耐圧半導体素子として特開平２−１６７５１号公報に開示されたものがある。すなわち、図７に示す如くの素子形成用の高抵抗半導体層１０４の底部に、低濃度の半導体層１１０が設けられている。このような構造においては、電極１１１と１１２の間に印加された逆方向の高電圧は高抵抗シリコン層１０４の厚み方向と低濃度層１１０の横方向に分担される。よって、素子の印加電圧の一部が埋め込み酸化膜１０２に有効に分担されて高電圧が達成され得る構造であることがわかる。
【０００３】
また、その他の例としては、表面の高電界を緩和する方法として図８に示すような「Ｒｅｓｕｒｆ(Redused Surface Field) 構造」が知られている。
そこで上記の従来技術を組み合わせれば図９に示すようなＳＯＩ構造の「横型高耐圧ＭＯＳ」を形成することができる。しかしながら、消費電力を下げるという要求からＮchの高耐圧ＭＯＳとＰchの高耐圧ＭＯＳを相補的に組み合わせて用いることが必要とされる。この要求を従来の技術で実現しようとすると現実的にやはりこのような図９に示す構造となってしまう。この場合基板８２の電位は通常ＧＲＤ電位に設定されるが、この時、次の理由から、Ｐchトランジスタ側でソース近傍に「電界集中」が起こり、充分な耐圧が得られないという問題がある。
【０００４】
すなわち、図９に示すＮchがＯＮで、ＰchがＯＦＦの場合を考えると、Ｐchトランジスタのソースには正の高電圧が印加され、ＮchトランジスタのソースにはＧＮＤ電位が印加され、ＮchトランジスタがＯＮであることからそのドレインとおよびそれに接続したＰchトランジスタのドレインにＧＮＤ電位が印加され、基板にはＧＮＤ電位が印加されている。その結果，電気力線はソースのＰＮ接合の先端に集中し、さらに電圧を上げていくとここでブレークダウンが発生し耐圧が維持されない。
【０００５】
一方、前述の状態とは逆にＮchがＯＦＦ、ＰchがＯＮの場合を考えると、ＮchドレインとＰchドレインをつないだ出力には高電圧が現れるので、電気力線の集中が緩和される。
【０００６】
この対策としては、次の図１０に示すようにＰchトランジスタの底部に埋込み拡散層を挿入して電界を支えることが行われるが、同図１０からわかるようにこの場合Ｐchトランジスタ底部の埋込み酸化膜は素子の耐圧を分け待つことには全く寄与しない。その結果、埋込み拡散層によるＰＮ接合のみで耐圧を支えなければならなくなり、高耐圧化にはおのずと限界があった。
【０００７】
【発明が解決しようとする課題】
以上のように従来技術によれば、ＮchおよびＰchの両方の高耐圧トランジスタの耐圧を実質的に共に満足させることは依然として極めて難しい問題であり、このような高耐圧性を備えた構造のトランジスタの実現が切望されている。
【０００８】
そこで本発明は上記の問題点に鑑み、同一チップ内でＮchとＰch両方の高耐圧ＭＯＳトランジスタを実現でき得るデバイス構造および、その製造方法を提供することを主な目的とするものである。
【００１０】
【課題を解決するための手段】
よって本発明は、上記問題を解決し目的を達成するために以下の方法を講ずる。
本発明において、一面が鏡面研磨された第１半導体基板の研磨面の所定領域に凹部を形成するエッチング工程と、凹部表面のみに第１絶縁膜を形成する選択的絶縁膜形成工程と、凹部が形成された前記第１半導体基板の表面に多結晶または非晶質半導体層を形成する工程と、多結晶または非晶質半導体層表面を平坦に研磨する工程と、一面が鏡面研磨された第２半導体基板の鏡面に第２絶縁膜を形成する工程と、その平坦に研磨された面と第２絶縁膜とを密着させ、第１，第２半導体基板を接合する接合工程と、第１半導体基板を接合面から所定の厚さになるように鏡面研磨しデバイス形成用主面を形成する工程とから成る半導体基板の製造方法を提供する。
【００１１】
【作用】
したがって本発明装置の製造方法によれるデバイス構造は次の作用を奏する。すなわち、第１の半導体基板の接合面側には凹部が形成され、この凹部には第１の絶縁膜が形成され、一方、第２の半導体基板の接合面には全面に第２の絶縁膜が形成される。そして前記の第１半導体基板は接合面からある所定の厚さになるように鏡面研磨が施されデバイス形成用主面が形成された接合ウエハを用い、その凹部の端部にはこの凹部に形成された第１の酸化膜に到る第１のトレンチが形成され、さらにこの凹部を取り囲み第２の酸化膜に到る第２のトレンチが形成され、これら第１と第２のトレンチの表面には絶縁膜が形成される。
【００１２】
よってこれら第１と第２のトレンチで囲まれた領域と前記の凹部の下の多結晶または非晶質半導体とが電気的に導通される。
また、前記第１トレンチと凹部に形成された第１酸化膜で囲まれたＳＯＩ領域にはＭＯＳ型の高耐圧素子が形成され、前記の高耐圧素子のソース電極と、それら第１と第２のトレンチで囲まれた領域とが配線により相互に接続され電気的に導通、すなわち「同電位」に接続される。
【００１３】
よって、Ｎch( ｎチャネル) 高耐圧トランジスタにおいては、第１酸化膜の下の多結晶または非晶質半導体層はソース電位と同じＧＮＤ電位に固定され、一方、Ｐch( ｐチャネル) 高耐圧トランジスタにおいては、第１の酸化膜下の多結晶または非晶質半導体層はＰch高耐圧トランジスタのソース電位と同じ、即ち同電位の高電圧に固定さる。
その結果、高電界は埋込み酸化膜である第１酸化膜を介してドレインとの間に印加され、埋込み酸化膜によるいわゆる「電界緩和」の作用効果が発揮される。
【００１４】
【実施例】
以下に図面を参照して本発明の各実施例をそれぞれ説明する。
（第１実施例）
図１には本発明装置の第１の実施例に係わる要部断面図が例示されている。図示のように、この半導体装置の支持基板となる第２半導体基板２の上に、第２の絶縁膜６と、多結晶または非晶質の半導体層３を介して、第１半導体基板から成るデバイス形成層１が形成されている。
【００１５】
ここで本発明装置に係わる構造の第１の特徴は、このデバイス形成層１の底部の多結晶または非晶質半導体層３に接続する所定領域の表面に第１の絶縁膜５が形成された凹部４が形成されていることにある。この第１絶縁膜５は将来的に高耐圧素子底部の分離絶縁膜となる絶縁膜である。この凹部４以外の領域においては、この第１半導体基板１と多結晶または非晶質半導体層３との間に絶縁膜が存在せず、両者( 即ち、半導体基板１と半導体層３と) は電気的に導通した状態にある。
【００１６】
また、本発明装置に係わる構造の第２の特徴としては、２種類の側面が絶縁膜１０で覆われたトレンチ８，９が形成され、前者( 即ち、トレンチ８) は前記凹部４の外周付近に第１の絶縁膜５に到達しており、後者( 即ち、トレンチ９) は前記凹部４に接することなくそれを取り囲んで第２絶縁膜に到達しており、更に、前記トレンチ８との間に第１半導体基板１と多結晶または非晶質半導体層３とが電気的に導通した領域１１が形成されている。このトレンチ８によって囲まれた領域に、例えばＬ−ＤＭＯＳのような高耐圧素子１０１，１０２が形成され、かつこれらの素子は側面に絶縁膜１０が形成されたトレンチ９と第２の絶縁膜６により他の領域から絶縁分離されている。
【００１７】
更に、本発明装置に係わる構造の第３の特徴としては、凹部４とトレンチ８を含まず第２絶縁膜６とトレンチ９によって他の領域から絶縁分離され、しかも底部に多結晶または非晶質の半導体層３を有する領域が形成されていることにある。このような領域にはＭＯＳ型トランジスタ１０３やバイポーラトランジスタ等から構成される論理部が形成されている。
【００１８】
図１には、高耐圧素子１０１，１０２としてそれぞれＮch型Ｌ−ＤＭＯＳとＰch型Ｌ−ＤＭＯＳ、論理部１０３としてＣＭＯＳ素子を形成した構造が例示されている。このＮch型Ｌ−ＤＭＯＳ１０１の主要構成要素としては、Ｎ型ドリフト領域１２と、Ｐウエル１９と、Ｐ型高濃度拡散層２０と、ソース拡散層２１と、ドレイン拡散層２２と、ソースコンタクト１４と、ドレインコンタクト１６と、ソース電極配線１５と、ドレイン電極１７と、ゲート電極１８とが主な要素である。
【００１９】
上述のこれら構成要素の相互関係において特徴的なことは、ゲート１８がドリフト領域表面のＬＯＣＯＳ酸化膜２３の上に延在して、いわゆる「フィールドプレート」としてドレイン端部の電界集中を緩和し得る構造である点である。
【００２０】
ここで本発明装置に係わる構造の第４の特徴は、前記第１と第２のトレンチ( ８，９) で囲まれ多結晶または非晶質半導体層３と電気的に導通された領域１１と、上記の高耐圧Ｌ−ＤＭＯＳのソース電極１５とが、Ｎ型高濃度拡散層２４によりオーミックコンタクトを形成することによって電気的に導通していることである。上述の構造の高耐圧化における効果については後で詳しく述べる。
【００２１】
また、Ｐch型Ｌ−ＤＭＯＳ１０２の主要構成要素とは、上記のＮch型Ｌ−ＤＭＯＳ１０１においてＮとＰとを入れ換えたものである。
また論理部に構成されたＣＭＯＳ素子１０３は、通常のＮch型ＭＯＳトランジスタ１０３ａとＰch型ＭＯＳトランジスタ１０３ｂで構成されるものである。この場合、図１においては、Ｎch型ＭＯＳトランジスタ１０３ａとＰch型ＭＯＳトランジスタ１０３ｂとの間はＬＯＣＯＳによって相互に分離されているだけであるが、両者( 即ち、トランジスタ１０３ａと１０３ｂ) の間を前記の側面に絶縁膜を有し第２の絶縁膜６に到るように形成されたトレンチ９によって分離する構造であってもよい。この場合、ＣＭＯＳ特有の問題であるいわゆる「ラッチアップ」を防止することが可能となる。
【００２２】
次に、上述のような構造の半導体装置において、如何にしてこの「高耐圧化」が達成され得るのかを従来技術と対比して詳しく説明する。
前述の従来技術を示す図９の如く、Ｎchの高耐圧ＭＯＳとＰchの高耐圧ＭＯＳを相補的に組み合わせて用いる場合においては、両者の高耐圧化を同時に実現することには限界があった。その理由を再び実例を用いて詳説すると次のことが明かである。つまり、図９に示すように、Ｎch：ＯＮ、Ｐch：ＯＦＦの場合、Ｐchトランジスタのソースには正の高電圧が印加され、ＮchトランジスタのソースにはＧＮＤ電位が印加され、ＮchトランジスタがＯＮであることからそのドレインおよびそれに接続されたＰchトランジスタのドレインに対してＧＮＤ電位が印加され、さらに基板に対してはＧＮＤ電位が印加されている。その結果、電気力線はソースのＰＮ接合の先端に集中し、さらにその電圧を上げていくと、ここでいわゆるエッジ等の「ブレークダウン」が発生して耐圧が維持できなくなるという不具合が存在していた。
【００２３】
そこで上述のような従来技術に対し、本発明が実施する構造によって次の作用効果が生ずる。すなわち、本発明によれば、高耐圧素子の底部の第１の絶縁膜５の下部の多結晶または非晶質半導体層３がそれと電気的に導通状態にある領域１１を通して、ソース電極１５によりソース拡散層２１，Ｐ型高濃度拡散層２０およびＰウエル１９と同電位にある。この状況はＰch型高耐圧Ｌ−ＤＭＯＳ１０２においても全く同様である。その結果、ドレインに印加された高電圧はＮch型高耐圧Ｌ−ＤＭＯＳ１０１およびＰch型高耐圧Ｌ−ＤＭＯＳ１０２ともに、縦方向の高電界が第１の絶縁膜５の下部の多結晶または非晶質半導体層３との間で分配されるために、埋込み絶縁層５によって電界を支えることができ、その結果として、トランジスタ素子としての高耐圧化が実現可能となる。
【００２４】
なおこの状況を、前述の従来技術を示す図９の１つの場合（即ち、Ｎch：ＯＮ、Ｐch：ＯＦＦの場合）を例に本発明と比較すると次のように対比できる。
すなわち、今の状況はこの場合、即ち、Ｎch素子がＯＮで、Ｐch素子がＯＦＦである場合の想定であるから、Ｐchトランジスタのソースには正の高電圧が印加され、一方のＮchトランジスタのソースにはＧＮＤ電位が印加されている。このＮchトランジスタがＯＮであることから、そのドレインとそれに接続されたＰchトランジスタのドレインにはＧＮＤ電位が印加されることになり、ドレイン−ソース間には高電界が印加される。この様な状態の場合、従来技術においては、基板にＧＮＤ電位が印加されている故にドレイン−ソース間の高電界は埋込み絶縁膜には支えられずに、ドレイン−ソース間のＰＮ接合にのみ支えられることになる。その結果、本発明が実現するような十分な高耐圧化はできなかった。
【００２５】
これに対比して本発明装置が実施する構造によれば、埋込み絶縁膜の下の多結晶または非晶質半導体層３がソースと、いわゆる「同電位」になるので、このドレイン−ソース間の高電圧はドレイン−ソース間のＰＮ接合のみならず埋込み絶縁膜５を挟んでドレイン−基板( 即ち、多結晶または非晶質半導体層３) 間で支持されるのことになるので、前述の従来構造よりも高い耐圧化が容易に実現可能となる。
【００２６】
（第２実施例）
次に、図２に本発明の第２の実施例を示す。本実施例に係わる構造においては、多結晶または非晶質半導体層３に第１の半導体基板１と同じ導電型の不純物が高濃度に添加されている。この不純物はトレンチ８および９に挟まれ多結晶または非晶質半導体層３と電気的に導通してなる領域１１において、接合時の熱処理およびデバイス形成工程における熱処理によって上方の半導体基板中へ拡散して上方拡散領域１６を形成している。
【００２７】
さらに本第２実施例では、上記の領域１１においてデバイス形成用の主面７から、多結晶または非晶質半導体に添加されているのと同等の導電型のドーパントから成る拡散層１７が形成され、且つこの拡散層１７が先端において前記の上方拡散領域１６に接触している。
【００２８】
以上のような構造に形成することによって、前記のトレンチ８および９で挟まれた領域１１と多結晶または非晶質半導体層３の電気抵抗成分が低減され、第１絶縁膜の下部をソースと実質的に同電位にすることによって耐圧を向上させる効果がより発揮される。
【００２９】
なお本第２実施例においては、上記の領域１１においてデバイス形成用の主面から添加された上記の拡散層１７は所望により構造的に省略してもよい。
また、前記の多結晶または非晶質半導体層３に第１半導体基板と同等の導電型の不純物が高濃度、例えば、濃度 約５×１０17cm-3 (又は、１０ppm)に添加することによって、論理部１０３のＳＯＩ領域底部には基板１と同等の導電型の低抵抗層が形成される。形成されたこの低抵抗層は論理部１０３の領域に例えばＣＭＯＳ回路を構成した場合に、電圧変動や意図せぬキャリア注入等のノイズをこの低抵抗層で吸収することができるので、ＣＭＯＳ特有の問題点であった「ラッチアップ」を防止することが可能である。
【００３０】
また、上記の低抵抗層が例えば縦型のＮＰＮトランジスタのようなバイポーラトランジスタを論理部１０３の領域に形成した場合は、上述のように形成された低抵抗層は当該トランジスタのコレクタとしての機能も果たすことができる。
【００３１】
（第３実施例）
次に、図３( ａ) 〜( ｅ) は本発明の第３実施例として、本発明装置の第１の製造方法を構造的に示している。
【００３２】
まず最初に、第１の半導体基板１の鏡面研磨に例えばシリコン窒化膜からなる耐エッチング性の薄膜層３１を例えば「減圧ＣＶＤ法( 化学気相法) 」等により形成する。続いて、通常のフォト工程により将来は凹部４となる領域のシリコン窒化膜を除去し、その後に残ったシリコン窒化膜をマスクとして例えば「ＲＩＥ法」等のドライエッチングを施して、第１のシリコン半導体基板１に凹部４を形成する。（参照、図３( ａ) ）。
【００３３】
引き続いて、上記の薄膜層３１であるシリコン窒化膜をマスクとして選択酸化を行い、凹部４の露出した表面に第１の絶縁膜であるシリコン酸化膜５を形成する。（参照、図３( ｂ) ）。
【００３４】
次に、前述のシリコン窒化膜３１を除去すると、表面に酸化膜５が形成された凹部と表面にシリコンが露出した凹部以外の領域が表出する。この上層に、例えば多結晶シリコンまたは非晶質シリコンから成る薄膜層３を、例えば減圧ＣＶＤ法等を適用して形成を行い、更にこの薄膜層３の表面を「メカノケミカル研磨法」等により鏡面研磨を施す。（参照、図３( ｃ) ）。
【００３５】
続いて、少なくとも一方の面に鏡面研磨が施された第２のシリコン半導体基板２の鏡面研磨に、例えばシリコン酸化膜等の第２の絶縁膜６を形成する。（参照、図３( ｄ) ）。
【００３６】
しかる後に、上記の鏡面研磨された多結晶または非晶質シリコン層３を有する第１シリコン半導体基板と上記の鏡面研磨面にシリコン酸化膜からなる第２の絶縁膜６を有する第２シリコン半導体基板とを、多結晶または非晶質シリコン層３の鏡面と第２の絶縁膜６の表面とを密着させ水素結合等により直接的に接合させる。この後、例えば窒素、アルゴンまたは酸化性雰囲気中で１１００℃で約１時間の熱処理を施し、ウエハ対の密着力を水素結合からより強固な共有結合に変える。その後、第１シリコン半導体基板１の接合面とは反対の面から、所定の厚みになるように研削または研磨処理を施してデバイス形成用の主面７を形成する。（参照、図３( ｅ) ）
次に、上記のデバイス形成用主面７の表面に、例えば熱酸化やＣＶＤ法等によってシリコン酸化膜またはシリコン窒化膜等からなる薄膜層３２を形成する。この薄膜層３２はシリコンのエッチング処理を行う際にシリコンのエッチャントに対してマスクとなるものである。次に、上記の薄膜層３２の所定の場所の薄膜層を通常のフォトリングラフィーとエッチングによって除去し開口部を形成する。この際、開口を設けようとする所定の場所の真下には必ず第１または第２絶縁膜のいずれが一方の絶縁膜が配設されているものとする。
【００３７】
次に、前記のパターニングされた薄膜層３２をマスクとして、例えば「ＲＩＥ法」等を用いてシリコンをエッチング処理しシリコン半導体基板１にトレンチ８，９を形成する。この際に、これらトレンチ８および９は深さにおいて相違が有り、同時にエッチングすると、深さの浅いトレンチ８の方が先にシリコン酸化膜からなる絶縁膜５に到達するが、絶縁膜５のエッチングレートが極めて遅い故に、トレンチ９の先端がその第２絶縁膜６に到達するまでの間に、前述のトレンチ８はそれ以上にエッチングされることはない。（参照、図４( ａ) ）。
【００３８】
これらトレンチ８，９が形成された後には、いわゆるマスクとして用いた薄膜層３２を除去し、次に形成したトレンチの側面と薄膜層３２が除去された第１シリコン半導体の主面に絶縁膜１０を、例えば「ＣＶＤ法」や「熱酸化法」などの手段によって形成を行う。その後、例えば多結晶シリコン等のトレンチ埋設部材３３を、例えば「減圧ＣＶＤ法」等の手段を用いて堆積してこれらトレンチ８および９の内部を埋設する。（参照、図４( ｂ) ）。
【００３９】
次に、第１シリコン半導体の主面に形成された絶縁膜１０をストッパとして、「選択研磨法」あるいはＲＩＥ法等のドライエッチングによる、いわゆる「エッチバック法」を適用して当該トレンチ内部を残し、それ以外のトレンチ埋設部材３３を除去する。（参照、図４( ｃ) ）。
【００４０】
その後は、表面に露出している第１シリコン半導体の主面上の絶縁膜１０を取り除き、更にメカノケミカル研磨等を施すことによってその表面を平坦になるまで研磨処理し、図示のようなデバイス形成用の主面７を形成して接合基板１００を得る。（参照、図４( ｄ) ）。
【００４１】
その後の工程は、上述の手順で形成されたこの接合基板１００を用い、通常に行われるデバイス形成工程によって、図１に例示したような高耐圧素子( Ｎch) １０１，( Ｐch) １０２および論理部１０３を形成することとなる。
【００４２】
（第４実施例）
次に示す図５には、本発明の第４実施例としての装置の第２の製造方法が簡単に示されている。
【００４３】
すなわち、前述の第１製造方法によれば、図３( ｅ) において鏡面研磨された多結晶または非晶質半導体層３が形成された第１のシリコン半導体基板１と、表面に第２の絶縁膜６が形成された第２の半導体基板２とを密着し接合基板１００を作成したが、その代わりにこの実施例の第２製造方法においては、第２半導体基板２に形成された第２絶縁層６の上に図４( ａ) に示したと同様な多結晶または非晶質半導体層４０と形成したその表面を鏡面研磨した後に、図３( ｅ) と同様に、鏡面研磨された多結晶または非晶質半導体層３が形成された第１のシリコン半導体基板と密着させて接合基板を作成する。（但し、その詳細説明図は省略する。）
（第５実施例）
次に、図６には本発明の第５実施例として、本発明装置の第３の製造方法を簡単に例示している。本実施例においては、第２の絶縁膜６は、第２半導体基板上に形成されるのではなく、第１半導体基板上の鏡面研磨された多結晶または非晶質半導体層３の上に、例えば「熱酸化法」または「ＣＶＤ法」等を適用して形成が行われる。
【００４４】
その後は、この絶縁膜６と第２半導体基板の鏡面研磨面とを密着することによって求める接合基板を同様に作成する。（但し、その詳細説明図は省略する。）
（変形実施例）
なお、上述した他にも、本発明の要旨を逸脱しない範囲で種々の変形実施が可能である。
【００４５】
【発明の効果】
以上に述べたように本発明によれば、次のような効果が生み出される。
第１製造方法および第２製造方法によって形成された本発明の半導体装置においては、第１実施例の構造に形成することで、埋込み絶縁膜の下の多結晶または非晶質半導体層がソースと同電位になる。よって、ドレイン−ソース間の高電圧はドレイン−ソース間のＰＮ接合のみならず、埋込み絶縁膜を挟んでドレイン−基板間でも支持される故に、電圧上昇に従いエッジ等のブレークダウンが発生するような前述の従来構造よりも更に高い耐圧性が得られる。
【００４６】
また、第２実施例の構造に形成することで、２つのトレンチで挟まれた領域と多結晶または非晶質の半導体層の電気抵抗成分が低減され、第１絶縁膜下部をソースと同電位にすることにより耐圧が効果的に向上される。更に、多結晶または非晶質半導体層に第１半導体基板と同等の導電型の不純物を高濃度に添加することで、論理部のＳＯＩ領域底部に基板１と同等の導電型の低抵抗層が形成され、この低抵抗層が論理部の領域にＣＭＯＳ回路を構成した場合には、電圧変動やキャリア注入等のノイズを効果的に吸収するので、ＣＭＯＳ特有の問題であるラッチアップを防止できる。
【図面の簡単な説明】
【図１】 第１実施例の半導体装置の構造を示す要部断面図。
【図２】 第２実施例の半導体装置の構造を示す要部断面図。
【図３】 ( ａ) 〜( ｅ) は第３実施例としての半導体装置の第１製造方法を示す断面図。
【図４】 ( ａ) 〜( ｄ) は第３実施例としての半導体装置の第１製造方法を示す断面図。
【図５】 第４実施例としての半導体装置の第２製造方法を示す断面図。
【図６】 第５実施例としての半導体装置の第３製造方法を示す断面図。
【図７】 従来の半導体装置の構造を示す要部断面図。
【図８】 従来のResurf構造の半導体装置の断面を示す概念図。
【図９】 従来の半導体装置の構造を示す要部断面図。
【図１０】 従来の半導体装置の構造を示す要部断面図。
【符号の説明】
１…第１半導体基板，２…第２半導体基板，３…非晶質半導体，４…凹部，
５…第１絶縁膜，６…第２絶縁膜，７…デバイス形成用主面，８…第１トレンチ，
９…第２トレンチ，１０…絶縁膜，１１…２つのトレンチで囲まれた領域，
１２…ＳＯＩ領域，１４…ソース電極，１５…配線，１６…上方拡散領域，
１７…拡散層，１８…ゲート電極，１９…Ｐウエル，２０…Ｐ型濃度拡散層，
２１…ソース拡散層，２２…ドレイン拡散層，２３…ＬＯＣＯＳ酸化膜，
１０１…Ｎch型Ｌ−ＤＭＯＳ，１０２…Ｐch型Ｌ−ＤＭＯＳ，
１０３…ＣＭＯＳ素子，１０３ａ…Ｎch型ＭＯＳトランジスタ，１０３ｂ…Ｐch型ＭＯＳトランジスタ。
【産業上の利用分野】
本発明はいわゆる「ＳＯＩ構造」を有する半導体装置に関し、特に高電圧のもとで動作可能なＭＯＳ型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来、ＳＯＩ構造を用いて素子の耐圧を向上させる方法としては、埋め込み酸化膜中に高電圧を分け持たせる方法が知られている。
その１例は、高耐圧半導体素子として特開平２−１６７５１号公報に開示されたものがある。すなわち、図７に示す如くの素子形成用の高抵抗半導体層１０４の底部に、低濃度の半導体層１１０が設けられている。このような構造においては、電極１１１と１１２の間に印加された逆方向の高電圧は高抵抗シリコン層１０４の厚み方向と低濃度層１１０の横方向に分担される。よって、素子の印加電圧の一部が埋め込み酸化膜１０２に有効に分担されて高電圧が達成され得る構造であることがわかる。
【０００３】
また、その他の例としては、表面の高電界を緩和する方法として図８に示すような「Ｒｅｓｕｒｆ(Redused Surface Field) 構造」が知られている。
そこで上記の従来技術を組み合わせれば図９に示すようなＳＯＩ構造の「横型高耐圧ＭＯＳ」を形成することができる。しかしながら、消費電力を下げるという要求からＮchの高耐圧ＭＯＳとＰchの高耐圧ＭＯＳを相補的に組み合わせて用いることが必要とされる。この要求を従来の技術で実現しようとすると現実的にやはりこのような図９に示す構造となってしまう。この場合基板８２の電位は通常ＧＲＤ電位に設定されるが、この時、次の理由から、Ｐchトランジスタ側でソース近傍に「電界集中」が起こり、充分な耐圧が得られないという問題がある。
【０００４】
すなわち、図９に示すＮchがＯＮで、ＰchがＯＦＦの場合を考えると、Ｐchトランジスタのソースには正の高電圧が印加され、ＮchトランジスタのソースにはＧＮＤ電位が印加され、ＮchトランジスタがＯＮであることからそのドレインとおよびそれに接続したＰchトランジスタのドレインにＧＮＤ電位が印加され、基板にはＧＮＤ電位が印加されている。その結果，電気力線はソースのＰＮ接合の先端に集中し、さらに電圧を上げていくとここでブレークダウンが発生し耐圧が維持されない。
【０００５】
一方、前述の状態とは逆にＮchがＯＦＦ、ＰchがＯＮの場合を考えると、ＮchドレインとＰchドレインをつないだ出力には高電圧が現れるので、電気力線の集中が緩和される。
【０００６】
この対策としては、次の図１０に示すようにＰchトランジスタの底部に埋込み拡散層を挿入して電界を支えることが行われるが、同図１０からわかるようにこの場合Ｐchトランジスタ底部の埋込み酸化膜は素子の耐圧を分け待つことには全く寄与しない。その結果、埋込み拡散層によるＰＮ接合のみで耐圧を支えなければならなくなり、高耐圧化にはおのずと限界があった。
【０００７】
【発明が解決しようとする課題】
以上のように従来技術によれば、ＮchおよびＰchの両方の高耐圧トランジスタの耐圧を実質的に共に満足させることは依然として極めて難しい問題であり、このような高耐圧性を備えた構造のトランジスタの実現が切望されている。
【０００８】
そこで本発明は上記の問題点に鑑み、同一チップ内でＮchとＰch両方の高耐圧ＭＯＳトランジスタを実現でき得るデバイス構造および、その製造方法を提供することを主な目的とするものである。
【００１０】
【課題を解決するための手段】
よって本発明は、上記問題を解決し目的を達成するために以下の方法を講ずる。
本発明において、一面が鏡面研磨された第１半導体基板の研磨面の所定領域に凹部を形成するエッチング工程と、凹部表面のみに第１絶縁膜を形成する選択的絶縁膜形成工程と、凹部が形成された前記第１半導体基板の表面に多結晶または非晶質半導体層を形成する工程と、多結晶または非晶質半導体層表面を平坦に研磨する工程と、一面が鏡面研磨された第２半導体基板の鏡面に第２絶縁膜を形成する工程と、その平坦に研磨された面と第２絶縁膜とを密着させ、第１，第２半導体基板を接合する接合工程と、第１半導体基板を接合面から所定の厚さになるように鏡面研磨しデバイス形成用主面を形成する工程とから成る半導体基板の製造方法を提供する。
【００１１】
【作用】
したがって本発明装置の製造方法によれるデバイス構造は次の作用を奏する。すなわち、第１の半導体基板の接合面側には凹部が形成され、この凹部には第１の絶縁膜が形成され、一方、第２の半導体基板の接合面には全面に第２の絶縁膜が形成される。そして前記の第１半導体基板は接合面からある所定の厚さになるように鏡面研磨が施されデバイス形成用主面が形成された接合ウエハを用い、その凹部の端部にはこの凹部に形成された第１の酸化膜に到る第１のトレンチが形成され、さらにこの凹部を取り囲み第２の酸化膜に到る第２のトレンチが形成され、これら第１と第２のトレンチの表面には絶縁膜が形成される。
【００１２】
よってこれら第１と第２のトレンチで囲まれた領域と前記の凹部の下の多結晶または非晶質半導体とが電気的に導通される。
また、前記第１トレンチと凹部に形成された第１酸化膜で囲まれたＳＯＩ領域にはＭＯＳ型の高耐圧素子が形成され、前記の高耐圧素子のソース電極と、それら第１と第２のトレンチで囲まれた領域とが配線により相互に接続され電気的に導通、すなわち「同電位」に接続される。
【００１３】
よって、Ｎch( ｎチャネル) 高耐圧トランジスタにおいては、第１酸化膜の下の多結晶または非晶質半導体層はソース電位と同じＧＮＤ電位に固定され、一方、Ｐch( ｐチャネル) 高耐圧トランジスタにおいては、第１の酸化膜下の多結晶または非晶質半導体層はＰch高耐圧トランジスタのソース電位と同じ、即ち同電位の高電圧に固定さる。
その結果、高電界は埋込み酸化膜である第１酸化膜を介してドレインとの間に印加され、埋込み酸化膜によるいわゆる「電界緩和」の作用効果が発揮される。
【００１４】
【実施例】
以下に図面を参照して本発明の各実施例をそれぞれ説明する。
（第１実施例）
図１には本発明装置の第１の実施例に係わる要部断面図が例示されている。図示のように、この半導体装置の支持基板となる第２半導体基板２の上に、第２の絶縁膜６と、多結晶または非晶質の半導体層３を介して、第１半導体基板から成るデバイス形成層１が形成されている。
【００１５】
ここで本発明装置に係わる構造の第１の特徴は、このデバイス形成層１の底部の多結晶または非晶質半導体層３に接続する所定領域の表面に第１の絶縁膜５が形成された凹部４が形成されていることにある。この第１絶縁膜５は将来的に高耐圧素子底部の分離絶縁膜となる絶縁膜である。この凹部４以外の領域においては、この第１半導体基板１と多結晶または非晶質半導体層３との間に絶縁膜が存在せず、両者( 即ち、半導体基板１と半導体層３と) は電気的に導通した状態にある。
【００１６】
また、本発明装置に係わる構造の第２の特徴としては、２種類の側面が絶縁膜１０で覆われたトレンチ８，９が形成され、前者( 即ち、トレンチ８) は前記凹部４の外周付近に第１の絶縁膜５に到達しており、後者( 即ち、トレンチ９) は前記凹部４に接することなくそれを取り囲んで第２絶縁膜に到達しており、更に、前記トレンチ８との間に第１半導体基板１と多結晶または非晶質半導体層３とが電気的に導通した領域１１が形成されている。このトレンチ８によって囲まれた領域に、例えばＬ−ＤＭＯＳのような高耐圧素子１０１，１０２が形成され、かつこれらの素子は側面に絶縁膜１０が形成されたトレンチ９と第２の絶縁膜６により他の領域から絶縁分離されている。
【００１７】
更に、本発明装置に係わる構造の第３の特徴としては、凹部４とトレンチ８を含まず第２絶縁膜６とトレンチ９によって他の領域から絶縁分離され、しかも底部に多結晶または非晶質の半導体層３を有する領域が形成されていることにある。このような領域にはＭＯＳ型トランジスタ１０３やバイポーラトランジスタ等から構成される論理部が形成されている。
【００１８】
図１には、高耐圧素子１０１，１０２としてそれぞれＮch型Ｌ−ＤＭＯＳとＰch型Ｌ−ＤＭＯＳ、論理部１０３としてＣＭＯＳ素子を形成した構造が例示されている。このＮch型Ｌ−ＤＭＯＳ１０１の主要構成要素としては、Ｎ型ドリフト領域１２と、Ｐウエル１９と、Ｐ型高濃度拡散層２０と、ソース拡散層２１と、ドレイン拡散層２２と、ソースコンタクト１４と、ドレインコンタクト１６と、ソース電極配線１５と、ドレイン電極１７と、ゲート電極１８とが主な要素である。
【００１９】
上述のこれら構成要素の相互関係において特徴的なことは、ゲート１８がドリフト領域表面のＬＯＣＯＳ酸化膜２３の上に延在して、いわゆる「フィールドプレート」としてドレイン端部の電界集中を緩和し得る構造である点である。
【００２０】
ここで本発明装置に係わる構造の第４の特徴は、前記第１と第２のトレンチ( ８，９) で囲まれ多結晶または非晶質半導体層３と電気的に導通された領域１１と、上記の高耐圧Ｌ−ＤＭＯＳのソース電極１５とが、Ｎ型高濃度拡散層２４によりオーミックコンタクトを形成することによって電気的に導通していることである。上述の構造の高耐圧化における効果については後で詳しく述べる。
【００２１】
また、Ｐch型Ｌ−ＤＭＯＳ１０２の主要構成要素とは、上記のＮch型Ｌ−ＤＭＯＳ１０１においてＮとＰとを入れ換えたものである。
また論理部に構成されたＣＭＯＳ素子１０３は、通常のＮch型ＭＯＳトランジスタ１０３ａとＰch型ＭＯＳトランジスタ１０３ｂで構成されるものである。この場合、図１においては、Ｎch型ＭＯＳトランジスタ１０３ａとＰch型ＭＯＳトランジスタ１０３ｂとの間はＬＯＣＯＳによって相互に分離されているだけであるが、両者( 即ち、トランジスタ１０３ａと１０３ｂ) の間を前記の側面に絶縁膜を有し第２の絶縁膜６に到るように形成されたトレンチ９によって分離する構造であってもよい。この場合、ＣＭＯＳ特有の問題であるいわゆる「ラッチアップ」を防止することが可能となる。
【００２２】
次に、上述のような構造の半導体装置において、如何にしてこの「高耐圧化」が達成され得るのかを従来技術と対比して詳しく説明する。
前述の従来技術を示す図９の如く、Ｎchの高耐圧ＭＯＳとＰchの高耐圧ＭＯＳを相補的に組み合わせて用いる場合においては、両者の高耐圧化を同時に実現することには限界があった。その理由を再び実例を用いて詳説すると次のことが明かである。つまり、図９に示すように、Ｎch：ＯＮ、Ｐch：ＯＦＦの場合、Ｐchトランジスタのソースには正の高電圧が印加され、ＮchトランジスタのソースにはＧＮＤ電位が印加され、ＮchトランジスタがＯＮであることからそのドレインおよびそれに接続されたＰchトランジスタのドレインに対してＧＮＤ電位が印加され、さらに基板に対してはＧＮＤ電位が印加されている。その結果、電気力線はソースのＰＮ接合の先端に集中し、さらにその電圧を上げていくと、ここでいわゆるエッジ等の「ブレークダウン」が発生して耐圧が維持できなくなるという不具合が存在していた。
【００２３】
そこで上述のような従来技術に対し、本発明が実施する構造によって次の作用効果が生ずる。すなわち、本発明によれば、高耐圧素子の底部の第１の絶縁膜５の下部の多結晶または非晶質半導体層３がそれと電気的に導通状態にある領域１１を通して、ソース電極１５によりソース拡散層２１，Ｐ型高濃度拡散層２０およびＰウエル１９と同電位にある。この状況はＰch型高耐圧Ｌ−ＤＭＯＳ１０２においても全く同様である。その結果、ドレインに印加された高電圧はＮch型高耐圧Ｌ−ＤＭＯＳ１０１およびＰch型高耐圧Ｌ−ＤＭＯＳ１０２ともに、縦方向の高電界が第１の絶縁膜５の下部の多結晶または非晶質半導体層３との間で分配されるために、埋込み絶縁層５によって電界を支えることができ、その結果として、トランジスタ素子としての高耐圧化が実現可能となる。
【００２４】
なおこの状況を、前述の従来技術を示す図９の１つの場合（即ち、Ｎch：ＯＮ、Ｐch：ＯＦＦの場合）を例に本発明と比較すると次のように対比できる。
すなわち、今の状況はこの場合、即ち、Ｎch素子がＯＮで、Ｐch素子がＯＦＦである場合の想定であるから、Ｐchトランジスタのソースには正の高電圧が印加され、一方のＮchトランジスタのソースにはＧＮＤ電位が印加されている。このＮchトランジスタがＯＮであることから、そのドレインとそれに接続されたＰchトランジスタのドレインにはＧＮＤ電位が印加されることになり、ドレイン−ソース間には高電界が印加される。この様な状態の場合、従来技術においては、基板にＧＮＤ電位が印加されている故にドレイン−ソース間の高電界は埋込み絶縁膜には支えられずに、ドレイン−ソース間のＰＮ接合にのみ支えられることになる。その結果、本発明が実現するような十分な高耐圧化はできなかった。
【００２５】
これに対比して本発明装置が実施する構造によれば、埋込み絶縁膜の下の多結晶または非晶質半導体層３がソースと、いわゆる「同電位」になるので、このドレイン−ソース間の高電圧はドレイン−ソース間のＰＮ接合のみならず埋込み絶縁膜５を挟んでドレイン−基板( 即ち、多結晶または非晶質半導体層３) 間で支持されるのことになるので、前述の従来構造よりも高い耐圧化が容易に実現可能となる。
【００２６】
（第２実施例）
次に、図２に本発明の第２の実施例を示す。本実施例に係わる構造においては、多結晶または非晶質半導体層３に第１の半導体基板１と同じ導電型の不純物が高濃度に添加されている。この不純物はトレンチ８および９に挟まれ多結晶または非晶質半導体層３と電気的に導通してなる領域１１において、接合時の熱処理およびデバイス形成工程における熱処理によって上方の半導体基板中へ拡散して上方拡散領域１６を形成している。
【００２７】
さらに本第２実施例では、上記の領域１１においてデバイス形成用の主面７から、多結晶または非晶質半導体に添加されているのと同等の導電型のドーパントから成る拡散層１７が形成され、且つこの拡散層１７が先端において前記の上方拡散領域１６に接触している。
【００２８】
以上のような構造に形成することによって、前記のトレンチ８および９で挟まれた領域１１と多結晶または非晶質半導体層３の電気抵抗成分が低減され、第１絶縁膜の下部をソースと実質的に同電位にすることによって耐圧を向上させる効果がより発揮される。
【００２９】
なお本第２実施例においては、上記の領域１１においてデバイス形成用の主面から添加された上記の拡散層１７は所望により構造的に省略してもよい。
また、前記の多結晶または非晶質半導体層３に第１半導体基板と同等の導電型の不純物が高濃度、例えば、濃度 約５×１０17cm-3 (又は、１０ppm)に添加することによって、論理部１０３のＳＯＩ領域底部には基板１と同等の導電型の低抵抗層が形成される。形成されたこの低抵抗層は論理部１０３の領域に例えばＣＭＯＳ回路を構成した場合に、電圧変動や意図せぬキャリア注入等のノイズをこの低抵抗層で吸収することができるので、ＣＭＯＳ特有の問題点であった「ラッチアップ」を防止することが可能である。
【００３０】
また、上記の低抵抗層が例えば縦型のＮＰＮトランジスタのようなバイポーラトランジスタを論理部１０３の領域に形成した場合は、上述のように形成された低抵抗層は当該トランジスタのコレクタとしての機能も果たすことができる。
【００３１】
（第３実施例）
次に、図３( ａ) 〜( ｅ) は本発明の第３実施例として、本発明装置の第１の製造方法を構造的に示している。
【００３２】
まず最初に、第１の半導体基板１の鏡面研磨に例えばシリコン窒化膜からなる耐エッチング性の薄膜層３１を例えば「減圧ＣＶＤ法( 化学気相法) 」等により形成する。続いて、通常のフォト工程により将来は凹部４となる領域のシリコン窒化膜を除去し、その後に残ったシリコン窒化膜をマスクとして例えば「ＲＩＥ法」等のドライエッチングを施して、第１のシリコン半導体基板１に凹部４を形成する。（参照、図３( ａ) ）。
【００３３】
引き続いて、上記の薄膜層３１であるシリコン窒化膜をマスクとして選択酸化を行い、凹部４の露出した表面に第１の絶縁膜であるシリコン酸化膜５を形成する。（参照、図３( ｂ) ）。
【００３４】
次に、前述のシリコン窒化膜３１を除去すると、表面に酸化膜５が形成された凹部と表面にシリコンが露出した凹部以外の領域が表出する。この上層に、例えば多結晶シリコンまたは非晶質シリコンから成る薄膜層３を、例えば減圧ＣＶＤ法等を適用して形成を行い、更にこの薄膜層３の表面を「メカノケミカル研磨法」等により鏡面研磨を施す。（参照、図３( ｃ) ）。
【００３５】
続いて、少なくとも一方の面に鏡面研磨が施された第２のシリコン半導体基板２の鏡面研磨に、例えばシリコン酸化膜等の第２の絶縁膜６を形成する。（参照、図３( ｄ) ）。
【００３６】
しかる後に、上記の鏡面研磨された多結晶または非晶質シリコン層３を有する第１シリコン半導体基板と上記の鏡面研磨面にシリコン酸化膜からなる第２の絶縁膜６を有する第２シリコン半導体基板とを、多結晶または非晶質シリコン層３の鏡面と第２の絶縁膜６の表面とを密着させ水素結合等により直接的に接合させる。この後、例えば窒素、アルゴンまたは酸化性雰囲気中で１１００℃で約１時間の熱処理を施し、ウエハ対の密着力を水素結合からより強固な共有結合に変える。その後、第１シリコン半導体基板１の接合面とは反対の面から、所定の厚みになるように研削または研磨処理を施してデバイス形成用の主面７を形成する。（参照、図３( ｅ) ）
次に、上記のデバイス形成用主面７の表面に、例えば熱酸化やＣＶＤ法等によってシリコン酸化膜またはシリコン窒化膜等からなる薄膜層３２を形成する。この薄膜層３２はシリコンのエッチング処理を行う際にシリコンのエッチャントに対してマスクとなるものである。次に、上記の薄膜層３２の所定の場所の薄膜層を通常のフォトリングラフィーとエッチングによって除去し開口部を形成する。この際、開口を設けようとする所定の場所の真下には必ず第１または第２絶縁膜のいずれが一方の絶縁膜が配設されているものとする。
【００３７】
次に、前記のパターニングされた薄膜層３２をマスクとして、例えば「ＲＩＥ法」等を用いてシリコンをエッチング処理しシリコン半導体基板１にトレンチ８，９を形成する。この際に、これらトレンチ８および９は深さにおいて相違が有り、同時にエッチングすると、深さの浅いトレンチ８の方が先にシリコン酸化膜からなる絶縁膜５に到達するが、絶縁膜５のエッチングレートが極めて遅い故に、トレンチ９の先端がその第２絶縁膜６に到達するまでの間に、前述のトレンチ８はそれ以上にエッチングされることはない。（参照、図４( ａ) ）。
【００３８】
これらトレンチ８，９が形成された後には、いわゆるマスクとして用いた薄膜層３２を除去し、次に形成したトレンチの側面と薄膜層３２が除去された第１シリコン半導体の主面に絶縁膜１０を、例えば「ＣＶＤ法」や「熱酸化法」などの手段によって形成を行う。その後、例えば多結晶シリコン等のトレンチ埋設部材３３を、例えば「減圧ＣＶＤ法」等の手段を用いて堆積してこれらトレンチ８および９の内部を埋設する。（参照、図４( ｂ) ）。
【００３９】
次に、第１シリコン半導体の主面に形成された絶縁膜１０をストッパとして、「選択研磨法」あるいはＲＩＥ法等のドライエッチングによる、いわゆる「エッチバック法」を適用して当該トレンチ内部を残し、それ以外のトレンチ埋設部材３３を除去する。（参照、図４( ｃ) ）。
【００４０】
その後は、表面に露出している第１シリコン半導体の主面上の絶縁膜１０を取り除き、更にメカノケミカル研磨等を施すことによってその表面を平坦になるまで研磨処理し、図示のようなデバイス形成用の主面７を形成して接合基板１００を得る。（参照、図４( ｄ) ）。
【００４１】
その後の工程は、上述の手順で形成されたこの接合基板１００を用い、通常に行われるデバイス形成工程によって、図１に例示したような高耐圧素子( Ｎch) １０１，( Ｐch) １０２および論理部１０３を形成することとなる。
【００４２】
（第４実施例）
次に示す図５には、本発明の第４実施例としての装置の第２の製造方法が簡単に示されている。
【００４３】
すなわち、前述の第１製造方法によれば、図３( ｅ) において鏡面研磨された多結晶または非晶質半導体層３が形成された第１のシリコン半導体基板１と、表面に第２の絶縁膜６が形成された第２の半導体基板２とを密着し接合基板１００を作成したが、その代わりにこの実施例の第２製造方法においては、第２半導体基板２に形成された第２絶縁層６の上に図４( ａ) に示したと同様な多結晶または非晶質半導体層４０と形成したその表面を鏡面研磨した後に、図３( ｅ) と同様に、鏡面研磨された多結晶または非晶質半導体層３が形成された第１のシリコン半導体基板と密着させて接合基板を作成する。（但し、その詳細説明図は省略する。）
（第５実施例）
次に、図６には本発明の第５実施例として、本発明装置の第３の製造方法を簡単に例示している。本実施例においては、第２の絶縁膜６は、第２半導体基板上に形成されるのではなく、第１半導体基板上の鏡面研磨された多結晶または非晶質半導体層３の上に、例えば「熱酸化法」または「ＣＶＤ法」等を適用して形成が行われる。
【００４４】
その後は、この絶縁膜６と第２半導体基板の鏡面研磨面とを密着することによって求める接合基板を同様に作成する。（但し、その詳細説明図は省略する。）
（変形実施例）
なお、上述した他にも、本発明の要旨を逸脱しない範囲で種々の変形実施が可能である。
【００４５】
【発明の効果】
以上に述べたように本発明によれば、次のような効果が生み出される。
第１製造方法および第２製造方法によって形成された本発明の半導体装置においては、第１実施例の構造に形成することで、埋込み絶縁膜の下の多結晶または非晶質半導体層がソースと同電位になる。よって、ドレイン−ソース間の高電圧はドレイン−ソース間のＰＮ接合のみならず、埋込み絶縁膜を挟んでドレイン−基板間でも支持される故に、電圧上昇に従いエッジ等のブレークダウンが発生するような前述の従来構造よりも更に高い耐圧性が得られる。
【００４６】
また、第２実施例の構造に形成することで、２つのトレンチで挟まれた領域と多結晶または非晶質の半導体層の電気抵抗成分が低減され、第１絶縁膜下部をソースと同電位にすることにより耐圧が効果的に向上される。更に、多結晶または非晶質半導体層に第１半導体基板と同等の導電型の不純物を高濃度に添加することで、論理部のＳＯＩ領域底部に基板１と同等の導電型の低抵抗層が形成され、この低抵抗層が論理部の領域にＣＭＯＳ回路を構成した場合には、電圧変動やキャリア注入等のノイズを効果的に吸収するので、ＣＭＯＳ特有の問題であるラッチアップを防止できる。
【図面の簡単な説明】
【図１】 第１実施例の半導体装置の構造を示す要部断面図。
【図２】 第２実施例の半導体装置の構造を示す要部断面図。
【図３】 ( ａ) 〜( ｅ) は第３実施例としての半導体装置の第１製造方法を示す断面図。
【図４】 ( ａ) 〜( ｄ) は第３実施例としての半導体装置の第１製造方法を示す断面図。
【図５】 第４実施例としての半導体装置の第２製造方法を示す断面図。
【図６】 第５実施例としての半導体装置の第３製造方法を示す断面図。
【図７】 従来の半導体装置の構造を示す要部断面図。
【図８】 従来のResurf構造の半導体装置の断面を示す概念図。
【図９】 従来の半導体装置の構造を示す要部断面図。
【図１０】 従来の半導体装置の構造を示す要部断面図。
【符号の説明】
１…第１半導体基板，２…第２半導体基板，３…非晶質半導体，４…凹部，
５…第１絶縁膜，６…第２絶縁膜，７…デバイス形成用主面，８…第１トレンチ，
９…第２トレンチ，１０…絶縁膜，１１…２つのトレンチで囲まれた領域，
１２…ＳＯＩ領域，１４…ソース電極，１５…配線，１６…上方拡散領域，
１７…拡散層，１８…ゲート電極，１９…Ｐウエル，２０…Ｐ型濃度拡散層，
２１…ソース拡散層，２２…ドレイン拡散層，２３…ＬＯＣＯＳ酸化膜，
１０１…Ｎch型Ｌ−ＤＭＯＳ，１０２…Ｐch型Ｌ−ＤＭＯＳ，
１０３…ＣＭＯＳ素子，１０３ａ…Ｎch型ＭＯＳトランジスタ，１０３ｂ…Ｐch型ＭＯＳトランジスタ。
Claims (3)
- 少なくとも一方の面が鏡面研磨された第１の半導体基板の鏡面研磨面の所定領域に凹部を形成するエッチング工程と、
前記凹部の表面のみに第１の絶縁膜を形成する選択的絶縁膜形成工程と、
前記凹部が形成された前記第１の半導体基板の表面に多結晶または非晶質半導体層を形成する工程と、
前記多結晶または非晶質半導体層表面を平坦に研磨する工程と、
少なくとも一方の面が鏡面研磨された第２の半導体基板の鏡面に第２の絶縁膜を形成する工程と、
前記多結晶または非晶質半導体層の平坦に研磨された面と前記第２の絶縁膜とを密着させて、前記第１の半導体基板と前記第２の半導体基板とを接合する接合工程と、
前記第１の半導体基板を接合面から所定の厚さになるように鏡面研磨しデバイス形成用主面を形成する工程と、
前記デバイス形成用主面の所定領域に前記デバイス形成用主面から第１の絶縁膜に到達する第１のトレンチ及び、第２の絶縁膜に到達する第２のトレンチを形成する工程と、
前記第１のトレンチ及び前記第２のトレンチの表面に絶縁膜を形成する工程と、
さらに、前記第１のトレンチ及び前記第２のトレンチのそれぞれの内部に多結晶シリコンを埋める工程と、
前記多結晶シリコンを平坦化研磨する工程と、
を具備することを特徴とする半導体基板の製造方法。 - 少なくとも一方の面が鏡面研磨された第１の半導体基板の鏡面研磨面の所定領域に凹部を形成するエッチング工程と、
前記凹部の表面のみに第１の絶縁膜を形成する選択的絶縁膜形成工程と、
前記凹部が形成された前記第１の半導体基板の表面に多結晶または非晶質半導体層を形成する工程と、
前記多結晶または非晶質半導体層の表面を平坦に研磨する工程と、
少なくとも一方の面が鏡面研磨された前記第２の半導体基板の鏡面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の表面に多結晶または非晶質半導体層を形成する工程と、
前記多結晶または非晶質半導体層表面を平坦に研磨する工程と、
前記第１および前記第２の半導体基板に形成された多結晶または非晶質半導体層の平坦に研磨された面どうしを互いに密着させ、前記第１の半導体基板と前記第２の半導体基板とを接合する接合工程と、
前記第１の半導体基板を接合面から所定の厚さになるように鏡面研磨しデバイス形成用主面を形成する工程と、
前記デバイス形成用主面の所定領域に前記デバイス形成用主面から第１の絶縁膜に到達する第１のトレンチ及び、第２の絶縁膜に到達する第２のトレンチを形成する工程と、
前記第１のトレンチ及び前記第２のトレンチの表面に絶縁膜を形成する工程と、
さらに、前記第１のトレンチ及び前記第２のトレンチのそれぞれの内部に多結晶シリコンを埋める工程と、
前記多結晶シリコンを平坦化研磨する工程と、
を具備することを特徴とする半導体基板の製造方法。 - 少なくとも一方の面が鏡面研磨された第１の半導体基板の鏡面研磨面の所定の領域に凹部を形成するエッチング工程と、
前記凹部の表面のみに第１の絶縁膜を形成する選択的絶縁膜形成工程と、
前記凹部が形成された前記第１の半導体基板の表面に多結晶または非晶質半導体層を形成する工程と、
前記多結晶または非晶質半導体層の表面を平坦に研磨する工程と、
前記多結晶または非晶質半導体層の平坦に研磨された鏡面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の表面と、少なくとも一方の面が鏡面研磨された前記第２の半導体基板の鏡面とを密着させて、前記第１の半導体基板と前記第２の半導体基板とを接合する接合工程と、
前記第１の半導体基板を当該接合面から所定の厚さになるように鏡面研磨しデバイス形成用主面を形成する工程と、
前記デバイス形成用主面の所定領域に前記デバイス形成用主面から第１の絶縁膜に到達する第１のトレンチ及び、第２の絶縁膜に到達する第２のトレンチを形成する工程と、
前記第１のトレンチ及び前記第２のトレンチの表面に絶縁膜を形成する工程と、
さらに、前記第１のトレンチ及び前記第２のトレンチのそれぞれの内部に多結晶シリコンを埋める工程と、
前記多結晶シリコンを平坦化研磨する工程と、
を具備することを特徴とする半導体基板の製造方法。
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