CN1268005C - 半导体装置及其制造方法 - Google Patents

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Abstract

提供一种具有导通电阻小的N 沟道晶体管的半导体装置及其制造方法。N 沟道晶体管包括N型的源区域(13)、栅电极(14a)、P型的本体区域(16)、N 型的漏偏置区域(19)、N 型的漏区域的漏接点区域(20)。另外，包括由氧化硅薄膜(18)(薄膜部)和LOCOS膜(15a)(厚膜部)构成栅绝缘膜。本体区域(16)，具有在表面附近为最大浓度，距离表面越远浓度越低的杂质浓度结构。漏偏置区域(19)，具有在位于距离LOCOS膜(5a)的下面某一深度范围的下方的深部具有杂质浓度的峰值位置那样的杂质浓度结构。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，特别涉及在SOI(SiliconOn Insulator)基板上形成MOS晶体管的半导体装置及其制造方法。
背景技术
以往，在SOI基板上形成了Pch晶体管或者Nch晶体管的MOS结构的半导体装置已在各种用途中应用。特别是，作为在等离子显示器的驱动电路中利用的半导体装置，采用确保高耐压特性、偏置结构的MOS晶体管，这在专利文献1中已公开。
图6表示和专利文献1所示的半导体装置同样、具有偏置结构的晶体管的现有技术的半导体装置的剖视图。在图6所示的半导体装置中，具有偏置结构的MOS晶体管的N沟道晶体管以及P沟道晶体管形成在共同的SOI基板。
如图6所示，上述现有技术的半导体装置，包括：在支承基板101(硅基板)上设置的埋氧化膜102；在埋氧化膜102上设置的半导体层103；用于将半导体层103区分成多个活性区域103a、103b、...的槽分离区域104；采用LOCOS法形成的场氧化膜106a～105d；覆盖半导体层103的层间绝缘膜106。
该现有技术的半导体装置中的SOI基板，通过埋氧化膜102结合，直到将包含低浓度的P型杂质的2张硅基板中的一方硅基板变薄为止进行研磨后形成。
在此，第1活性区域103a上，设置N沟道晶体管，N沟道晶体管，具有包含高浓度的P型杂质的背栅接点区域111、金属构成的源电极112、包含高浓度的N型杂质的源区域113、多晶硅构成的栅电极114a、金属构成的引出栅电极114b、金属构成的漏电极115、包含低浓度的P型杂质的本体(body)区域116、薄硅氧化膜构成的栅氧化膜118、包含低浓度的N型杂质的漏偏置区域119、包含高浓度的N型杂质的漏接点区域120。在该N沟道晶体管中，栅电极114a不仅横跨栅氧化膜118而且横跨场氧化膜105a。即，场氧化膜105a的一部分作为栅绝缘膜的功能。
在支承基板101上，通过由槽分离区域104包围设置在埋氧化膜102上的、包含低浓度的P型杂质的半导体层103的给定区域，形成与周围元件绝缘分离的第1活性区域103a，N沟道晶体管被制作在该第1活性区域103a内。
本体区域116，通过在第1活性区域103a的表面区域中离子注入中浓度的P型杂质(例如硼)较浅形成，具有在表面附近为最大浓度，而距表面越远浓度越低的杂质浓度结构。在本体区域116内的表面区域上形成的包含高浓度N型杂质的源区域113，与本体区域116电连接。为了使该电连接状态良好，设置包含高浓度的P型杂质的背栅接点区域111，通过源电极112将源区域113和本体区域116电连接。
漏偏置区域119，是在第1活性区域103a内离子注入N型杂质的磷后形成的N阱，具有在表面附近为最大浓度，而距表面越远浓度越低的杂质浓度结构。漏偏置区域119，在第1活性区域103a内与本体区域116稍微离开的位置上形成。漏接点区域120，通过在漏偏置区域119的表面区域上注入高浓度的N型杂质(砷)后形成，漏接点区域120与漏电极115接触。
场氧化膜114a，在第1活性区域103a上在源区域113和漏接点区域120之间，设置在靠近漏接点区域120一侧，栅氧化膜118，在第1活性区域103a上在源区域113和漏接点区域120之间，设置在靠近源区域113一侧。栅电极114a，横跨栅氧化膜118和场氧化膜105a的一部分形成。栅电极114a，为了在源区域113附近不容易引起电场集中，与场氧化膜105a的端部连接上形成，起到一种场板的作用。
另外，在第2活性区域103b内，设置P沟道晶体管，P沟道晶体管，具有包含高浓度的N型杂质的背栅接点区域121、金属构成的源电极122、包含高浓度的P型杂质的源区域123、多晶硅构成的栅电极124a、金属构成的引出栅电极124b、金属构成的漏电极125、包含低浓度的N型杂质的本体区域126、作为栅绝缘膜的功能的场氧化膜105d、包含低浓P型杂质的漏偏置区域129、包含高浓度的P型杂质的漏接点区域130。在此，在该P沟道晶体管中，不设置N沟道晶体管中的薄硅氧化膜构成的栅氧化膜，栅电极124a整体设置在场氧化膜105d上。
在支承基板101上，通过由槽分离区域104包围设置在埋氧化膜102上的、包含低浓度P型杂质的半导体层103的给定区域，形成与周围元件绝缘分离的第2活性区域103b，P沟道晶体管被制作在该第2活性区域103b内。
漏偏置区域129，是在第2活性区域103ab内离子注入P型杂质的硼后形成的P阱，具有在表面附近为最大浓度，而距表面越远浓度越低的杂质浓度结构。漏接点区域130，通过在漏偏置区域129的表面区域上注入高浓度的P型杂质(硼)后形成，漏接点区域130与漏电极125接触。
【专利文献1】专利第3111947号公报(图1，与此相关的说明)
在上述现有技术的半导体装置中，N沟道晶体管中通过增大漏偏置区域119的延伸距离(从漏接点区域120到紧接着栅电极114a下面的的漏偏置区域119端部为止的距离)，增大N沟道晶体管的漏·源之间的耐压。但是，耐压特性变好后，又限制了电流驱动能力。然而，象PDP(等离子显示板的简称)用IC的输出晶体管那样，对于N沟道晶体管多种情况不仅需要高耐压特性，而且需要电流驱动能力。
为此，如果减少导通电阻确保电流驱动能力，而减少漏偏置区域119的延伸距离，又不能获得足够的耐压特性，出现需要权衡的情况。
另外，作为减少N沟道晶体管的导通电阻的另外的方式，可以考虑增大与延伸方向垂直的横方向的距离，但由于器件尺寸(平面方向的面积)增大，支承基板101和第1活性区域103a之间的寄生电容增大，出现损失晶体管的开关特性的不良情况。
根据本发明人等进行的仿真和实验，为了实现半导体元件的开关动作的高速化，对现在实用化的5～6μm厚的半导体层的厚度减薄，以减小第1、第2活性区域103a、103b的寄生电容时，上述不良情况特别显著出现。
另一方面，P沟道晶体管，由于将该输出晶体管在前置驱动电路中使用，虽然不太需要电流驱动能力，而需要高耐压特性。然后，漏·源之间耐压之外还需要栅耐压，栅耐压，作为栅绝缘膜通过采用厚膜的场氧化膜可以解决。但是，这时也会出现不能获得太大的电流驱动能力的不良情况。
根据本发明人的调查，上述不良情况可以认为是因为如下原因所引起，如果在形成漏偏置区域119后形成场氧化膜105a，杂质浓度浓的部分吸收场氧化膜105a，在紧接着场氧化膜105a下面的只残存漏偏置区域119中杂质浓度低的部分，所以增大了晶体管的导通电阻。
发明内容
本发明的目的在于提供一种根据上述探明的原因，满足小导通电阻和高耐压特性的半导体装置及其制造方法。
本发明第1半导体装置，是采用所谓的SOI基板形成的半导体装置，设置在埋绝缘膜的上方的半导体层的第1活性区域中且具有第1导电型沟道的第1晶体管，在漏极侧、具有采用LOCOS法形成的在位于距离栅绝缘膜的厚膜部的下面某一深度范围的下方的深部处具有杂质浓度的峰值的第1导电型的第1漏偏置区域。
这样，第1漏偏置区域内的第1导电型杂质的高浓度部分不会被LOCOS膜吸收而会残存，可以使第1晶体管的导通电阻尽可能减小。
这时，只要将第1漏偏置区域的深部设定在使第1晶体管的导通电阻在第1设定值以下的范围内即可。例如，半导体层的厚膜部下方的区域的厚度为3.2μm时，距离厚膜部的下面的深度优选在0.4μm到1.5μm的范围(一般讲在半导体层的厚膜部下方中的厚度的10％到60％的范围)，更优选距离厚膜部的下面的深度在0.6μm到1.2μm的范围(一般讲在半导体层的厚膜部下方中的厚度的20％到40％的范围)。
进一步，优选将第1漏偏置区域的深部设定在使第1晶体管的源·漏间的耐压在第2设定值以上的范围内，例如，半导体层的厚膜部下方的区域的厚度为3.2μm时，距离厚膜部的下面的深度优选在0.8μm到1.8μm的范围(一般讲在半导体层的厚膜部下方中的厚度的25％到60％的范围)。
另外，第2晶体管，通过在源极侧包括在位于距离第2栅绝缘膜的下面某一深度范围的下方的深部处具有杂质浓度的峰值的第1导电型的第2本体区域，可以提高第2晶体管的源·漏间的耐压。
本发明第2半导体装置，是采用所谓的SOI基板形成的半导体装置，设在埋绝缘膜上方的半导体层的第2活性区域中且具有第2导电型沟道的第2晶体管，在其源极侧，具有杂质浓度的峰值位于从采用LOCOS法所形成的第2栅绝缘膜的下面向下某一深度范围的深部的第1导电型的第2本体区域。
这样，可以提高第2晶体管的源·漏间的耐压。
本发明的半导体装置的制造方法，是采用所谓的SOI基板形成的半导体装置的制造方法，在第1漏偏置区域形成区域中以高能量条件注入第1导电型杂质离子后，通过热处理，按照第2导电型杂质浓度的峰值处在所述半导体层的表面区域中那样形成所述第1本体区域，另一方面，按照第1杂质浓度的峰值处在距离后面形成的第1栅绝缘膜的厚膜部的下面某一深度范围的深部那样形成所述第1漏偏置区域。
这样可以获得第1半导体装置的结构。
向第1漏偏置区域的杂质离子的注入，优选按照第1漏偏置区域的深部设定在使第1晶体管的导通电阻在第1设定值以下的范围内那样进行。
另外，在向第1晶体管的第1漏偏置区域形成区域注入第1导电型杂质离子时，也向第2晶体管的第2本体区域注入第1导电型杂质离子，这样可以在简化的工艺中获得源·漏间的耐压高的第2晶体管。
依据本发明的半导体装置及其制造方法，在采用LOCOS法形成的栅绝缘膜的厚膜部的下方设置的漏偏置区域或者本体区域中，由于第1导电型杂质浓度的峰值处在栅绝缘膜的厚膜部的下面的某一深度下方的深部，可以减小第1晶体管的导通电阻，保持高的源·漏间的耐压。
附图说明
图1表示有关本发明实施方案的半导体装置的剖视图。
图2(a)～(d)表示有关本发明实施方案的半导体装置的制造工艺中形成本体区域、漏偏置区域等的工艺的剖视图。
图3(a)～(c)表示有关本发明实施方案的半导体装置的制造工艺中形成栅绝缘膜、栅电极、源·漏区域等的工艺的剖视图。
图4(a)、(b)表示有关本发明实施方案的半导体装置的制造工艺中形成槽分离区域等的工艺的剖视图。
图5表示对在本实施方案的半导体装置的结构中N沟道晶体管的源·漏间的耐压以及导通电阻对离子注入加速能量的依赖性进行仿真后的结果。
图6表示和在专利文献1公开的半导体装置同样的、具有偏置结构的晶体管的现有技术的半导体装置的剖视图。
图7是实施方案的变形例的半导体装置的剖视图。
图中：1-支承基板、2-埋氧化膜、3-半导体层、3a、3b、3c-活性区域、4a、4b、4c、4d-槽分离区域、5a、5b、5c、5d-LOCOS膜、6-层间绝缘膜、11-背栅接点区域、12-源电极、13-源区域(第1源区域)、14a、14b-栅电极、15-漏电极、16-本体区域、17-Vt控制扩散层、18-氧化硅薄膜、19-漏偏置区域、20-漏接点区域、21-背栅接点区域、22-源电极、23-第2源极区域、24a、24b-栅电极、25-漏电极、26-本体区域、27-源区域、29-漏偏置区域、30-漏接点区域。
具体实施方式
(第1实施方案)
以下参照附图详细说明有关实施本发明的最佳方案的半导体装置及其制造方法。但是，本发明并不限定于以下的实施方案。
图1表示有关本发明实施方案的半导体装置的剖视图。如图1所示，本实施方案的半导体装置，在共同的SOI基板上形成了具有偏置结构的MOS晶体管的N沟道晶体管以及P沟道晶体管。
如图1所示，本实施方案的半导体装置，包括：设置在支承基板1(硅基板)上的厚度约为1.5μm的埋氧化膜2；设置在埋氧化膜2上的厚度为3.5μm(LOCOS膜5a的下方的厚度为3.2μm)的半导体层3；用于将半导体层3分成多个活性区域3a、3b、...的槽分离区域4(元件分离区域)；进入到半导体层3内的量约为0.3μm的LOCOS膜5a～d(厚膜部)；以及覆盖半导体层3的层间绝缘膜6。
—N沟道晶体管的结构—
在此，在第1活性区域3a上，设置有N沟道晶体管，N沟道晶体管(第1导电型晶体管)，具有：包含高浓度的P型杂质的背栅接点区域11；金属构成的源电极12；包含高浓度的N型杂质的源区域13(第1源区域)；多晶硅构成的栅电极14a(第1栅电极)；金属构成的引出栅电极14b；金属构成的漏电极15；包含低浓度的P型杂质的本体区域16(第1本体区域)；包含比较高浓度的P型杂质的Vt控制扩散层17；由热氧化形成的厚度约为10nm的氧化硅薄膜18(薄膜部)；包含低浓度的N型杂质的漏偏置区域19(第1漏偏置区域)；以及包含高浓度的N型杂质的漏接点区域20(第1漏区域)。在此，在该N沟道晶体管中，，栅电极14a不仅横跨氧化硅薄膜18(薄膜部)而且横跨LOCOS膜5a(厚膜部)。即，LOCOS膜5a的一部分作为栅绝缘膜的功能。
在支承基板1上，通过由槽分离区域4包围设置在埋氧化膜2上的、包含低浓度的P型杂质的半导体层3的给定区域，形成与周围元件绝缘分离的第1活性区域3a，N沟道晶体管被制作在该第1活性区域3a内。
本体区域16，通过在第1活性区域3a中离子注入低浓度的P型杂质(例如硼)形成较深，具有在表面附近为最大浓度，而距表面越远浓度越低的杂质浓度结构。在本体区域16内的表面区域上形成的包含高浓度N型杂质(磷或者砷)的源区域13，与本体区域16电连接。为了使该电连接状态良好，设置包含高浓度的P型杂质的背栅接点区域11，通过源电极12将源区域13和本体区域16电连接。
漏偏置区域19，是在第1活性区域3a内以高能量离子注入N型杂质的磷后、通过加热进行扩散处理形成的特殊N阱，在第1活性区域3a内邻接本体区域16的位置上形成。然后，漏偏置区域19所具有的杂质浓度结构是在LOCOS膜5a下面的一定深度范围位于下方的深部(例如，按照N沟道晶体管的导通电阻成为第1设定值以下那样确定的区域，或者LOCOS膜5a的下面距离0.4μm～1.5μm的区域)具有杂质浓度的峰值，从该杂质浓度的峰值向上面以及底面浓度降低。这一点是本实施方案的特征。
漏接点区域20，通过在漏偏置区域19的表面区域上离子注入高浓度的N型杂质(砷)后形成，漏接点区域20与漏电极15接触。
LOCOS膜5a，在第1活性区域3a上在源区域13和漏接点区域20之间，设置在靠近漏接点区域20一侧(漏极侧)，LOCOS膜5a的图1所示截面中的横方向尺寸为8～18μm(例如为10μm)。氧化硅薄膜18，在第1活性区域3a上在源区域13和漏接点区域20之间，设置在靠近源区域13一侧(源极侧)，氧化硅薄膜18的图1所示截面中的横方向尺寸约为4μm。栅电极14a，横跨氧化硅薄膜18和LOCOS膜5a的一部分形成。栅电极14a，为了在源区域13附近不容易引起电场集中，与LOCOS膜5a的端部连接形成，起到一种场板的作用。
此外，与源区域13重复那样在本体区域16内以比较高浓度的P型杂质形成的Vt控制扩散层17，是为了将N沟道晶体管的阈值电压Vt设定成最佳而形成，并不是一定需要。
本实施方案的半导体装置中的N沟道晶体管的导通动作时，电流主要在漏偏置区域19内的高浓度区域中流动。如上所述，在漏偏置区域19中，由于杂质浓度的峰值处在半导体层3的厚度方向的深部，漏偏置区域19中的杂质基本上不由LOCOS膜5a吸收。即，可以有效抑制LOCOS膜5a形成时漏偏置区域19中的高浓度区域的杂质浓度降低的情况，可以减小晶体管的导通电阻。
对此，在上述现有技术的半导体装置中的N沟道晶体管中，在漏偏置区域119中，由于杂质浓度的峰值处在半导体层103的厚度方向的表面附近，在LOCOS膜105a形成时，漏偏置区域119中的杂质基本上由LOCOS膜105a所吸收，其结果，在漏偏置区域119中，电阻小的区域基本上不存在。
另外，在本实施方案的半导体装置中的N沟道晶体管中，由于包含P型杂质的本体区域16内的杂质浓度的峰值在表面区域，所以包含N型杂质的漏偏置区域19内的杂质浓度的峰值处在半导体层3的厚度方向的深部，因而可以避免这些杂质浓度的峰值部之间的接近所引起的杂质抵消的情况。另外，由于漏偏置区域19和本体区域16整体上均为杂质浓度低的阱，即使相互邻接，可以减少从漏偏置区域19到本体区域16的区域的浓度梯度(单位距离的杂质浓度的变化量)，避免在局部电场集中，可以提高源·漏之间的耐压。
因此，本实施方案的N沟道晶体管，虽然由于氧化硅薄膜18的膜厚较薄而栅极耐压低，但可以获得增大了源·漏之间的耐压、并且导通电阻小的晶体管特性。另外，如果是和现有技术的晶体管具有相同电流驱动能力，赜可以减小晶体管的平面形状，通过减小晶体管的形状，可以减小付随在晶体管上的寄生电容，实现晶体管的开关动作的高速化。
—P沟道晶体管的结构—
在第2活性区域3b上，设置有P沟道晶体管，P沟道晶体管(第2导电型晶体管)，具有：包含高浓度的N型杂质的背栅接点区域21；金属构成的源电极22；包含高浓度的P型杂质的源区域23(第2源区域)；多晶硅构成的栅电极24a(第2栅电极)；金属构成的引出栅电极24b；金属构成的漏电极25；包含低浓度的N型杂质的本体区域26(第2本体区域)；包含比较高浓度的P型杂质的中间源区域27(第3源区域)；作为栅绝缘膜的功能的LOCOS膜5d；包含低浓度的P型杂质的漏偏置区域29(第2漏偏置区域)；以及包含高浓度的P型杂质的漏接点区域30。在此，在该P沟道晶体管中，不设置N沟道晶体管中的薄硅氧化膜构成的栅氧化膜，栅电极24a整体设置在LOCOS膜5d上。
在支承基板1上，通过由槽分离区域4c、4d包围设置在埋氧化膜2上的、包含低浓度的P型杂质的半导体层3的给定区域，形成与周围元件绝缘分离的第2活性区域3b，P沟道晶体管被制作在该第2活性区域3b内。
包含低浓度的P型杂质的漏偏置区域29是在第2活性区域3b内离子注入P型杂质的硼后、通过加热进行扩散处理，从半导体层3的表面直到埋氧化膜2的附近较深形成的P阱，具有在表面附近形成杂质浓度的峰值位置、距离表面越远浓度越低的杂质浓度结构。因此，可以在与N沟道晶体管的本体区域16相同的扩散工艺中同时形成。
漏接点区域30，通过在漏偏置区域39的表面区域上离子注入高浓度的P型杂质(硼)后形成，漏接点区域30与漏电极25接触。
包含低浓度的N型杂质的本体区域26，是在第2活性区域3b内以高能量离子注入磷后、通过加热进行扩散形成的特殊N阱。然后，本体区域26所具有的杂质浓度结构是在半导体层3的厚度方向上在深部(例如，按照P沟道晶体管的源·漏之间的耐压成为第3设定值以上那样确定的区域，或者厚膜部的下面距离0.8μm～1.2μm的区域)具有杂质浓度的峰值，从该杂质浓度的峰值向上面以及底面浓度降低。这一点是本实施方案的特征。
另外，本体区域26在第2活性区域3b内离开漏偏置区域29的位置上形成，在本体区域26内的表面区域形成包含高浓度N型杂质的背栅接点区域21、和包含高浓度P型杂质的源区域23，这些与源电极22连接。
进一步，中间源区域27，与源区域23相连，并且在位于LOCOS膜5d的源侧端部的紧接着下方的的本体区域26的表面区域上形成。此外，中间源区域27，在与源区域23不同的扩散工艺中形成，当也包含本文中没有说明的低耐压的CMOS(图中未画出)在同一SOI基板上形成时，也可以和在该低耐压CMOS中使用的LOCOS膜(图中未画出)紧接着下面形成的沟道截断环(图中未画出)同一扩散工艺中形成。
另外，在第2活性区域3b上在源区域23和漏接点区域30之间，形成LOCOS膜5d，LOCOS膜5d横跨漏偏置区域29的一部分、和本体区域26中位于中间源区域27和漏偏置区域29之间的区域。然后，栅电极24a在LOCOS膜5d上形成，LOCOS膜5d作为P沟道晶体管的栅绝缘膜发挥作用。LOCOS膜5d，其膜厚在300nm以上，与通常的晶体管的栅氧化膜相比，以数量级不同的方式增大，因此栅耐压极大。
本实施方案的半导体装置中的P沟道晶体管，在与在栅电极24a的紧接着下方的的LOCOS膜5d的厚度大，所以具有极大的栅耐压。
另外，在本实施方案的半导体装置中的P沟道晶体管中，由于包含P型杂质的漏偏置区域29内的杂质浓度的峰值在表面区域，包含N型杂质的本体区域26内的杂质浓度的峰值处在半导体层3的厚度方向的深部，可以避免这些杂质浓度的峰值部之间的接近所引起的杂质抵消的情况。因此，可以减少从本体区域26到漏偏置区域29的区域的浓度梯度(单位距离的杂质浓度的变化量)，避免在局部电场集中，可以提高源·漏之间的耐压。
另外，在导通电阻小、高耐压的N沟道晶体管用的扩散工艺、和P沟道晶体管用的扩散工艺相互兼用，可以低成本在1个SOI基板上集成N沟道和P沟道2种晶体管。
此外，在同一SOI基板上形成N沟道晶体管和P沟道晶体管时的槽分离区域4，在低耐压规格时和高耐压规格时优选其构成不同，例如，对于50V以下的低耐压规格，如果在N沟道晶体管和P沟道晶体管之间存在1个槽分离区域4，可以保证电绝缘。但是，对于80V～200V那样的高耐压规格，在2个槽分离区域4b和4c之间设置分离用区域3c，如果将施加在N沟道晶体管和P沟道晶体管上的最高电位和最低电位的中间电位施加在该分离区域3c上，即使在高电压下电路动作，也可以保证电绝缘。
—半导体装置的制造工艺—
以下参照附图详细说明制造具有图1所示结构的本实施方案的半导体装置的方法。图2(a)～(d)、图3(a)～(c)以及图4(a)、(b)表示有关本实施方案的半导体装置的制造工艺的剖视图。
首先，在图2(a)所示工艺中，准备一种在包含P型杂质的硅基板的支承基板1上通过热氧化法进行了厚度为1.5μm的埋氧化膜2的形成、进行了包含低浓度的P型杂质的其它硅基板与埋氧化膜2之间的结合、其它硅基板的研磨后形成的SOI基板。该SOI基板，具有：支承基板1、设置在支承基板1上的厚度为1.5μm的埋氧化膜2、设置在埋氧化膜2上的厚度为3.5μm的半导体层3。
然后，在图2(b)工艺中，在半导体层3的上面形成厚度为1μm的光阻剂膜7后，在该光阻剂膜7中在第1给定部位(N沟道晶体管的形成本体区域的区域)以及第2给定部位(P沟道晶体管的形成漏偏置区域的区域)上设置开口，然后，以光阻剂膜7作为掩模，在以加速电压为50～200KeV的通常电平的加速电压、剂量为2×1012cm-2的条件下，在半导体层3内注入P型杂质的硼离子(B+)。在这样采用通常电平的加速电压进行的离子注入中，由于打入离子的加速能量小，注入的硼只是在距离半导体层3表面极浅的区域存在杂质注入区域16a、29a。在该状态下，作为扩散层没有被活性化。离子注入结束后，将作为掩模采用的光阻剂膜7通过蚀刻除去。
然后在图2(c)所示工艺中，在半导体层3的上面形成厚度较厚的光阻剂膜8。光阻剂膜8的厚度为2μm～3.5μm。然后，在光阻剂膜8的第3给定部位(N沟道晶体管的形成漏偏置区域的区域)和第4给定部位(P沟道晶体管的形成本体区域的区域)设置开口厚，以光阻剂膜8作为掩模，从半导体层3的表面附近到内部，在以加速电压为500KeV～2MeV的高加速电压、剂量为1×1012cm-2～5×1012cm-2的条件下，离子注入N型杂质的磷。在此，以这样高的加速电压进行离子注入被称为高能量注入。这样，从半导体层3的上面到深度0.7μm～1.8μm的区域上注入磷。即，在半导体层3的厚度方向的深部形成杂质注入区域19a、26a。在该阶段，这些杂质注入区域19a、26a作为扩散层没有被活性化。然后，该离子注入结束厚，对光阻剂膜8进行蚀刻除去。
在此，对高能量注入进行详细说明。注入杂质离子的深度根据加速电压变化，如果增大加速电压，所注入的杂质从表面进入到深部。通过离子注入，与衬底层的材质无关，为了从衬底层表面大致相同深度打入杂质，在进行从表面到深部位置打入杂质的高能量注入时，需要在不想注入杂质的区域覆盖厚光阻剂膜。因此，增大加速电压时，根据该加速电压的大小加厚光阻剂膜。为了加厚光阻剂膜，可以通过提高光阻剂膜用的原液的粘度，或者多次涂敷光阻剂膜用的原液实行。
然后，在图2(d)所示工艺中，通过对SOI基板以1100℃～1200℃的高温加热120分钟～180分钟，实施扩散处理，使杂质在半导体层内扩散，使处于不活性状态的杂质活性化，形成P阱的本体区域16以及漏偏置区域29、N阱的本体区域26以及漏偏置区域19。
在上述本体区域16以及漏偏置区域29中，具有杂质浓度的峰值位置在半导体层3的表面附近存在，距离表面越远浓度越小的杂质浓度结构。另一方面，在本体区域26以及漏偏置区域19中，具有杂质浓度的峰值位置，处于注入区域26a、19a的中心位置、即半导体层3的厚度方向的深部，从该处越向半导体层3的表面和半导体层3的底面，杂质浓度越低的杂质浓度结构。在此，深部定义为，距离LOCOS膜5a下面0.4μm到1.5μm的范围的区域。通过高能量注入、杂质进入到半导体层3中的深度，根据离子注入时的加速电压的电平设定即可。
然后，在图3(a)所示工艺中，在半导体层3上，形成在要形成中间源区域的区域上开口的光阻剂膜(图中未画出)，然后离子注入P型杂质的硼，离子注入结束后，除去光阻剂膜(图中未画出)。然后，实施加热处理，通过使所注入的杂质活性化，形成高浓度P型的中间源区域27。
然后，在半导体层3中形成在形成LOCOS膜5a、5b、5c、5d，...的区域上开口的氮化物膜(图中未画出)后，导入水蒸汽，对SOI基板进行加热处理，在氮化物膜(图中未画出)的开口区域形成LOCOS膜5a、5b、5c、5d，...。这时，进行硅的氧化，随着LOCOS膜5a、5b、5c、5d，...的厚度增大，半导体层3的硅渗入硅氧化膜中。然后，在形成了LOCOS膜5a、5b、5c、5d，...之后，除去氮化物膜(图中未画出)，可以获得具有锥形端部的LOCOS膜5a、5b、5c、5d，...。
然后，在图3(b)所示工艺中，在半导体层3以及LOCOS膜5a、5b、5c、5d，...上，形成在给定部位设置开口的光阻剂膜(图中未画出)后，通过进行P型杂质的硼的离子注入，在本体区域16的表面区域上形成包含比较高的浓度的P型杂质的Vt控制扩散层17。然后，在形成膜厚为10nm的栅氧化膜18之后，进一步在其上堆积非晶状的硅，通过进行加热处理，形成多晶硅膜。然后，对该多晶硅膜图案化后形成栅电极14a、24a。
然后，在图3(c)所示工艺中，在半导体层3上，形成在要注入杂质离子的区域开口的光阻剂膜(图中未画出)后，以该光阻剂膜作为掩模，离子注入P型杂质的硼，同时形成包含高浓度的P型杂质的背栅接点区域11、高浓度P型的源区域23、高浓度P型的漏接点区域30。在该离子注入完成后，除去光阻剂膜(图中未画出)。采用同样的步骤，采用在给定部位开口的光阻剂膜，离子注入N型杂质的砷，同时形成高浓度N型的源区域13、高浓度N型的漏接点区域20、高浓度N型的背栅接点区域21。
然后，在图4(a)所示工艺中，在基板上形成在要形成槽的区域开口的光阻剂膜(图中未画出)后，以该光阻剂膜作为掩模，进行半导体层3的蚀刻，形成贯通半导体层3的到达埋氧化膜2的槽40。
然后，在图4(b)所示工艺中，在包含槽40的SOI基板的表面上形成氧化膜，进一步在其上堆积多晶硅，在槽40的表面上具有氧化膜，在槽40的中心部形成填充了多晶硅的槽分离区域4a、4b、4c、4d。
这之后的工艺虽然在图中省略了，通过在SOI基板栅形成绝缘膜、在绝缘膜6上形成导孔、利用蒸度进行铜、铝等金属膜的堆积、金属膜的图案化，形成源电极12、22、栅电极14b、24b、漏电极15、25。经过以上的工序，获得图1所示的本实施方案的半导体装置的结构。
此外，在以上说明的本实施方案的半导体装置的制造方法中，P阱用的离子注入工艺、N阱用的高能量注入工艺的次序，也可以交换实施。
—本实施方案的效果以及合适的离子注入条件—
图5表示对在本实施方案的半导体装置的结构中N沟道晶体管的源·漏间的耐压以及导通电阻对离子注入加速能量的依赖性进行仿真后的结果。该图的横轴表示磷的离子注入(图2(c)所示工艺)中的加速能量(加速电压)，该图左侧的纵轴表示N沟道晶体管的源·漏间的耐压BVds(V)，该图右侧的纵轴表示导通电阻Ron(Ω)。在该图的仿真中所使用的N沟道晶体管的结构，是在图1所示结构中，栅极宽度为1μm，LOCOS膜5a的栅极方向的长度为5μm。另外，剂量为2×1012cm-2。另外，图1所示LOCOS膜5a的采用热氧化形成时(图3(b)所示工艺)的厚度为0.6μm，LOCOS膜5a进入到半导体层3的量，即LOCOS膜5a的下面距半导体层3的上面的深度约为0.3μm。通过热氧化后的蚀刻工艺等，LOCOS膜5a的上部被蚀刻，厚度虽然变薄，但LOCOS膜5a的下面距半导体层3的上面的深度不变化。
如该图所示，如现有技术那样在加速能量200KeV左右进行注入时，导通电阻Ron为1020Ω，而加速能量到达1000KeV时，导通电阻Ron为920Ω，和现有技术的N沟道晶体管相比，本实施方案的N沟道晶体管，在导通电阻上减小10％的程度。而源·漏间的耐压BVds，如现有技术那样在加速能量200KeV左右进行注入时，为177(V)，而加速能量到达1000KeV前后时，为185(V)的程度，本实施方案的N沟道晶体管，提高了5％的程度。
即，依据本实施方案的N沟道晶体管，可以获得导通电阻小，并且源·漏间的耐压高的N沟道晶体管。
在此，根据图5所示仿真的结果，要获得优选的导通电阻Ron，图2(c)所示工艺中的加速能量范围在500～2000KeV。此外，当加速能量在500KeV时，源·漏间的耐压BVds虽然为181(V)，与最大值(187V)之间的差小(约5％)。当加速能量为500KeV时，磷浓度的峰值在距离半导体层3的上面深度约0.7μm的位置上。LOCOS膜5a的下面距半导体层3的上面的深度由于约为0.3μm，所以磷浓度的峰值在距LOCOS膜5a的下面深度为0.4μm程度的位置上。另一方面，当加速能量为2000KeV时，磷浓度的峰值在距离半导体层3的上面深度约1.8μm的位置上。LOCOS膜5a的下面距半导体层3的上面的深度由于约为0.3μm，这时，磷浓度的峰值在距LOCOS膜5a的下面深度为1.5μm程度的位置上。即，为了获得低导通电阻，N沟道晶体管的漏偏置区域19的上述深部范围，即杂质浓度的峰值位置存在的范围，当半导体层3的LOCOS膜5a下方区域的厚度为3.2μm时，优选距LOCOS膜5a下面深度在0.4μm到1.5μm之间。一般讲，杂质浓度的峰值位置，如果由距离LOCOS膜5a下面的深度规定，则优选在半导体层3的LOCOS膜5a下方的厚度的10％到60％的范围的深度。
另外，根据图5所示仿真的结果，要获得更优选的导通电阻Ron，图2(c)所示工艺中的加速能量范围在800～1500MeV。当加速能量在800KeV时，磷浓度的峰值在距离半导体层3的上面深度约0.9μm的位置上。LOCOS膜5a的下面距半导体层3的上面的深度由于约为0.3μm，所以磷浓度的峰值在距LOCOS膜5a的下面深度为0.6μm程度的位置上。另一方面，当加速能量为1500KeV时，磷浓度的峰值在距离半导体层3的上面深度约1.5μm的位置上。LOCOS膜5a的下面距半导体层3的上面的深度由于约为0.3μm，这时，磷浓度的峰值在距LOCOS膜5a的下面深度为1.2μm程度的位置上。此外，源·漏间的耐压BVds，当加速能量为1800KeV时，为最大值187V，即使在800～1500KeV的范围内改变加速能量，源·漏间的耐压BVds由于不会有太大变化，所以原则上只考虑导电电阻的变化就足够。即，为了获得低导通电阻，N沟道晶体管的漏偏置区域19的上述深部范围，即杂质浓度的峰值位置存在的范围，当半导体层3的LOCOS膜5a下方区域的厚度为3.2μm时，更优选距LOCOS膜5a下面深度在0.6μm到1.2μm之间。一般讲，杂质浓度的峰值位置，如果由距离LOCOS膜5a下面的深度规定，则更优选在半导体层3的LOCOS膜5a下方的厚度的20％到40％的范围的深度。
相反，根据半导体装置的种类和型号等，N沟道晶体管的导通电阻确定在第1设定值(例如1000Ω)以下，在制造工艺中，第1漏偏置区域19的深部范围，可以按照N沟道晶体管的导通电阻在上述第1设定值以下那样，确定离子注入条件。
另外，在磷的离子注入后，优选对SOI基板以1100℃～1200℃的高温加热120分钟～180分钟实施扩散处理。这样，磷在半导体层3内广泛扩散，可以获得小导通电阻和高耐压特性。
另一方面，源·漏间的耐压特性，可以认为图2(b)所示工艺中硼的注入引起的与本体区域16的杂质之间的抵消作用大。即，在氧化硅薄膜18的下方，如果降低漏偏置区域19的磷浓度，在施加反向电压时的耗尽层的延伸减小，可以认为这是引起源·漏间的耐压BVds降低的原因。在图5所示的数据中，为了维持高耐压，优选在图2(c)所示工艺中加速能量在1000KeV～2400KeV的范围，然后，当加速能量为1000KeV时，磷浓度的峰值在距离半导体层3的上面深度约1.1μm的位置上，当加速能量为2400KeV时，磷浓度的峰值在距离半导体层3的上面深度约2.1μm的位置上。因此，为了维持高耐压，N沟道晶体管的漏偏置区域19的上述深部范围，即杂质浓度的峰值位置存在的范围，当半导体层3的LOCOS膜5a下方区域的厚度为3.2μm时，更优选距LOCOS膜5a下面深度在0.8μm到1.8μm之间。一般讲，杂质浓度的峰值位置，如果由距离LOCOS膜5a下面的深度规定，则更优选在半导体层3的LOCOS膜5a下方的厚度的25％到60％的范围的深度。
相反，根据半导体装置的种类和型号等，N沟道晶体管的源·漏区域间的耐压确定在第2设定值(例如185V)以上，在制造工艺中，第1漏偏置区域19的深部范围，可以按照N沟道晶体管的源·漏区域间的耐压在上述第2设定值以上那样，确定离子注入条件。特别是，在制造工艺中，第1漏偏置区域19的深部范围，可以按照N沟道晶体管的导通电阻在上述第1设定值以下、N沟道晶体管的源·漏区域间的耐压在上述第2设定值以上那样，确定离子注入条件。
因此，例如通过调整LOCOS膜5a的厚度，即LOCOS膜5a距离半导体层3的上面的进入量(以及LOCOS膜5a的上面的蚀刻量)，可以按照减小导通电阻、并且增大源·漏间的耐压BVds那样，选择最佳离子注入条件(特别是加速能量)。
但是，源·漏间的耐压，也可以根据氧化薄膜18在栅极长度方向的尺寸、注入到本体区域16中的硼的剂量、加速能量、扩散条件等另外进行调整。
另外，在本实施方案的半导体装置中的P沟道晶体管中，为了维持高耐压，优选在图2(c)所示工艺中向本体区域进行离子注入时的加速能量在1000KeV～2400KeV的范围，然后，当加速能量为1000KeV时，磷浓度的峰值在距离半导体层3的上面深度约1.1μm的位置上，当加速能量为1400KeV时，磷浓度的峰值在距离半导体层3的上面深度约1.5μm的位置上。因此，为了维持高耐压，P沟道晶体管的本体区域26的上述深部范围，即杂质浓度的峰值位置存在的范围，当半导体层3的LOCOS膜5a下方区域的厚度为3.2μm时，优选距LOCOS膜5a下面深度在0.8μm到1.8μm之间。一般讲，杂质浓度的峰值位置，如果由距离LOCOS膜5a下面的深度规定，则优选在半导体层3的LOCOS膜5a下方的厚度的25％到60％的范围的深度。通过这样，由于包含P型杂质的漏偏置区域内的高浓度区域在表面附近，包含N型杂质的漏偏置区域内的高浓度区域在半导体层3的厚度方向的深部，可以避免这些高浓度区域之间的接近引起的杂质的抵消。然后，可以减少从本体区域26到漏偏置区域29的区域的浓度梯度(单位距离的杂质浓度的变化量)，避免在局部电场集中，可以提高源·漏之间的耐压。
相反，根据半导体装置的种类和型号等，P沟道晶体管的源·漏区域间的耐压确定在第3设定值以上，在制造工艺中，本体区域26的深部范围，可以按照P沟道晶体管的源·漏区域间的耐压在上述第3设定值以上那样，确定离子注入条件。
—变形例—
在上述实施方案中，说明了在标准条件下注入用于向各本体区域16、26及各漏偏置区域19、29注入杂质离子后的杂质扩散的退火及离子注入进行制造的情况，图1示出了在这种标准条件下形成的半导体装置的结构。如图1所示，各本体区域16、26及各漏偏置区域19、29到达了埋氧化膜2，但相应不同的制造条件，也可以形成各本体区域16、26及各漏偏置区域19、29没有到达埋氧化膜2的半导体装置，并保持与实施方案同程度的效果。
图7是实施方案变形例的半导体装置的剖视图。在该图所示的变形例中，设定了比标准条件小的用于扩散注入了各本体区域16、26及各漏偏置区域19、29的杂质的退火的加热温度和加热时间、离子注入能量。在这种情况下，各本体区域16、26及各漏偏置区域19、29不会到达埋氧化膜2，各区域16、19、26、29的底部与埋氧化膜2是分开的。
另外，即使制造的设定条件是与实施方案相同的标准条件，但由于制造工艺上的离差(晶片内位置引起的离差或批次间离差)，有时也会形成图7所示的结构。
本发明的半导体装置，可以作为在等离子显示器的驱动电路等中利用的高耐压半导体装置使用。

Claims (16)

1.一种半导体装置，是包括设置在基板上的埋绝缘膜上的半导体层、和将所述半导体层区分成多个活性区域的元件分离区域，在所述多个活性区域中的第1活性区域中配置了具有第1导电型沟道的第1晶体管、在所述多个活性区域中的第2活性区域中配置了具有第2导电型沟道的第2晶体管的半导体装置，其特征是
所述第1晶体管包括：
在所述第1活性区域内形成的第1导电型的第1源区域；
在所述第1活性区域内的离开所述第1源区域的位置上形成的第1导电型的第1漏区域；
在所述第1活性区域内邻近所述第1源区域设置的第2导电型的第1本体区域；
在所述活性区域上，具有由栅氧化形成在源极侧的薄膜部、并具有采用LOCOS法形成在漏极侧的与所述薄膜部连接的厚膜部的第1栅绝缘膜；
在所述第1活性区域内邻近所述第1漏区域设置的、并且在离开所述第1栅绝缘膜的厚膜部的下面的位置具有杂质浓度的峰值的第1导电型的第1漏偏置区域；以及
横跨所述第1栅绝缘膜的所述薄膜部和所述厚膜部的一部分而设置的栅电极。
2.根据权利要求1所述的半导体装置，其特征是所述第1漏偏置区域的杂质浓度的峰值位置，处在使第1晶体管的导通电阻在1000Ω以下的范围内。
3.根据权利要求1所述的半导体装置，其特征是所述第1漏偏置区域的杂质浓度的峰值位置，是自所述厚膜部的下面起的深度、处在所述半导体层的厚膜部下方中的厚度的10％到60％的范围内。
4.根据权利要求1所述的半导体装置，其特征是所述第1漏偏置区域的杂质浓度的峰值位置，是自所述厚膜部的下面起的深度、处在所述半导体层的厚膜部下方中的厚度的20％到40％的范围内。
5.根据权利要求1所述的半导体装置，其特征是所述第1漏偏置区域的杂质浓度的峰值位置，处在使第1晶体管的源·漏间的耐压在185V以上的范围内。
6.根据权利要求1～5任一项所述的半导体装置，其特征是所述第1漏偏置区域的杂质浓度的峰值位置，是自所述厚膜部的下面起的深度、处在所述半导体层的厚膜部下方中的厚度的25％到60％的范围内。
7.根据权利要求1～5任一项所述的半导体装置，其特征是
所述第2晶体管包括：
在所述第2活性区域内形成的第2导电型的第2源区域；
在所述第2活性区域内的离开所述第2源区域的位置上形成的第2导电型的第2漏区域；
在所述活性区域中位于所述第2源区域与所述第2漏区域之间的区域上设置的采用LOCOS法形成的第2栅绝缘膜；
在所述第2活性区域内邻近所述第2源区域设置的、并且在离开所述第2栅绝缘膜的下面的位置具有杂质浓度的峰值的第1导电型的第2本体区域；
在所述第2活性区域内的邻近所述第2漏区域设置的第2导电型的第2漏偏置区域；以及
在所述第2栅绝缘膜上设置的栅电极。
8.一种半导体装置，是包括设置在基板上的埋绝缘膜上的半导体层、和将所述半导体层区分成多个活性区域的元件分离区域，在所述活性区域中配置了具有第2导电型沟道的晶体管的半导体装置，其特征是
所述晶体管包括：
在所述活性区域内形成的第2导电型的源区域；
在所述活性区域内的离开所述源区域的位置上形成的第2导电型的漏区域；
在所述活性区域中位于所述源区域和所述漏区域之间的区域上设置的采用LOCOS法形成的栅绝缘膜；
在所述活性区域内邻近所述源区域设置的、并且在离开所述栅绝缘膜的下面的位置具有杂质浓度的峰值的第1导电型的本体区域；
在所述活性区域内的邻近所述漏区域设置的第2导电型的第偏置区域；以及
在所述栅绝缘膜上设置的栅电极。
9.根据权利要求8所述的半导体装置，其特征是所述本体区域的杂质浓度的峰值位置，是自所述栅绝缘膜的下面起的深度、处在所述半导体层的栅绝缘膜下方的厚度的25％到60％的范围内。
10.一种半导体装置的制造方法，是包括设置在基板上的埋绝缘膜上的半导体层、和将所述半导体层区分成多个活性区域的元件分离区域，在所述多个活性区域中的第1活性区域中配置了具有第1导电型沟道的第1晶体管、在所述多个活性区域中的第2活性区域中配置了具有第2导电型沟道的第2晶体管的半导体装置的制造方法，其特征是包括：
在所述第1活性区域的形成第1本体区域的区域中注入第2导电型杂质离子的步骤(a)；
在离开所述第1活性区域中的所述第1本体区域的形成第1漏偏置区域的区域中，以比所述第2导电型杂质离子的加速能量更高的加速能量注入第1导电型杂质离子的步骤(b)；
通过热处理，使所述第1本体区域的杂质浓度的峰值形成在所述半导体层的表面区域中，同时使所述第1漏偏置区域的杂质浓度的峰值形成在自后面形成的厚膜部的下面进入所述半导体层的位置的步骤(c)；
采用LOCOS法、在除所述第1漏偏置区域的两端部以外的区域以及漏极侧的区域上形成第1栅绝缘膜的厚膜部的步骤(d)；以及
在横跨从所述第1本体区域到第1漏偏置区域的源极侧端部的区域上、采用栅氧化法、形成与所述厚膜部连接的第1栅绝缘膜的薄膜部的步骤(e)。
11.根据权利要求10所述的半导体装置的制造方法，其特征是在所述步骤(b)中的杂质离子的注入，按照使所述第1晶体管的导通电阻在1000Ω以下的范围内那样进行。
12.根据权利要求10所述的半导体装置的制造方法，其特征是在所述步骤(b)中的杂质离子的注入，按照使在所述步骤(d)结束后的所述第1漏偏置区域的杂质浓度的峰值位置，是自所述厚膜部的下面起的深度、处在所述半导体层的厚膜部下方中的厚度的10％到60％的范围内那样进行。
13.根据权利要求10所述的半导体装置的制造方法，其特征是在所述步骤(b)中的杂质离子的注入，按照使在所述步骤(d)结束后的所述第1漏偏置区域的杂质浓度的峰值位置，是自所述厚膜部的下面起的深度、处在所述半导体层的厚膜部下方中的厚度的20％到40％的范围内那样进行。
14.根据权利要求10所述的半导体装置的制造方法，其特征是在所述步骤(b)中的杂质离子的注入，按照使所述第1晶体管的源·漏间的耐压在185V以上的范围内那样进行。
15.根据权利要求10～14任一项所述的半导体装置的制造方法，其特征是在所述步骤(b)中的杂质离子的注入，按照使在所述步骤(d)结束后的所述第1漏偏置区域的杂质浓度的峰值位置，是自所述厚膜部的下面起的深度、处在所述半导体层的厚膜部下方中的厚度的25％到60％的范围内那样进行。
16.根据权利要求10～14任一项所述的半导体装置的制造方法，其特征是
在所述步骤(a)中，在所述第2活性区域的形成第2漏偏置区域的区域中也注入所述第2导电型杂质，
在所述步骤(b)中，在所述第2活性区域中离开所述第2漏偏置区域的形成第2本体区域的区域中也注入所述第1导电型杂质，
在所述步骤(c)中，通过热处理，使所述第2漏偏置区域的杂质浓度的峰值形成在所述半导体层的表面区域，另一方面，使所述第2本体区域的杂质浓度的峰值形成在自所述半导体层的上面进入下面的位置。
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