JP4342498B2 - 横型半導体デバイス - Google Patents

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Description

本発明は、ＳＯＩ(Silicon On Insulator)基板の上に形成される高耐圧の横型半導体デバイスに関するものである。
近年、カラーＰＤＰ（プラズマディスプレイ）駆動集積装置には、ＳＯＩ基板上に形成された高耐圧Ｎｃｈ／ＰｃｈＭＯＳトランジスタを集積化した高耐圧パワー集積回路が良く使用されるようになっている。
高耐圧Ｎｃｈ／ＰｃｈＭＯＳトランジスタは、デバイスがオン・オフ両方の状態で耐圧が高いことが望ましい。ここでは、高耐圧ＰｃｈＭＯＳトランジスタについて２つの従来例を挙げて、図３の断面図、図４および図５の平面レイアウト図に基づいて、オン・オフ耐圧向上について、以下に説明する（例えば、特許文献１参照）。
まず、図３の高耐圧ＰｃｈＭＯＳトランジスタの断面図に基づき説明する。
支持基板１の上に埋め込み酸化膜２を介して半導体層３が形成されている。半導体層３の表面には、Ｎ型ボディ領域４、Ｐ＋ドレイン領域９が形成されている。更に、Ｎ型ボディ領域４の表面には、Ｐ＋ソース領域８、Ｎ＋ボディ・コンタクト拡散領域１０が形成される。また、Ｎ型ボディ領域４の端部に重なってゲート酸化膜６を介してゲート電極７が形成されている。
オフ状態において、Ｐ＋ソース領域８とＰ＋ドレイン領域９の間に逆バイアスが印加されると、Ｎ型ボディ領域４とＰ型ドリフト領域５の間のＰＮ接合に空乏領域が拡がる。ゲート電極７がフィールドプレートとしての役割を果たし、フィールドプレート７の端の下方のＰ型ドリフト領域５の表面で電界が増大する。オフ耐圧を向上するにはこの電界を緩和する必要がある。
一方、オン状態では、ドリフト領域５に流れるドレイン電流が増加していくと、カーク効果によりポテンシャル分布がドレイン方向へシフトする。このため、Ｐ＋ドレイン領域９の近傍で電界が増加する。このＰ＋ドレイン領域９の拡散深さが小さいと、電界が集中して耐圧が低下する。耐圧を向上するために拡散深さが比較的大きい中濃度拡散層を挿入することが多い（ここでは図示していない）。
次に、高耐圧ＰｃｈＭＯＳトランジスタの平面レイアウトに基づき説明する。
通常、オン耐圧を向上するために、平面レイアウトとして２つの従来例が考えられる。
第１の従来例は、図４の平面図に示すように、Ｐ＋ドレイン領域９をＮ型ボディ領域４で完全に包囲している構造である。更に、Ｐ＋ドレイン領域９の端部を包囲する環状のＮ型ボディ領域４の表面のＰ＋ソース領域８を削除する。この構造は、特許文献１に示されているように、ドレイン端近傍での電流密度を低減できるためオン耐圧を向上できる。
第２の従来例は、図５の平面図を示すように、Ｎ型ボディ領域４をＰ＋ドレイン領域９およびＰ型ドリフト領域５で完全に包囲している構造である。これにより、Ｎボディ領域４の端部を経由して流れた電流は、Ｐ＋ドレイン領域９の周辺長が長いため、ドレイン近傍では電流密度は低減される。また、Ｐ＋ドレイン領域の平面形状の曲率半径も大きく電界増加を抑制できてオン耐圧を向上できる。図６は、上記２つの構造のドレイン電圧−ドレイン電流の関係を示す。第１の従来例ではオン耐圧が１００ボルト強であるのに対して、第２の従来例ではオン耐圧が２００ボルト弱であり、第２の従来例のソース・ボディ領域をドレイン領域で完全に包囲するレイアウトの方がオン耐圧を向上できる。
特許第３４７３４６０号公報
しかし、上記ソース・ボディ領域をドレイン領域で完全に包囲する第２の従来例の高耐圧ＭＯＳトランジスタは、オン耐圧には有利であるが、以下の２つの課題を有する。
第１は、図６に示すようにドレイン電圧−電流特性において負性抵抗領域が見られることである。約１４０ボルトからドレイン電流が低下する傾向が見られる。このような負性抵抗領域は発熱に起因するため、印加条件や放熱性によっても変化する不安定な現象な現象であり、できれば無くす、又は低減することが望ましい。
第２は、第１の従来例の高耐圧ＭＯＳトランジスタに比べてオフ耐圧が僅かに低下することである。第２の従来例の高耐圧ＭＯＳトランジスタでは、デバイス端部において、ソース・ボディ領域をドレイン領域で包囲する構造になっている。このため、ボディ領域からドリフト領域に拡がった空乏領域の曲率半径は、ドレイン領域をボディ領域で包囲する第１の従来例の高耐圧ＭＯＳトランジスタに比べて小さくなり電界が増加するためと考えられる。
従って、第２の従来例の高耐圧ＭＯＳトランジスタにおいてボディ領域端の曲率半径を大きくすればオフ耐圧は上昇すると考えられるが、ボディ領域端の半円の曲率半径を大きくして、ボディ領域の幅も大きくすると、デバイス面積も大きくなりコストアップにつながるという課題がある。
本発明は、上記２つの課題を改善できる高耐圧ＭＯＳトランジスタの構造、特に、平面レイアウトの横型半導体デバイスを提供するものである。
本発明の横型半導体デバイスは、支持基板上に埋め込み絶縁膜を介して接続する半導体層に形成される横型ＭＯＳデバイスであって、半導体層に形成される、第１導電型のボディ領域と、ボディ領域に対して隣接又は離間して完全に包囲する第２導電型のドリフト領域と、ボディ領域から離間してかつドリフト領域に接する第２導電型のドレイン領域と、ボディ領域内に形成され、該端部から離間する第２導電型のソース領域と、半導体層上に形成され、少なくともソース領域端からドレイン領域端までを覆う絶縁膜と、絶縁膜を介してソース領域端上方からドリフト領域上方までを覆うゲート電極と、ソース領域、ボディ領域およびドレイン領域には、それぞれ接続する電極が備えられて、ボディ領域の平面形状は、少なくとも矩形状の中央部と半円状の端部とで構成され、該端部では、ゲート電極とソース領域とが絶縁膜を介して隣接していないことを特徴とする。上記の構成において、端部の直径は中央部の幅よりも大きいことが好ましい。
本発明は、ソース・ボディ領域がドレイン領域で完全に包囲される平面レイアウトを有する高耐圧ＭＯＳトランジスタにおいて、以下のような効果を奏する。
ボディ領域端において、ゲート電極とソース領域が絶縁膜を介して隣接していないため、ＭＯＳトランジスタ動作はおきず、端部を経由する電流を低減できる。このため、端部での発熱を抑制することができる。オン耐圧が高くて発熱の影響を受けにくく安定したドレイン電圧−電流特性を得ることができる。
また、ボディ領域端部の直径を、中央部の幅よりも大きくすることで、端部での曲率による電界集中を低減できてオフ耐圧を高くすることができる。
以下、本発明の各実施形態を図面に基づいて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態の高耐圧ＰｃｈＭＯＳトランジスタを示す。
図１に示すように、Ｐ＋ソース領域８、Ｎ型ボディ領域４およびＮ＋ボディ・コンタクト拡散領域１０を、Ｐ＋ドレイン領域９およびＰ型ドリフト領域５で包囲している。また、Ｎ型ボディ領域４の端部に重なってゲート電極７が形成されている。そして、半円状の平面形状をしたＮ型ボディ領域４の端において、ゲート電極７とＰ＋ソース領域８とが隣接していない箇所を有することが本発明の特徴である。
これにより、Ｎ型ボディ領域４の端では、ゲート−ソース間にバイアスを印加しても、ＭＯＳトランジスタ動作できすドレイン電流を流すことはできない。Ｎ型ボディ領域４の端を経由した電流が流れないためドレイン電流全体としては少なくなるが、端部での発熱を抑制できて、安定したドレイン電圧−電流特性を得ることができる。
図７にドレイン電圧−電流特性（ＤＣ）の実測値を示す。従来構造と比較すると、１４０ボルト以上で見られた負性抵抗はなくなっており、良好な電流−電圧特性が得られている。
（第２の実施形態）
図２は、本発明の第２の実施形態の高耐圧ＮｃｈＭＯＳトランジスタを示す。
図２に示すように、第１の実施形態と同様に、Ｎ＋ソース領域１２、Ｐ型ボディ領域１１およびＰ＋ボディ・コンタクト拡散領域１４を、Ｎ＋ドレイン領域１５およびＮ型ドリフト領域１３で包囲している。また、Ｐ型ボディ領域１１の端部に重なってゲート電極１６が形成されている。そして、前記Ｐ型ボディ領域１１の端部は、半円状の平面形状をしており、その直径Ａは１４〜１８μｍの範囲である。一方、端部から離れた直線状の中央部の幅Ｂは１０μｍである。オフ耐圧は、ボディ領域端の直径が中央部の幅と同じ場合は、１７５ボルトであるが、ボディ領域端の直径を中央部に比べて長くした場合は１８０ボルトまで上昇した。
これは、Ｐ型ボディ領域１１端部の直径を長くすることによって、Ｎ型ドリフト領域１３に拡がる空乏領域の曲率半径を大きくすることができるため、ゲート電極１６端下方の電界を緩和できるからと考えられる。Ｐ型ボディ領域１１は端部の幅は大きくなっているが、中央部の幅は不変であるため、デバイス面積は増加せず、コストアップは生じない。
以上説明したように、本発明は、ソース・ボディ領域がドレイン領域で完全に包囲される平面レイアウトを有する高耐圧ＭＯＳトランジスタにおいて、デバイス面積を増加させずに安定したオン・オフ耐圧特性が得られる優れたものである。
なお、第１の実施形態で示されるゲート電極とソース領域が隣接しない領域は、端部から中央部に向かって延在しても構わない。
また、ボディ領域端部にソース領域と同じ導電型の拡散層を形成してゲート電極と隣接しても、中央部のソース領域と電気的に接続されていなければソース領域としての機能を果たすことはできず本発明のデバイス構造に含まれる。
更に、本発明の各実施形態では、高耐圧ＭＯＳトランジスタの事例を示したが、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等に適用しても構わない。
また、本発明の各実施形態では、高耐圧ＭＯＳトランジスタの製造方法について、特に説明していないが、例えば特許文献１に記載される方法を用いて製造することができる。
以上説明したように、本発明は、ＳＯＩ基板上に形成される高耐圧の横型半導体デバイス等に有用である。
本発明の第１の実施形態である高耐圧ＰｃｈＭＯＳトランジスタの平面図 本発明の第２の実施形態である高耐圧ＮｃｈＭＯＳトランジスタの平面図 従来の高耐圧ＰｃｈＭＯＳトランジスタの断面図 第１の従来例の高耐圧ＰｃｈＭＯＳトランジスタの平面図 第２の従来例の高耐圧ＰｃｈＭＯＳトランジスタの平面図 従来の高耐圧ＰｃｈＭＯＳトランジスタのドレイン電圧−電流特性図 本発明の高耐圧ＰｃｈＭＯＳトランジスタのドレイン電圧−電流特性図
符号の説明
１ 支持基板
２ 埋め込み酸化膜
３ 半導体層
４ Ｎ型ボディ領域
５ Ｐ型ドリフト領域
６ ゲート酸化膜
７ ゲート電極
８ Ｐ＋ソース領域
９ Ｐ＋ドレイン領域
１０ Ｎ＋ボディ・コンタクト拡散領域
１１ Ｐ型ボディ領域
１２ Ｎ＋ソース領域
１３ Ｎ型ドリフト領域
１４ Ｐ＋ボディ・コンタクト拡散領域
１５ Ｎ＋ドレイン領域

Claims (2)

  1. 支持基板上に埋め込み絶縁膜を介して接続する半導体層に形成される横型半導体デバイスであって、
    前記半導体層に形成される第１導電型のボディ領域と、
    前記ボディ領域に対して隣接又は離間して完全に包囲する第２導電型のドリフト領域と、
    前記ボディ領域から離間してかつ前記ドリフト領域に接する第２導電型のドレイン領域と、
    前記ボディ領域内に形成され該端部から離間する第２導電型のソース領域と、
    前記半導体層上に形成され少なくとも前記ソース領域端から前記ドレイン領域端までを覆う絶縁膜と、
    前記絶縁膜を介して前記ソース領域端上方から前記ドリフト領域上方までを覆うゲート電極と、
    前記ソース領域、前記ボディ領域および前記ドレイン領域には、それぞれ接続する電極が備えられて、
    前記ボディ領域の平面形状は、少なくとも矩形状の中央部と半円状の端部とで構成され、該端部では前記ゲート電極と前記ソース領域とが前記絶縁膜を介して隣接していないことを特徴とする横型半導体デバイス。
  2. 前記端部の直径は、前記中央部の幅よりも大きいことを特徴とする
    請求項１記載の横型半導体デバイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI699464B (zh) 2017-03-31 2020-07-21 日商Ｊｘ金屬股份有限公司 化合物半導體及化合物半導體單晶之製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5515248B2 (ja) 2008-03-26 2014-06-11 富士電機株式会社 半導体装置
JP2010278312A (ja) * 2009-05-29 2010-12-09 Sanyo Electric Co Ltd 半導体装置
US8749223B2 (en) * 2011-06-22 2014-06-10 Nxp B.V. Galvanic isolation device and method
US9269704B2 (en) 2012-05-15 2016-02-23 Nuvoton Technology Corporation Semiconductor device with embedded silicon-controlled rectifier
JP6244177B2 (ja) 2013-11-12 2017-12-06 日立オートモティブシステムズ株式会社 半導体装置
US9153691B1 (en) * 2014-07-22 2015-10-06 Qualcomm Incorporated High voltage MOS transistor
US9362356B2 (en) * 2014-11-12 2016-06-07 Analog Devices Global Transistor
US10784372B2 (en) * 2015-04-03 2020-09-22 Magnachip Semiconductor, Ltd. Semiconductor device with high voltage field effect transistor and junction field effect transistor
US20170194350A1 (en) * 2015-12-30 2017-07-06 Stmicroelectronics (Crolles 2) Sas Low-noise mos transistors and corresponding circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258636A (en) * 1991-12-12 1993-11-02 Power Integrations, Inc. Narrow radius tips for high voltage semiconductor devices with interdigitated source and drain electrodes
JP2822961B2 (ja) * 1995-12-14 1998-11-11 日本電気株式会社 半導体装置
US6207994B1 (en) * 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
JP3473460B2 (ja) 1998-11-20 2003-12-02 富士電機株式会社 横型半導体装置
JP4534303B2 (ja) * 2000-04-27 2010-09-01 富士電機システムズ株式会社 横型超接合半導体素子
US7115946B2 (en) * 2000-09-28 2006-10-03 Kabushiki Kaisha Toshiba MOS transistor having an offset region
US6982461B2 (en) * 2003-12-08 2006-01-03 Semiconductor Components Industries, L.L.C. Lateral FET structure with improved blocking voltage and on resistance performance and method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI699464B (zh) 2017-03-31 2020-07-21 日商Ｊｘ金屬股份有限公司 化合物半導體及化合物半導體單晶之製造方法
JP7321929B2 (ja) 2017-03-31 2023-08-07 Ｊｘ金属株式会社 ＺｎドープＩｎＰ単結晶基板の製造方法

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