JP2020136527A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】深さ方向の耐圧を高くできる半導体装置およびその製造方法を提供する。【解決手段】ｎ型ボディ拡張領域ＢＥＲは、ｐ型不純物領域ＰＩＲによってｎ+埋込領域ＢＬと分離され、かつｐ型ドリフト領域ＤＦＴ１と接している。ｎ型ボディ拡張領域ＢＥＲのｐ+ドレイン領域ＤＣ側の端部において、第２面ＳＳの最も近くに位置するｎ型ボディ拡張領域ＢＥＲの第１部分ＦＰは、第１面ＦＳに位置するｎ型ボディ拡張領域ＢＥＲの第２部分ＳＰよりもｐ+ドレイン領域ＤＣの近くに位置し、かつ素子分離絶縁膜ＳＩＳの底面ＢＳよりも第２面ＳＳの近くに位置している。【選択図】図３

Description

本発明は、半導体装置およびその製造方法に関し、たとえばＢｉＣ−ＤＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）を有する半導体装置およびその製造方法に好適に利用できるものである。
ＢｉＣ−ＤＭＯＳは、ＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）トランジスタとＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタとを混載している。ＢｉＣ−ＤＭＯＳは、自動車、モータ駆動、オーディオアンプなどに使用されている。たとえば車載の電池監視用途に用いられるＢｉＣ−ＤＭＯＳのＬＤＭＯＳトランジスタには高耐圧化の要求がある。
このようなＬＤＭＯＳトランジスタは、たとえば下記非特許文献１に記載されている。このＬＤＭＯＳトランジスタのバックゲート構造は、ｎ型埋込領域（NBL）と、このｎ型埋込領域（NBL）に接続されたｎ型エピタキシャル層（N-EPI）と、このｎ型エピタキシャル層（N-EPI）に接続されたｎ型ボディ領域（N-Body）とを有している。
Mun Nam Chil et al., "Advanced 300mm 130nm BCD technology from 5V to 85V with Deep-Trench Isolation", ISPSD2016, pp.403-406, 2016
上記非特許文献１においては、バックゲートとなるｎ型ボディ領域（N-Body）がｎ型埋込領域（NBL）とほぼ同電位となる。このため、ドレインとｎ型埋込領域（NBL）との間の深さ方向の耐圧を高くできない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、第１導電型のボディ拡張領域は、第２導電型の分離領域によって第１導電型の埋込領域と分離され、かつドリフト領域と接している。ボディ拡張領域のドレイン領域側の端部において、第２面の最も近くに位置するボディ拡張領域の第１部分は、第１面に位置するボディ拡張領域の第２部分よりもドレイン領域の近くに位置し、かつ素子分離絶縁膜の底面よりも第２面の近くに位置している。
前記一実施の形態によれば、深さ方向の耐圧を高くできる半導体装置およびその製造方法を実現できる。
実施の形態１におけるチップ状態の半導体装置の構成を概略的に示す平面図である。 図１に示す半導体装置のｐＬＤＭＯＳトランジスタの構成を示す平面図である。 図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。 図３のＩＶ−ＩＶ線に沿う部分の不純物濃度分布を示す図である。 図３のＶ−Ｖ線に沿う部分の不純物濃度分布を示す図である。 図３のＶＩ−ＶＩ線に沿う部分の不純物濃度分布を示す図である。 実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。 実施の形態１における耐圧１００ＶのｐＬＤＭＯＳトランジスタを、ｐＬＤＭＯＳトランジスタ、ｎＬＤＭＯＳトランジスタおよびＣＭＯＳトランジスタと組み合わせた構成を示す断面図である。 比較例の構成におけるインパクトイオン化率分布を示す図である。 実施の形態１の構成におけるインパクトイオン化率分布を示す図である。 比較例の構成と実施の形態１の構成との各々におけるゲート電流（Ｉｇ）のストレス時間依存性を示す図である。 比較例の構成と実施の形態１の構成との各々におけるゲート電流（Ｉｇ）と故障までの時間（ＴＴＦ）との相関関係を示す図である。 実施の形態２における半導体装置の構成を概略的に示す断面図（Ａ）および平面図（Ｂ）である。 図２１におけるｎ型拡張領域ＮＯＬとｐ型不純物領域ＰＩＲのｐ型パンチスルー防止層ＩＳＯとの構成を拡大して示す斜視図である。 ｎ型拡張領域ＮＯＬとｐ型不純物領域ＰＩＲのｐ型パンチスルー防止層ＩＳＯとの構成の変形例１を示す斜視図である。 ｎ型拡張領域ＮＯＬとｐ型不純物領域ＰＩＲのｐ型パンチスルー防止層ＩＳＯとの構成の変形例２を示す斜視図である。 ｎ型ボディ拡張領域ＢＥＲの変形例の構成を示す断面図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号を付し、重複する説明を繰り返さない。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。
（実施の形態１）
＜半導体装置の平面視における全体構造＞
まず半導体装置の平面視における全体構造について図１を用いて説明する。
図１に示されるように、本実施の形態の半導体装置ＣＨは、たとえばチップ状態であり、半導体基板を有している。半導体基板の表面には、ドライバ回路ＤＲＩ、プリドライバ回路ＰＤＲ、アナログ回路ＡＮＡ、電源回路ＰＣ、ロジック回路ＬＣ、入出力回路ＩＯＣなどの各形成領域が配置されている。本実施の形態における半導体装置ＣＨは、たとえば自動車、モータ駆動、オーディオアンプなどに使用される。
なお本実施の形態の半導体装置は、半導体チップに限定されず、ウエハ状態でもよく、また封止樹脂で封止されたパッケージ状態でもよい。
＜ｐＬＤＭＯＳトランジスタの構成＞
次に、本実施の形態における半導体装置に含まれる絶縁ゲート型電界効果トランジスタとしてｐチャネルＬＤＭＯＳ（ｐＬＤＭＯＳ）トランジスタを例に挙げて、その構成について図２〜図６を用いて説明する。なお以下において平面視とは、半導体基板ＳＵＢの第１面ＦＳに対して直交する方向から見た視点を意味する。
図３に示されるように、半導体基板ＳＵＢは、互いに対向する第１面ＦＳおよび第２面ＳＳを有している。ｐＬＤＭＯＳトランジスタＬＰＴの形成領域において、半導体装置ＣＨは、ｐ-基板領域ＳＢと、ｎ+埋込領域ＢＬ（埋込領域）と、ｐ型不純物領域ＰＩＲ（分離領域）と、ｎ型ボディ拡張領域ＢＥＲとを有している。またｐＬＤＭＯＳトランジスタＬＰＴの形成領域において、半導体装置ＣＨは、ＳＴＩ（Shallow Trench Isolation）の素子分離絶縁膜ＳＩＳと、ｐ型ドリフト領域ＤＦＴ１と、ｐ型ウエル領域ＰＷとを有している。
半導体基板ＳＵＢの第２面ＳＳにはｐ-基板領域ＳＢが配置されている。このｐ-基板領域ＳＢの第１面ＦＳ側には、ｎ+埋込領域ＢＬが配置されている。ｎ+埋込領域ＢＬは、第２面ＳＳから離れて配置されている。ｎ+埋込領域ＢＬは、フローティング電位を有している。ｎ+埋込領域ＢＬは、ｐ-基板領域ＳＢとｐｎ接合を構成している。
ｎ+埋込領域ＢＬの第１面ＦＳ側には、ｐ型不純物領域ＰＩＲが配置されている。ｐ型不純物領域ＰＩＲは、ｎ+埋込領域ＢＬとｐｎ接合を構成している。ｐ型不純物領域ＰＩＲは、ｐ-エピタキシャル領域ＰＥＰ（エピタキシャル領域）と、ｐ型パンチスルー防止層ＩＳＯ（高濃度領域）とを有している。
ｐ-エピタキシャル領域ＰＥＰは、ｎ+埋込領域ＢＬとｐｎ接合を構成している。ｐ型パンチスルー防止層ＩＳＯは、ｐ-エピタキシャル領域ＰＥＰよりも高いｐ型不純物濃度を有している。ｐ型パンチスルー防止層ＩＳＯは、ｎ+埋込領域ＢＬとの間でｐ-エピタキシャル領域ＰＥＰの一部を挟み込んでいる。
ｐ型不純物領域ＰＩＲの第１面ＦＳ側には、ｎ型ボディ拡張領域ＢＥＲが配置されている。ｎ型ボディ拡張領域ＢＥＲは、ｐ型不純物領域ＰＩＲによってｎ+埋込領域ＢＬと電気的に分離されている。ｐ型パンチスルー防止層ＩＳＯは、ｎ型ボディ拡張領域ＢＥＲの第２面ＳＳ側に配置されている。
ｎ型ボディ拡張領域ＢＥＲは、ｎ型ボディ領域ＮＷＬと、ｎ型拡張領域ＮＯＬとを有している。ｎ型拡張領域ＮＯＬは、ｐ型不純物領域ＰＩＲとｐｎ接合を構成している。具体的にはｎ型拡張領域ＮＯＬの第２面ＳＳ側の部分全体がｐ型パンチスルー防止層ＩＳＯとｐｎ接合を構成し、ｎ型拡張領域ＮＯＬの側部がｐ-エピタキシャル領域ＰＥＰとｐｎ接合を構成している。
ｎ型ボディ領域ＮＷＬは、ｎ型拡張領域ＮＯＬの第１面ＦＳ側に形成されている。ｎ型ボディ領域ＮＷＬは、ｎ型拡張領域ＮＯＬと接している。
ｎ型ボディ領域ＮＷＬ内の第１面ＦＳには、ｐ+ソース領域ＳＣと、ｎ+コンタクト領域ＷＣとが配置されている。ｐ+ソース領域ＳＣとｎ+コンタクト領域ＷＣとは、互いに隣接している。ｐ+ソース領域ＳＣは、ｎ型ボディ拡張領域ＢＥＲ（ｎ型ボディ領域ＮＷＬ）およびｎ+コンタクト領域ＷＣの各々とｐｎ接合を構成している。ｎ+コンタクト領域ＷＣは、ｎ型ボディ領域ＮＷＬのｎ型不純物濃度よりも高いｎ型不純物濃度を有している。
ｐ型ドリフト領域ＤＦＴ１およびｐ型ウエル領域ＰＷの各々は、ｐ型不純物領域ＰＩＲの第１面ＦＳ側に配置されている。ｐ型ドリフト領域ＤＦＴ１は、ｐ型ウエル領域ＰＷと隣接するように配置されている。
ｐ型ウエル領域ＰＷの第２面ＳＳ側の部分全体は、ｐ型不純物領域ＰＩＲのｐ-エピタキシャル領域ＰＥＰと接している。ｐ型ウエル領域ＰＷは、ｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。このｐ型ウエル領域ＰＷ内の第１面ＦＳには、ｐ+ドレイン領域ＤＣが配置されている。
ｐ+ドレイン領域ＤＣは、ｐ型ウエル領域ＰＷのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。ｐ+ドレイン領域ＤＣは、ｐ+ソース領域ＳＣと間隔を開けて配置されている。
ｐ型ドリフト領域ＤＦＴ１の第２面ＳＳ側の一部はｐ型不純物領域ＰＩＲのｐ-エピタキシャル領域ＰＥＰと接している。ｐ型ドリフト領域ＤＦＴ１の第２面ＳＳ側の他の部分は、ｎ型ボディ拡張領域ＢＥＲのｎ型拡張領域ＮＯＬとｐｎ接合を構成している。ｐ型ドリフト領域ＤＦＴ１は、ｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。
ｐ型ドリフト領域ＤＦＴ１とｎ型ボディ拡張領域ＢＥＲのｎ型ボディ領域ＮＷＬとの間には、ｐ-エピタキシャル領域ＰＥＰが配置されている。ｐ-エピタキシャル領域ＰＥＰの一方の側部はｐ型ドリフト領域ＤＦＴ１と接している。ｐ-エピタキシャル領域ＰＥＰの他方の側部はｎ型ボディ領域ＮＷＬとｐｎ接合を構成している。ｐ-エピタキシャル領域ＰＥＰの第２面ＳＳ側の部分全体はｎ型拡張領域ＮＯＬとｐｎ接合を構成している。
なおｐ型ドリフト領域ＤＦＴ１とｎ型ボディ領域ＮＷＬとの間にｐ-エピタキシャル領域ＰＥＰが配置されていなくてもよい。この場合、ｐ型ドリフト領域ＤＦＴ１とｎ型ボディ領域ＮＷＬとは互いに接してｐｎ接合を構成する。
ｐＬＤＭＯＳトランジスタＬＰＴの形成領域において、半導体装置ＣＨの第１面ＦＳには選択的にＳＴＩが配置されている。ＳＴＩは、分離溝ＴＮＣと、素子分離絶縁膜ＳＩＳとを有している。
ＳＴＩの分離溝ＴＮＣは、ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとの間に配置されている。ｐ+ドレイン領域ＤＣはこの分離溝ＴＮＣと隣接している。ｐ+ソース領域ＳＣと分離溝ＴＮＣとの間の第１面ＦＳには、ｐ型ドリフト領域ＤＦＴ１、ｐ-エピタキシャル領域ＰＥＰおよびｎ型ボディ領域ＮＷＬが配置されている。
素子分離絶縁膜ＳＩＳは、分離溝ＴＮＣ内を埋め込んでいる。素子分離絶縁膜ＳＩＳは、半導体基板ＳＵＢの第１面ＦＳに位置し、かつ第１面ＦＳよりも第２面ＳＳの近くに位置する底面ＢＳを有している。素子分離絶縁膜ＳＩＳは、ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとの間に挟まれている。
ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとに挟まれる半導体基板ＳＵＢの領域上にゲート電極ＧＥが配置されている。ゲート電極ＧＥは、ｐ+ソース領域ＳＣと素子分離絶縁膜ＳＩＳとに挟まれる第１面ＦＳの上にゲート絶縁膜ＧＩを介在して配置されている。ゲート電極ＧＥは、ｐ型ドリフト領域ＤＦＴ１、ｐ-エピタキシャル領域ＰＥＰおよびｎ型ボディ領域ＮＷＬの各々と絶縁されながら対向している。
ゲート電極ＧＥは、ＳＴＩの素子分離絶縁膜ＳＩＳ上に乗り上げている。ゲート電極ＧＥは、ＳＴＩの素子分離絶縁膜ＳＩＳを介在してｐ型ドリフト領域ＤＦＴ１と対向している。
ｐＬＤＭＯＳトランジスタＬＰＴは、上記ｐ+ソース領域ＳＣと、ｐ+ドレイン領域ＤＣと、ゲート電極ＧＥとを有している。
ｐＬＤＭＯＳトランジスタＬＰＴを覆うように半導体基板ＳＵＢの第１面ＦＳ上に層間絶縁膜ＩＳが配置されている。この層間絶縁膜ＩＳには、ｐ+ソース領域ＳＣ、ｎ+コンタクト領域ＷＣおよびｐ+ドレイン領域ＤＣの各々に達するコンタクトホールＣＮ１、ＣＮ２、ＣＮ３が設けられている。このコンタクトホールＣＮ１、ＣＮ２、ＣＮ３の各々の内部には、プラグ導電層ＰＬが埋め込まれている。層間絶縁膜ＩＳ上には、プラグ導電層ＰＬに接するように配線層ＩＮＣが配置されている。これにより配線層ＩＮＣは、プラグ導電層ＰＬを介在して各不純物領に電気的に接続されている。
本実施の形態において、ｎ型ボディ拡張領域ＢＥＲのｐ+ドレイン領域ＤＣ側の端部において、ｎ型ボディ拡張領域ＢＥＲは、第２面ＳＳの最も近くに位置する第１部分ＦＰと、第１面ＦＳに位置する第２部分ＳＰとを有している。第１部分ＦＰは、第２部分ＳＰよりもｐ+ドレイン領域ＤＣの近くに位置し、かつ素子分離絶縁膜ＳＩＳの底面ＢＳよりも第２面ＳＳの近くに位置している。
第１部分ＦＰは、ｎ型拡張領域ＮＯＬのｐ+ドレイン領域ＤＣ側の端部であって第２面ＳＳの最も近くに位置する部分である。また第２部分ＳＰは、ｎ型ボディ領域ＮＷＬのｐ+ドレイン領域ＤＣ側の端部であって第１面ＦＳに接する部分である。
ｎ型拡張領域ＮＯＬは、ｎ型ボディ領域ＮＷＬからｐ+ドレイン領域ＤＣ側に突き出している。ｎ型拡張領域ＮＯＬは、ｎ型ボディ領域ＮＷＬから素子分離絶縁膜ＳＩＳの第２面ＳＳ側まで延在している。つまりｎ型拡張領域ＮＯＬは、素子分離絶縁膜ＳＩＳのｐ+ソース領域ＳＣ側の端部よりもｐ+ドレイン領域ＤＣ側へ延在している。
ｎ型拡張領域ＮＯＬのｐ+ドレイン領域ＤＣ側における端部（第１端部：第１部分ＦＰが位置する端部）は、ゲート電極ＧＥにおけるｐ+ドレイン領域ＤＣ側における端部ＥＰ（第２端部）よりもｐ+ソース領域ＳＣの近くに位置している。
図２に示されるように、平面視において、ゲート電極ＧＥおよびＳＴＩの各々は、ｐ+ドレイン領域ＤＣの周囲を取り囲むように配置されている。平面視において、ｎ型ボディ拡張領域ＢＥＲ（ｎ型拡張領域ＮＯＬ）およびｐ型パンチスルー防止層ＩＳＯの各々は、ｐ+ドレイン領域ＤＣの周囲を取り囲むように配置されている。
平面視において、ｐ+ソース領域ＳＣは、ｐ+ドレイン領域ＤＣからｐ+ソース領域ＳＣに向かう方向（Ｘ方向）に交差する方向（たとえば直交する方向（Ｙ方向））に沿って延びている。平面視において、ｐ+ソース領域ＳＣは、上記交差する方向（Ｙ方向）においてｐ+ドレイン領域ＤＣよりも長く延在している。また平面視において、ｐ型パンチスルー防止層ＩＳＯは、上記交差する方向（Ｙ方向）においてｐ+ドレイン領域ＤＣよりも長く延在している。
なおｐ+ソース領域ＳＣは、平面視においてｐ+ドレイン領域ＤＣの周囲を取り囲むように配置されていてもよい。
＜不純物濃度分布＞
次に、ｎ型拡張領域ＮＯＬおよびｐ型パンチスルー防止層ＩＳＯの深さ方向（第１面ＦＳから第２面ＳＳに向かう方向）の不純物濃度分布について図４および図５を用いて説明する。またｎ型拡張領域ＮＯＬおよびｐ-エピタキシャル領域ＰＥＰの横方向（第１面ＦＳに沿う方向）の不純物濃度分布について図６を用いて説明する。
図４〜図６に示されるように、ｎ型拡張領域ＮＯＬにおけるドナー（ｎ型不純物）は、１×１０16ｃｍ-3〜１×１０17ｃｍ-3のピーク濃度を有している。またｐ型パンチスルー防止層ＩＳＯにおけるアクセプター（ｐ型不純物）は、１×１０16ｃｍ-3〜１×１０17ｃｍ-3のピーク濃度を有している。
ｎ型ボディ領域ＮＷＬにおけるドナーは、ｎ型拡張領域ＮＯＬのドナーよりも高いピーク濃度を有し、１×１０17ｃｍ-3〜１×１０18ｃｍ-3のピーク濃度を有している。ｐ-エピタキシャル領域ＰＥＰのアクセプターは、ｐ型パンチスルー防止層ＩＳＯのアクセプターよりも低い濃度を有し、１×１０15ｃｍ-3〜１×１０16ｃｍ-3の濃度を有している。
ｎ型拡張領域ＮＯＬは、半導体基板ＳＵＢの第１面ＦＳからたとえば約１μｍ〜２μｍの範囲内の深さ位置に位置していることが好ましい。またｎ型拡張領域ＮＯＬの深さ方向の厚みは、たとえば１μｍ以下であることが好ましい。
なおｎ型拡張領域ＮＯＬの濃度、深さおよび厚さは、後述するＨＣＩ（Hot Carrier Injection）特性、オン抵抗、オフ耐圧に影響する。このためｎ型拡張領域ＮＯＬの濃度、深さおよび厚さは、上記の各特性を考慮して適切に設定する必要がある。
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について図７〜図１５を用いて説明する。図７〜図１５は、図３の断面に対応する断面を示している。
図７に示されるように、ｐＬＤＭＯＳトランジスタＬＰＴの形成領域において、ｐ-基板領域ＳＢの第１面ＦＳ側にｎ+埋込領域ＢＬがたとえばイオン注入により形成される。ｎ+埋込領域ＢＬの第１面ＦＳ側にｐ-エピタキシャル領域ＰＥＰがたとえば数μｍの厚みとなるようにエピタキシャル成長により形成される。ｐ-エピタキシャル領域ＰＥＰは、ｎ+埋込領域ＢＬとｐｎ接合を構成するように形成される。またｎ+埋込領域ＢＬは、フローティング電位となるように形成される。
これにより互いに対向する第１面ＦＳおよび第２面ＳＳを有し、かつｐＬＤＭＯＳトランジスタＬＰＴの形成領域内にフローティング電位を有するｎ+埋込領域ＢＬを有する半導体基板ＳＵＢが準備される。
図８に示されるように、半導体基板ＳＵＢの第１面ＦＳ上に、通常の写真製版技術によりフォトレジスタパターン（図示せず）が形成される。このフォトレジストパターンをマスクとしてｐ型不純物が半導体基板ＳＵＢの第１面ＦＳにイオン注入される。この後、９００〜１０００℃程度の温度で熱処理が行なわれることにより、イオン注入されたｐ型不純物が拡散される。これによりｐ型ドリフト領域ＤＦＴ１がｐ-エピタキシャル領域ＰＥＰ内の第１面ＦＳに形成される。
ｐ型ドリフト領域ＤＦＴ１は、ｐ-エピタキシャル領域ＰＥＰのｐ型不純物濃度よりも高いｐ型不純物濃度を有するように形成される。この後、フォトレジストパターンは、たとえばアッシングなどにより除去される。
図９に示されるように、半導体基板ＳＵＢの第１面ＦＳ上に、通常の写真製版技術によりフォトレジスタパターンＰＲが形成される。このフォトレジストパターンＰＲをマスクとして、ｐ型パンチスルー防止層ＩＳＯを形成するためのｐ型不純物が半導体基板ＳＵＢのｐ-エピタキシャル領域ＰＥＰ内にイオン注入される。
図１０に示されるように、フォトレジストパターンＰＲをマスクとして、ｎ型拡張領域ＮＯＬを形成するためのｎ型不純物が半導体基板ＳＵＢのｐ-エピタキシャル領域ＰＥＰ内にイオン注入される。
この後、注入されたｐ型不純物およびｎ型不純物を拡散させるための熱処理が行なわれることにより、ｐ型パンチスルー防止層ＩＳＯとｎ型拡張領域ＮＯＬとが形成される。ｐ型パンチスルー防止層ＩＳＯとｎ型拡張領域ＮＯＬとは、平面視において互いに重畳するように形成される。ｐ-エピタキシャル領域ＰＥＰとｐ型パンチスルー防止層ＩＳＯとによりｐ型不純物領域ＰＩＲが構成される。このｐ型不純物領域ＰＩＲは、ｎ+埋込領域ＢＬの第１面ＦＳ側に形成される。
ｐ型パンチスルー防止層ＩＳＯとｎ型拡張領域ＮＯＬとがチェーン注入などにより同一のフォトレジストパターンＰＲをマスクとして形成されることにより、個別のフォトマスクが不要となる。
この後、フォトレジストパターンＰＲは、たとえばアッシングなどにより除去される。
図１１に示されるように、半導体基板ＳＵＢの第１面ＦＳにｎ型不純物が選択的にイオン注入される。これにより半導体基板ＳＵＢの第１面ＦＳに、ｎ型ボディ領域ＮＷＬが形成される。ｎ型ボディ領域ＮＷＬは、ｎ型拡張領域ＮＯＬの第１面ＦＳ側に位置し、ｎ型拡張領域ＮＯＬと接するように形成される。
ｎ型ボディ領域ＮＷＬとｎ型拡張領域ＮＯＬとによりｎ型ボディ拡張領域ＢＥＲが構成される。ｎ型ボディ拡張領域ＢＥＲは、ｐ型不純物領域ＰＩＲによってｎ+埋込領域ＢＬと電気的に分離されるように形成される。
また半導体基板ＳＵＢの第１面ＦＳにｐ型不純物が選択的にイオン注入される。これにより半導体基板ＳＵＢの第１面ＦＳに、ｐ型ウエル領域ＰＷが形成される。
図１２に示されるように、半導体基板ＳＵＢの第１面ＦＳ上に、たとえばシリコン酸化膜よりなるゲート絶縁膜ＧＩが形成される。ゲート絶縁膜ＧＩは、たとえば数μｍ〜数十μｍの膜厚で形成される。このゲート絶縁膜ＧＩ上に、たとえば不純物が導入された多結晶シリコン（ドープドポリシリコン）よりなる導電膜ＧＥ１が形成される。この導電膜ＧＥ１上に、たとえばシリコン窒化膜よりなるハードマスク層ＨＭが形成される。導電膜ＧＥ１およびハードマスク層ＨＭの各々は、たとえば数十ｎｍの膜厚で形成される。
この後、通常の写真製版技術およびエッチング技術によりハードマスク層ＨＭがパターニングされる。このパターニングされたハードマスク層ＨＭをマスクとして、導電膜ＧＥ１、ゲート絶縁膜ＧＩおよび半導体基板ＳＵＢがエッチングされる。このエッチングにより、半導体基板ＳＵＢの第１面ＦＳにＳＴＩの分離溝ＴＮＣが形成される。分離溝ＴＮＣは、ｎ型ボディ領域ＮＷＬ、ｐ型ドリフト領域ＤＦＴ１およびｐ型ウエル領域ＰＷよりも浅く形成される。分離溝ＴＮＣは、半導体基板ＳＵＢの第１面ＦＳから、たとえば数１００ｎｍの深さとなるように形成される。
図１３に示されるように、分離溝ＴＮＣ内を埋め込むように、たとえばシリコン酸化膜よりなる素子分離絶縁膜ＳＩＳが形成される。この素子分離絶縁膜ＳＩＳの形成においては、たとえば分離溝ＴＮＣ内を埋め込むように半導体基板ＳＵＢの第１面ＦＳ全体上に絶縁膜ＳＩＳが形成される。この後、たとえばＣＭＰ（Chemical Mechanical Polishing）でハードマスク層ＨＭの表面が露出するまで上記絶縁膜ＳＩＳが研磨される。これにより、素子分離絶縁膜ＳＩＳが分離溝ＴＮＣ内のみに残存される。素子分離絶縁膜ＳＩＳは、半導体基板ＳＵＢの第１面ＦＳに位置し、かつ第１面ＦＳよりも第２面ＳＳの近くに位置する底面ＢＳを有するように形成される。
上記により分離溝ＴＮＣおよび素子分離絶縁膜ＳＩＳよりなるＳＴＩが形成される。この後、ハードマスク層ＨＭがたとえばエッチングなどにより除去される。
図１４に示されるように、半導体基板ＳＵＢの第１面ＦＳ上の全面に、たとえばドープドポリシリコンよりなる導電膜ＧＥ２が形成される。導電膜ＧＥ２は、たとえば数十ｎｍの膜厚で形成される。この後、通常の写真製版技術およびエッチング技術により導電膜ＧＥ２、ＧＥ１がパターニングされる。これにより、導電膜ＧＥ１、ＧＥ２よりなるゲート電極ＧＥが形成される。
ゲート電極ＧＥの側壁にサイドウォール形状の側壁絶縁膜ＳＷが形成される。この後、イオン注入などにより半導体基板ＳＵＢの第１面ＦＳにｎ型不純物およびｐ型不純物が注入される。これにより半導体基板ＳＵＢの第１面ＦＳにｐ+ソース領域ＳＣ、ｐ+ドレイン領域ＤＣおよびｎ+コンタクト領域ＷＣが形成される。ｐ+ソース領域ＳＣは、ｎ型ボディ領域ＮＷＬとｐｎ接合を構成するように形成される。ｐ+ドレイン領域ＤＣは、ｐ+ソース領域ＳＣとの間で素子分離絶縁膜ＳＩＳを挟むように形成される。
図１５に示されるように、溝ＤＴＲが素子分離絶縁膜ＳＩＳの上面からｐ-基板領域ＳＢに達するように形成される。溝ＤＴＲは、第１面ＦＳから第２面ＳＳに向かって延びるように形成される。この溝ＤＴＲ内を埋め込むように、たとえばシリコン酸化膜よりなる絶縁膜ＢＩＬが形成される。これにより溝ＤＴＲおよび絶縁膜ＢＩＬよりなるＤＴＩ（Deep Trench Isolation）が形成される。
上記のｎ型ボディ拡張領域ＢＥＲのｐ+ドレイン領域ＤＣ側の端部において、ｎ型ボディ拡張領域ＢＥＲの第１部分ＦＰは、第２面ＳＳの最も近くに位置している。また上記のｎ型ボディ拡張領域ＢＥＲのｐ+ドレイン領域ＤＣ側の端部において、ｎ型ボディ拡張領域ＢＥＲの第２部分ＳＰは第１面ＦＳに位置している。第１部分ＦＰが第２部分ＳＰよりもｐ+ドレイン領域ＤＣの近くに位置し、かつ素子分離絶縁膜ＳＩＳの底面ＢＳよりも第２面ＳＳの近くに位置するようにｎ型ボディ拡張領域ＢＥＲは形成される。
図２および図３に示されるように、層間絶縁膜ＩＳ、プラグ導電層ＰＬ、配線層ＩＮＣなどが形成されることにより、本実施の形態の半導体装置が製造される。
＜ＢｉＣ−ＤＭＯＳの構成＞
次に、上記ｐＬＤＭＯＳトランジスタＬＰＴを有するＢｉＣ−ＤＭＯＳの構成について図１６を用いて説明する。
図１６に示されるように、ＢｉＣ−ＤＭＯＳは、上記ｐＬＤＭＯＳトランジスタＬＰＴ以外に、ｐＬＤＭＯＳトランジスタＬＰＴ１と、ｎＬＤＭＯＳトランジスタＬＮＴ１と、ロジックＣＭＯＳトランジスタＮＴＲ、ＰＴＲとを含んでいる。ｐＬＤＭＯＳトランジスタＬＰＴは、このＢｉＣ−ＤＭＯＳにおいて、たとえば１００Ｖのの耐圧を有する素子として用いられる。ロジックＣＭＯＳトランジスタは、ｎＭＯＳトランジスタＮＴＲと、ｐＭＯＳトランジスタＰＴＲとを有している。
各トランジスタは、半導体基板ＳＵＢの第１面ＦＳに形成されている。各トランジスタの形成領域は、ＤＴＩ（Deep Trench Isolation）により電気的に分離されている。ＤＴＩは、半導体基板ＳＵＢの第１面ＦＳに形成された溝ＤＴＲと、その溝ＤＴＲ内を埋め込む絶縁膜ＢＩＬとを有している。
ｐＬＤＭＯＳトランジスタＬＰＴ１は、ｐＬＤＭＯＳトランジスタＬＰＴの構成と比較して、ｎ型拡張領域ＮＯＬの分布している位置が異なる点およびｐ型パンチスルー防止層ＩＳＯが省略されている点とにおいて異なっている。
ｐＬＤＭＯＳトランジスタＬＰＴ１において、ｎ型拡張領域ＮＯＬは平面視においてｐＬＤＭＯＳトランジスタＬＰＴ１の形成領域の全体に配置されている。ｎ型拡張領域ＮＯＬは、ｐ-エピタキシャル領域ＰＥＰとｐｎ接合を構成している。
なお上記以外のｐＬＤＭＯＳトランジスタＬＰＴ１の構成は、ｐＬＤＭＯＳトランジスタＬＰＴの構成とほぼ同じであるため、ｐＬＤＭＯＳトランジスタＬＰＴと同一の要素については同一の符号を付し、その説明を繰り返さない。
ｎＬＤＭＯＳトランジスタＬＮＴ１は、ｐＬＤＭＯＳトランジスタＬＰＴ１を構成する各領域を逆導電型に変えた構成と実質的に同じ構成を有している。またｎＬＤＭＯＳトランジスタＬＮＴ１の形成領域においては、半導体基板ＳＵＢの第２面ＳＳにｐ-基板領域ＳＢが配置されている。このｐ-基板領域ＳＢの第１面ＦＳ側に、ｎ+埋込領域ＢＬと、ｐ-エピタキシャル領域ＰＥＰとが配置されている。ｐ-エピタキシャル領域ＰＥＰ内には、ｐ-エピタキシャル領域ＰＥＰよりもｐ型不純物の濃度が高いｐ型不純物領域ＩＳＯが配置されている。
ロジックＣＭＯＳトランジスタの形成領域には、半導体基板ＳＵＢの第２面ＳＳにｐ-基板領域ＳＢが配置されている。このｐ-基板領域ＳＢの第１面ＦＳ側に、ｎ+埋込領域ＢＬと、ｐ-エピタキシャル領域ＰＥＰとが配置されている。ｐ-エピタキシャル領域ＰＥＰの第１面ＦＳ側には、ｐ型ウエル領域ＰＷＬと、ｎ型ボディ領域ＮＷＬとが並んで配置されている。ｐ型ウエル領域ＰＷＬにはｎＭＯＳトランジスタＮＴＲが配置されている。ｎ型ボディ領域ＮＷＬにはｐＭＯＳトランジスタＰＴＲが配置されている。
ｎＭＯＳトランジスタＮＴＲの形成領域とｐＭＯＳトランジスタＰＴＲの形成領域とは、ＳＴＩにより電気的に分離されている。ＳＴＩの分離溝ＴＮＣは、ＤＴＩの溝ＤＴＲよりも第１面ＦＳから浅く配置されている。ＳＴＩの分離溝ＴＮＣは、ｐ型ウエル領域ＰＷＬおよびｎ型ボディ領域ＮＷＬよりも浅く配置されている。
上記ｎＭＯＳトランジスタＮＴＲは、ｐ+ソース領域ＳＣと、ｐ+ドレイン領域ＤＣと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとは、互いに間隔をあけてｐ型ウエル領域ＰＷＬ内の第１面ＦＳに配置されている。ゲート電極ＧＥは、ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとに挟まれる第１面ＦＳ上にゲート絶縁膜ＧＩを介在して配置されている。
上記ｐＭＯＳトランジスタＰＴＲは、ｐ+ソース領域ＳＣと、ｐ+ドレイン領域ＤＣと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとは、互いに間隔をあけてｎ型ボディ領域ＮＷＬ内の第１面ＦＳに配置されている。ゲート電極ＧＥは、ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとに挟まれる第１面ＦＳ上にゲート絶縁膜ＧＩを介在して配置されている。
ｐＬＤＭＯＳトランジスタＬＰＴのｎ型拡張領域ＮＯＬは、ｐＬＤＭＯＳトランジスタＬＰＴ１のｎ型拡張領域ＮＯＬと同時のイオン注入によりに形成されてもよい。ｐＬＤＭＯＳトランジスタＬＰＴのｐ型パンチスルー防止層ＩＳＯは、ｎＬＤＭＯＳトランジスタＬＮＴ１のｐ型不純物領域ＩＳＯと同時のイオン中によりに形成されてもよい。
＜作用効果＞
次に、本実施の形態の作用効果について、本発明者が行った検討とともに説明する。
バルク版ＢｉＣ−ＤＭＯＳプロセスでは、ＬＤＭＯＳトランジスタの耐圧の上限は７０〜８０Ｖくらいまでのケースが多い。しかし近年の車の電子化の加速に伴い、これ以上の耐圧が求められるようになってきた。たとえば車載バッテリー監視用途では、より耐圧の高いＬＤＭＯＳトランジスタを使うことで、より多くの直列接続の電池セルを一度に監視できるようになる。このためＩＣ（Integrated Circuit）における部品点数の削減が可能となる。こういった場面において、最近では１００〜１２０Ｖクラスの耐圧が求められている。
８０Ｖクラスまでのバルク版ＢｉＣ−ＤＭＯＳプロセスのｐＬＤＭＯＳトランジスタにおいては、そのトランジスタの下側にｎ+埋込領域ＢＬが配置される場合がある。このｎ+埋込領域ＢＬから得られるＲＥＳＵＲＦ効果が耐圧向上に有効活用される。しかしｎ+埋込領域ＢＬが設けられたことによりエピタキシャル層が数μｍ程度と薄くなる。このため、この状態のまま１００ＶクラスのＬＤＭＯＳトランジスタを追加することは縦方向の耐圧に律束されて難しい。
この対策として、（１）エピタキシャル層を厚くする、（２）ｎ+埋込領域ＢＬを除去する、（３）ＳＯＩ（Silicon On Insulator）基板を使用する、などが考えられる。しかし、上記（１）、（２）は、他の低圧ＬＤＭＯＳのＲＥＳＵＲＦ効果を弱めることになり、その性能を低下させる。また上記（２）は、ドレインと基板との間のパンチスルー耐圧を確保できない。このため上記（２）は、ドレインを基板と同電位にするなど、両者の電位差が小さい用途に限定されてしまう。さらに上記（３）は、基板コスト増の問題があると同時に、他の低圧ＬＤＭＯＳトランジスタのデバイス構造を再設計する必要があり、時間コスト増にもつながる。
上記に鑑みて、本発明者は図３に示す本実施の形態の構成に至り、その構成の効果を検討した。
まず本発明者は、図３の構成からｎ型拡張領域ＮＯＬを削除した比較例の構成と、図３に示す本実施の形態の構成との各々について、デバイス・シミュレーションによってインパクトイオン化の抑制効果について調べた。その結果を図１７および図１８に示す。
図１７は比較例における半導体装置のインパクトイオン化率分布を示しており、図１８は本実施の形態における半導体装置のインパクトイオン化率分布を示している。この結果から、比較例においては、図１７に示すようにＳＴＩのソース領域側の下端においてインパクトイオン化率が高くなっていることが分かる。これに対して本実施の形態においては、図１８に示すようにＳＴＩのソース領域側の下端においてインパクトイオン化率が比較例よりも低くなっていることが分かる。
また本発明者は、上記の比較例と本実施の形態との各々においてゲート電流のストレス時間の依存性を調べた。その結果を図１９に示す。
図１９の結果から、本実施の形態におけるゲート電流Ｉｇは、比較例におけるゲート電流Ｉｇに対して２桁程度減少していることが分かる。
ここでゲート電流Ｉｇとは、半導体基板ＳＵＢとゲート電極ＧＥとの間でゲート絶縁膜ＧＩなどを介在して流れる電流のことである。このため、ゲート電流Ｉｇが小さいとは、ゲート電極ＧＥに半導体基板ＳＵＢから注入されるキャリアの量が少ないことを意味する。よって、ゲート電流Ｉｇが低減されるとの上記結果から、本実施の形態では比較例よりもゲート電極ＧＥ内へのホットキャリアの注入が抑制できていることが分かる。
図２０の破線に示されるようにゲート電流ＩｇはＨＣＩによる寿命（ＴＴＦ：Time To Failure）と相関があり、ゲート電流Ｉｇが減少することによりＨＣＩ寿命は向上する。これらのことから本実施の形態においては、比較例と比較してイオン化率が減少したことによりゲート電極ＧＥ内へのホットキャリアの注入が抑制された結果、ゲート電流Ｉｇが減少してＨＣＩ寿命が大きく改善したことが分かった。
本実施の形態においては図３に示されるように、ｎ型ボディ拡張領域ＢＥＲの第１部分ＦＰは、ｎ型ボディ拡張領域ＢＥＲの第２部分ＳＰよりもｐ+ドレイン領域ＤＣの近くに位置している。またｎ型ボディ拡張領域ＢＥＲの第１部分ＦＰは、素子分離絶縁膜ＳＩＳの底面ＢＳよりも第２面ＳＳの近くに位置している。これによりｎ型ボディ拡張領域ＢＥＲからｐ型ドリフト領域ＤＦＴ１内へ第１面ＦＳ側に向かって空乏層が延びる。これによりＲＥＳＵＲＦ（REduced SURface Field）効果が得られ、Ｘ方向の電界が均一化されやすくなる。このためイオン化率が減少し、ホットキャリアのゲート絶縁膜ＧＩへの注入が抑制され、ゲート電流Ｉｇが減少してＨＣＩ寿命が大きく改善される。
また本実施の形態においては、ｎ型ボディ拡張領域ＢＥＲは、ｐ型不純物領域ＰＩＲによってｎ+埋込領域ＢＬと電気的に分離されている。これによりｎ型ボディ拡張領域ＢＥＲとｎ+埋込領域ＢＬとの深さ方向の耐圧を高くすることができる。
また本実施の形態においては図３に示されるように、ｎ型ボディ拡張領域ＢＥＲは、ｎ型ボディ領域ＮＷＬと、ｎ型拡張領域ＮＯＬとを有している。ｎ型拡張領域ＮＯＬは、ｎ型ボディ領域ＮＷＬからｐ+ドレイン領域ＤＣ側に突き出し、かつｐ型ドリフト領域ＤＦＴ１の第２面ＳＳ側の部分に接している。これによりｎ型拡張領域ＮＯＬとｐ型ドリフト領域ＤＦＴ１とのｐｎ接合部から第１面ＦＳ側に空乏層を広げることができ、ＲＥＳＵＲＦ効果を得ることができる。
また本実施の形態においては図３に示されるように、ｎ型拡張領域ＮＯＬは、ｎ型ボディ領域ＮＷＬから素子分離絶縁膜ＳＩＳの第２面ＳＳ側まで延在している。このため素子分離絶縁膜ＳＩＳのｐ+ソース領域ＳＣ側の端部においてもＲＥＳＵＲＦ効果によって電界が均一化されやすくなる。これによりイオン化率がさらに減少し、ホットキャリアのゲート絶縁膜ＧＩへの注入がさらに抑制され、ゲート電流Ｉｇが減少してＨＣＩ寿命が大きく改善される。
また図３においてｎ型拡張領域ＮＯＬがゲート電極ＧＥの端部ＥＰよりもｐ+ドレイン領域ＤＣ側に延びている場合もある。係る場合、ｎ型拡張領域ＮＯＬを介してｎ型ボディ拡張領域ＢＥＲとｎ+埋込領域ＢＬとが電気的に接続されやすくなる。このため、ｎ型ボディ拡張領域ＢＥＲとｎ+埋込領域ＢＬとの深さ方向の耐圧が低くなるおそれがある。
これに対して本実施の形態においては図３に示されるように、ｎ型拡張領域ＮＯＬのｐ+ドレイン領域ＤＣ側の端部ＦＰは、ゲート電極ＧＥにおけるｐ+ドレイン領域ＤＣ側の端部ＥＰよりもｐ+ソース領域ＳＣの近くに位置している。これによりｎ型ボディ拡張領域ＢＥＲとｎ+埋込領域ＢＬとの深さ方向の耐圧を高く維持することができる。
また本実施の形態においては図３に示されるように、ｐ型不純物領域ＰＩＲは、ｐ-エピタキシャル領域ＰＥＰと、ｐ型パンチスルー防止層ＩＳＯとを有している。ｐ型パンチスルー防止層ＩＳＯは、ｐ-エピタキシャル領域ＰＥＰよりも高いｐ型不純物濃度を有し、かつｎ型ボディ拡張領域ＢＥＲとｎ+埋込領域ＢＬとの間に配置されている。このようなｐ型パンチスルー防止層ＩＳＯが設けられたことにより、ｎ型ボディ拡張領域ＢＥＲとｎ+埋込領域ＢＬとの電気的分離の効果をさらに向上させることができる。
また本実施の形態においては図３に示されるように、ｐ型パンチスルー防止層ＩＳＯは、ｎ型拡張領域ＮＯＬの第２面ＳＳ側に配置されている。これにより、ｎ型ボディ拡張領域ＢＥＲとｎ+埋込領域ＢＬとの電気的分離の効果をさらに向上させることができる。
また本実施の形態においては図２に示されるように、ｐ型パンチスルー防止層ＩＳＯは、平面視においてＹ方向に沿ってｐ+ドレイン領域ＤＣよりも長く延在している。これによりｐＬＤＭＯＳトランジスタＬＰＴの電流駆動能力を高めることができる。
（実施の形態２）
次に、実施の形態２における半導体装置の構成について図２１および図２２を用いて説明する。
図２１（Ａ）、（Ｂ）に示されるように、本実施の形態の構成は、実施の形態１の構成と比較して、ｎ型拡張領域ＮＯＬの構成において異なっている。
本実施の形態においては、ｎ型拡張領域ＮＯＬは、ｐ+ドレイン領域ＤＣからｐ+ソース領域ＳＣに向かって延びる複数の拡張延在部ＮＰを有している。複数の拡張延在部ＮＰの各々は、図２１（Ｂ）に示す平面視においてｐ+ドレイン領域ＤＣからｐ+ソース領域ＳＣに向かう方向（Ｘ方向）に交差する（たとえば直交する）方向（Ｙ方向）に沿って並んでいる。
図２２に示されるように、複数の拡張延在部ＮＰに対して１つのｐ型パンチスルー防止層ＩＳＯが設けられている。
上記においては１つのｐ型パンチスルー防止層ＩＳＯに対してｎ型拡張領域ＮＯＬが複数の拡張延在部ＮＰを有する場合について説明した。しかし、図２３に示されるように１つのｎ型拡張領域ＮＯＬに対してｐ型パンチスルー防止層ＩＳＯが複数のｐ型領域ＩＰを有していてもよい。この場合、複数のｐ型領域ＩＰの各々は、平面視において図中Ｙ方向に沿って並んでいる。
また図２４に示されるように、ｎ型拡張領域ＮＯＬが複数の拡張延在部ＮＰを有し、かつｐ型パンチスルー防止層ＩＳＯが複数のｐ型領域ＩＰを有していてもよい。この場合、複数の拡張延在部ＮＰの各々は、平面視において図中Ｙ方向に沿って並んでいる。また複数のｐ型領域ＩＰの各々も、平面視において図中Ｙ方向に沿って並んでいる。複数の拡張延在部ＮＰの各々は、複数のｐ型領域ＩＰの各々に対応して配置されている。
上記のようにｎ型拡張領域ＮＯＬおよびｐ型パンチスルー防止層ＩＳＯの少なくとも一方が複数の領域に分離されている。
なお上記以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、実施の形態１の要素と同じ要素については実施の形態１と同一の符号を付し、その説明を繰り返さない。
本実施の形態では図２１（Ｂ）および図２２に示されるように、ｎ型拡張領域ＮＯＬおよびｐ型パンチスルー防止層ＩＳＯの少なくとも一方が複数の領域に分離されている。これによりｎ型拡張領域ＮＯＬにおける実効的なｎ型不純物濃度およびｐ型パンチスルー防止層ＩＳＯにおける実効的なｐ型不純物濃度の少なくとも一方を希釈することができる。このため、ＲＥＳＵＲＦ効果を最大限発揮するためのｎ型拡張領域ＮＯＬおよびｐ型パンチスルー防止層ＩＳＯの少なくとも一方における不純部濃度の最適値を得ることが可能となる。
上記においてはｎ型ボディ拡張領域ＢＥＲがｎ型ボディ領域ＮＷＬとｎ型拡張領域ＮＯＬとを有する構成について説明した。しかし、ｎ型ボディ拡張領域ＢＥＲは図２５に示されるように、単一の不純物領域よりなっていてもよい。この単一の不純物領域よりなるｎ型ボディ拡張領域ＢＥＲにおける第２面ＳＳの最も近くに位置する第１部分ＦＰは、第１面ＦＳに位置する第２部分ＳＰよりもｐ+ドレイン領域ＤＣの近くに位置していればよい。また第１部分ＦＰは、素子分離絶縁膜ＳＩＳの底面ＢＳよりも第２面ＳＳの近くに位置していればよい。
この第１部分ＦＰは、素子分離絶縁膜ＳＩＳの第２面ＳＳ側に位置していることが好ましい。
この構成においてはｎ型ボディ拡張領域ＢＥＲにおけるｐ+ドレイン領域ＤＣの側部は、第１面ＦＳから第２面ＳＳに向かうほどｐ+ドレイン領域ＤＣに近づくように傾斜している。この傾斜したｎ型ボディ拡張領域ＢＥＲにおけるｐ+ドレイン領域ＤＣの側部ＳＩＰはｐ型不純物領域（たとえばｐ型ドリフト領域ＤＦＴ１）とｐｎ接合を構成している。
ｐ型パンチスルー防止層ＩＳＯは、ｎ型ボディ拡張領域ＢＥＲの第２面ＳＳ側の部分から離れて配置されていてもよい。
上記の実施の形態１および２においては、本開示の構成がｐＬＤＭＯＳトランジスタＬＰＴに適用された場合について説明したが、本開示の構成はｎＬＤＭＯＳトランジスタに適用されてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＮＡ アナログ回路、ＢＥＲ ｎ型ボディ拡張領域、ＢＩＬ，ＳＩＳ 絶縁膜、ＢＬ ｎ+埋込領域、ＢＳ 底面、ＣＨ 半導体装置、ＣＮ１ コンタクトホール、ＤＣ ｐ+ドレイン領域、ＤＦＴ１ ｐ型ドリフト領域、ＤＲＩ ドライバ回路、ＤＴＲ 溝、ＥＰ 端部、ＦＰ 第１部分、ＦＳ 第１面、ＧＥ ゲート電極、ＧＥ１，ＧＥ２ 導電膜、ＧＩ ゲート絶縁膜、ＨＭ ハードマスク層、ＩＮＣ 配線層、ＩＯＣ 入出力回路、ＩＰ ｐ型領域、ＩＳ 層間絶縁膜、ＩＳＯ ｐ型パンチスルー防止層、ＰＩＲ ｐ型不純物領域、ＬＣ ロジック回路、ＬＮＴ１，ＬＰＴ，ＬＰＴ１，ＮＴＲ，ＰＴＲ トランジスタ、ＮＯＬ ｎ型拡張領域、ＮＰ 拡張延在部、ＮＷＬ ｎ型ボディ領域、ＰＣ 電源回路、ＰＤＲ プリドライバ回路、ＰＥＰ エピタキシャル領域、ＰＬ プラグ導電層、ＰＲ フォトレジストパターン、ＰＷ，ＰＷＬ ｐ型ウエル領域、ＳＢ 基板領域、ＳＣ ｐ+ソース領域、ＳＩＰ 側部、ＳＩＳ 素子分離絶縁膜、ＳＰ 第２部分、ＳＳ 第２面、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁膜、ＴＮＣ 分離溝、ＷＣ コンタクト領域。

Claims (10)

  1. 絶縁ゲート型電界効果トランジスタを有する半導体装置であって、
    互いに対向する第１面および第２面を有する半導体基板と、
    前記絶縁ゲート型電界効果トランジスタの形成領域内の前記半導体基板に配置され、かつフローティング電位を有する第１導電型の埋込領域と、
    前記埋込領域の前記第１面側に配置された第２導電型の分離領域と、
    前記分離領域の前記第１面側に配置された第２導電型のドリフト領域と、
    前記分離領域の前記第１面側に配置され、前記分離領域によって前記埋込領域と分離され、かつ前記ドリフト領域と接する第１導電型のボディ拡張領域と、
    前記第１面に位置し、かつ前記第１面よりも前記第２面の近くに位置する底面を有する素子分離絶縁膜と、
    前記第１面に配置され、かつ前記ボディ拡張領域とｐｎ接合を構成する第２導電型のソース領域と、
    前記ソース領域との間で前記素子分離絶縁膜を挟むように前記第１面に配置された第２導電型のドレイン領域とを備え、
    前記ボディ拡張領域の前記ドレイン領域側の端部において、前記第２面の最も近くに位置する前記ボディ拡張領域の第１部分は、前記第１面に位置する前記ボディ拡張領域の第２部分よりも前記ドレイン領域の近くに位置し、かつ前記素子分離絶縁膜の前記底面よりも前記第２面の近くに位置している、半導体装置。
  2. 前記ボディ拡張領域は、
    前記ソース領域とｐｎ接合を構成するボディ領域と、
    前記ボディ領域から前記ドレイン領域側に突き出し、かつ前記ドリフト領域の前記第２面側の部分に接する拡張領域とを含む、請求項１に記載の半導体装置。
  3. 前記拡張領域は、前記ボディ領域から前記素子分離絶縁膜の前記第２面側まで延在している、請求項２に記載の半導体装置。
  4. 前記ソース領域と前記ドレイン領域とに挟まれる前記半導体基板の領域上に配置されたゲート電極をさらに備え、
    前記拡張領域の前記ドレイン領域側の第１端部は、前記ゲート電極における前記ドレイン領域側の第２端部よりも前記ソース領域の近くに位置している、請求項３に記載の半導体装置。
  5. 前記拡張領域は、前記ドレイン領域から前記ソース領域に向かって延びる複数の拡張延在部を有し、
    前記複数の拡張延在部の各々は、平面視において前記ドレイン領域から前記ソース領域に向かう方向に交差する方向に沿って互いに分離して並んでいる、請求項２に記載の半導体装置。
  6. 前記分離領域は、
    前記埋込領域とｐｎ接合を構成するエピタキシャル領域と、
    前記エピタキシャル領域よりも高い第２導電型の不純物濃度を有し、かつ前記埋込領域と前記ボディ拡張領域との間に配置された高濃度領域とを含む、請求項１に記載の半導体装置。
  7. 前記高濃度領域は、前記ボディ拡張領域の前記第２面側に配置されている、請求項６に記載の半導体装置。
  8. 前記高濃度領域は、平面視において前記ドレイン領域から前記ソース領域に向かう方向に交差する方向に沿って前記ドレイン領域よりも長く延在している、請求項６に記載の半導体装置。
  9. 前記高濃度領域は、前記ドレイン領域から前記ソース領域に向かって延びる複数の高濃度延在部を有し、
    前記複数の高濃度延在部の各々は、平面視において前記ドレイン領域から前記ソース領域に向かう方向に交差する方向に沿って互いに分離して並んでいる、請求項６に記載の半導体装置。
  10. 絶縁ゲート型電界効果トランジスタを有する半導体装置の製造方法であって、
    互いに対向する第１面および第２面を有し、かつ前記絶縁ゲート型電界効果トランジスタの形成領域内にフローティング電位を有する第１導電型の埋込領域を有する半導体基板を準備する工程と、
    前記埋込領域の前記第１面側に第２導電型の分離領域を形成する工程と、
    前記分離領域の前記第１面側に第２導電型のドリフト領域を形成する工程と、
    前記分離領域の前記第１面側に、前記分離領域によって前記埋込領域と分離され、かつ前記ドリフト領域と接するように第１導電型のボディ拡張領域を形成する工程と、
    前記第１面に位置し、かつ前記第１面よりも前記第２面の近くに位置する底面を有する素子分離絶縁膜を形成する工程と、
    前記第１面に、前記ボディ拡張領域とｐｎ接合を構成する第２導電型のソース領域と、前記ソース領域との間で前記素子分離絶縁膜を挟む第２導電型のドレイン領域とを形成する工程とを備え、
    前記ボディ拡張領域の前記ドレイン領域側の端部において、前記第２面の最も近くに位置する前記ボディ拡張領域の第１部分は、前記第１面に位置する前記ボディ拡張領域の第２部分よりも前記ドレイン領域の近くに位置し、かつ前記素子分離絶縁膜の前記底面よりも前記第２面の近くに位置するように前記ボディ拡張領域が形成される、半導体装置の製造方法。
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