CN102822975A - 半导体器件及方法 - Google Patents

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Abstract

晶体管(21、41)采用浮动埋层。该浮动埋层可以易受耦合于该浮动埋层的噪声的影响。在IGFETS中，这是通过提供耦合该埋层(102、142、172、202)的常开开关(80、80′)和IGFET的源极(22、42)或漏极(24、44)来减少或消除的。当该晶体管(71、91)关闭时，这就夹住该埋层电压并且基本上度防止噪声耦合到那。当漏极-源极电压VDS超过开关(80、80′)的阈值电压Vt时，它就关闭，允许埋层(102、142、172、202)浮动，从而恢复正常晶体管动作而不降低击穿电压或导通电阻。在优选实施例中，常开横向的JFET(801、801、801-1、801-2、801-3)合宜地提供这种开关功能。横向的JFET(801-3)可以通过罩的变化而不是通过添加或定制任何加工步骤包含在器件(70、70′、90、90′)中，从而在不显著提高生产成本的情况下提供了改进的抗噪声能力。该改进不但适用于P沟道晶体管(90-1)而且适用于N沟道晶体管(70-1、70-2、70-3)并且对LDMOS器件特别有用。

Description

半导体器件及方法
发明领域
本发明领域通常涉及半导体器件及用于制作半导体器件的方法，更具体地说，本发明涉及绝缘栅场效应晶体管(IGFET)器件。
发明背景
绝缘栅场效应晶体管(IGFET)器件被广泛用于现代电子应用中。金属氧化物半导体场效应晶体管(MOSFET)器件以及横向(双)扩散金属氧化物半导体(LDMOS)器件是这种IGFET器件众所周知的例子。正如本发明所用的，术语金属氧化物半导体以及该缩写MOS应作广义的解释，尤其是应理解它们并不仅仅限于所使用的“金属”和“氧化物”结构，但可能采用任何类型的包括“金属”导体和任何类型的包括“氧化物”的电介质。术语场效应晶体管被简称为“FET”。据了解，通过使用降低表面电场(RESURF)结构可以得到LDMOS器件改善的性能。
附图简单描述
结合以下附图，下文中的实施例将会得到描述，其中类似的数字表示相同的元件，并且其中：
图1根据现有技术，是N-沟道LDMOS RESURF晶体管的简化电气原理图，该晶体管包括MOSFET和与其相关联的寄生双极晶体管;
图2是P-沟道LDMOS RESURF晶体管的简化电气原理图，该晶体管包括MOSFET和与其相关联的寄生双极晶体管;
图3根据本发明的实施例，是N-沟道LDMOS RESURF晶体管的简化电气原理图，该晶体管包括MOSFET、与其相关联的寄生双极晶体管以及埋层抗扰度钳；
图4根据本发明的另一个实施例，是P-沟道LDMOS RESURF晶体管的简化电气原理图，该晶体管包括MOSFET、与其相关联的寄生双极晶体管以及埋层抗扰度钳；
图5根据本发明的另一个实施例，是N-沟道LDMOS RESURF晶体管的简化电气原理图，该晶体管包括MOSFET、与其相关联的寄生双极晶体管以及JFET埋层抗扰度钳；
图6根据本发明的另一个实施例，是P-沟道LDMOS RESURF晶体管的简化电气原理图，该晶体管包括MOSFET、与其相关联的寄生双极晶体管以及JFET埋层抗扰度钳；
图7是按伏特计算的埋层电压VBL对漏极-源极电压VDS的简化图，是给图5的器件提供的；
图8根据本发明的另一个实施例，沿在图5中说明的类型晶体管的简化截面图，该图显示了图5的器件是如何通过使用横向JFET埋层抗扰度钳在单块衬底内被合宜地实施的；
图9根据本发明的另一个实施例，与图8截面图类似的，沿在图6中说明的类型晶体管的简化截面图，该图显示了图6中的器件是如何通过使用横向JFET埋层抗扰度钳在单块衬底内被合宜地实施的；
图10根据本发明的另一个实施例，与图8的截面图类似的，沿在图5中说明的类型晶体管的简化截面图，该图显示了图6中的器件是如何通过使用另一个横向JFET埋层抗扰度钳在单块衬底内被合宜地实施的；
图11根据本发明的另一个实施例，在图5中说明的类型晶体管的部分的简化平面图，该图显示了图5中的器件是如何通过使用横向JFET埋层抗扰度钳在单块衬底内被合宜地实施的；
图12根据本发明的另一个实施例，是图11中晶体管的简化截面图，该图显示了更多的细节；
图13-21根据本发明的实施例，沿不同制作阶段的图11-12中的器件的简化截面图。
本发明详细描述
以下的详细描述仅仅是示范的，不旨在限定本发明或本申请以及本发明的使用。此外，也不旨在被先前技术领域、背景、或以下详细描述中的任何明示或暗示的理论所限定。
为了便于简便以及明晰的说明，附图说明了构造的一般方式，以及众所周知的特征和技术的描述和细节可以被省略以避免不必要的模糊本发明。此外，附图中的元件并不一定按比例绘制。例如，附图中一些元件以及区的尺寸相对于其他元件或区可以能被夸大了，以帮助提高对本发明实施例的理解。
说明书以及权力要求中的术语“第一”、“第二”、“第三”、“第四”等等，如果有的话，可以被用于区分相似的元件之间并且不一定用来描述特定的顺序或时间顺序。应理解术语的这种用法在适当的情况下是可互换的，使得本发明所描述实施例，例如，能够按顺序运行而不是用图描述的或本发明其它部分所描述的。此外，术语“包括”“包含”“含有”，以及由此产生的任何变化是为了包含非排他性内含，使得包括一系列元件的过程、方法、物品、或器具不一定仅限于这些元件，但可能包括没有明确列出的其他元件或这些过程、方法、物品、或器具固有的元件。本发明使用的“耦合”被定义为以一种电或非电方式直接或间接连接。正如本发明所使用的，术语“基本上的”和“基本上”是指以一种使用的方式足以完成既定目的，并且较小的不完善的地方，如果有的话，对所述目的来说不重要。
正如本发明所使用的，术语“半导体”(简称为“SC”)旨在包括任何半导体，不论单晶、多晶或非晶并且包括IV型半导体、非IV型半导体、化合物半导体以及有机半导体和无机半导体。此外，术语“衬底”以及“半导体衬底”旨在包括单晶结构、多晶结构、非晶态结构、薄膜结构、例如层状结构并且不旨在限定、绝缘体上半导体(SOI)结构以及其中的组合。术语“半导体”缩写为“SC”。为了便于解释并且不旨在限定，本发明所描述的半导体器件以及制造方法是对硅半导体来说的，但本领域所属技术人员应了解其他半导体材料也可以使用。此外，各种器件类型和/或掺杂SC区可以被确定为N型或P型，但这仅仅是为了便于描述并且不旨在限定，并且这种确定可以被更一般的描述，“第一导电类型”或“第二，相反的导电类型”所取代，其中该第一类型可以要么是N型或P型并且该第二类型那么要么是P型或N型。
图1是根据现有技术的N-沟道LDMOS RESURF晶体管的简化电气原理图。该晶体管包括MOSFET 21和与其相关的寄生双极晶体管30。MOSFET 21包括N型源极22和漏极24，以及与P型体区26隔离的并且覆盖P型体区26的导电栅门25。源极22耦合于源极端子27以及漏极24耦合于漏极端子28。寄生双极晶体管30存在于源极22(以及源极端子27)和漏极24(以及漏极端子28)之间。寄生双极晶体管30包括N-型发射极32(例如，与源极22相关联)、N-型集电极34(例如，与漏极24相关联)、P-型基极区36(例如，与体区26相关联)以及内置体电阻37。电阻37和发射极32耦合于源极端子27。集电极34耦合于漏极端子28。美国专利6882023描述了物理的RESURF LDMOS结构。该结构可以通过包括N型和P型RESURF区(原理图未显示)的图1的简化电气原理图来表示。正是在这个RESURF区下面，提供了图1中表示的带有标签“浮动”39的浮动埋层(例如，N型)。该标签没有外部连接。
图2是P沟道LDMOS RESURF晶体管40的简化电气原理图。该晶体管带有MOSFET41、与其相关的寄生双极晶体管50以及深层寄生双极器件60。深层寄生双极器件60的产生是由于N型浮动埋层(图2原理图未显示)出现在MOSFET 41下面以及寄生双极晶体管50出现在LDMOS晶体管40内。在这方面，图2中的LDMOS晶体管40不同于只需简单交换图1中LDMOS晶体管20的N区和P区所获得的。MOSFET 41包括P-型源极42和漏极44，以及与N-型体区46隔离的并且覆盖N-型体区46的导电栅门45。源极42耦合于源极端子47以及漏极44耦合于漏极端子48。寄生双极晶体管50存在于源极42(以及源极端子47)和漏极44(以及漏极端子48)之间。寄生双极晶体管50包括P-型发射极52(例如，与源极42相关联)，P-型集电极54(例如，与漏极44相关联)，N型基极区56(例如，与体区46相关联)以及内置体电阻57。电阻57和发射极42耦合于源极端子47。集电极54耦合于漏极端子48。P和N型RESURF区以及下面N型浮动埋层(原理图中未显示)被包括在晶体管40内，从而产生深层寄生双极晶体管60。深层寄生双极晶体管60的P型基极耦合于寄生双极晶体管50的P型集电极区54以及P型漏极44、N型集电极区64耦合于寄生双极晶体管50的N型基极，以及N型发射极62耦合于端子59，该端子在图2中通过标签“浮动”59表示，该标签没有外部连接。
通过图1和图2电气原理图表征的浮动埋层RESURF器件可以提供基本上改良的击穿电压BVdSS和相对低的导通电阻Rdson。然而，位于LDMOS器件和衬底之间的这些器件中的相对大面积的浮动埋层可能使这样的LDMOS器件容易受来自集成电路(IC)其他地方的伪信号拾取(例如，噪声)的影响，LDMOS器件可以是该集成电路(IC)的部分，尤其当LDMOS器件处于断开状态的时候。因此，有必要继续以将这种浮动埋层RESURF LDMOS器件的灵敏度降低到引起噪声和快速应用瞬变的衬底。已经发现，根据本发明的各个实施例，这可以通过图3-图6中解释的电路和下文中要解释的结构来完成。
图3是根据本发明的一个实施例的N-沟道LDMOS RESURF晶体管70的简化电气原理图，该晶体管带有MOSFET 71、与其相关联的寄生双极晶体管30以及埋层抗扰度钳80。为了便于解释并且不旨在限定，图3和图4中使用了与图1和图2相同的参考数字以确定类似的元件或区。MOSFET 71包括N-型源极22和漏极24，以及与P-型体区26隔离的并且覆盖P-型体区26的导电栅门25。源极22耦合于源极端子27以及漏极24耦合于漏极端子28。寄生双极晶体管30存在于源极22(以及源极端子27)和漏极24(以及漏极端子28)之间。寄生双极型晶体管30包括N-型发射极32(例如、与源极22相关联)、N-型集电极34(例如,与漏极24相关联)、P-型基极区36(例如,与体区26相关联)以及内置体电阻37。电阻37和发射极32耦合于源极端子27。集电极34耦合于漏极端子28。图3中的LDMOS器件，通过附加晶体管或作为埋层抗扰度钳的其它开关元件80，耦合寄生双极器件30于漏极端子28，不同于图1现有技术LDMOS器件20。开关元件80可以是任何类型的常开开关器件，即，器件在零施加电压时处于导通状态以及在电压|Vt|>0，被称为阈值电压时处于断开状态。开关元件80可以位于器件70的内部或器件70的外部。任何安排都是有用的。为了便于描述，开关元件80还被称为埋层抗扰度钳80。开关元件80的导线83耦合于漏极端子28以及开关元件80的导线81耦合于图1中浮动端子39的导线38(见图1)。开关元件80在图3中被确定为“常开开关器件”，因为，正如所解释的，它在低漏极-源极电压穿过LDMOS器件70(例如，|VDS|<|Vt|)的端子28、27时是导电的，使得器件70的另外浮动埋层基本上被电固定，从而免受来自电路或器件70可以是其部分的IC引起的拾取噪声的影响。当|VDS|等于或超过|Vt|时，器件或元件80断开，于是器件70的相关联埋层可以从此浮动并且正常浮动RESURF动作从此被获得。因此，器件70下面的埋层变的有条件浮动，即，当器件80处于常开时，在低电压处被电固定，并且器件80断开之后浮动。
这就减少或消除了器件70对耦合于埋层不需要的衬底噪声的敏感度,而没有减少BVdss或Rdss，并且降低了BVdss上的快速瞬变的不良影响。因此，开关元件80作为有效的抗扰度钳提供给LDMOS晶体管70和可以是其部分的IC。这是本技术的期望结果和重大进步。结合图5和在其中各个实施例被描述的以下内容中，器件80和器件71和30的实体关系通过举例得到了基本解释。
图4是根据本发明的另一个实施例的P沟道LDMOS RESURF晶体管90的简化电气原理图，该晶体管带有MOSFET 91、与其相关的寄生双极晶体管50以及深层开关元件80′作为埋层抗扰度钳。为了便于解释和不旨在限定，图3和图4中使用了与图1和图2相同的参考数字以确定类似的元件或区。MOSFET 91包括P-型源极42和漏极44，以及与N-型体区46隔离并且覆盖N-型体区46的导电栅门45。源极42耦合于源极端子47以及漏极44耦合于漏极端子48。寄生双极晶体管50存在于源极42(以及源极端子47)和漏极44(以及漏极端子48)之间。寄生双极型晶体管50包括P-型发射极52(例如、与源极42相关联)、P-型集电极54(例如、与漏极44相关联)、N-型基极区56(例如、与体区46相关联)以及内置体电阻57。电阻57和发射极42耦合于源极端子47。集电极54耦合于漏极端子48。P和N型RESURF区和N型埋层(原理图中未显示)被包括在晶体管90内，从而产生深层寄生双极晶体管60。深层寄生双极晶体管60的P型基极66耦合于寄生双极晶体管50的P型集电极区54和P型漏极44，以及N型集电极区64耦合于寄生双极晶体管50的N型基极56，以及N型发射极62耦合于器件80′的开关导线81′。图4的LDMOS器件90，通过附加常开开关元件或器件80′，耦合深层寄生双极器件60于源极端子47，不同于图2中的LDMOS器件40。带具有适当断开阀值电压Vt的任何类型的常开开关元件可以被使用。开关元件80′的导线83′耦合于源极端子47以及开关元件80′的导线81′耦合于图2中浮动端子39和深层寄生双极晶体管60的发射极62。开关元件80′在图4中被确定为“常开开关器件”，因为，正如所解释的，它在低漏极-源极电压(例如，|VDS|<|Vt|)穿过LDMOS器件90的端子47、48时是导电的，使得器件90的另外浮动埋层有条件浮动，即，基本上被电固定到源极电压，直到达到器件80′能够断开的阀值电压Vt，因此相关联的器件90的埋层从此能够浮动并且浮动RESURF动作恢复。正如所解释的，这就减少或消除了器件90对耦合于埋层不需要的衬底噪声的敏感度,而没有减少BVdss或Rdss，并且降低了BVdss上的快速瞬变的不良影响。这是本技术的期望结果和重大进步。结合图9，器件80′和器件91以及30的实体关系通过举例得到了基本上地解释。
图5是根据本发明的另一个实施例的N沟道LDMOS RESURF晶体管70′的简化的电气原理图，该晶体管包括MOSFET 71和与其相关联的寄生双极晶体管30，其中埋层抗扰度钳或开关元件80被实现为具有阀值(关闭)电压Vt的常开JFET 801。JFET 801的漏极84耦合于图3的开关元件80的导线81。JFET 801的源极82耦合于图3的开关元件80的导线83以及JFET 801的体区86耦合于端子27、FET 71的源极以及寄生双极晶体管30的发射极32。相对于构成图5LDMOS晶体管70′的其他器件区，应参考对图3的讨论。
图6是根据本发明的另一个实施例的P沟道LDMOS RESURF晶体管90′的简化电气原理图，该晶体管包括MOSFET 91和与其相关联的寄生双极晶体管50，其中埋层抗扰度钳(例如，开关元件80′)被实现为具有阀值(关闭)电压Vt的常开JFET 801。JFET 801′的漏极84耦合于图4的开关元件80‘的导线81′。JFET 801′的源极82′耦合于图4的开关元件80′的导线83′以及JFET 801′的体区86′耦合于深层寄生双极晶体管60的发射极62。相对于构成图6LDMOS晶体管90′的其他器件区，应参考对图4的讨论。
图7显示了按伏特计算的埋层电压VBL对漏极-源极电压VDS的简化图，例如，根据本发明给图5的器件提供的两个实施例，其中踪迹92-1相当于有断开阈值(VT)1～1伏特的JFET以及踪迹92-2相当于有断开阈值(VT)2～6伏特的JFET。就踪迹92-2来说，浮动RESURF动作始于电压VDS=VRS1～35伏特并且就踪迹92-2来说，浮动RESUF动作始于VDS=VRS2～20伏特。在(VT)1和(VT)2上方，图8-图12的埋层102、142、172、202是浮动的并且当击穿发生时，它们的电压VBL能够高出VRS1和VRS2，并与施加的漏极-源极电压VDS成比例，从而促进LDMOS器件70、90内的浮动RESURF动作。这种行为是非常可取的，并且保护LDMOS器件70、90和与LDMOS器件70、90相关联的IC的其他器件免受LDMOS器件70、90的埋层102、142、172、202的噪声拾取。这在本领域是显著的和理想的进步。
图8是根据本发明的实施例沿晶体管70-1的简化截面图，该图显示了如何通过使用JFET 801-1而在单片衬底内合宜地实现图5的晶体管70′。在适当情况下，相同的参考数字如图5中的一样被用于图8以促进图5和图8之间的相关性。为了便于解释和不旨在限定，优选的N和P导电类型通过举例而不是限定被包括在描述中并且被包括在带有各种参考号码的附图中。本领域所属技术人员将了解到这种导电类型在其他实施例中可以被互换或被称为第一导电类型，这可能要么是N或P，并且被称为第二相反的导电类型，然后要么是P或N。结合图13-图21，构成晶体管70-1的各种区的厚度和掺杂被更基本上地进行了描述。
图8的晶体管70-1包括半导体(SC)，该半导体包含带有厚度103的覆盖埋层102(例如，N型，被缩写为“NBL 102”)的衬底100。位于埋层102上方的是延伸至表面107的厚度105的深层覆盖(例如，P型epi)SC区104。位于覆盖区104内的是厚度109的体区108(例如，P型)。体区108的掺杂浓度总的来说稍微高于覆盖区104的掺杂浓度。位于体区108内的是(例如，N+)的源极区110，该源极区相当于图5的源极22和(例如，P+)体接触区112。覆盖SC区104的部分106位于体区108下面并且覆盖SC区104的其它部分没有被上述和下文中描述的其它掺杂区所占有。位于覆盖SC区104内的还有(例如，N型)厚度115的载流子漂移区114和(例如，P型)厚度117的RESURF区116，该区大体上位于载流子漂移区114的下面。正如本领域众所周知的，为了获得RESURF动作，应该在区114和区116之间提供电荷平衡并且在下文中都被假定是这种情况。相当于图5的漏极24的掺杂接触(例如，N+)区118被提供在载流子漂移区114内并延伸至表面107。当源极端子27、漏极端子28以及栅门端子29被适当偏置时，导电通道234在源极区110和漏极区118之间形成。深度121的浅沟槽隔离(STI)区120被合意的提供，在指定位置从表面107延伸至SC区104。STI区120在其它实施例中可以被省略。下沉器区122(例如，N型)穿过深层SC区104从STI区120(呈现时)下面延伸以使得非整流电接触到埋层102。JFET开关器件801-1在下沉器区122和载流子漂移区114之间合宜地形成，其中JFET通道区124(例如，N型)在STI区120(呈现时)下面有厚度125。
可取的是JFET通道区124使得非整流电接触到载流子漂移区114和有相同导电类型的下沉器区122，从而形成JFET晶体管80。MOSFET71的漏极区118(例如，N+)和载流子漂移区114(例如，N)作为源极，以及下沉器区122(例如，N)作为JFET 801-1的漏极。常开JFET 801-1有导电通道235，该通道延伸在掺杂区118和下沉器区122之间，直到JFET 801-1用上升电压断开。应注意到MOSFET 30、71的通道234和JFET 801-1的通道235被间隔开并且以基本上相同的方向取向，即，横向而不是图8中的正交。JFET 801-1在载流子漂移区114和下沉器区122之间的通道长度129在约0.5至10微米的范围内有效，在约1.0至2.0微米的范围内更加合宜以及约1.0微米最优，但更大或更小的值也可以被使用。可取的是JFET通道区厚度125在约10%至90%的载流子漂移区厚度115有效，在约20%至70%的载流子漂移区厚度115更加合宜以及在约50%的载流子漂移区厚度115最优，但更大或更小的值也可以被使用。可取的是(例如，P类型)栅门区126的厚度127在JFET通道区124下面被提供。可取的是JFET栅门区厚度127在约10%至90%的RESURF区厚度有效，在约20%至70%的RESURF区厚度更加合宜以及在约50%的RESURF区厚度最优，但更大或更小的值也可以被使用。
理想地选择JFET晶体管801-1的掺杂和尺寸，使得当漏极-源极电压VDS基本上为零时，JFET晶体管801-1处于常开状态，并且具有阀值电压|Vt|>0，使得当VDS增加时，JFET晶体管801-1断开。通过控制JFET 801-1的阀值电压Vt，耦合给|VDS|<|VT|区的低噪声过渡到器件行为的正常浮动RESURF动作是可控制的，这是所描述实施例的进一步优势。结合图7，这个得到了说明。在优选实施例中，|Vt|在约0.1至10伏特的范围内有效，在约0.5至5.0伏特的范围内更加合宜以及在约1.0至2.0伏特最优，但更大或更小的值也可以被使用。通过改变通道区124的掺杂和厚度和/或覆盖区126的掺杂和厚度，JFET 801-1的阀值电压Vt能够得到调整。(考虑到其中的JFET通道区的差异，这也适用于对图9-图12所说明的实施例)。只要JFET晶体管801-1基本导电(具有小于|Vt|的电压)，埋层102的电压VBL有效地被电钳制并且不能基本上上升并且耦合到那的噪声微不足道，从而大大改善了LDMOS器件70-1和IC或是其一部分的其它电路的噪声免疫力。这在本领域内是重大进步。
图9是根据本发明实施例的类同于图8简化图的、沿图6中所说明的类型晶体管90-1的简化截面图，该图显示了如何通过使用与MOSFET 91相关的横向JFET 801-1′以及寄生双极型晶体管50来在单片衬底内合宜地实现图6的晶体管90′。在适当情况下，相同的参考数字如图6中的一样被用于图9以促进图6和图9之间的相关性。为了便于解释和不旨在限定，优选的N和P导电类型通过举例的方法而不是限定被包括在描述中并且被包括在带有各种参考号码的附图中。本领域所属技术人员将了解到这种导电类型在其他实施例中可以被互换或被称为第一导电类型，这可能要么是N或P，并且被称为第二相反的导电类型，然后要么是P或N。结合图13-图21相关，构成晶体管70-1的各种区的厚度和掺杂被更基本上地进行了描述。
图9中的晶体管90-1包括半导体(SC)，该半导体包含带有厚度143的覆盖埋层142(例如，N型，被缩写为“NBL 142”)的衬底140。位于埋层142上方的是延伸至表面147的厚度145的深层覆盖(例如，P型epi)SC区144。覆盖SC区144的部分146指的是在覆盖SC区144内没有被下文中描述的其它掺杂区占有的那些区域。位于覆盖区144内的是厚度155的体区154(例如，N型)。体区154的掺杂浓度总的来说稍微高于覆盖区144的掺杂浓度。位于体区154内的是(例如，P型)的源极区150，该源极区相当于图6的源极42和(例如，N+)体接触区152。厚度157的RESURF区156(例如，P型)位于体区154下面。位于覆盖SC区144内的还有(例如，P型)厚度149的载流子漂移区148。相当于图6的漏极44的掺杂接触(例如，P+)区158被提供在载流子漂移区148内并且延伸至表面147。当源极端子47、漏极端子48以及栅门端子49被适当偏置时，导电通道236在源极区150和漏极区158之间形成。深度121的浅沟槽隔离(STI)区120被合意的提供，在指定位置从表面147延伸至SC区144。STI区120在其它实施例中可以被省略。
下沉器区162(例如，N型)穿过深层SC区144从STI区120(呈现时)下面延伸以使得非整流电接触到埋层142。JFET开关器件801-1′在下沉器区162和体区154之间合宜地形成，其中JFET通道区164(例如，N型)在STI区120(呈现时)下面有厚度165。可取的是JFET通道区164使得非整流电接触到体区154和有相同导电类型的下沉器区162，从而形成JFET晶体管801-1′。常开JFET801-1′有导电通道237，该通道延伸在掺杂区152和下沉器区162之间，直到JFET 801-1′用上升电压断开。应注意到MOSFET 30、91的通道236和JFET 801-1′的通道237被间隔开并且以基本上相同的方向取向，即，横向而不是图9中的正交。
JFET晶体管801-1′在体区154和下沉器区162之间理想的有通道长度169，该通道在约0.5至10微米的范围内有效，在约1.0至2.0微米的范围内更加合宜以及约1.0微米最优，但更大或更小的值也可以被使用。可取的是JFET通道区厚度165在约10%至90%的体区厚度155有效，在约20%至70%的体区厚度155更加合宜以及约50%的体区厚度155最优，但更大或更小的值也可以被使用。可取的是JFET栅门区厚度167在约10%至90%的RESURF区厚度157有效，在约20%至70%的RESURF区厚度157更加合宜以及约50%的RESURF区厚度157最优，但更大或更小的值也可以被使用。
选择JFET晶体管801-1′的掺杂和尺寸使得当漏极-源极电压VDS基本上为零时，JFET晶体管801-1′处于常开状态，并且具有阀值电压|Vt|>0，使得当VDS增加时，JFET晶体管801-1断开。通过控制JFET801-1′的阀值电压Vt，耦合给|VDS|<|VT|区的低噪声过渡到器件行为的正常浮动RESURF动作是可控制的，这是所描述实施例的进一步优势。在优选实施例中，|Vt|在约0.1至10伏特的范围内有效，在约0.5至5.0伏特的范围内更加合宜以及在约1.0至2.0伏特最优，但更大或更小的值也可以被使用。只要JFET晶体管801-1′基本导电(具有小于|Vt|的电压)，埋层142上的电压VBL被基本上钳制并且不能基本上上升并且耦合到那的噪声微不足道，从而大大改善了LDMOS器件90-1和IC或是其中部分的其他电路的噪声免疫力。
图10是根据本发明另一个实施例的类同于图8简化图的、沿图5中所说明的类型晶体管70-2的简化截面图，该图显示了如何通过使用JFET801-2来在单片衬底内合宜地实现图7的晶体管70′。在适当情况下，相同的参考数字如图5中的一样被用于图10以促进图5和图10之间的相关性。为了便于解释和不旨在限定，优选的N和P导电类型通过举例的方法而不是限定被包括在描述中并且被包括在带有各种参考号码的附图中。本领域所属技术人员将了解到这种导电类型在其他实施例中可以被互换或被称为第一导电类型，这可能要么是N或P，并且被称为第二相反的导电类型，然后要么是P或N。结合图13-图21，构成晶体管70-2的各种区的厚度和掺杂被更基本上地进行了描述。
图10的晶体管70-2包括半导体(SC)，该半导体包含带有厚度173的覆盖埋层(例如，N型，被缩写为“NBL 172”)的衬底170。位于埋层172上方的是延伸至表面177的厚度175的深层覆盖(例如，P型epi)SC区174。位于覆盖区174内的是(例如，N型)厚度185的载流子漂移区184和(例如，P型)厚度187的下面RESURF区186。位于载流子漂移区184内的是厚度179的体区178(例如，P型)。位于体区178内的是(例如，N+)相当于图5的源极22和(例如，P+)体接触区182的源极区180。相当于漏极24的掺杂接触(例如，N+)区188被提供在载流子漂移区184内并且延伸至表面177。当源极端子27、漏极端子28以及栅门端子29被适当偏置时，导电通道238在源极区180和漏极区188之间形成。深度121的浅沟槽隔离(STI)区120在指定位置从表面177延伸至SC区174。STI区120在其它实施例中可以被省略。
下沉器区192(例如，N型)穿过深层SC区174从STI区120(呈现时)下面延伸以使得非整流电接触到埋层172。载流子漂移区184带有厚度191的部分190(例如，N型)位于体区178下面。JFET开关器件801-2通过使用部分190而在体区178和下面(例如，P型)区186之间合宜地形成并因此具有相当于部分190的厚度191的通道厚度。对于电压小于|Vt|，常开JFET 801-2被调整为在(例如，P型)区178和作为JFET 801-2栅门的区186之间提供经过的导电通道239。通道239从位于左边(带有(例如，N+)漏极接触188的(例如，N型)掺杂区184延伸至位于右边的，使得非整流电接触到掺杂下沉器区192的掺杂区184，这又依次使得非整流电接触到(例如，N型)掺杂埋层172。常开JFET 801-2的存在固定住埋层172的电压直到该电压超过|Vt|，于是JFET 801-2断开并且正常浮动RESURF动作恢复。因此，JFET801-2也提供了所需的噪音钳制。
应注意到图10的MOSFET 30、71的导电通道238基本上横向以及JFET 801-2的导电通道239也基本上横向。然而，与图8-图9中实施例不同的，其中JFET通道235、237是基本上相同的方向，但被横向位移MOSFET通道234、236，图10的JFET通道239同时也与MOSFET通道238是基本上相同的方向，至少部分位于MOSFET通道238下面。可取的是JFET通道区190具有掺杂浓度，该掺杂浓度小于下面体区178和下面区186的掺杂浓度,该掺杂浓度通过在约0.01至1的范围内的因子有效，在约0.1至0.5的范围内更加合宜以及在约0.1因子最优，但更大或更小的值也可以被使用。通道厚度191在约0.1至2.0微米的范围内有效，在约0.2至1.0微米的范围内更加合宜以及在约0.4微米最优，但更大或更小的值也可以被使用。
由带有相邻栅门178和186的区190提供的横向JFET 801-1的阀值电压Vt可以例如通过改变区190的厚度和掺杂而被调整，这在本领域都十分被了解。选择Vt使得当源极-漏极电压VDS基本上为零时，JFET晶体管801-2处于常开状态，并且具有阀值电压|Vt|>0，使得当VDS增加时，JFET晶体管801-2断开。通过控制JFET 801-2的阀值电压Vt，耦合给VDS|<|VT|区的低噪声过渡到器件行为的正常浮动RESURF动作是可控制的，这是所描述实施例的进一步优势。在优选实施例中，|Vt|在约0.1至10伏特的范围内有效，在约0.5至5.0伏特的范围内更加合宜以及在约1.0至2.0伏特最优，但更大或更小的值也可以被使用。只要JFET晶体管801-2基本导电(具有小于|Vt|的电压)，埋层172的电压VBL被基本上钳制住并且不能基本上上升并且在该区域的噪音耦合微不足道，从而大大改善了LDMOS器件70-2和IC或是其中部分的其他电路的噪声免疫力。
图11是根据本发明的另一个实施例的简化平面图以及图12是图11中所表示位置处的、在图5中所说明的类型晶体管70-3的简化截面图，该图显示了如何通过使用横向JFET埋层抗噪钳803-1来在单片衬底内合宜实现图5的晶体管70′。图12中位于虚线(C)左边的部分(A)相当于图11中位置(A)的截面以及图12中位于虚线(C)右边的部分(B)相当于图11中的截面(B)。在适当情况下，相同的参考数字被用于图11和图12以促进附图中各个区和图5之间的相关性。导电(例如，金属和/或硅化物)接触和互连以及浅沟槽隔离(STI)区在图11中被省略了以避免模糊本发明并且图11中的各个包括区被认为是透明的使得下面的和覆盖区的相对位置可以被容易看出来。图12显示了STI区120。图11和图12在一起被讨论了。结合图13-图21，构成晶体管70-3的各个区的厚度和掺杂被更基本上地进行了描述。正如以前一样，器件70-3内部的各个区的导电类型(例如，N或P)是通过举例的方式被指出以促进理解而不旨在限定，并且命名“第一导电类型(要么N和P)以及“第二，相反的导电类型(然后要么P或N)在下文中和所附权利要求中可能被更普遍使用。相当于LDMOS晶体管71的晶体管70-3的这些部分以及图5中的横向JFET 801在图11-图12中被指出为“LDMOS 71、30”和“JFET 801-3”。
图11-图12的晶体管70-3包括半导体(SC)。该半导体包含覆盖埋层202(例如，N型，缩写为“NBL 202”的)的衬底200(例如，P型)，位于埋层202上方的是延伸至表面207的，厚度205的深层覆盖(例如，P型epi)SC区204。参考数字206是用来确定覆盖SC区204的那些没有被下文中描述的其他掺杂区所占有的部分。厚度209的体区208(例如，P型)位于覆盖区204内。体区208的掺杂浓度一般略高于覆盖区204、206的掺杂浓度。(例如，N+)源极区210位于体区208内，该源极区相当于图5的源极22以及(例如，P+)体接触区212。此外，(例如，N型)厚度215的载波漂移区214和一般位于载波漂移区214下面的(例如，P型)厚度217的RESURF区216也位于覆盖SC区204内。包含LDMOS 30、71的区214、216的那些部分被分别确定为214-1、216-1以及包含JFET 801-3区214、216的那些部分被分别确定为214-2、216-2。正如本领域众所周知的，为了获得RESURF动作，应该在区214-1和216-1之间提供电荷平衡并且下文中都被假定是这种情况。相当于图5中漏极24的掺杂接触(例如，N+)区218位于载波漂移区214内并延伸至表面207。当源极端子27、漏极端子28以及栅门端子29被适当偏置时，导电通道240在源区210和漏区218之间形成。深度121的浅沟槽隔离(STI)区120在所示的位置从表面207延伸至SC区204。STI区120在其他实施例中可以被省略。下沉器区222(例如，N型)穿过深层SC区104从STI区120下面延伸以使得非整流电接触到埋层202。带有通道区214-2的JFET开关器件801-3在下沉器区222区和载波漂移区214-1之间合宜地形成。区214-1和214-2区是厚度215共同区的合宜部分214。可取的是在JFET通道区214-2的下面提供(例如，P型)栅门区216-2。区216-1和216-2是厚度217共同区的合宜部分216。LDMOS漏极区(例如，N+)也作为JFET 801-3的源极以及下沉器区222(例如，N)作为JFET 801-3的漏极。常开JFET 801-3被调整为实现常开导电通道241在掺杂区218和下沉器区222之间延伸，直到JFET801-3用上升电压断开。应注意到图11-图12的MOSFET 71、30的通道240以及图11-图12的JFET 801-3的通道241，当同时基本上横向而不是垂直的时候，在图11-图12的实施例中被取向到不同平面图方向(例如，见图11)。换句话说，通道240、241在图11-图12的实施例中的平面图内是基本上正交，但在其它实施例的平面图中可以基本上平行。任何安排都是有用的。JFET 801-3在漏极区218和下沉器区222之间有通道长度219(见图11)，该长度在约1.0至10.0微米的范围内有效，在约2.0至5.0微米的范围内更加合宜以及约2.0微米最优，但更大或更小的值也可以被使用。JFET 801-3有横向通道宽度215-2(见图11)，该宽度在约0.1至2.0微米的范围内有效，在约0.5至2.0微米的范围内更加合宜以及约1.0微米最优，但更大或更小的值也可以被使用。换句话说，JFET801-3的部分214-2、216-2的横向宽度215-2、217-2仅仅是LDMOS 71、30的区214-1、216-1的宽度215-1、217-1的X%，X在约10%至80%的范围内有效，在约20%至50%的范围内更加合宜以及约35%最优。
理想地选择JFET晶体管801-3的掺杂和尺寸使得当漏极-源极电压VDS基本上为零时，JFET晶体管801-3处在正常状态，并具有阈值电压VT|>0使得在VDS增加时，JFET晶体管801-3关闭。通过控制JFET 801-3的阈值电压VT，耦合给VDS|<|VT|区的低噪声过渡到器件行为的正常浮动RESURF动作是可控制的，这是所描述实施例的进一步优势。结合图7，这个得到了说明。在优选实施例中，VT在约0.1至10.0伏特的范围内有效，在约0.5至5.0伏特的范围内更加合宜以及在约1.0至2.0伏特最优，但更大或更小的值也可能被使用。只要JFET晶体管801-3基本上导电(例如，对于电压<|VT|)，埋层202的电压VBL被基本上夹住并且不能基本上上升并且耦合至那里的噪声微不足道，从而大大提高了LDMOS器件70-3和IC或是其中部分的其他电路的噪声免疫力。图11-图12的安排是理想的，因为它特别紧凑并且或许可以通过只使用罩改变和现有的工艺程序做成而不增加修改的掺杂配方等成本，尽管不排除这样的修改。这是本领域重大进展并且有巨大的实用价值。
通过包括常开开关器件80,80′以及在优选实施例图3-图6的JFETS801、801′中以及其它地方，图8-图12的埋层102、142、172、202是有条件浮动埋层，即，对小于常开开关器件阀值电压|Vt|或JFET(80、80′、801、801′、801-1、801-1′、801-2、801-3等)的电压，该有条件浮动埋层被针式连接(pinned to)于或另一个源极端子27、47或漏极端子28、48，以及在常开开关器件或JFET(80、80′、801、801′、801-1、801-1′、801-2、801-3等)对|Vt|上方的电压进行断开之后浮动。
图13-图21是根据本发明另一个实施例的在制作的不同阶段313-321沿图11-图12器件的简化截面图，该图显示了所产生的结构413-421。本领域所属技术人员将了解到本发明所说明的制作顺序一般也可以被用于形成图8-图10截面中所说明的这些器件。如果所需的在本领域所属技术人员能力范围内的话，也需要修改以提供稍微不同的横向范围区、厚度和/或掺杂。
现在参照图13的制作阶段313，提供了含有衬底200的半导体(SC)，在该半导体中，例如通过离子注入513形成了厚度203的埋层202，但本领域众所周知的其它掺杂方法也可以被使用。衬底200类同于衬底100、140、170以及埋层202类同于图8-图10的埋层102、142、172以及以下提供的掺杂和厚度范围也一般适用到那里，尽管其它值可以被使用。在优选实施例中，至少衬底200的上部是P型并带有掺杂剂浓度在约1E15至1E18cm-3的范围内有效，在约1E15至1E16cm-3的范围内更适宜以及在约2E15cm-3更优，尽管更高和更低的值以及其它掺杂剂类型也可以被使用。锑对于注入513来说是合适掺杂剂。埋层202是理想的N型并带具有掺杂剂浓度在约5E18至1E20cm-3的范围内有效，在约1E19至1E20cm-3的范围内更适宜以及在约2E19cm-3更优，尽管更高和更低的值以及其它掺杂剂类型也可以被使用。厚度203在约0.5至3.0微米的范围内有效，在约1.0至2.5微米的范围内更合宜以及在cm-3约1.5微米更优，但更大和更小的值也可以被使用。结构413产生了。
现在参照图14的制作阶段314，覆盖SC区或延伸至上表面207的厚度205的层204在埋层202上形成，例如通过外延生长，尽管其它众所周知的技术也可以被使用以形成始于制作阶314的结构414。对于导电类型来说，除非另有说明，层或区204类同于图8-图10的区104、144、174以及以下提供的掺杂和厚度范围也一般适用到那里，尽管其它值可以被使用。层或区204是理想的P型并具有掺杂剂浓度在约5E14至5E16cm-3的范围内有效，在约1E15至1E16cm-3的范围内更适宜以及在约2E15cm-3更优，尽管更高和更低的值以及其它掺杂剂类型也可以被使用。厚度205在约0.5到10微米的范围内有效，在约2到5微米的范围内更适宜以及在约4微米更优，但更大和更小的值也可以被使用。结构414产生了。
现在参照图15的制作阶段315，罩615被施加在表面207上，带有封闭部分615-2和开口615-1。离子注入515穿过开口615-1被理想的使用以形成厚度或深度215的叠加掺杂区214和厚度或深度217的掺杂区216。对于导电类型来说，除非另有说明，区214、216类同于图8-图10中的区114、115和154、156以及184、186并且以下提供的掺杂和厚度范围也一般适用到那里，但其它值可以被使用。链注入是优选的，尽管单独的注入在其它实施例中也可以被使用。区214是适宜的N型以及区216是适宜的P型，但其它掺杂类型在其它实施例中也可能被使用。磷对于区214来说是合适掺杂剂以及硼对于区216来说是合适掺杂剂，注入能量被选择以分别提供深度215、217。区214具有最高掺杂剂浓度在约1E16至1E17cm-3的范围内有效，在约2E16至5E16cm-3的范围内更适宜以及在约4E16cm-3更优，尽管更高和更低的值以及其它掺杂剂类型也可以被使用。深度215在约0.5到2.0微米的范围内有效，在约0.5到1.5微米的范围内更适宜以及在约1.0微米更优，但更大和更小的值也可以被使用。区216具有最高掺杂剂浓度在约1E16至5E16cm-3的范围内有效，在约2E16至4E16cm-3的范围内更适宜以及在约2E16cm-3更优，尽管更高和更低的值以及其它掺杂剂类型也可以被使用。深度217在约0.5到3.0微米的范围内有效，在约1.0到2.5微米的范围内更适宜以及在约1.0微米更优，但更大和更小的值也可以被使用。结构415产生了。类似的掺杂剂，掺杂浓度以及厚度可以对图8-图10的区114、115，区154、156以及区184、186来说可以被分别使用。
现在参照图16的制作阶段316，罩615被移除并且厚度121的深度浅沟槽绝缘(STI)区120通过本领域众所周知所教之内容，理想地形成在指定位置。STI区120在其它实施例中可以被省略。图16-图21的STI区120类同于图8-图12的STI区120。二氧化硅对于STI区120来说是合适电介质的非限定例子，但其它众所周知的绝缘体也可以被使用。厚度或深度121在约0.2到0.6微米的范围内有效，在约0.3到0.5微米的范围内更适宜以及在约0.35微米更优，但更大和更小的值也可以被使用。结构416产生了。
现在参照图17的制作阶段317，罩617被施加，该罩有开口617-1和封闭部分617-2、617-3。离子注入517被理想的提供以形成(例如，P型)深度或厚度209的体区208。该体区通过距离221横向分离于载流子漂移区214-1。除非另有说明，区208类同于图8-图10中的区108、148、178。硼是合适掺杂剂的非限定例子。区208具有最高掺杂剂浓度在约1E17至5E18cm-3的范围内有效，在约2E17至1E18cm-3的范围内更适宜以及在约1E18cm-3更优，尽管更高和更低的值以及其它掺杂剂类型也可以被使用。深度209在约0.5到2.0微米的范围内有效，在约1.0到1.5微米的范围内更适宜以及在约1.0微米更优，但更大和更小的值也可以被使用。结构417产生了。
现在参照图18的制作阶段318，罩617被移除并且罩618被施加，该罩618有开口618-1，618-2和封闭部分618-3。离子注入518理想的使用以形成(例如，N型)深度的下沉器区222以给埋层202基本上提供非整流电接触。本领域众所周知的其它掺杂方法也可以用在其它实施例中。除非另有说明，区222类同于图8-图10中的区122、162、192以及以下提供的掺杂和其它信息一般也适用到那里。磷是合适掺杂剂的非限定例子。区222具有掺杂剂浓度，在约1E17至1E19cm-3的范围内有效的，在约2E17至5E18cm-3的范围内更适宜以及在约1E18cm-3更优，尽管更高和更低的值以及其它掺杂剂类型也可以被使用。结构418产生了。现在参照图19的制作阶段319，罩618被移除并且栅门45在指定位置覆盖在表面207的适当栅门绝缘体上，这是通过使用本领域众所周知的方法进行的。图19-图21中的栅门45类同于图8-图21的栅门25,45。结构419产生了。
现在参照图20的制作阶段320，罩620位于表面207上。该罩有开口620-1、620-2和封闭部分620-3、620-4、620-1、620-5。离子注入520穿过开口620-1、620-2以在体区208内形成(例如，N+)区210以及在载流子漂移区214内形成(例如，N+)区218。磷对于区210、218来说是合适掺杂剂的非限定例子，带具有掺杂剂浓度在约1E19至1E21cm-3的范围内有效，在约2E19至5E20cm-3的范围内更适宜以及在约1E20cm-3更优，尽管更高和更低的值也可以被使用。区210、218可以相对较浅，具有深度在约0.1到0.5微米的范围内有效，在约0.1到0.3微米的范围内更适宜以及在约0.2微米更优，但更大和更小的值也可以被使用。结构420产生了。图8-图10的区110、118和区152以及区180、188可以通过以与对本发明描述的区210、218基本上相同的方式形成。
现在参照图21的制作阶段321，罩620被移除并且罩621位于表面207上，该罩有开口621-1和封闭部分621-2、621-3。离子注入521穿过开口621-1以在体区208内形成(例如，P+)区212。硼对于区212来说是合适掺杂剂的非限定例子，带具有掺杂剂浓度在约1E19至1E21cm-3的范围内有效，在约2E19至5E20cm-3的范围内更适宜以及在约1E20cm-3更优，尽管更高和更低的值也可以被使用。深度213在约0.1到0.5微米的范围内有效，在约0.1到0.3微米的范围内更适宜以及在约0.2微米更优，但更大和更小的值也可以被使用。结构421产生了。图8-图10的区102和区150、158以及区182可以通过以与对本发明描述的区212基本上相同的方式形成。在制作阶段321之后，罩621被移除并且导电接触到区210、212、218并且互连需要将这些区耦合于源极、漏极并且形成栅门端子，这是通过使用本领域众所周知所教之内容，从而提供了所说明的基本上完成的结构，例如，在图11-12中。
根据第一实施例，提供了电子器件(70、70′、90、90′)。该电子器件包括：MOS晶体管(71、91)，该MOS晶体管(71、91)具有源极(22、42)，漏极(24、44)以及栅门(25、45)；位于MOS晶体管(71、91)下面的有条件浮动埋层(102、142、172、202)；以及，具有断开阀值Vt的常开开关(80、80′)，常开开关(80、80′)被调整为在导通状态时耦合该有条件浮动埋层(102、142、172、202)于源极(22、42)和漏极(24、44)中的一个，以及在断开状态时使埋层(102、142、172、202)相对于源极(22、42)和漏极(24、44)中的一个基本上浮动。根据本发明一个进一步的实施例，该常开开关(80、80′)是结型场效应晶体管(801、801′、801-1、801-2、801-1′)。根据本发明一个实施例，当适当偏置时，MOS晶体管(71、91)被调整为具有第一导电通道(234、236)以及结型场效应晶体管(801、801′、801-1、801-2、801-1′)被调整为具有第二导电通道(239)，该通道横向分离于第一导电通道。根据本发明的一个实施例，当适当偏置时，MOS晶体管(71、91)被调整为具有第一导电通道(238)以及结型场效应晶体管(802-1)被调整为具有第二导电通道(239)，该通道至少部分位于第一导电通道下面。根据本发明一个实施例，MOS晶体管(71、91)是N-沟道晶体管(71)并且埋层(102、172、202)是N型。根据本发明一个实施例，MOS晶体管(71、91)是P-沟道晶体管(91)并且埋层(142)是N型。根据另一个实施例，MOS晶体管(71、91)是LDMOS晶体管(71、91)。根据本发明再一个实施例，MOS晶体管(71、91)是被调整为具有第一导电通道(240)的LDMOS晶体管(71、91)，以及常开开关(80、80′)是被调整为具有第二导电通道(241)的结型场效应晶体管(801、801′)，并且第一导电通道和第二导电通道基本上正交。根据本发明仍然另一个实施例，MOS晶体管(71、91)是被调整为具有第一导电通道(234、236、238)的LDMOS晶体管(71,91)，以及常开开关(80、80′)是被调整为具有第二导电通道(235、237、239)的结型场效应晶体管(801、801′)，并且第一导电通道和第二导电通道基本上平行。
根据第二实施例，提供了具有源极区(22、42、110、150、180、210)和漏极区(24、44、118、158、188、218)的LDMOS晶体管(70、70′、90、90′)。该晶体管包括：埋SC层区(102、142、172、202)；深层SC区(104、144、174、204)，该深层SC区(104、144、174、204)覆盖该埋层区(102、142、172、202)下面以及具有上表面(107、147、177、207)；形成在深层SC区(104、144、174、204)内的MOSFET(71、91)，其中该MOSFET(71、91)包括：包含LDMOS晶体管(70、70′、90、90′)源极区(22、42、110、150、180、210)的体区(108、154、178、208)；以及载流子漂移区(114、148、184、214)，该载流子漂移区(114、148、184、214)横向分离于该体区(108、154、178、208)并且包含LDMOS晶体管(70、70′、90、90′)的漏极区(24、44、118、158、188、218)；以及被调整为具有阀值电压|Vt|>0的常开结型场效应晶体管(801、801′)，该晶体管耦合于埋层(102、142、172、202)和其中源极区(22、42、110、150、180、210)以及漏极区(24、44、118、158、188、218)之间。根据本发明进一步的实施例，MOSFET(71、91)是N-沟道MOSFET并且埋层(102、142、172、202)是N型。根据本发明一个实施例，MOSFET(71、91)是P-沟道MOSFET并且埋层(142)是N型。根据本发明一个实施例，0.1≤|Vt|≤10伏特。根据本发明一个实施例，0.5≤|Vt|≤5伏特。根据本发明一个实施例，结型场效应晶体管(801、801′)的沟道区(124、164、190、214-2)具有和漂移区(114、148、184、214)相同的导电类型。
根据第三实施例，提供了一种方法，该方法用于提供LDMOS晶体管(70、70′、90、90′)。该方法包括：形成第一导电类型的埋层区(102、142、172、202)；在埋层区(102、142、172、202)上方形成第二相反导电类型的深层SC区(104、144、174、204)，该第二相反导电类型的深层SC区(104、144、174、204)具有上表面(107、147、177、207)；在深层SC区(104、144、174、204)的第一部分中形成第一导电类型的第一掺杂区(114、124、154、164、190、214)，该掺杂区至少部分延伸至上表面(107、147、177、207)，其中第一掺杂区(114、124、154、164、190、214)的第一部分(114、154、214-1)被调整为作为LDMOS晶体管(71、91)的一部分以及第一掺杂区(114、124、154、164、190、214)的第二部分(124、164、190、214-2)被调整为作为常开结型场效应晶体管(71、91)的通道，在深层SC区(104、144、174、204)中形成第二相反导电类型的第二掺杂区(116、156、186、216)，该第二掺杂区大体上位于第一掺杂区(114、124、154、164、190、214)的下面并且不延伸至埋SC层区(102、142、172、202)；形成第二相反导电类型的第三掺杂区(108、148、208)，该第三掺杂区(108、148、208)至少部分延伸至上表面(107、147、177、207)并且与第一掺杂区(114、154、184、214)横向分离第一距离(221)；形成下沉器区(122、162、192、222)，该下沉器区(122、162、192、222)使得与第一掺杂区(114、124、154、164、190、214)的第二部分(124、164、190、214-2)和埋层区(102、142、172、202)两者非整流电接触；以及在上表面(107、147、177、207)上方形成导电栅门(45)，该导电栅门(45)至少位于第三掺杂区(108、148、208)与第一掺杂区(114、154、184、214)之间。根据本发明进一步的实施例，该方法还包括：在第三掺杂区(108、148、208)形成LDMOS晶体管(70、70′、90、90′)的第一导电类型的源极区(110、210)以及在第一掺杂区(114、214)形成LDMOS晶体管(70、70′、90、90′)的第一导电类型的漏极区(118、218)，其中该漏极区(118、218)被调整还作为常开结型场效应晶体管的源极区和漏极区中的一个，其通道是通过第一掺杂区(114、124、154、164、190、214)的第二部分(124、164、190、214-2)形成的。根据本发明一个实施例，LDMOS晶体管(70、70′、90、90′)是N-沟道LDMOS晶体管(70、70′)并且第一导电类型是N型。根据本发明一个实施例，LDMOS晶体管(70、70′、90、90′)是P-沟道LDMOS晶体管(90、90′)并且第一导电类型是N型。据根据本发明一个实施例。第一掺杂区(114、124、154、164、190、214)的第一部分(114、154)具有始于下面电介质区(120)，贴近上表面(107、147、177、207)的第一深度(115、155)，以及第一掺杂区(114、124、154、164、190、214)的第二部分(124、164)具有始于下面电介质区(120)，小于第一深度(115、155)的第二深度(117、157)。
虽然至少示范实施例以及制作方法在上述详细描述中已经被提出了，应认识到还存在大量的变化。还应认识到示范实施例或本发明实施例仅仅是例子，而不旨在以任何方式限定范围、适用性、或本发明的配置。当然，上述详细描述将给本领域所属技术人员提供一条便捷的路线图以用于实施本发明的实施例。应了解在不脱离权利要求所附本发明范围以及其法律等价物的情况下，功能和元件的安排在示范实施例中可以做各种变化。

Claims (20)

1.一种电子器件，包括：
MOS晶体管，所述MOS晶体管具有源极、漏极和栅门；
有条件浮动埋层，所述有条件浮动埋层位于所述MOS晶体管下面；以及
具有断开阈值Vt的常开开关，所述常开开关被调整为在导通状态时将所述有条件浮动埋层耦合于所述源极和漏极中的一个,以及在断开状态时使所述埋层相对于所述源极和漏极中的一个浮动。
2.根据权利要求2所述的电子器件，其中所述常开开关是结型场效应晶体管。
3.根据权利要求2所述的电子器件，其中当适当偏置时，所述MOS晶体管被调整为具有第一导电通道，以及所述结型场效应晶体管被调整为具有第二导电通道，所述第二导电通道横向分离于所述第一导电通道。
4.根据权利要求2所述的电子器件，其中当适当偏置时，所述MOS晶体管被调整为具有第一导电通道，以及所述结型场效应晶体管被调整为具有第二导电通道，所述第二导电通道至少部分位于所述第一导电通道下面。
5.根据权利要求1所述的电子器件，其中所述MOS晶体管是N-沟道晶体管并且所述埋层是N类型。
6.根据权利要求1所述的电子器件，其中所述MOS晶体管是P-沟道晶体管并且所述埋层是N类型。
7.根据权利要求1所述的电子器件，其中所述MOS晶体管是LDMOS晶体管。
8.根据权利要求1所述的电子器件，其中所述MOS晶体管是被调整为具有第一导电通道的LDMOS晶体管，并且所述常开开关是被调整为具有第二导电通道的结型场效应晶体管，并且所述第一导电通道和第二导电通道基本上正交。
9.根据权利要求1所述的电子器件，其中所述MOS晶体管是被调整为具有第一导电通道的LDMOS晶体管，并且所述常开开关是被调整为具有第二导电通道的结型场效应晶体管，并且所述第一导电通道和第二导电通道基本上平行。
10.一种具有源极区及漏极区的LDMOS晶体管，包括：
埋SC层区；
深层SC区，所述深层SC区覆盖所述埋层区并且具有上表面；
MOSFET，所述MOSFET形成在所述深层SC区，其中所述MOSFET包括：
体区，所述体区包括所述LDMOS晶体管的所述源极区，以及
载流子漂移区，所述载流子漂移区横向分离于所述体区并且包括所述LDMOS晶体管的所述漏极区；以及
常开结型场效应晶体管，所述常开结型场效应晶体管被调整为具有阈值电压|Vt|>0，耦合于所述埋层与所述源极区和漏极区其中之一之间。
11.根据权利要求10所述的LDMOS晶体管，其中所述MOSFET是N-沟道MOSFET并且所述埋层是N类型。
12.根据权利要求10所述的LDMOS晶体管，其中所述MOSFET是P-沟道MOSFET并且所述埋层是N类型。
13.根据权利要求10所述的LDMOS晶体管，其中0.1≤|Vt|≤10伏特。
14.根据权利要求13所述的LDMOS晶体管，其中0.5≤|Vt|≤5伏特。
15.根据权利要求10所述的LDMOS晶体管，其中结型场效应晶体管的沟道区具有与所述漂移区相同的导电类型。
16.一种用于提供LDMOS晶体管的方法，包括：
形成第一导电类型的埋层区；
在所述埋层区的上方形成第二相反导电类型的深层SC区，所述第二相反导电类型的深层SC区具有上表面；
在所述深层SC区的第一部分中形成所述第一导电类型的第一掺杂区，所述第一掺杂区至少部分地延伸至所述上表面，其中所述第一掺杂区的第一部分被调整为作为所述LDMOS晶体管的一部分并且所述第一掺杂区的第二部分被调整为作为常开结型场效应晶体管的通道；
在所述深层SC区中形成所述第二相反导电类型的第二掺杂区，所述第二掺杂区基本上位于所述第一掺杂区的下面并且不延伸至所述埋SC层区；
形成所述第二相反导电类型的第三掺杂区，所述第三掺杂区至少部分地延伸至所述上表面并且与所述第一掺杂区横向分离第一距离；
形成下沉器区，所述下沉器区使得与所述第一掺杂区的所述第二部分和所述埋层区两者非整流电接触；以及
在所述上表面上方、至少在所述第三掺杂区与所述第一掺杂区之间形成电导栅门。
17.根据权利要求16所述的方法，还包括：在所述第三掺杂区中形成所述LDMOS晶体管所述第一导电类型的源极区，以及在所述第一掺杂区中形成所述LDMOS晶体管所述第一导电类型的漏极区，其中所述漏极区还被调整为作为所述常开结型场效应晶体管的所述源极区和漏极区中的一个，所述常开结型场效应晶体管的通道是通过所述第一掺杂区的所述第二部分形成的。
18.根据权利要求16所述的方法，其中所述LDMOS晶体管是N-沟道LDMOS晶体管并且所述第一导电类型是N类型。
19.根据权利要求16所述的方法，其中所述LDMOS晶体管是P-沟道LDMOS晶体管并且所述第一导电类型是N类型。
20.根据权利要求16所述的方法，其中所述第一掺杂区的所述第一部分具有始于覆盖接近所述上表面的电介质区的第一深度，并且所述第一掺杂区的所述第二部分具有始于覆盖电介质区的第二深度，所述第二深度小于所述第一深度。
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