CN1442904A - 半导体装置 - Google Patents

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Abstract

本发明提供了一种在同一衬底上具有不同驱动电压的高压晶体管和低压晶体管的半导体装置。该半导体装置包括具有第一导电型的半导体衬底(10)；在半导体衬底(10)上形成的具有第二导电型的第一势阱(20)；三重势阱(30)，其形成在半导体衬底(10)上并包括具有第二导电型的第二势阱(32)，以及在该第二势阱(32)内形成的具有第一导电型的第三势阱(34)；在第一势阱(20)内形成的具有第一导电型低压晶体管(100P)；在半导体衬底上形成的有第二导电型的低压晶体管(200N)；在三重势阱(30)的第二势阱(32)处形成的具有第一导电型高压晶体管(400P)；在三重势阱的第三势阱(34)处形成的具有第二导电型高压晶体管(300N)。第一势阱(20)中的杂质浓度比三重势阱(30)的第二势阱(32)的杂质浓度要高。

Description

半导体装置
技术领域
本发明涉及一种在同一半导体衬底上具有高压晶体管和低压晶体管的半导体装置。
背景技术
例如液晶面板驱动器LSI和CCD驱动器LSI等都由10V以上的电源电压操作，所以通常需要耐压20V以上的高压晶体管。另一方面，要求小型化和高速化的内部控制逻辑部分则使用低压晶体管。为了确保势阱的耐压能力，需要加深形成高压晶体管的势阱。与此相对，为使元件小型化、高速化，形成低压晶体管的势阱应变浅。为此，高压晶体管与低压晶体管要在不同的芯片上形成，即已知的所谓外附电路。
发明内容
本发明的目的是提供一种在同一衬底上具有不同驱动电压的高压晶体管和低压晶体管的半导体装置。
根据本发明半导体装置包括：
具有第一导电型的半导体衬底；
在该半导体衬底上形成的具有第二导电型的第一势阱；
一个三重势阱，该三重势阱形成在该半导体衬底上并包括具有第二导电型的第二势阱，以及在该第二势阱内形成的具有第一导电型的第三势阱；
在该第一势阱上形成的具有第一导电型的低压晶体管；
在该半导体衬底上形成的具有第二导电型的低压晶体管；
在该三重势阱的该第二势阱处形成的具有第一导电型的高压晶体管；以及
在该三重势阱的该第三势阱处形成的具有第二导电型的高压晶体管，
其中，该第一势阱中的杂质浓度比该三重势阱的该第二势阱的杂质浓度要高。
根据以上所述的半导体装置，该三重势阱的第三势阱与该半导体衬底电隔离。其结果是分别地相对该半导体衬底的衬底电位，该第二势阱以及该第三势阱可以独立地设定驱动电压。因此，该具有第一导电型的高压晶体管的驱动电压与该具有第二导电型的高压晶体管的驱动电压能够相对于衬底电位设定为正和负，从而构成了高压CMOS(互补型MOS)晶体管。这样，根据本发明，在同一衬底上可以存在例如10V以上、特别是20-60V高电源电压驱动的高压晶体管，以及存在例如1.8-8V电源电压驱动的低压晶体管。
在根据本发明的半导体装置中，该低压晶体管与该高压晶体管的耐压比可以为3-60。此外，该高压晶体管具有补偿栅极结构。
附图说明
图1示意性地显示了根据本发明的一个实施例的半导体装置剖面图；
图2示意性地显示了如图1所示的高压晶体管区的结构剖面图；
图3示意性地显示了如图1所示的高压晶体管区的主要部分的平面图；以及
图4是根据本发明的一个实施例的半导体装置中，表示各个晶体管的驱动电压关系的示意图。
具体实施方式
图1示意性地显示了根据本发明的半导体装置剖面图。
图1所示的半导体装置包括具有第一导电型(该例中为P型)的半导体(硅)衬底10，低压晶体管形成区(以下称“低压晶体管区”)1000和高压晶体管形成区(以下称“高压晶体管区”)2000形成于其上。在低压晶体管区1000中，形成第一势阱20。而在高压晶体管区2000中，形成三重势阱30。
第一势阱20具有第二导电型(该例中为N型)。在第一势阱20中，形成P沟道型的低压晶体管100P以及N型势阱接触层25。低压晶体管100P具有由P型杂质层构成的源极/漏极层26a和26b，以及栅极40。
在半导体衬底10中，形成N沟道型的低压晶体管200N以及P型势阱接触层27。低压晶体管200N具有由N型杂质层构成的源极/漏极层28a和28b，以及栅极42。
三重势阱30具有N型的第二势阱32以及在第二势阱32内形成的P型第三势阱34。
在第三势阱34中，形成N沟道型高压晶体管300N，以及P型势阱接触层35。高压晶体管300N具有由N型杂质层构成的源极/漏极层36a和36b以及栅极44。
在第二势阱32中，形成P沟道型高压晶体管400P，以及N型势阱接触层37。高压晶体管400P具有由P型杂质层构成的源极/漏极层38a和38b以及栅极46。
根据本实施例，低压晶体管区1000处形成的低压晶体管100P和200N由例如1.8-8V的驱动电压来驱动。高压晶体管区2000处形成的高压晶体管300N和400P与低压晶体管200N和100P相比，需要更高的驱动电压，由例如10-60V的驱动电压来驱动。低压晶体管100P和200N与高压晶体管300N和400P的耐压能力之比，即(高压晶体管耐压)/(低压晶体管耐压)之比为例如3-60。这里的“耐压”主要是指漏极耐压。
设定各个势阱的结构要考虑设置在各势阱内的晶体管的耐压和阈值，以及各势阱间的结耐压和击穿耐压等因素。
首先就势阱的杂质浓度进行说明。在低压晶体管区1000的第一势阱20处的杂质浓度，比高压晶体管区2000的第二势阱32和第三势阱34处的杂质浓度设定得要高。第一势阱20的杂质浓度，例如表面浓度，是4.0×1016-7.0×1017atoms/cm3。此外，第二势阱32和第三势阱34的杂质浓度，例如表面浓度，是8.0×1015-4.0×1016atoms/cm3。
考虑到势阱的耐压，在低压晶体管区1000内的第一势阱20的深度最好比高压晶体管区2000内的第二势阱32要浅。例如，第一势阱20的深度为3-8μm，第二势阱32的深度为12-20μm。将第一势阱20的深度与第二势阱32的深度相比，二者深度的比值为例如2-6。
图1所示的各晶体管被未在图中表示的元件隔离绝缘层所隔离。此外，近旁的晶体管和势阱接触层也被未在图中表示的元件隔离绝缘层所隔离。
高压晶体管区2000中，各高压晶体管300N和400P可以具有所谓补偿栅极结构，其中，栅极与源极/漏极层不重合。在以下所述的例子中，各高压晶体管具有LOCOS补偿结构。具体而言，在各高压晶体管中，在栅极与源极/漏极层之间设置补偿区。该补偿区由设定在半导体衬底的特定区域的补偿LOCOS层下的低浓度杂质层构成。
图2表示高压晶体管300N和400P的结构剖面图。图3表示高压晶体管300N和400P的主要部分的平面图。
N沟道型高压晶体管300N包括设置在P型的第三势阱34处的栅绝缘层78；在该栅绝缘层78上形成的栅极44；设置在栅绝缘层78周围的补偿LOCOS层65a；在该补偿LOCOS层65a下面形成的N型低浓度杂质层构成的补偿杂质层63a；以及设置在补偿LOCOS层65a的外侧的源极/漏极层36a和36b。
P沟道型高压晶体管400P包括设置在N型的第二势阱32内的栅绝缘层78；在该栅绝缘层78上形成的栅极46；设置在栅绝缘层78周围的补偿LOCOS层65a；在该补偿LOCOS层65a下面形成的P型低浓度杂质层构成的补偿杂质层57a；以及设置在补偿LOCOS层65a的外侧的源极/漏极层38a和38b。
每个高压晶体管300N和400P的栅绝缘层78由晶体管所要求的耐压等因素决定，例如10V以上，更具体地说，在施加10-60V的电压的情况下，最好具有60-200nm的膜厚。
N沟道型高压晶体管300N和P沟道型高压晶体管400P被元件隔离LOCOS层(元件隔离绝缘层)65b电隔离。元件隔离LOCOS层65b设置在P型第三势阱34与N型第二势阱32的分界上。因此，在P型第三势阱34内，在元件隔离LOCOS层65b的下面，形成由P型的低浓度杂质层构成的沟道阻挡层57c，在N型第二势阱32内，在元件隔离LOCOS层65b的下面，形成由N型的低浓度杂质层构成的沟道阻挡层63c。
势阱接触层35或是37与源极/漏极层36a或38b通过LOCOS层65c而被各自隔离。在LOCOS层65c的下面，可以形成未在图中表示的沟道阻挡层。
在本实施例中，各高压晶体管具有LOCOS补偿结构，从而具有高漏极耐压，从而构成耐高压的MOSFET。换言之，通过在补偿LOCOS层65a的下面设置由低浓度杂质构成的补偿杂质层63a和57a，与没有补偿LOCOS层的情况相比，补偿杂质层63a和57a相对沟道区可以较深。其结果是，当晶体管处于OFF状态时，由于该补偿杂质层63b或57b，可以形成较深的耗尽层，能够缓解漏极近旁的电场，提高漏极耐压。
在根据本发明实施例的半导体装置中，在高压晶体管区2000内形成三重势阱30。因此，该三重势阱30的第三势阱34与半导体衬底10电隔离。进而，在高压晶体管区2000内，相对于半导体衬底10的衬底电位Vsub，可以独立地分别设定第二势阱32和第三势阱34的驱动电压。因此，例如图4所示，N沟道型高压晶体管300N的驱动电压V3与P沟道型高压晶体管400P的驱动电压V4能够相对于衬底电位Vsub分别设定为负和正，所以，构成了高压CMOS(互补型MOS)晶体管。这样，根据本实施例的高压晶体管也适用例如10V以上，特别是20-60V的很高的电源电压。
此外，在低压晶体管区1000内，如图4所示，N沟道型低压晶体管200N的驱动电压V2是衬底电位Vsub，因此，P沟道型低压晶体管100P的驱动电压V1以衬底电位Vsub为标准来设定。
本发明并不仅限于该实施例，在本发明的主题范围可以有各种变形。例如，也可采用与该实施例所述的第一导电型为P型、第二导电型为N型相反的导电型。势阱并不限定于单势阱、三重势阱，根据需要也可以设置双重势阱。此外，半导体装置的层结构或是平面结构，根据装置的设计也可以采取与该实施例不同的结构。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改、变化、和等同物由所附的权利要求书的内容涵盖。
附图标记说明
10  半导体衬底
20  第一势阱
26a，26b  源极/漏极层(P型)
28a，28b  源极/漏极层(N型)
30  三重势阱
32  第二势阱
34  第三势阱
36a，36b  源极/漏极层(N型)
38a，38b  源极/漏极层(P型)
100P，200N 低压晶体管
300N，400P 高压晶体管
1000 低压晶体管区
2000 高压晶体管区

Claims (4)

1.一种半导体装置，包括：
具有第一导电型的半导体衬底；
在所述半导体衬底上形成的具有第二导电型的第一势阱；
一个三重势阱，所述三重势阱形成在所述半导体衬底上并包括具有第二导电型的第二势阱，以及在该第二势阱内形成的具有第一导电型的第三势阱；
在所述第一势阱内形成的具有第一导电型的低压晶体管；
在所述半导体衬底上形成的具有第二导电型的低压晶体管；
在所述三重势阱的所述第二势阱处形成的具有第一导电型的高压晶体管，以及
在所述三重势阱的所述第三势阱处形成的具有第二导电型的高压晶体管，
其中，所述第一势阱中的杂质浓度比所述三重势阱的所述第二势阱的杂质浓度要高。
2.根据权利要求1所述的半导体装置，其中，所述低压晶体管与所述高压晶体管的耐压比为3-60。
3.根据权利要求1或2所述的半导体装置，其中，所述第一势阱比所述三重势阱的所述第二势阱要浅，所述第一势阱与所述第二势阱的深度比为2-6。
4.根据权利要求1至3任一所述的半导体装置，其中，所述高压晶体管具有补偿栅极结构。
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