CN1290192C - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN1290192C
CN1290192C CNB031062040A CN03106204A CN1290192C CN 1290192 C CN1290192 C CN 1290192C CN B031062040 A CNB031062040 A CN B031062040A CN 03106204 A CN03106204 A CN 03106204A CN 1290192 C CN1290192 C CN 1290192C
Authority
CN
China
Prior art keywords
potential well
voltage transistor
ternary
well
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB031062040A
Other languages
English (en)
Other versions
CN1442905A (zh
Inventor
林正浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1442905A publication Critical patent/CN1442905A/zh
Application granted granted Critical
Publication of CN1290192C publication Critical patent/CN1290192C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种在同一衬底上具有不同驱动电压的高压晶体管和低压晶体管的半导体装置。该半导体装置包括：具有第一导电型的半导体衬底(10)；第一三重势阱(20)，其形成在半导体衬底上并包括具有第二导电型的第一势阱(22)，以及在该第一势阱内形成的具有第一导电型的第二势阱(24)；第二三重势阱(30)，其形成在半导体衬底上并包括具有第二导电型的第三势阱(32)，以及在该第三势阱内形成的具有第一导电型的第四势阱(34)；在第二势阱形成的具有第二导电型的低压晶体管(100N)；以及在第四势阱(34)形成的具有第二导电型的高压晶体管(300N)。第一三重势阱的第一势阱(22)中的杂质浓度比第二三重势阱的第三势阱(32)的杂质浓度要高。

Description

半导体装置
技术领域
本发明涉及一种在同一半导体衬底上具有高压晶体管和低压晶体管的半导体装置。
背景技术
例如液晶面板驱动器LSI和CCD驱动器LSI等由10V以上的电源电压操作，所以通常需要耐压20V以上的高压晶体管。另一方面，要求小型化和高速化的内部控制逻辑部分则使用低压晶体管。为了确保势阱的耐压能力，需要加深形成高压晶体管的势阱。与此相对，为使元件小型化、高速化，形成低压晶体管的势阱应变浅。为此，高压晶体管与低压晶体管要在不同的芯片上形成，即已知的所谓外附电路。
发明内容
本发明的目的是提供一种在同一衬底上具有不同驱动电压的高压晶体管和低压晶体管的半导体装置。
根据本发明的半导体装置包括：
具有第一导电型的半导体衬底；
第一三重势阱，该第一三重势阱形成在该半导体衬底上并包括具有第二导电型的第一势阱，以及在该第一势阱内形成的具有第一导电型的第二势阱；
第二三重势阱，该第二三重势阱形成在该半导体衬底上并包括具有第二导电型的第三势阱，以及在该第三势阱内形成的具有第一导电型的第四势阱；
在该第一三重势阱的该第二势阱处形成的具有第二导电型的低压晶体管；以及
在该第二三重势阱的该第四势阱处形成的具有第二导电型的高压晶体管，
其中，该第一三重势阱的该第一势阱中的杂质浓度比该第二三重势阱的该第三势阱处的杂质浓度要高。
根据这样的半导体装置，该第一三重势阱的该第二势阱以及该第二三重势阱的该第四势阱分别与该半导体衬底电分离。因此，可以独立地设定每个势阱的偏置条件。其结果是无论低压晶体管还是高压晶体管，均可以不受衬底电位的制约，能够用不同的电源电压驱动。根据本发明，可以配有例如10V以上、特别是20-60V高电源电压的高压晶体管，以及例如1.8-8V电源电压的低压晶体管。
另外，根据本发明的半导体装置还包括在该第一三重势阱的该第一势阱处形成的具有第一导电型低压晶体管，以及在该第二三重势阱的该第三势阱处形成的具有第一导电型高压晶体管。
在根据本发明的半导体装置中，该低压晶体管与该高压晶体管的耐压比可以为3-60。此外，该高压晶体管具有补偿栅结构。
附图说明
图1示意性地显示了根据本发明的一个实施例的半导体装置剖面图；
图2示意性地显示了如图1所示的高压晶体管区的结构剖面图；
图3示意性地显示了如图1所示的高压晶体管区的主要部分的平面图；以及
图4是在根据本发明的一个实施例的半导体装置中，表示各个晶体管的驱动电压关系的示意图。
具体实施方式
图1示意性地显示了根据本发明的半导体装置剖面图。
图1所示的半导体装置包括具有第一导电型(该例中为P型)的半导体(硅)衬底10，低压晶体管形成区(以下称“低压晶体管区”)1000和高压晶体管形成区(以下称“高压晶体管区”)2000形成于其上。在低压晶体管区1000中，形成第一三重势阱20。而在高压晶体管区2000中，形成第二三重势阱30。
第一三重势阱20包括具有第二导电型(该例中为N型)的第一势阱22，以及第一势阱22内形成的P型第二势阱24。
在第二势阱24中，形成N沟道型的低压晶体管100N以及P型势阱接触层25。低压晶体管100N包括由N型杂质层构成的源极/漏极层26a和26b，以及栅极40。
在第一势阱22中，形成P沟道型的低压晶体管200P以及N型势阱接触层27。低压晶体管200P包括由P型杂质层构成的源极/漏极层28a和28b，以及栅极42。
第二三重势阱30包括N型的第三势阱32以及在第三势阱32内形成的P型第四势阱34。
在第四势阱34中，形成N沟道型高压晶体管300N，以及P型势阱接触层35。高压晶体管300N包括由N型杂质层构成的源极/漏极层36a和36b以及栅极44。
在第三势阱32中，形成P沟道型高压晶体管400P，以及N型势阱接触层37。高压晶体管400P包括由P型杂质层构成的源极/漏极层38a和38b以及栅极46。
根据本实施例，低压晶体管区1000处形成的低压晶体管100N和200P由例如1.8-8V的驱动电压来驱动。高压晶体管区2000处形成的高压晶体管300N和400P与低压晶体管100N和200P相比，需要更高的驱动电压，由例如10-60V的驱动电压来驱动。低压晶体管100N和200P与高压晶体管300N和400P的耐压能力之比，即(高压晶体管耐压)/(低压晶体管耐压)之比为例如3-60。这里的“耐压”主要表示的是漏极耐压。
设定各个势阱的结构要考虑设置在各势阱内的晶体管的耐压和阈值，以及各势阱间的结耐压和击穿耐压等因素。
首先就势阱的杂质浓度进行说明。低压晶体管区1000的第一势阱22和第二势阱24处的杂质浓度，比高压晶体管区2000的第三势阱32和第四势阱34处的杂质浓度设定得要高。第一势阱22和第二势阱24的杂质浓度，例如表面浓度，是4.0×1016-7.0×1017atoms/cm3。此外，第三势阱32和第四势阱34的杂质浓度，例如表面浓度，是8.0×1015-4.0×1016atoms/cm3。
考虑到势阱的耐压，在低压晶体管区1000内的的第二势阱24的深度最好比高压晶体管区2000内的第三势阱32要浅。例如，第二势阱24的深度为3-10μm，第三势阱32的深度为10-20μm。将第二势阱24的深度与第三势阱32的深度相比，二者深度的比值为例如2-6。
图1所示的各晶体管被未在图中表示的元件分离绝缘层所分离。此外，近旁的晶体管和势阱接触层也被未在图中表示的元件分离绝缘层所分离。
高压晶体管区2000中，各高压晶体管300N和400P可以有所谓的补偿栅极结构，其中栅极与源极/漏极层不重合。在以下所述的例子中，各高压晶体管具有LOCOS补偿结构。具体而言，在各高压晶体管中，在栅极、源极/漏极层之间设置补偿区。该补偿区由在半导体衬底的特定区域设定的补偿LOCOS层下的低浓度杂质层构成。
图2是表示高压晶体管300N和400P的结构剖面图。图3是表示高压晶体管300N和400P的主要部分的平面图。
N沟道型高压晶体管300N包括设置在P型的第四势阱34上的栅极绝缘层78；在该栅极绝缘层78上形成的栅极44；设置在栅极绝缘层78周围的补偿LOCOS层65a；在该补偿LOCOS层65a下面形成的N型低浓度杂质层构成的补偿杂质层63a；以及设置在补偿LOCOS层65a的外侧的源极/漏极层36a和36b。
P沟道型高压晶体管400P包括设置在N型第三势阱32上的栅极绝缘层78；在该栅极绝缘层78上形成的栅极46；设置在栅极绝缘层78周围的补偿LOCOS层65a；在该补偿LOCOS层65a下面形成的P型低浓度杂质层构成的补偿杂质层57a；以及设置在补偿LOCOS层65a的外侧的源极/漏极层38a和38b。
每个高压晶体管300N和400P的栅极绝缘层78由晶体管所要求的耐压等因素决定，例如10V以上，更具体地说，在施加10-60V的电压的情况下，最好具有60-200nm的膜厚。
N沟道型高压晶体管300N与P沟道型高压晶体管400P被元件分离LOCOS层(元件分离绝缘层)65b电分离。元件分离LOCOS层65b设置在P型第四势阱34与N型第三势阱32的分界上。因此，在P型第四势阱34内，在元件分离LOCOS层65b的下面，形成由P型的低浓度杂质层构成的沟道阻挡层57c，在N型第三势阱32内，在元件分离LOCOS层65b的下面，形成由N型的低浓度杂质层构成的沟道阻挡层63c。
势阱接触层35或37与源极/漏极层36a或38b通过LOCOS层65c而被各自分离。在LOCOS层65c的下面，可以形成未在图中表示的沟道阻挡层。
在本实施例中，各高压晶体管具有LOCOS补偿结构，从而具有高漏极耐压，从而构成耐高压的MOSFET。换言之，通过在补偿LOCOS层65a的下面设置由低浓度杂质构成的补偿杂质层63a和57a，与没有补偿LOCOS层的情况相比，补偿杂质层63a和57a相对沟道区可以较深。其结果是，当晶体管处于OFF状态时，由于该补偿杂质层63b或57b，可以形成较深的耗尽层，能够缓解漏极近旁的电场，提高漏极耐压。
在根据本实施例的半导体装置中，在低压晶体管区1000处形成第一三重势阱20，在高压晶体管区2000处形成第二三重势阱30。从而，第一三重势阱20的第二势阱24以及第二三重势阱30的第四势阱34分别与半导体衬底10电分离。所以，可以独立地设定每个势阱的偏置条件。
在高压晶体管区2000中，相对于半导体衬底10的衬底电位Vsub，可以独立地分别设定第三势阱32和第四势阱34的驱动电压。因此，例如图4所示，N沟道型高压晶体管300N的驱动电压V3与P沟道型高压晶体管400P的驱动电压V4能够相对于衬底电位Vsub负侧和正侧两边变化，所以，构成了高压CMOS(互补型MOS)晶体管。这样，根据本实施例的高压晶体管也适用例如10V以上，特别是20-60V的很高的电源电压。
在低压晶体管区1000中，相对于半导体衬底10的衬底电位Vsub，可以独立地分别设定第一势阱22和第二势阱24的驱动电压。因此，例如图4所示，低压晶体管100N和200P的驱动电压V1和V2由于被设定在高压晶体管300N和400P的驱动电压V3和V4中间，从低压晶体管的驱动电压电平变换到高压晶体管的驱动电压电平的电平转换电路的设计可以做到高效且容易。
本发明并不仅限于该实施例，在本发明的主题范围之内可以采取各种形态。例如，也可采用与该实施例所述的第一导电型为P型、第二导电型为N型相反的导电型。势阱并不限定于三重势阱，根据需要也可以设置单重势阱以及双重势阱。此外，半导体装置的层结构或是平面结构，根据装置的设计也可以采取与该实施例不同的结构。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改、变化、和等同物由所附的权利要求书的内容涵盖。
附图标记说明
10  半导体衬底
20  第一三重势阱
22  第一势阱
24  第二势阱
26a，26b  源极/漏极层(N型)
28a，28b  源极/漏极层(P型)
30  第二三重势阱
32  第三势阱
34  第四势阱
36a，36b  源极/漏极层(N型)
38a，38b  源极/漏极层(P型)
100N，200P  低压晶体管
300N，400P  高压晶体管
1000  低压晶体管区
2000  高压晶体管区

Claims (5)

1.一种半导体装置，包括：
具有第一导电型的半导体衬底；
第一三重势阱，所述第一三重势阱形成在所述半导体衬底上并包括具有第二导电型的第一势阱，以及在所述第一势阱内形成的具有第一导电型的第二势阱；
第二三重势阱，所述第二三重势阱形成在所述半导体衬底上并包括具有第二导电型的第三势阱，以及在所述第三势阱内形成的具有第一导电型的第四势阱；
在所述第一三重势阱的所述第二势阱处形成的具有第二导电型的低压晶体管；以及
在所述第二三重势阱的所述第四势阱处形成的具有第二导电型的高压晶体管，
其中，所述第一三重势阱的所述第一势阱中的杂质浓度比所述第二三重势阱的所述第三势阱的杂质浓度要高。
2.根据权利要求1所述的半导体装置，还包括：
在所述第一三重势阱的所述第一势阱处形成的具有第一导电型低压晶体管；以及
在所述第二三重势阱的所述第三势阱处形成的具有第一导电型高压晶体管。
3.根据权利要求1或2所述的半导体装置，其中，所述低压晶体管与所述高压晶体管的耐压比为3-60。
4.根据权利要求1所述的半导体装置，其中，所述第一三重势阱的所述第二势阱比所述第二三重势阱的所述第三势阱要浅，所述第二势阱与所述第三势阱的深度比为2-6。
5.根据权利要求1所述的半导体装置，其中，所述高压晶体管具有补偿栅结构。
CNB031062040A 2002-03-06 2003-02-21 半导体装置 Expired - Fee Related CN1290192C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002060488 2002-03-06
JP2002060488A JP2003258118A (ja) 2002-03-06 2002-03-06 半導体装置

Publications (2)

Publication Number Publication Date
CN1442905A CN1442905A (zh) 2003-09-17
CN1290192C true CN1290192C (zh) 2006-12-13

Family

ID=27800163

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031062040A Expired - Fee Related CN1290192C (zh) 2002-03-06 2003-02-21 半导体装置

Country Status (3)

Country Link
US (1) US6924535B2 (zh)
JP (1) JP2003258118A (zh)
CN (1) CN1290192C (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3983220B2 (ja) * 2003-12-24 2007-09-26 沖電気工業株式会社 アナログスイッチ
JP4455167B2 (ja) * 2004-05-31 2010-04-21 Ｎｅｃエレクトロニクス株式会社 マルチゲート酸化膜を有する半導体装置の製造方法
CN1773708B (zh) * 2004-11-11 2013-01-30 瑞昱半导体股份有限公司 输出级结构
US7420842B1 (en) 2005-08-24 2008-09-02 Xilinx, Inc. Method of programming a three-terminal non-volatile memory element using source-drain bias
US7544968B1 (en) 2005-08-24 2009-06-09 Xilinx, Inc. Non-volatile memory cell with charge storage element and method of programming
US7687797B1 (en) 2005-08-24 2010-03-30 Xilinx, Inc. Three-terminal non-volatile memory element with hybrid gate dielectric
US7450431B1 (en) * 2005-08-24 2008-11-11 Xilinx, Inc. PMOS three-terminal non-volatile memory element and method of programming
US20080001233A1 (en) * 2006-05-11 2008-01-03 Ashok Kumar Kapoor Semiconductor device with circuits formed with essentially uniform pattern density
US8933492B2 (en) * 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device
JP5259246B2 (ja) 2008-05-09 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2009302194A (ja) * 2008-06-11 2009-12-24 Sony Corp 電源遮断トランジスタを有する半導体装置
JP5375402B2 (ja) * 2009-07-22 2013-12-25 富士通セミコンダクター株式会社 半導体装置とその製造方法
US8536674B2 (en) * 2010-12-20 2013-09-17 General Electric Company Integrated circuit and method of fabricating same
WO2020230465A1 (ja) * 2019-05-16 2020-11-19 富士電機株式会社 半導体集積回路
JP2021027060A (ja) * 2019-07-31 2021-02-22 セイコーエプソン株式会社 回路装置、光源装置及び電子機器
TWI714489B (zh) * 2020-03-31 2020-12-21 新唐科技股份有限公司 半導體裝置以及半導體結構

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4038680A (en) * 1972-12-29 1977-07-26 Sony Corporation Semiconductor integrated circuit device
US4202006A (en) * 1978-02-15 1980-05-06 Rca Corporation Semiconductor integrated circuit device
US4258379A (en) * 1978-09-25 1981-03-24 Hitachi, Ltd. IIL With in and outdiffused emitter pocket
JPS5676560A (en) * 1979-11-28 1981-06-24 Hitachi Ltd Semiconductor device
US5324982A (en) * 1985-09-25 1994-06-28 Hitachi, Ltd. Semiconductor memory device having bipolar transistor and structure to avoid soft error
US4940671A (en) * 1986-04-18 1990-07-10 National Semiconductor Corporation High voltage complementary NPN/PNP process
JPH0770717B2 (ja) 1988-04-20 1995-07-31 三菱電機株式会社 半導体装置
JPH0778881A (ja) 1993-09-08 1995-03-20 Fuji Electric Co Ltd 半導体装置
JP3254865B2 (ja) * 1993-12-17 2002-02-12 ソニー株式会社 カメラ装置
US5475335A (en) * 1994-04-01 1995-12-12 National Semiconductor Corporation High voltage cascaded charge pump
JPH08274268A (ja) 1995-03-31 1996-10-18 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置の製造方法
JP3409548B2 (ja) * 1995-12-12 2003-05-26 ソニー株式会社 半導体装置の製造方法
JPH1074843A (ja) * 1996-06-28 1998-03-17 Toshiba Corp 多電源集積回路および多電源集積回路システム
US6207998B1 (en) * 1998-07-23 2001-03-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with well of different conductivity types
JP3536693B2 (ja) * 1998-11-24 2004-06-14 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
JP3506025B2 (ja) * 1998-11-30 2004-03-15 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
JP2000286346A (ja) 1999-01-27 2000-10-13 Seiko Epson Corp 半導体装置およびその製造方法
US6258641B1 (en) * 1999-02-05 2001-07-10 Taiwan Semiconductor Manufacturing Company OTP (open trigger path) latchup scheme using triple and buried well for sub-quarter micron transistors
JP2000294742A (ja) 1999-04-06 2000-10-20 Seiko Epson Corp 半導体装置の製造方法
JP3546783B2 (ja) * 1999-06-09 2004-07-28 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
JP2001291678A (ja) 2000-04-06 2001-10-19 Seiko Epson Corp 半導体装置の製造方法
JP2001291786A (ja) 2000-04-06 2001-10-19 Seiko Epson Corp 半導体装置及びその製造方法
JP2001291679A (ja) 2000-04-06 2001-10-19 Seiko Epson Corp 半導体装置の製造方法
US6403992B1 (en) * 2001-06-05 2002-06-11 Integrated Technology Express Inc. Complementary metal-oxide semiconductor device

Also Published As

Publication number Publication date
US6924535B2 (en) 2005-08-02
CN1442905A (zh) 2003-09-17
US20030173638A1 (en) 2003-09-18
JP2003258118A (ja) 2003-09-12

Similar Documents

Publication Publication Date Title
CN1290192C (zh) 半导体装置
CN1291494C (zh) 半导体装置
CN1215570C (zh) Mos晶体管组件
CN1238904C (zh) 横向结型场效应晶体管
CN1240136C (zh) 横向半导体器件
CN1276516C (zh) 场效应晶体管及其应用器件
CN1881613A (zh) 高压金属氧化物半导体元件
CN1897250A (zh) 高压晶体管、半导体晶体管及晶体管的制造方法
CN1713394A (zh) 具有逆行井的高电压元件及其制造方法
CN1217806A (zh) 电流驱动型发光显示装置及其制造方法
KR20050077015A (ko) 반도체장치
CN1755944A (zh) 包括ldmos晶体管的半导体器件
CN1906767A (zh) 半导体装置及其制造方法
CN1287454C (zh) 半导体装置及其制造方法
CN1052815C (zh) 薄膜半导体集成电路
CN1716634A (zh) 半导体器件
CN1909232A (zh) 半导体集成电路
CN1293644C (zh) 半导体器件
CN1291455C (zh) 半导体装置的制造方法
CN1444267A (zh) 半导体装置的制造方法
CN1135622C (zh) 半导体器件
CN1217419C (zh) 半导体器件及其制造方法
CN1447417A (zh) 半导体装置的制造方法
CN1198018A (zh) 缩短沟道长度的半导体器件
CN1901226A (zh) 场效应晶体管及其应用器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20061213

Termination date: 20170221