CN1445861A - 具位於主动胞元阵列外的屏蔽电极和较小闸极－汲极电容的电晶体排列 - Google Patents
具位於主动胞元阵列外的屏蔽电极和较小闸极－汲极电容的电晶体排列 Download PDFInfo
- Publication number
- CN1445861A CN1445861A CN03107676A CN03107676A CN1445861A CN 1445861 A CN1445861 A CN 1445861A CN 03107676 A CN03107676 A CN 03107676A CN 03107676 A CN03107676 A CN 03107676A CN 1445861 A CN1445861 A CN 1445861A
- Authority
- CN
- China
- Prior art keywords
- electric crystal
- gate
- arrange
- substrate
- grid structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000013078 crystal Substances 0.000 title claims description 23
- 239000003990 capacitor Substances 0.000 title description 25
- 239000000758 substrate Substances 0.000 claims description 58
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 230000004888 barrier function Effects 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000009413 insulation Methods 0.000 claims description 10
- 230000000694 effects Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 230000005611 electricity Effects 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 210000002858 crystal cell Anatomy 0.000 claims 8
- 210000004027 cell Anatomy 0.000 claims 4
- 229920005591 polysilicon Polymers 0.000 claims 2
- 239000004065 semiconductor Substances 0.000 description 65
- 229910044991 metal oxide Inorganic materials 0.000 description 55
- 150000004706 metal oxides Chemical class 0.000 description 55
- 239000002210 silicon-based material Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 230000002349 favourable effect Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
由设置在至少是逐段将主动胞元阵列(2)环绕住的边缘区(4)内的屏蔽电极(17)改善电晶体排列(1)的开关特性，这是因为设置在边缘区(4)内的屏蔽电极(17)可以降低边缘栅结构(14)和汲极区(16)之间的电容，进而使电晶体排列(1)的闸极－汲极电容CGD降低。
Description
发明说明
本发明是一种晶体管排列，此种晶体管排列至少具有一个由设置在基板内的至少一个晶体管胞元构成的主动胞元数组，以及一个至少是逐段将主动胞元数组环绕住的边缘区，此种晶体管排列具有以下特征：
--基板具有一个基板表面，且在基板的背面另有一个与此基板表面平行的基板背面，
--晶体管胞元具有一个闸极，此闸极与基板之间有一个绝缘层(12)使二者彼此绝缘，
--边缘区具有一个与闸极形成导电连接的可导电的边缘栅结构，
--在基板内有一个与晶体管排列的汲极金属层形成导电连接的汲极区。
本发明之晶体管排列尤其适用于沟槽式金属氧化物半导体大功率晶体管，此种沟槽式金属氧化物半导体大功率晶体管可利用在数伏特范围的控制电压控制电流强度很大(可大至数十安培)的开关电流，在接通的负荷电路内的介电强度大至数百伏特，且开关时间通常在1微秒以内。
沟槽式金属氧化物半导体大功率晶体管通常是由一个具有一个主动胞元区及一个被动边缘区的半导体本体构成，其中在主动胞元区内有多个以并联方式排列在一起的沟槽式晶体管胞元。
利用不同的沟槽式晶体管胞元即可形成如自导电型及自锁型p沟道-沟槽式金属氧化物半导体大功率晶体管及/或n沟道-沟槽式金属氧化物半导体大功率晶体管。
图2所示的是一个自锁型n沟道-沟槽式金属氧化物半导体大功率晶体管(1)的一个单一的传统型沟槽式晶体管胞元(3)的简化断面图。在本例中，沟槽式金属氧化物半导体大功率晶体管(1)的半导体基板(6)是由一个形成汲极区(16)的强n型掺杂(n++型掺杂)的基底构成。在汲极区(16)之上有一个以外延法而得的弱n型掺杂(n-型掺杂)的漂移区(24)。
漂移区(24)分别与p型掺杂的扩散区及n++型掺杂的扩散区形成导电连接。p型掺杂的扩散区构成沟槽式晶体管胞元(3)的沟道区(27)，n++型掺杂的扩散区构成沟槽式晶体管胞元(3)的源极区(26)。在扩散区内有一个内表面覆有一层栅极氧化物的沟槽(9)，并以构成闸极(10)的多晶硅材料将沟槽(9)填满。
闸极(10)与沟槽式金属氧化物半导体大功率晶体管的一条栅极连接线形成导电连接，源极区(26)与沟槽式金属氧化物半导体大功率晶体管的一条源极连接线形成导电连接。基板表面(7)上有一层使源极区(26)与门极(10)与位于其上的金属层绝缘的场氧化层(18)。在位于基板表面(7)背面的基板背面(8)与半导体本体(23)的汲极区(16)的相接处有一层汲极金属层(15)。
在无电压状态下，可导电的源极区(26)被p型掺杂的沟道区(27)与汲极区(16)隔开。如果对闸极(10)施以一正电位偏置，则在沟道区(27)内直接与栅极氧化物(25)相邻处的少数载流子(在此状态下为电子)的数量就会增加。若闸极(10)的正电位偏置升高，则在原来的p型导电沟道区(27)内会形成一个n型导电沟道(29)(逆转)。
当源极区及汲极区之间的电流强度变大，半导体本体的温度会升高，而沟道区内载流子的活动性则会降低。这个效应可以使沟槽式晶体管胞元能够以比较简单的方式被并联接通。例如在接通状态下有一较大的电流流经并联的沟槽式晶体管胞元中的某一个沟槽式晶体管胞元，导致这个沟槽式晶体管胞元的温度升的较高。由于温度升高，导致沟道区内载流子的活动性降低，使沟槽式晶体管胞元的电阻变大(高奥姆性)。因此电流就会流向其它温度较低的并联沟槽式晶体管胞元。
在沟槽式金属氧化物半导体大功率晶体管的半导体本体内，沟槽式晶体管胞元通常是由一个伸得很长的沟槽构成。在前面说明的方式中，可以由多个排列在一起的沟槽组成一个主动胞元数组。
可以接通到沟槽式金属氧化物半导体大功率晶体管的最大电流强度是由并联的沟槽式晶体管胞元的漏源电阻(RDS(ON))决定。最小开关时间或最大工作频率主要是由栅极参数输入电阻(RG)及输入电容(CISS)决定。
输入电阻主要来自于沟槽内闸极的电阻，另外还有一小部分是来自沟槽式金属氧化物半导体大功率晶体管的栅极连接线及沟槽内闸极之间的电阻。输入电容(CISS)是由栅源电容(CGS)与门极-汲极电容(CGD)相加而得。
图2的沟槽式晶体管胞元排列在闸极(10)及漂移区(24)所属的汲极连接线之间的电容很高，这是因为漂移区(24)与门极(10)是隔着一层很薄的栅极氧化物(25)相对而立。
WO98/0295(Franke et al)提出一种在基板表面上方设有闸极的金属氧化物半导体大功率晶体管，这种晶体管的开关时间及开关损耗是由闸极-汲极电容(CGD)的缩小造成的。同时除了闸极外，还设有一个与金属氧化物半导体大功率晶体管的源极连接线形成导电连接的场电极。这个场电极的作用是屏蔽闸极上的电荷，使其不受漂移区的影响，并缩小闸极及漂移区彼此相对而立所在的表面的面积。
US 5283201(Tsang et al)提出一种具有设置在沟槽之半导体基板内的闸极的沟槽式金属氧化物半导体大功率晶体管，在这种晶体管的闸极下方另外设有一个以闸极的材料制成，并与闸极绝缘的区域。
利用US 5283201(Tsang et al)提出的设计方法，以及进一步缩小主动胞元数组内的结构，可以缩短金属氧化物半导体大功率晶体管的开关时间，因此在开关时间内发生在金属氧化物半导体大功率晶体管的主动胞元数组内的开关损耗也会跟着降低。
由于开关损耗会使具有金属氧化物半导体大功率晶体管的电路(例如电机控制器或变压器的电路)的效用降低，因此有必要对金属氧化物半导体大功率晶体管做进一步的改良，使其具有更好的开关特性，及降低其开关损耗。
本发明的目的是提出一种经过改良的晶体管排列，由于这种晶体管排列具有较低的闸极-汲极电容，因此其开关特性优于传统型晶体管排列。
具有本发明申请专利范围1的特征的晶体管排列即可达到本发明的目的。从属于申请专利范围1的其它申请范围均为本发明之晶体管排列的其它有利实施方式。
本发明的晶体管排列是经由一个屏蔽电极使闸极-汲极电容降低，这个屏蔽电极至少是设置在环绕主动胞元数组的边缘区的一个边缘栅结构及一个汲极区之间的段落上。
边缘区的作用是作为晶体管胞元闸极的触点接通，在新的设计方式中亦作为场电极的触点接通之用。因此有必要将晶体管胞元的长度延伸至主动胞元数组之外。为了降低栅极输入电阻，故将边缘区内通常是以强掺杂的多晶硅材料制成的闸极扩大为平面的边缘栅结构，并经由多个通孔与一个栅极金属层形成导电连接。
平面的边缘栅结构在边缘区内形成平面闸极-汲极电容(CISS(Rand))的第一个电极，其对电极则形成漂移区。将边缘区的闸极-汲极电容(CISS(Rand))加上主动胞元数组内晶体管胞元的闸极-汲极电容(CISS(Feld))就可得出总输入电容(CISS)，写成计算式就是：CISS＝CISS(Rand)+CISS(Feld)。因此主动胞元数组的闸极-汲极电容占总输入电容的比例愈低，边缘区的闸极-汲极电容占晶体管排列的总闸极-汲极电容的比例就愈高。在经过最优化的传输损耗设计的沟槽式金属氧化物半导体大功率晶体管中，由边缘区的闸极-汲极电容构成的边缘部分所占的份量通常会由于主动胞元数组的面积很大而变的很小。但由于在新的设计方式中，即使是在主动胞元数组变得小很多的情况下也可以达到在接通状态下同样的栅源电阻(RDS(ON))，因此这种金属氧化物半导体大功率晶体管的开关特性受闸极-汲极电容的边缘部分的影响会跟着变大。
因此环绕主动胞元数组边缘区及金属氧化物半导体大功率晶体管的其它周边区域的闸极-汲极电容占总闸极-汲极电容的比重就会上升。
大功率晶体管的开关特性通常是由开关时间决定，所谓开关时间代表的意义是指在多长的时间内大功率晶体管的漏源段可以从接通状态变塑锁状态(或是从闭锁状态变成接通状态)。开关时间决定了大功率晶体管的工作频率。另一方面，大功率晶体管的开关特性也可以用切换期间在半导体本体结构内产生及必须引出的开关损耗来代表。但这两者其实没有很大的差别，因为开关损耗主要也是由开关时间决定。
开关时间是由一个时间常数决定，这个时间常数是由闸极的输入电阻与门极上的一个电荷(QG)决定，电荷(QG)的大小会随着一个可变的输入电容(CISS)而变化。输入电容(CISS)是由大功率晶体管的栅源电容与门极-汲极电容相加而得。由于在沟槽式金属氧化物半导体大功率晶体管的新的设计方式中，主动胞元数组内的闸极-汲极电容已经因场电极的设置而大幅降低，因此这种沟槽式金属氧化物半导体大功率晶体管的闸极-汲极电极在相当大的程度上是由边缘电容来决定，也就是介于设置在环绕主动胞元数组的边缘区内的一个边缘栅结构及沟槽式金属氧化物半导体大功率晶体管的半导体本体内的一个漂移区之间的边缘电容。
光是缩小边缘栅结构的面积虽然可以降低输入电容，但是也会导致输入电阻变大。如果不是缩小边缘栅结构的面积，而是在边缘栅结构及汲极区之间设置屏蔽电极，则不但可以降低边缘区内的闸极-汲极电容，而且也不会使通往闸极的连接线的电阻变大。
这种屏蔽电极经由绝缘层与边缘栅结构及汲极区及/或基板绝缘。这个绝缘层可以是一个单一的氧化物层，或是由多个绝缘层构成的多层绝缘系统。
屏蔽电极最好是与主动胞元数组内的场电极形成导电连接，这样在主动胞元数组及边缘区的屏蔽就会产生相同的屏蔽电位。
在本发明的晶体管排列的一种有利的实施方式中，屏蔽电极至少有一部分与沟槽式金属氧化物半导体大功率晶体管的场电极和源极金属层形成导电连接。这样边缘区的闸极-汲极电容就会转变成栅源电容和源漏电容。这种实施方式的优点在于栅源电容和源漏电容对于沟槽式金属氧化物半导体大功率晶体管的开关特性的影响远小于闸极-汲极电容造成的影响。
在本发明的晶体管排列的另外一种有利的实施方式中，屏蔽电极与一个控制排列形成导电连接。经由这个控制排列可以控制屏蔽电极上的电位，以便支持屏蔽作用或开关操作过程。这个控制排列可以设置在晶体管排列的半导体本体的其它区域内。另外一种可类方式是，将屏蔽电极与晶体管排列上的一条额外增加的接线形成导电连接，以便在必要时经由这条接线传送一个能够使本发明的晶体管排列的屏蔽特性及/或开关特性达到最佳化的适当的讯号。
本发明的晶体管排列最好是具有一个至少将主动胞元数组环绕住一部分的栅极环作为基板表面上方的边缘栅结构，此栅极环是以强掺杂的多晶硅材料制成，位于栅极环下方的是一个经由一个绝缘层与栅极环绝缘的屏蔽电极。这种由栅极环及屏蔽电极构成的组合不但可以使输入电阻降低，也可以使输入电容降低。
最好是以掺杂的多晶硅材料来制作平面状的屏蔽电极，并将屏蔽电极设置在基板表面及边缘栅结构之间，同时在边缘栅结构及屏蔽电极之间至少隔着一层将二者绝缘的绝缘层。就制造上的便利性来看，这种将掺杂的多晶硅材料制成的平面状屏蔽电极设置在基板表面上的方式具有很大的优点，这是因为在制造具有场电极的一般沟槽式金属氧化物半导体大功率晶体管时，可以一并制造出这个以多晶硅材料制成的平面层(屏蔽电极)及场电极的触点接通所需的结构。
本发明的晶体管排列的另外一种有利的实施方式是经由基板的掺杂使屏蔽电极位于边缘结构下方的一个区域。构成屏蔽电极的这个区域具有一个导电类型掺杂，这个导电类型掺杂与其周围的基板的导电类型掺杂是相反的。沟槽式金属氧化物半导体大功率晶体管边缘区的基板掺杂常与漂移区的掺杂相同。
在n型沟道金属氧化物半导体大功率晶体管中，这是一种弱的n-型掺杂。相对的，屏蔽电极所在的区域就具有一个p型掺杂。由于在制造沟槽式金属氧化物半导体大功率晶体管的制程中，漂移区至少在形成沟道区及源极区时均不需进行植入步骤，因此利用这种方式制作屏蔽电极在制程上并不会麻烦。
本发明的晶体管排列的另外一种有利的实施方式是将多晶硅材料制的边缘结构的范围大幅缩小，并作为栅结构设置在金属层内。由于构成金属层的金属(铝)的比电阻小于掺杂的多晶硅材料的比电阻，因此在相同的电阻下，这些结构的面积可以变得较小。这个金属层是设置在一个由氧化物构成的绝缘层上，同时基于功能上的考量，这个绝缘层所在的位置通常与其它的层非常靠近。
前面都是以沟槽式晶体管胞元为例来说明本发明的晶体管排列。其实本发明的晶体管排列的应用范围亦可以类似的方式扩展至IGBT，也就是具有平面结构及汲极--上结构(Drain-Up-Struktur)的晶体管排列。
此外，本发明的方式亦可应用于自导电型及自锁型p沟道晶体管胞元及n沟道晶体管胞元。
以下配合图式对本发明作进一步的说明，各图式中相同的组件均使用相同的标号。
图1：本发明之第一种实施方式的晶体管排列的主动胞元区及边缘区之间的简化断面示意图。
图2：一种沟槽式晶体管胞元的简化断面示意图。
图3：一种沟槽式金属氧化物半导体大功率晶体管的简化上视示意图。
图4：一种传统型晶体管排列的边缘区的部分断面示意图。
图5：本发明之第二种实施方式的晶体管排列的边缘区的简化断面示意图。
图6：本发明之第三种实施方式的晶体管排列的边缘区的简化断面示意图。
图7：栅源电压(UGS)对栅电荷(QG)的特性曲线族。
关于图2已在本文开头处说明过。
图1显示一种作为沟槽式金属氧化物半导体大功率晶体管的晶体管排列(1)，从图1中可看到此种晶体管排列的源极连接线、汲极连接线、栅极连接线、以及具有垂直双重扩散沟槽结构的n型沟道金属氧化物半导体场效应晶体管MOSFET(VDMOSET：垂直双重扩散金属氧化物半导体场效应晶体管)。从图1中可看出，与汲极连接线形成导电连接的汲极金属层(15)是设置在基板(6)的基板背面(8)上。在基板内，有一个n++掺杂的汲极区(16)与汲极金属层(15)形成导电连接。n++掺杂的汲极区(16)的一面与汲极金属层(15)形成导电连接，另一面则与一个漂移区(24)形成导电连接。沟槽式金属氧化物半导体大功率晶体管的闭锁操作会在漂移区(24)内形成一个空间电荷区，这个空间电荷区的范围会在很大程度上决定沟槽式金属氧化物半导体大功率晶体管的最大反向电压。这个空间电荷区具有比汲极区(16)弱的n型掺杂。
在主动场胞元(2)内的基板(6)内设有沟槽(9)。在图1的实施方式中，沟槽(9)是向重直于图1所示之断面的方向延伸。沟槽(9)内部衬有第一个绝缘层(12)。绝缘层(12)使设置在沟槽(9)内的闸极(10)和场电极(11)与基板绝缘。闸极(10)和场电极(11)彼此被第二个绝缘层(13)隔开。位于沟槽(9)之间、大致与闸极(10)对立的沟道区(27)连接在基板(6)的漂移区(24)上。源极区(26)位于沟道区(27)及基板表面(7)之间。场电极(11)可以降低闸极(10)和漂移区(24)之间的电容。源极金属层(21)经由通孔(28)与源极区(26)形成导电连接，源极金属层(21)与闸极(10)之间则隔着一个中间绝缘层(19)。制造闸极(10)和场电极(11)的材料均为强掺杂的多晶硅材料。可以在闸极(10)内增设一个附加层(例如增设一个硅化物层)以提高闸极(10)的导电性。具有闸极(10)和场电极(11)的沟槽(9)与相邻的基板(6)的掺杂区共同构成一个延伸至汲极区(16)的沟槽式晶体管胞元(3)。
如果对这种沟槽式晶体管胞元(3)的闸极(10)施以一正电位，则在与闸极(10)在栅极氧化物(25)范围的绝缘层(12)相对而立的p型掺杂的沟道区(27)内会自p型掺杂的沟道区(27)加的少数载流子(电子)形成一个n型导电的反向沟道。
在沟槽式金属氧化物半导体大功率晶体管(1)的边缘区(4)内一方面会形成设置在沟槽(9)内的场电极(11)与源极金属层(21)的触点接通，另一方面还会形成设置在沟槽(9)内的闸极(10)与栅极金属层(20)的触点接通。此外，在图1中的边缘区(4)也显示一种屏蔽电极(17)的实施方式。
设置在沟槽(9)内的场电极(11)的触点接通形成于在垂直方向上与第一个断面(I)平行的第二个断面(II)。如断面(II)所示，由于在垂直于断面(I)的沟槽(9)内的闸极(10)的长度并未延伸至整个沟槽(9)的长度，因此场电极(11)的触点接通会在沟槽(9)的一个终端区内形成。每一个突出于基板表面(7)之外的场电极(11)均与源极金属层(21)形成导电连接，而且还会形成一个延伸至基板表面(7)上方的屏蔽电极(17)。
在介于第一个断面(I)及第二个断面(II)之间的另外一个断面(III)内，闸极(10)与一个边缘栅结构(14)形成导电连接。边缘栅结构(14)与栅极金属层(20)形成导电连接。在本实施方式中，边缘栅结构(14)及屏蔽电极(17)都是以掺杂的多晶硅材料制成。源极金属层(21)、栅极金属层(20)、屏蔽电极(17)、以及基板(6)彼此隔着第一个绝缘层(场氧化物层，18)、第二个绝缘层(中间氧化物层，19)、以及另外一个绝缘层(13)。
在本实施方式中，沟槽式金属氧化物半导体大功率晶体管(1)的闸极-汲极电容经由设置在主动胞元数组(2)内的场电极(11)降低至一适当的程度，使得能够经由设置在沟槽式金属氧化物半导体大功率晶体管(1)边缘区(4)的汲极区(16)、漂移区(24)、以及边缘栅结构(14)之间的屏蔽电极(17)明显改善沟槽式金属氧化物半导体大功率晶体管(1)的开关特性。
图3显示沟槽式金属氧化物半导体大功率晶体管(1)的部分表面的上视图。沟槽式金属氧化物半导体大功率晶体管(1)至少具有一个被边缘区(4)环绕住的主动胞元数组(2)。主动胞元数组(2)具有含沟槽(9)的沟槽式晶体管胞元(3)，这些沟槽(9)依次设置在主动胞元数组(2)内。沟槽(9)延伸至边缘区(4)或是经由本身的端子板形成导电连接，设置在沟槽(9)内的闸极(10)及/或场电极(11)在这些端子板内形成触点接通。为了降低通往闸极(10)的引线的电阻，边缘区(4)具有一个以掺杂的多晶硅材料制成的边缘栅结构(14)，且边缘栅结构(14)及设置在沟槽(9)内的闸极(10)之间可接通导电。设置在沟槽式金属氧化物半导体大功率晶体管(1)表面上的栅极金属层(20)可以经由通孔(28)与至少隔着一个绝缘层的边缘栅结构形成导电连接。
图4显示一种传统型晶体管排列的边缘区(4)的部分断面示意图。从图4中可看出，在漂移区(24)上方有一个场氧化物层(18)。场氧化物层(18)使漂移区(24)与逐段设置在场氧化物层(18)上的边缘栅结构(14)绝缘。另外一个绝缘层(中间氧化物层，19)则使边缘栅结构(14)与另外一个可导电的源极金属层(21)绝缘。栅极金属层(20)可经由通孔(28)与位于其下方、通常是由掺杂的多晶硅材料制成的边缘栅结构(14)形成导电连接。
边缘栅结构(14)会经由位于其间的场氧化物层(18)及位于下方的漂移层(24)形成一个会对晶体管排列的开关特性造成不利影0的电容CGD。
图5显示一种按照本发明的第二种实施方式制作成沟槽式金属氧化物半导体大功率晶体管的晶体管排列的一个边缘区(4)。图5的晶体管排列与图4的晶体管排列的不同处是，在位于漂区(24)上方的场氧化物层(18)上逐段设有一个与源极金属层(21)形成导电连接的屏蔽电极(17)。边缘栅结构(14)的一边与屏蔽电极(17)之间隔着一个绝缘层(13)，另一边则经由通孔(28)与栅极金属层(20)形成导电连接。在本实施方式的晶体管排列中，介于边缘栅结构(14)及漂移区(24)之间的电容会经由屏蔽电极(17)被转换为边缘栅结构(14)及屏蔽电极(17)之间的电容，也就是被转换成栅极连接线及源极连接线之间的电容。这个转换后的电容对沟槽式金属氧化物半导体大功率晶体管的开关特性的影响远小于栅极连接线及汲极连接线之间的电容造成的影响。
图6显示一种制成沟槽式金属氧化物半导体大功率晶体管的晶体管排列的一个边缘区(4)。在边缘区(4)内设有按照本发明的第三种实施方式制作的屏蔽电极(17，22)。在本实施方式中，屏蔽电极(17，22)是作为n-型掺杂的漂移区(24)内位于基板表面(7)下方的一个p型掺杂区域。
图7显示沟槽式金属氧化物半导体大功率晶体管的不同种类的边缘区的栅源电压(UGS)对栅电荷(QG)的特性曲线族。如果以一个固定不变的充电电流对一个未充电的闸极充电，以提高这个闸极的负载，则在第一个阶段A，栅极和源极之间的电位会以近似直线的方式上升。
继续充电至第二个阶段B只会对栅极和源极之间的电位差造成极微小的改变。在阶段B，沟槽式金属氧化物半导体大功率晶体管的的源漏段的进一步导通会先被延迟。阶段B中走势平缓的特性曲线段被称为密勒高原(Miller-Plateau)，其长度是MOS晶体管开关操作过程的时间的一个指标。
在第三个阶段C，对闸极的充电与栅极和源极之间的电位之间的关系又回复至近似直线的关系。密勒高原(Miller-Plateau)的长度会随着闸极-汲极电容的大小而变化。闸极-汲极电容愈大，密勒高原(Miller-Plateau)的长度就愈长，因此也就必须对闸极充更多的电。
特性曲线a描述一个理想化的沟槽式金属氧化物半导体大功率晶体管的行为，这种沟槽式金属氧化物半导体大功率晶体管只具有一个没有边缘区的主动胞元数组，并在其沟槽式晶体管胞元内设有场电极。
特性曲线b描述一个传统式的沟槽式金属氧化物半导体大功率晶体管的行为，这种沟槽式
金属氧化物半导体大功率晶体管具有一个与基板隔着一个场氧化物层(绝缘层)的边缘栅结构。
特性曲线c描述本发明的第一种实施方式的沟槽式金属氧化物半导体大功率晶体管的行为，在这种沟槽式金属氧化物半导体大功率晶体管的边缘栅结构与基板之间设有一个以多晶硅材料制成的屏蔽电极。
特性曲线d描述一个沟槽式金属氧化物半导体大功率晶体管的栅源电压与栅极负载之间的关系，在这种沟槽式金属氧化物半导体大功率晶体管中，边缘栅结构被缩小成一个栅极金属层。这个栅极金属层与屏蔽电极之间隔着一个中间氧化物层(中间绝缘层)，而蔽电极与基板之间隔着一个场氧化物层(中间绝缘层)。
标号说明1 沟槽式金属氧化物半导体大功率晶体管(晶体管排列)2 主动胞元数组3 (沟槽式)晶体管胞元4 边缘区5 沟道6 基板7 基板表面8 基板背面9 沟槽10 闸极11 场电极12 绝缘层13 场电极上的绝缘层14 边缘栅结构15 汲极金属层16 汲极区17 屏蔽电极18 场氧化物层(FOX)19 中间氧化物层(ZWOX)20 栅极金属层21 源极金属层22 槽23 半导体本体24 漂移区25 栅极氧化物26 源极区27 沟道区通孔
Claims (19)
1.一种电晶体排列(1)，此种电晶体排列至少具有一个由设置在基板(6)内的至少一个电晶体胞元(3)构成的主动胞元阵列(2)，以及一个至少是逐段将主动胞元阵列(2)环绕住的边缘区(4)，其中：
--基板(6)具有一个基板表面(7)，且在基板的背面另有一个与此基板表面(7)相对的基板背面(8)，
--电晶体胞元(1)具有一个闸极(10)，此闸极(10)与该基板(6)之间有一个绝缘层(12)使二者彼此绝缘，
--该边缘区(4)具有一个与该闸极(10)形成导电连接的可导电的边缘栅结构(14)，以及
--该基板内(6)设有一个汲极区(16)，
其特征为：至少具有一个屏蔽电极(17)，此屏蔽电极(17)至少是逐段设置在该边缘栅结构(14)及该汲极区(16)之间。
2.如权利要求1项的电晶体排列，其特征为：该电晶体胞元(1)是沿著一个沟槽(9)伸展，且该闸极(10)是设置在该沟槽(9)内。
3.如权利要求1或2项的电晶体排列，其特征为：在该沟槽(9)内的该闸极(10)下方设有一个方向朝基板背面(8)的该场电极(11)，且该场电极(11)与该闸极(10)和该基板(6)之间隔著绝缘层(12，13)。
4.如权利要求1-3项中任一项的电晶体排列，其特征为：该主动胞元阵列(2)内设有多个电晶体胞元(3)。
5.如权利要求1-4项中任一项的电晶体排列，其特征为：该电晶体胞元(3)是制作成条带状。
6.如权利要求5项的电晶体排列，其特征为：该条带状的电晶体胞元(3)是依次平行排列。
7.如权利要求1-6项中任一项的电晶体排列，其特征为：所设置的至少一个屏蔽电极(17)与场电极(11)形成导电连接。
8.如权利要求1-7项中任一项的电晶体排列，其特征为：所设置的至少一个屏蔽电极(17)与该电晶体排列(1)的一个源极金属层形成导电连接。
9.如权利要求1-7项中任一项的电晶体排列，其特征为：所设置的至少一个屏蔽电极(17)与一个控制排列形成导电连接，经由这个控制排列可以控制该屏蔽电极(17)的电位，同 经由这个被控制的该屏蔽电极(17)的电位可以对该边缘栅结构(14)及该汲极区(16)之间的讯号串扰产生消除的作用。
10.如权利要求1-9项中任一项的电晶体排列，其特征为：以多晶矽材料制作的栅极环作为至少将主动胞元阵列(2)环绕住一部分的该边缘栅结构(14)。
11.如权利要求1-10项中任一项的电晶体排列，其特征为：将以掺杂的多晶矽材料制成的平面层状的屏蔽电极(17)设置在基板表面(7)及边缘栅结构(14)之间，并经由绝缘层(18，19，13)与基板表面(7)及边缘栅结构(14)绝缘。
12.如权利要求1-10中任一项的电晶体排列，其特征为：基板(6)在边缘区(4)具有第一种导电类型掺杂，屏蔽电极(17)是由该基板(6)内该边缘栅结构(14)下方的一个槽(22)所构成，且槽(22)具有与第一种导电类型掺杂相反的导电类型掺杂。
13.如权利要求1-12中任一项的电晶体排列，其特征为：经由设置在该边缘栅结构(14)及该屏蔽电极(17)之间厚度很厚的绝缘层(19)降低该边缘栅结构(14)及该屏蔽电极(17)之间的电容。
14.如权利要求1-13中任一项的电晶体排列，其特征为：在第二个金属层平面内具有一高导电性材料的该边缘栅结构(14)是设置在该基板表面(7)及第一个金属层之间，此第一个金属层具有源极及栅极金属层。
15.如权利要求1-14中任一项的电晶体排列，其特征为：以该栅极金属层(20)作为该边缘栅结构(14)。
16.如权利要求1-13中任一项的电晶体排列，其特征为：该边缘栅结构(14)的制造材料含有铝。
17.如权利要求1-16中任一项的电晶体排列，其特征为：在该基板(6)内设有一个与该基板(6)绝缘的可导电的汲极--上结构(Drain-Up-Struktur)，且该汲极区(16)与一个设置在该基板表面(7)上方的金属层形成导电连接。
18.如权利要求1-16中任一项的电晶体排列，其特征为：该汲极区(16)与一个连接在该汲极区(16)上的一汲极金属层形成导电连接。
19.如权利要求1-18中任一项的电晶体排列，其特征为：在相邻的电晶体胞元(3)的沟槽(9)之间设置横向沟槽，这些横向沟槽与相邻的电晶体胞元(3)的闸极(10)及/或场电极(11)形成导电连接。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10212149A DE10212149B4 (de) | 2002-03-19 | 2002-03-19 | Transistoranordnung mit Schirmelektrode außerhalb eines aktiven Zellenfeldes und reduzierter Gate-Drain-Kapazität |
| DE10212149.4 | 2002-03-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1445861A true CN1445861A (zh) | 2003-10-01 |
| CN1297014C CN1297014C (zh) | 2007-01-24 |
Family
ID=27815770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031076769A Expired - Lifetime CN1297014C (zh) | 2002-03-19 | 2003-03-19 | 具有位于有源单元阵列外的屏蔽电极的晶体管排列 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6690062B2 (zh) |
| CN (1) | CN1297014C (zh) |
| DE (1) | DE10212149B4 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI500114B (zh) * | 2008-11-14 | 2015-09-11 | Semiconductor Components Ind | 半導體組件及製造方法 |
| CN112838007A (zh) * | 2020-12-31 | 2021-05-25 | 北京燕东微电子科技有限公司 | 一种沟槽栅功率器件及其制备方法 |
Families Citing this family (84)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870220B2 (en) * | 2002-08-23 | 2005-03-22 | Fairchild Semiconductor Corporation | Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses |
| DE10212144B4 (de) * | 2002-03-19 | 2005-10-06 | Infineon Technologies Ag | Transistoranordnung mit einer Struktur zur elektrischen Kontaktierung von Elektroden einer Trench-Transistorzelle |
| US6838722B2 (en) * | 2002-03-22 | 2005-01-04 | Siliconix Incorporated | Structures of and methods of fabricating trench-gated MIS devices |
| AU2003228073A1 (en) | 2002-05-31 | 2003-12-19 | Koninklijke Philips Electronics N.V. | Trench-gate semiconductor device,corresponding module and apparatus ,and method of operating the device |
| US6870217B2 (en) * | 2002-08-23 | 2005-03-22 | Fairchild Semiconductor Corporation | Method of and apparatus for driving a dual gated MOSFET |
| US20060118832A1 (en) * | 2003-01-21 | 2006-06-08 | North-West University | Fast switching power insulated gate semiconductor device |
| TW583748B (en) * | 2003-03-28 | 2004-04-11 | Mosel Vitelic Inc | The termination structure of DMOS device |
| US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| JP3906184B2 (ja) * | 2003-06-11 | 2007-04-18 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US6913977B2 (en) * | 2003-09-08 | 2005-07-05 | Siliconix Incorporated | Triple-diffused trench MOSFET and method of fabricating the same |
| DE10341793B4 (de) * | 2003-09-10 | 2021-09-23 | Infineon Technologies Ag | Halbleiterbauelement und Verfahren zu dessen Herstellung |
| DE10350684B4 (de) | 2003-10-30 | 2008-08-28 | Infineon Technologies Ag | Verfahren zur Herstellung einer Leistungstransistoranordnung und mit diesem Verfahren hergestellte Leistungstransistoranordnung |
| DE10353387B4 (de) | 2003-11-14 | 2008-07-24 | Infineon Technologies Ag | Verfahren zur Herstellung einer Leistungstransistoranordnung und Leistungstransistoranordnung |
| DE102004009602B4 (de) * | 2004-02-27 | 2009-09-17 | Infineon Technologies Ag | Trench-Transistor |
| US20050269630A1 (en) * | 2004-06-04 | 2005-12-08 | Jianjun Cao | Trench type semiconductor device with reduced Qgd |
| GB0419556D0 (en) * | 2004-09-03 | 2004-10-06 | Koninkl Philips Electronics Nv | Semiconductor device |
| US7453119B2 (en) * | 2005-02-11 | 2008-11-18 | Alphs & Omega Semiconductor, Ltd. | Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact |
| AT504998A2 (de) | 2005-04-06 | 2008-09-15 | Fairchild Semiconductor | Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben |
| JP4955222B2 (ja) * | 2005-05-20 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN103094348B (zh) | 2005-06-10 | 2016-08-10 | 飞兆半导体公司 | 场效应晶体管 |
| DE102005028224B4 (de) * | 2005-06-17 | 2015-08-20 | Infineon Technologies Ag | Halbleiterbauteil mit einem Transistor |
| TWI400757B (zh) * | 2005-06-29 | 2013-07-01 | Fairchild Semiconductor | 形成遮蔽閘極場效應電晶體之方法 |
| DE102005041358B4 (de) | 2005-08-31 | 2012-01-19 | Infineon Technologies Austria Ag | Feldplatten-Trenchtransistor sowie Verfahren zu dessen Herstellung |
| DE102005052734B4 (de) * | 2005-10-06 | 2012-02-23 | Infineon Technologies Ag | Halbleiterstruktur, Verfahren zum Betreiben einer Halbleiterstruktur und Verfahren zum Herstellen einer Halbleiterstruktur |
| US7449354B2 (en) | 2006-01-05 | 2008-11-11 | Fairchild Semiconductor Corporation | Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch |
| US8921193B2 (en) * | 2006-01-17 | 2014-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pre-gate dielectric process using hydrogen annealing |
| US8193580B2 (en) | 2009-08-14 | 2012-06-05 | Alpha And Omega Semiconductor, Inc. | Shielded gate trench MOSFET device and fabrication |
| US8618601B2 (en) * | 2009-08-14 | 2013-12-31 | Alpha And Omega Semiconductor Incorporated | Shielded gate trench MOSFET with increased source-metal contact |
| US8236651B2 (en) * | 2009-08-14 | 2012-08-07 | Alpha And Omega Semiconductor Incorporated | Shielded gate trench MOSFET device and fabrication |
| US7633119B2 (en) * | 2006-02-17 | 2009-12-15 | Alpha & Omega Semiconductor, Ltd | Shielded gate trench (SGT) MOSFET devices and manufacturing processes |
| US7355262B2 (en) * | 2006-03-17 | 2008-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diffusion topography engineering for high performance CMOS fabrication |
| DE102006026943B4 (de) * | 2006-06-09 | 2011-01-05 | Infineon Technologies Austria Ag | Mittels Feldeffekt steuerbarer Trench-Transistor mit zwei Steuerelektroden |
| DE102006029750B4 (de) | 2006-06-28 | 2010-12-02 | Infineon Technologies Austria Ag | Trenchtransistor und Verfahren zur Herstellung |
| US9252251B2 (en) | 2006-08-03 | 2016-02-02 | Infineon Technologies Austria Ag | Semiconductor component with a space saving edge structure |
| DE102006036347B4 (de) * | 2006-08-03 | 2012-01-12 | Infineon Technologies Austria Ag | Halbleiterbauelement mit einer platzsparenden Randstruktur |
| US7816729B2 (en) * | 2006-08-08 | 2010-10-19 | Fwu-Iuan Hshieh | Trenched MOSFET device with trenched contacts |
| DE102007004323A1 (de) * | 2007-01-29 | 2008-07-31 | Infineon Technologies Austria Ag | Bauelementanordnung mit einem eine Feldelektrode aufweisenden MOS-Transistor |
| DE102007008777B4 (de) * | 2007-02-20 | 2012-03-15 | Infineon Technologies Austria Ag | Halbleiterbauelement mit Zellenstruktur und Verfahren zur Herstellung desselben |
| US7521332B2 (en) * | 2007-03-23 | 2009-04-21 | Alpha & Omega Semiconductor, Ltd | Resistance-based etch depth determination for SGT technology |
| US8021563B2 (en) * | 2007-03-23 | 2011-09-20 | Alpha & Omega Semiconductor, Ltd | Etch depth determination for SGT technology |
| KR101630734B1 (ko) | 2007-09-21 | 2016-06-16 | 페어차일드 세미컨덕터 코포레이션 | 전력 소자 |
| US20100013009A1 (en) * | 2007-12-14 | 2010-01-21 | James Pan | Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance |
| US7772668B2 (en) * | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US20090184373A1 (en) * | 2008-01-18 | 2009-07-23 | Infineon Technologies Austria Ag | Semiconductor device and method for manufacturing a semiconductor device |
| JP2009188294A (ja) * | 2008-02-08 | 2009-08-20 | Nec Electronics Corp | パワーｍｏｓｆｅｔ |
| US8866255B2 (en) * | 2008-03-12 | 2014-10-21 | Infineon Technologies Austria Ag | Semiconductor device with staggered oxide-filled trenches at edge region |
| US7807576B2 (en) * | 2008-06-20 | 2010-10-05 | Fairchild Semiconductor Corporation | Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices |
| US8008720B2 (en) * | 2008-10-09 | 2011-08-30 | Hvvi Semiconductors, Inc. | Transistor structure having a conductive layer formed contiguous in a single deposition |
| US8008719B2 (en) * | 2008-10-09 | 2011-08-30 | Hvvi Semiconductors, Inc. | Transistor structure having dual shield layers |
| US8552535B2 (en) * | 2008-11-14 | 2013-10-08 | Semiconductor Components Industries, Llc | Trench shielding structure for semiconductor device and method |
| US8304829B2 (en) * | 2008-12-08 | 2012-11-06 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8174067B2 (en) * | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US7911260B2 (en) * | 2009-02-02 | 2011-03-22 | Infineon Technologies Ag | Current control circuits |
| US8227855B2 (en) * | 2009-02-09 | 2012-07-24 | Fairchild Semiconductor Corporation | Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same |
| US8148749B2 (en) * | 2009-02-19 | 2012-04-03 | Fairchild Semiconductor Corporation | Trench-shielded semiconductor device |
| US8049276B2 (en) * | 2009-06-12 | 2011-11-01 | Fairchild Semiconductor Corporation | Reduced process sensitivity of electrode-semiconductor rectifiers |
| US8222090B2 (en) * | 2009-08-04 | 2012-07-17 | Fairchild Semiconductor Corporation | Modular die and mask for semiconductor processing |
| TWI380448B (en) * | 2009-09-16 | 2012-12-21 | Anpec Electronics Corp | Overlapping trench gate semiconductor device and manufacturing method thereof |
| US8187939B2 (en) * | 2009-09-23 | 2012-05-29 | Alpha & Omega Semiconductor Incorporated | Direct contact in trench with three-mask shield gate process |
| US20110084332A1 (en) * | 2009-10-08 | 2011-04-14 | Vishay General Semiconductor, Llc. | Trench termination structure |
| US9425305B2 (en) * | 2009-10-20 | 2016-08-23 | Vishay-Siliconix | Structures of and methods of fabricating split gate MIS devices |
| US9419129B2 (en) | 2009-10-21 | 2016-08-16 | Vishay-Siliconix | Split gate semiconductor device with curved gate oxide profile |
| US8198678B2 (en) | 2009-12-09 | 2012-06-12 | Infineon Technologies Austria Ag | Semiconductor device with improved on-resistance |
| WO2011109559A2 (en) | 2010-03-02 | 2011-09-09 | Kyle Terrill | Structures and methods of fabricating dual gate devices |
| US8431457B2 (en) * | 2010-03-11 | 2013-04-30 | Alpha And Omega Semiconductor Incorporated | Method for fabricating a shielded gate trench MOS with improved source pickup layout |
| US8319290B2 (en) | 2010-06-18 | 2012-11-27 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| US8502346B2 (en) * | 2010-12-23 | 2013-08-06 | Alpha And Omega Semiconductor Incorporated | Monolithic IGBT and diode structure for quasi-resonant converters |
| US8598654B2 (en) | 2011-03-16 | 2013-12-03 | Fairchild Semiconductor Corporation | MOSFET device with thick trench bottom oxide |
| DE112012002136T5 (de) | 2011-05-18 | 2014-03-13 | Vishay-Siliconix | Halbleitervorrichtung |
| US8829603B2 (en) | 2011-08-18 | 2014-09-09 | Alpha And Omega Semiconductor Incorporated | Shielded gate trench MOSFET package |
| US8816431B2 (en) * | 2012-03-09 | 2014-08-26 | Fairchild Semiconductor Corporation | Shielded gate MOSFET device with a funnel-shaped trench |
| TW201403782A (zh) * | 2012-07-04 | 2014-01-16 | Ind Tech Res Inst | 基底穿孔的製造方法、矽穿孔結構及其電容控制方法 |
| US9455205B2 (en) | 2012-10-09 | 2016-09-27 | Infineon Technologies Ag | Semiconductor devices and processing methods |
| US9099419B2 (en) * | 2012-10-09 | 2015-08-04 | Infineon Technologies Ag | Test method and test arrangement |
| US8963240B2 (en) * | 2013-04-26 | 2015-02-24 | Alpha And Omega Semiconductor Incorporated | Shielded gate trench (SGT) mosfet devices and manufacturing processes |
| US9570576B2 (en) | 2013-12-10 | 2017-02-14 | Infineon Technologies Ag | Method for forming a semiconductor device having insulating parts or layers formed via anodic oxidation |
| US9218958B2 (en) | 2013-12-10 | 2015-12-22 | Infineon Technologies Ag | Method for forming a semiconductor device |
| KR102026543B1 (ko) | 2014-08-19 | 2019-09-27 | 비쉐이-실리코닉스 | 전자 회로 |
| CN106298924A (zh) * | 2015-06-03 | 2017-01-04 | 北大方正集团有限公司 | 场效应晶体管的制备方法和场效应晶体管 |
| US9391194B1 (en) | 2015-06-19 | 2016-07-12 | Sanken Electric Co., Ltd. | High voltage vertical FPMOS fets |
| JP6602698B2 (ja) * | 2016-03-11 | 2019-11-06 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US11081554B2 (en) * | 2017-10-12 | 2021-08-03 | Semiconductor Components Industries, Llc | Insulated gate semiconductor device having trench termination structure and method |
| US11217541B2 (en) | 2019-05-08 | 2022-01-04 | Vishay-Siliconix, LLC | Transistors with electrically active chip seal ring and methods of manufacture |
| US11218144B2 (en) | 2019-09-12 | 2022-01-04 | Vishay-Siliconix, LLC | Semiconductor device with multiple independent gates |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283201A (en) * | 1988-05-17 | 1994-02-01 | Advanced Power Technology, Inc. | High density power device fabrication process |
| US5597765A (en) * | 1995-01-10 | 1997-01-28 | Siliconix Incorporated | Method for making termination structure for power MOSFET |
| US5763915A (en) * | 1996-02-27 | 1998-06-09 | Magemos Corporation | DMOS transistors having trenched gate oxide |
| EP0925610A1 (de) | 1996-07-16 | 1999-06-30 | Siemens Aktiengesellschaft | Halbleiterbauelement mit einer steuerelektrode zur modulation der leitfähigkeit eines kanalbereichs unter verwendung einer feldplattenstruktur |
| US5912490A (en) * | 1997-08-04 | 1999-06-15 | Spectrian | MOSFET having buried shield plate for reduced gate/drain capacitance |
| KR100415490B1 (ko) * | 1999-01-11 | 2004-01-24 | 프라운호퍼-게젤샤프트 츄어 푀르더룽 데어 안게반텐 포르슝에.파우. | 파워 모스 소자 및 그 제조 방법 |
-
2002
- 2002-03-19 DE DE10212149A patent/DE10212149B4/de not_active Expired - Lifetime
-
2003
- 2003-03-19 CN CNB031076769A patent/CN1297014C/zh not_active Expired - Lifetime
- 2003-03-19 US US10/391,997 patent/US6690062B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI500114B (zh) * | 2008-11-14 | 2015-09-11 | Semiconductor Components Ind | 半導體組件及製造方法 |
| CN112838007A (zh) * | 2020-12-31 | 2021-05-25 | 北京燕东微电子科技有限公司 | 一种沟槽栅功率器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10212149B4 (de) | 2007-10-04 |
| DE10212149A1 (de) | 2003-10-16 |
| US20030178676A1 (en) | 2003-09-25 |
| CN1297014C (zh) | 2007-01-24 |
| US6690062B2 (en) | 2004-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1297014C (zh) | 具有位于有源单元阵列外的屏蔽电极的晶体管排列 | |
| CN1215570C (zh) | Mos晶体管组件 | |
| CN1244160C (zh) | 半导体器件 | |
| US6710403B2 (en) | Dual trench power MOSFET | |
| US7122860B2 (en) | Trench-gate semiconductor devices | |
| CN100338778C (zh) | 场效应晶体管及其制造方法 | |
| KR100745557B1 (ko) | Ｉｇｂｔ 및 전력변환 장치 | |
| CN104051534A (zh) | 垂直dmos晶体管 | |
| US8294206B2 (en) | Integrated circuit device and method for its production | |
| CN1468449A (zh) | 内含沟道型肖特基整流器的沟道型dmos晶体管 | |
| CN1656610A (zh) | 沟槽栅半导体器件及制造方法 | |
| US8653591B2 (en) | Semiconductor component arrangement and method for producing thereof | |
| CN1897250A (zh) | 高压晶体管、半导体晶体管及晶体管的制造方法 | |
| JP2002528916A (ja) | 改良された高周波スイッチング特性と降伏特性を備えたパワー半導体デバイス | |
| CN1886835A (zh) | 沟槽绝缘栅场效应晶体管 | |
| CN1881613A (zh) | 高压金属氧化物半导体元件 | |
| US8421147B2 (en) | MOS transistor with elevated gate drain capacity | |
| CN100530689C (zh) | Ldmos晶体管 | |
| US6864535B2 (en) | Controllable semiconductor switching element that blocks in both directions | |
| CN116031303B (zh) | 超结器件及其制作方法和电子器件 | |
| CN1809931A (zh) | 沟槽mos结构 | |
| CN115332338A (zh) | 一种调节动态特性的超结vdmos器件及制备方法 | |
| CN211907438U (zh) | 一种多层堆叠的ldmos功率器件 | |
| EP0780897B1 (en) | High-speed MOS-technology power device integrated structure with reduced gate resistance | |
| EP0729186B1 (en) | MOS-technology power device integrated structure and manufacturing process thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20070124 |
|
| CX01 | Expiry of patent term |