CN101577277B - 半导体装置 - Google Patents

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Abstract

本发明提供一种对于具有三阱结构的半导体装置能够提高制造良率以及产品可靠性的技术。在与在p型基板Sub内所形成的深n型阱DNW0、浅p型阱PW及浅n型阱NW的形成的区域所不同的区域上形成浅p型阱PW100，使用第2层布线将在所述浅p型阱PW100内所形成的p型扩散分接头PD100、与在深n型阱DNW0内的浅n型阱NW0内所形成的p型扩散分接头PD0加以连接，并且使用第2层以上的布线将在深n型阱DNW0内所形成的nMIS200n的栅电极以及pMIS200p的栅电极、与在基板Sub内所形成的nMIS100n的漏电极以及pMIS100p的漏电极加以连接。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，特别是涉及适用于一种半导体装置的有效的技术，所述半导体装置形成有所谓的三阱结构(triple well)，即，在第1导电型的基板内具有与第1导电型不同的第2导电型的深阱、且在所述深阱内具有第1导电型的浅阱的三层构造的阱。
背景技术
例如，在日本专利特开2006-303753号公报(专利文献1)中，记载有一种具有所谓的三阱结构的半导体集成电路装置的逻辑电路以及I/O(Input/Output，输入/输出)电路，所述三阱结构是在p型半导体基板内制作深n阱，并在所述深n阱内制作用来构成p型MISFET的n阱及用来构成n型MISFET的p阱。
并且，在日本专利特开平11-97560号公报(专利文献2)中揭示有如下技术：在半导体基板上具有浮动栅电极以及控制栅电极的非挥发性半导体存储装置中，在p型半导体基板上形成n阱，在n阱内形成p阱，在p阱内形成n型的防静电用的扩散层，并将所述防静电用的扩散层与控制栅电极加以电连接，以此防止布线层蚀刻时的带电所导致的绝缘膜可靠性降低或者绝缘破坏。
并且，在日本专利特开2005-340548号公报(专利文献3)中揭示有如下技术：使浮动布线连接于箝位二极管(clamp diode)，将流动于浮动布线中的电荷向箝位二极管放掉，以此防止浮动布线与邻接于此浮动布线的接地布线产生短路。
另外，在日本专利特开2001-358143号公报(专利文献4)中揭示有如下技术：具备含有分别与多个栅电极电连接的多个转接销的至少一层布线层、以及含有分别与多个转接销电连接的多个布线图案的最上层布线层，使用最上层的布线图案进行栅电极的布线，从而将布线层在蚀刻加工时的带电电荷向栅电极以外的区域放掉，以防止栅极绝缘膜劣化。
专利文献1：日本专利特开2006-303753号公报
专利文献2：日本专利特开平11-97560号公报
专利文献3：日本专利特开2005-340548号公报
专利文献4：日本专利特开2001-358143号公报
发明内容
在系统芯片(System On Chip，SOC)产品中，为了减少待机时的耗电等而使用具有三阱结构的半导体装置。但是，关于具有三阱结构的半导体装置，存在有以下将说明的各种技术问题。
一般而言，为了进行信号交换，根据需要而将分别形成于不同的三阱区域上的场效应晶体管之间、以及形成于三阱区域上的场效应晶体管和形成于基板区域上的场效应晶体管之间加以电连接。但是，本发明者等人经研究后明确了解，在特定的电路中，会产生因三阱结构而引起的场效应晶体管的栅极绝缘膜的绝缘破坏。作为防止所述绝缘破坏的有效方法之一，可考虑例如经由电平位移电路而将分别形成于不同的三阱区域上的场效应晶体管之间加以电连接的方法。但是，电平位移电路本来是为了将电源电压互不相同的区域之间加以连接而设计，如果将所述电平位移电路针对电源电压彼此相同的区域间的每条信号线而设置，则不仅会使设计变得繁琐，而且因为电平位移电路占用半导体装置的一部分区域而会产生半导体装置变大、产品的制造成本价变高等的问题。
本发明的目的在于提供一种对于具有三阱结构的半导体装置能够提高制造良率以及产品可靠性的技术。
本发明的所述目的和其他目的以及新颖特征，将通过本说明书的记述以及附图而变得明确。
以下，对本申请案所揭示的发明中代表性发明的一实施方式进行简单说明。
所述实施方式(第1方法)是一种半导体装置，该半导体装置是在p型基板内形成有深n型阱，且包含倒相电路，其中的一个倒相电路是由如下部分构成：形成于基板内的互不相同区域上的第1浅p型阱和第2浅n型阱；形成于深n型阱内的互不相同区域上的第3浅p型阱和第4浅n型阱；形成于基板内的第1浅p型阱内的n通道型场效应晶体管；以及形成于第2浅n型阱内的p通道型场效应晶体管；其中的另一个倒相电路是由形成于深n型阱内的第3浅p型阱内的n通道型场效应晶体管、以及形成于第4浅n型阱内的p通道型场效应晶体管所构成。在与形成有深n型阱、第1浅p型阱和第2浅n型阱的区域所不同的区域上形成有浅p型阱，使用第n层布线将形成于所述浅p型阱内的p型扩散分接头、与形成于第3浅p型阱内的p型扩散分接头加以连接，并且使用第n层以上的布线，将形成于深n型阱内的n通道型场效应晶体管的栅电极以及p通道型场效应晶体管的栅电极、与形成于基板内的n通道型场效应晶体管的漏电极以及p通道型场效应晶体管的漏电极加以连接。
并且，另一实施方式(第2方法)是一种半导体装置，该半导体装置是在p型基板内形成有深n型阱，且包含倒相电路，其中的一个倒相电路是由如下部分构成：形成于基板内的互不相同区域上的第1浅p型阱和第2浅n型阱；形成于深n型阱内的互不相同区域上的第3浅p型阱和第4浅n型阱；形成于基板内的第1浅p型阱内的n通道型场效应晶体管；以及形成于第2浅n型阱内的p通道型场效应晶体管，其中的另一个倒相电路是由形成于深n型阱内的第3浅p型阱内的n通道型场效应晶体管、以及形成于第4浅n型阱内的p通道型场效应晶体管所构成。在与形成有深n型阱、第1浅p型阱和第2浅n型阱的区域所不同的区域上形成有浅p型阱，使用第n层布线将形成于所述浅p型阱内的n型扩散层、与形成于第4浅n型阱内的n型扩散分接头加以连接，并且使用第n层以上的布线，将形成于深n型阱内的n通道型场效应晶体管的栅电极以及p通道型场效应晶体管的栅电极、与形成于基板内的n通道型场效应晶体管的漏电极以及p通道型场效应晶体管的漏电极加以连接。
并且，另一实施方式(第3方法)是一种半导体装置，该半导体装置是在p型基板内形成有第1深n型阱及第2深n型阱，且包含倒相电路，其中的一个倒相电路是由如下部分构成：形成于第1深n型阱内的互不相同区域上的第1浅p型阱和第2浅n型阱；形成于第2深n型阱内的互不相同区域上的第3浅p型阱和第4浅n型阱；形成于第1深n型阱内的第1浅p型阱内的n通道型场效应晶体管；以及形成于第2浅n型阱内的p通道型场效应晶体管的倒相电路，其中的另一个倒相电路是由形成于第2深n型阱内的第3浅p型阱内的n通道型场效应晶体管、以及形成于第4浅n型阱内的p通道型场效应晶体管所构成。使用第n层布线将形成于第1深n型阱内的第2浅n型阱内的n型扩散分接头、与形成于第2深n型阱内的第4浅n型阱内的n型扩散分接头加以连接，并且使用第n层以上的布线，将形成于第1深n型阱内的n通道型场效应晶体管的漏电极以及p通道型场效应晶体管的漏电极、与形成于第2深n型阱内的n通道型场效应晶体管的栅电极以及p通道型场效应晶体管的栅电极加以连接。
并且，另一实施方式(第4方法)是一种半导体装置，该半导体装置是在p型基板内形成有第1深n型阱及第2深n型阱，且包含倒相电路，其中的一个倒相电路是由如下部分构成：形成于第1深n型阱内的互不相同区域上的第1浅p型阱和第2浅n型阱；形成于第2深n型阱内的互不相同区域上的第3浅p型阱和第4浅n型阱；形成于第1深n型阱内的第1浅p型阱内的n通道型场效应晶体管；以及形成于第2浅n型阱内的p通道型场效应晶体管，其中的另一个倒相电路是由形成于第2深n型阱内的第3浅p型阱内的n通道型场效应晶体管、以及形成于第4浅n型阱内的p通道型场效应晶体管所构成。使用第n层布线将形成于第1深n型阱内的第1浅n型阱内的p型扩散分接头、与形成于第2深n型阱内的第3浅n型阱内的p型扩散分接头加以连接，并且使用第n层以上的布线，将形成于第1深n型阱内的n通道型场效应晶体管的漏电极以及p通道型场效应晶体管的漏电极、与形成于第2深n型阱内的n通道型场效应晶体管的栅电极以及p通道型场效应晶体管的栅电极加以连接。
并且，另一实施方式(第5方法)是一种半导体装置，该半导体装置是在p型基板内形成有第1深n型阱及第2深n型阱，且包含倒相电路，其中的一个倒相电路是由如下部分构成：形成于第1深n型阱内的互不相同区域上的第1浅p型阱和第2浅n型阱、形成于第2深n型阱内的互不相同区域上的第3浅p型阱和第4浅n型阱、形成于第1深n型阱内的第1浅p型阱内的n通道型场效应晶体管；以及形成于第2浅n型阱内的p通道型场效应晶体管，其中的另一倒相电路是由形成于第2深n型阱内的第3浅p型阱内的n通道型场效应晶体管、以及形成于第4浅n型阱内的p通道型场效应晶体管所构成。还包含在与形成有第1深n型阱和第2深n型阱的区域所不同的区域上，在互不相同的区域上由所述第6浅p型阱和n型扩散层所构成的第1二极管、以及由第7浅p型阱和n型扩散层所构成的第2二极管，使用第n层布线将构成第1二极管的n型扩散层、与形成于第1深n型阱内的第2浅n型阱内的n型扩散分接头加以连接，使用第n层布线将构成第2二极管的n型扩散层、与形成于第2深n型阱内的第4浅n型阱内的n型扩散分接头加以连接，并且使用第n层以上的布线，将形成于第1深n型阱内的n通道型场效应晶体管的漏电极以及p通道型场效应晶体管的漏电极、与形成于第2深n型阱内的n通道型场效应晶体管的栅电极以及p通道型场效应晶体管的栅电极加以连接。
并且，另一实施方式(第6方法)是一种半导体装置，该半导体装置是在p型基板内形成有第1深n型阱及第2深n型阱，且包含倒相电路，其中的一个倒相电路是由如下部分构成：形成于第1深n型阱内的互不相同区域上的第1浅p型阱和第2浅n型阱；形成于第2深n型阱内的互不相同区域上的第3浅p型阱和第4浅n型阱；形成于第1深n型阱内的第1浅p型阱内的n通道型场效应晶体管；以及形成于第2浅n型阱内的p通道型场效应晶体管，其中的另一个倒相电路是由形成于第2深n型阱内的第3浅p型阱内的n通道型场效应晶体管、以及形成于第4浅n型阱内的p通道型场效应晶体管所构成。在与形成有第1深n型阱和第2深n型阱的区域所不同的区域上，在互不相同的区域上形成有第5浅p型阱及第6浅p型阱，还包括由第6浅p型阱和n型扩散层所构成的二极管，使用第n层布线将形成于第5浅p型阱内的p型扩散分接头、与形成于第2深n型阱内的第3浅p型阱内的p型扩散分接头加以连接，使用第n层布线将构成二极管的n型扩散层、与形成于第1深n型阱内的第2浅n型阱内的n型扩散分接头加以连接，并且使用第n层以上的布线，将形成于第1深n型阱内的n通道型场效应晶体管的漏电极以及p通道型场效应晶体管的漏电极、与形成于第2深n型阱内的n通道型场效应晶体管的栅电极以及p通道型场效应晶体管的栅电极加以连接。
并且，另一实施方式(第7方法)是一种半导体装置，该半导体装置是在p型基板内形成有第1深n型阱及第2深n型阱，且包含倒相电路，其中的一个倒相电路是由如下部分构成：形成于第1深n型阱内的互不相同区域上的第1浅p型阱和第2浅n型阱；形成于第2深n型阱内的互不相同区域上的第3浅p型阱和第4浅n型阱；形成于第1深n型阱内的第1浅p型阱内的n通道型场效应晶体管；以及形成于第2浅n型阱内的p通道型场效应晶体管，其中的另一个倒相电路是由形成于第2深n型阱内的第3浅p型阱内的n通道型场效应晶体管、以及形成于第4浅n型阱内的p通道型场效应晶体管所构成。在与形成有第1深n型阱和第2深n型阱的区域所不同的区域上，在互不相同的区域上形成有第1双向二极管与第2双向二极管，使用第n层布线将第1双向二极管的阴极、第2双向二极管的阳极、以及形成于第4浅n型阱内的n型扩散分接头加以连接，使用第n层布线将第1双向二极管的阳极、第2双向二极管的阴极、以及形成于第2浅n型阱内的n型扩散分接头加以连接，并且使用第n层以上的布线，将形成于第1深n型阱内的n通道型场效应晶体管的漏电极以及p通道型场效应晶体管的漏电极、与形成于第2深n型阱内的n通道型场效应晶体管的栅电极以及p通道型场效应晶体管的栅电极加以连接。
[发明的效果]
以下，对于由本申请案所揭示的发明中代表性发明的一实施方式所取得的效果进行简单说明。
对于具有三阱结构的半导体装置，能够防止形成于三阱区域内的场效应晶体管的栅极绝缘膜的绝缘破坏，从而可提高制造良率以及产品可靠性。
附图说明
图1是本发明者等人用于分析的半导体装置的构成图。
图2的(a)及(b)分别是表示构成图1的半导体装置的电路部中MIS的栅极绝缘膜产生绝缘破坏的第1电路的电路图、以及用来说明绝缘破坏模式的电路元件的主要部位剖面图。
图3的(a)及(b)分别是表示构成图1的半导体装置的电路部中MIS的栅极绝缘膜产生绝缘破坏的第2电路的电路图、以及用来说明绝缘破坏模式的电路元件的主要部位剖面图。
图4的(a)及(b)分别是表示构成图1的半导体装置的电路部中MIS的栅极绝缘膜产生绝缘破坏的第3电路的电路图、以及用来说明绝缘破坏模式的电路元件的主要部位剖面图。
图5是对本实施方式1的防止MIS的栅极绝缘膜的绝缘破坏的第1方法的第1例加以说明的电路图。
图6是对所述图5所示的第1方法的第1例加以说明的第1电路的主要部位剖面图。
图7是对所述图5所示的第1方法的第1例加以说明的第1电路的主要部位俯视图。
图8是对本实施方式1的防止MIS的栅极绝缘膜的绝缘破坏的第1方法的第2例加以说明的电路图。
图9是对所述图8所示的第1方法的第2例加以说明的第1电路的主要部位剖面图。
图10是对所述图8所示的第1方法的第2例加以说明的第1电路的主要部位俯视图。
图11是对本实施方式2的防止MIS的栅极绝缘膜的绝缘破坏的第2方法加以说明的电路图。
图12是对所述图11所示的第2方法加以说明的第1电路的主要部位剖面图。
图13的(a)及(b)是对所述图11所示的第2方法加以说明的第1电路的主要部位俯视图。
图14是对本实施方式3的防止MIS的栅极绝缘膜的绝缘破坏的第3方法加以说明的电路图。
图15是对所述图14所示的第3方法加以说明的第3电路的主要部位剖面图。
图16是对所述图14所示的第3方法加以说明的第3电路的主要部位俯视图。
图17是对本实施方式4的防止MIS的栅极绝缘膜的绝缘破坏的第4方法的第1例加以说明的电路图。
图18是对所述图17所示的第4方法的第1例加以说明的第3电路的主要部位剖面图。
图19是对所述图17所示的第4方法的第1例加以说明的第3电路的主要部位俯视图。
图20是对本实施方式4的防止MIS的栅极绝缘膜的绝缘破坏的第4方法的第2例加以说明的电路图。
图21是对所述图20所示的第4方法的第2例加以说明的第3电路的主要部位剖面图。
图22是对所述图20所示的第4方法的第2例加以说明的第3电路的主要部位俯视图。
图23是对本实施方式5的防止MIS的栅极绝缘膜的绝缘破坏的第5方法加以说明的电路图。
图24是对所述图23所示的第5方法加以说明的第3电路的主要部位剖面图。
图25是对所述图23所示的第5方法加以说明的第3电路的主要部位俯视图。
图26是对本实施方式6的防止MIS的栅极绝缘膜的绝缘破坏的第6方法的第1例加以说明的电路图。
图27是对所述图26所示的第6方法的第1例加以说明的第3电路的主要部位剖面图。
图28是对所述图26所示的第6方法的第1例加以说明的第3电路的主要部位俯视图。
图29是对本实施方式6的防止MIS的栅极绝缘膜的绝缘破坏的第6方法的第2例加以说明的电路图。
图30是对所述图29所示的第6方法的第2例加以说明的第3电路的主要部位剖面图。
图31是对本实施方式7的防止MIS的栅极绝缘膜的绝缘破坏的第7方法的第1例加以说明的电路图。
图32是对所述图31所示的第7方法的第1例加以说明的第3电路的主要部位剖面图。
图33是对所述图31所示的第7方法的第1例加以说明的第3电路的主要部位俯视图。
图34是对本实施方式7的防止MIS的栅极绝缘膜的绝缘破坏的第7方法的第2例加以说明的电路图。
图35是对所述图34所示的第7方法的第2例加以说明的第3电路的主要部位剖面图。
图36是对所述图34所示的第7方法的第2例加以说明的第3电路的主要部位俯视图。
[符号的说明]
1                                半导体基板
2                                I/O区域
3                                控制逻辑区域
4                                模拟1区域
5                                相位同步电路区域
6                                模拟2区域
7                                模拟2控制区域
8                                主逻辑区域
9                                CPU
10                               DSP
11                               RAM
100n、200n、300n                 nMIS
100p、200p、300p                 pMIS
BP                               焊盘
CNT1、CNT2                       连接孔
Di                               寄生二极管
Di200、Di500、Di501、Di600、Di601pn二极管
Di700、Di701                     双向二极管
DIFn                             n型扩散层
DIFp                             p型扩散层
DIn、DIn0、DIn1                  n型扩散层
DIp、DIp0、DIp1                  p型扩散层
Dn、Dp                           漏电极
DNW0、DNW1                       深n型阱
INV、INV0、INV1                  倒相电路
ND、ND0、ND1                     n型扩散分接头
NW、NW0、NW1                     浅n型阱
M1、M2                           布线
PD、PD0、PD1                   p型扩散分接头
PD100、PD400、PD600、PD601     p型扩散分接头
PW、PW0、PW1                   浅p型阱
PW100、PW200、PW400            浅p型阱
PW500、PW501                   浅p型阱
PW600、PW601                   浅p型阱
PW700、PW701                   浅p型阱
Sn、Sp                         源电极
Sub                            基板
具体实施方式
在以下的实施方式中，为了方便起见，必要时分成多个部分或者实施方式来进行说明，但是除了特别明示的情况以外，这些部分或者实施方式之间并非互不相关，而是其中的一方是另一方的一部分或者全部的变形例、详细说明、补充说明等的关系。
并且，在以下的实施方式中，当提及要素的数目等(包括个数、数值、数量、范围等)时，除了特别明示的情况以及原理上显然限定于特定数目的情况等以外，并不限定于所述的特定数目，可以为特定数目以上，也可以为特定数目以下。另外，在以下的实施方式中，除了特别明示的情况以及原理上认为显然必须的情况等以外，所述构成要素(还包含要素步骤等)当然不一定是必需的。同样地，在以下的实施方式中，当提及构成要素等的形状、位置关系等时，除了特别明示的情况以及原理上认为显然并非如此的情况等以外，包含实质上与所述形状等近似或者类似的形状等。在此方面，关于所述数值及范围也相同。
并且，在以下实施方式所使用的附图中，为了容易观看附图，即便对于俯视图有时也会画上阴影。另外，在以下实施方式中，将代表场效应晶体管的MISFET(Metal InsulatorSemiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)简记为MIS，将p通道型MISFET简记为pMIS，将n通道型MISFET简记为nMIS。而且，在以下实施方式中，当提及晶片时，是以Si(Silicon，硅)单晶晶片为主，但是并不仅限于此，还指SOI(Silicon On Insulator，绝缘体上硅)晶片、用来在所述晶片上形成集成电路的绝缘膜基板等。所述晶片的形状也并不仅限于圆形或大致圆形，还包括正方形、长方形等。
并且，在以下的实施方式中，是使用深阱及浅阱来表现构成三阱结构的阱，但是这里的深、浅是指从基板的主面算起的基板的厚度方向的深度，深阱及浅阱是被相对地大致划分成两类的阱。因此，多个深阱的深度未必固定，有时会互不相同，同样地，多个浅阱的深度也未必固定，有时也会互不相同，但是多个深阱的深度一定会形成得比多个浅阱更深。而且，有时浅阱也会形成于基板内或深阱内，且在未形成有深阱的基板内的互不相同的区域上、或者深阱内的互不相同的区域上，有时也会形成多个浅阱。
并且，在用来说明以下实施方式的所有附图中，对于具有同一功能的部位，原则上标注同一符号，省略重复的说明。以下，根据附图来详细说明本发明的实施方式。
首先，为了对本发明实施方式的半导体装置理解得更为明确，对于本发明者等人所发现的形成于三阱区域内的MIS的栅极绝缘膜的绝缘破坏的原因进行说明。
本发明者等人研究后的结果可明确了解，当在形成于下层布线与上层布线之间的绝缘膜上形成用来连接下层布线与上层布线的连接孔时，形成于三阱区域内的MIS的栅极绝缘膜会产生绝缘破坏。所述连接孔是通过利用有等离子体放电的干蚀刻法而形成，所以可推断由于等离子体放电所引起的带电电荷而产生了静电破坏。另外还可明确了解，构成三阱区域的深阱因为等离子体放电而带电，从而在从深阱到基板的路径中所存在的MIS的栅极绝缘膜上会产生绝缘破坏。特别是当深阱的面积较大时，例如为1mm2以上时，可以看到绝缘破坏的产生频率较多。再者，关于由等离子体放电所引起的带电电荷而在MIS的栅极绝缘膜上产生绝缘破坏的机构，例如在下述文献中有详细描述：C.Cheung，“Plasma Charging Damage in Advanced VLSI Technology”，1998 IEDM ShortCourse；以及J.McVittie，“Plasma Currents，Voltages and Charging”，1997 2nd InternationalSymposium on Plasma Process-Induced Damage，Tutorial。
利用图1～图4，对本发明者等人所获得的形成于三阱区域内的MIS的栅极绝缘膜的绝缘破坏的分析结果进行具体说明。图1是本发明者等人用于分析的半导体装置的构成图，图2(a)及(b)分别是表示构成图1的半导体装置的电路部中MIS的栅极绝缘膜产生绝缘破坏的第1电路的电路图、以及用于说明绝缘破坏模式的电路元件的主要部位剖面图，图3(a)及(b)分别是表示构成图1的半导体装置的电路部中MIS的栅极绝缘膜产生绝缘破坏的第2电路的电路图、以及用于说明绝缘破坏模式的电路元件的主要部位剖面图，图4(a)及(b)分别是表示构成图1的半导体装置的电路部中MIS的栅极绝缘膜产生绝缘破坏的第3电路的电路图、以及用于说明绝缘破坏模式的电路元件的主要部位剖面图。
如图1所示，半导体装置1具有第1区域(图1中由双重框线所包围的区域)以及第2区域(图1中由虚线所包围的区域)，其中，所述第1区域是在基板内的互不相同的区域上形成有浅n型阱及浅p型阱，并在浅n型阱及浅p型阱内分别形成有电路元件，所述第2区域是在基板内形成有深n型阱，在所述深n型阱内的互不相同的区域上形成有浅n型阱及p型阱，并在浅n型阱及浅p型阱内分别形成有电路元件。
所述第1区域例如是I/O区域2以及控制逻辑区域3等。并且，所述第2区域例如是模拟1区域4、相位同步电路区域5、模拟2区域6、模拟2控制区域7以及主逻辑区域8等。在主逻辑区域8上，配置有例如CPU(Central Processing Unit，中央处理器)9、DSP(Digital Signal Processor，数字信号处理器)10、RAM(Random Access Memory，随机存取存储器)11等。另外，在半导体装置1的周边区域上，形成有多个焊盘(bondingpad)BP。
所述电路元件例如是MIS，以图中的双向箭头来表示MIS彼此间的信号交换的一例。MIS彼此间的信号交换当然会在第1区域内所形成的MIS彼此间、或者在第2区域内所形成的MIS彼此间进行，还会在第1区域内所形成的MIS与第2区域内所形成的MIS之间、或者在第2区域内所形成的MIS与和所述第2区域不同的其他第2区域内所形成的MIS之间进行。
本发明者等人在制造具有三阱结构的所述半导体装置1并对其进行功能检查后，确认了在特定的电路中MIS的栅极绝缘膜的绝缘破坏。已确认了在如下电路中MIS的栅极绝缘膜的绝缘破坏，例如在(1)将形成于第1区域内的倒相电路的输出段、与形成于第2区域内的倒相电路的共通栅电极加以连接的第1电路；(2)将形成于第1区域内的倒相电路的共通栅电极、与形成于第2区域内的倒相电路的输出段加以连接的第2电路；以及(3)将形成于第2区域内的倒相电路的输出段、与形成于和所述第2区域不同的其他第2区域内的倒相电路的共通栅电极加以连接的第3电路中。所谓倒相电路是指如下的电路：由一组pMIS及nMIS所构成，且将两者的栅电极相连接同时将两者的漏电极相连接，进而将pMIS的源电极连接于形成有pMIS的n型阱，将nMIS的源电极连接于形成有nMIS的p型阱的电路。
以下，分别对MIS的栅极绝缘膜的绝缘破坏已得到确认的所述第1电路、第2电路以及第3电路中的MIS的栅极绝缘膜的绝缘破坏模式进行说明。
(1)将形成于第1区域内的倒相电路的输出段、与形成于第2区域内的倒相电路的共享栅电极加以接线连接的第1电路
如图2(a)所示，第1电路是由形成于基板Sub内的倒相电路INV、以及形成于深n型阱DNW0内的倒相电路INV0所构成。
在p型基板Sub内形成有浅n型阱NW及浅p型阱PW，进而在浅n型阱NW内形成有pMIS100p，在浅p型阱PW内形成有nMIS100n。由所述pMIS100p及nMIS100n而构成倒相电路INV。并且，在深n型阱DNW0内形成有浅n型阱NW0及浅p型阱PW0，进而在浅n型阱NW0内形成有pMIS200p，在浅p型阱PW0内形成有nMIS200n。由所述pMIS200p及nMIS200n而构成倒相电路INV0。
并且，构成倒相电路INV0的pMIS200p的栅电极以及nMIS200n的栅电极，与构成倒相电路INV的pMIS100p的漏电极以及nMIS100n的漏电极电连接。由本发明者等人的功能检查而可确认，在构成倒相电路INV0的pMIS200p的栅极绝缘膜或者nMIS200n的栅极绝缘膜中产生有绝缘破坏。
利用图2(b)，对构成倒相电路INV0的pMIS200p的栅极绝缘膜或者nMIS200n的栅极绝缘膜中产生绝缘破坏的机构加以说明。
例如，当在形成于布线上的层间绝缘膜上形成连接孔时，如果由干蚀刻法的等离子体放电而使正在制造的深n型阱DNW0内的浅n型阱NW0内流入有正电荷，则由于深n型阱DNW0并未与基板Sub电连接，所以所流入的正电荷会蓄积在深n型阱DNW0及浅n型阱NW0内。
另一方面，由于基板Sub内的浅p型阱内所形成的nMIS100n的栅电极呈浮动状态，所以nMIS100n成为导通状态，从而形成有如下的路径：基板Sub、浅p型阱PW、p型扩散分接头PD、nMIS100n(源电极Sn、通道区域以及漏电极Dn)、布线、一直到深n型阱DNW0内的浅n型阱NW0内所形成的pMIS200p的栅电极。由此可以推断，在深n型阱DNW0内的浅n型阱NW0内所形成的pMIS200p的栅电极的电位会与基板Sub的电位(0V)相等，所以附加到pMIS200p的栅极绝缘膜上的电压会变大，从而产生绝缘破坏(图2(b)中虚线所示的路径I)。
并且，例如当在形成于布线上的层间绝缘膜上形成连接孔时，如果由干蚀刻法的等离子体放电而使正在制造的深n型阱DNW0内的浅p型阱PW0内流入有负电荷，则由于浅p型阱PW0形成于深n型阱DNW0内且并未与基板Sub电连接，所以所流入的负电荷会蓄积在浅p型阱PW0内。
另一方面，即便基板Sub内的浅p型阱PW内流入有负电荷，也会由于浅p型阱PW的导电型与基板Sub相同而使得所流入的负电荷向基板Sub放电。由此可以推断，由于在深n型阱DNW0内的浅p型阱PW0内所形成的nMIS200n的栅电极的电位与基板Sub的电位(0V)相等，所以附加到nMIS200n的栅极绝缘膜上的电压会变大，从而产生绝缘破坏(图2(b)中虚线所示的路径II)。
(2)将形成于第1区域内的倒相电路的共通栅电极、与形成于第2区域内的倒相电路的输出段加以连接的第2电路
如图3(a)所示，第2电路是由形成于基板Sub内的倒相电路INV、以及形成于深n型阱DNW0内的倒相电路INV0所构成。
在p型基板Sub内形成有浅n型阱NW及浅p型阱PW，进而在浅n型阱NW内形成有pMIS100p，在浅p型阱PW内形成有nMIS100n。由所述pMIS100p及nMIS100n而构成倒相电路INV。并且，在深n型阱DNW0内形成有浅n型阱NW0及浅p型阱PW0，进而在浅n型阱NW0内形成有pMIS200p，在浅p型阱PW0内形成有nMIS200n。由所述pMIS200p及nMIS200n而构成倒相电路INV0。
并且，构成倒相电路INV的pMIS100p的栅电极以及nMIS100n的栅电极，与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极电连接。由本发明者等人的功能检查而可确认，在构成倒相电路INV的pMIS100p的栅极绝缘膜或者nMIS100n的栅极绝缘膜中产生有绝缘破坏。
利用图3(b)，对在构成倒相电路INV的pMIS100p的栅极绝缘膜或者nMIS100n的栅极绝缘膜中产生有绝缘破坏的机构加以说明。
例如，当在形成于布线上的层间绝缘膜上形成连接孔时，如果由干蚀刻法的等离子体放电而使正在制造的深n型阱DNW0内的浅n型阱NW0内流入有正电荷，则由于深n型阱DNW0并未与基板Sub电连接，所以所流入的正电荷会蓄积在深n型阱DNW0及浅n型阱NW0内。由于在深n型阱DNW0内的浅n型阱NW0内所形成的pMIS200p的栅电极呈浮动状态，所以pMIS200p成为导通状态，从而形成如下的路径：深n型阱DNW0、浅n型阱NW0、n型扩散分接头ND0、pMIS200p(的源电极Sp、通道区域以及漏电极Dp)、布线、一直到基板Sub内的浅p型阱PW内所形成的nMIS100n的栅电极。
另一方面，可以推断，因为基板Sub内的浅p型阱PW的导电型与基板Sub相同，所以浅p型阱PW的电位会与基板Sub的电位(0V)相等，因此附加到基板Sub内的浅p型阱PW内所形成的nMIS100n的栅极绝缘膜上的电压会变大，从而产生绝缘破坏(图3(b)中虚线所示的路径III)。
并且，例如当在形成于布线上的层间绝缘膜上形成连接孔时，如果由干蚀刻法的等离子体放电而使正在制造的深n型阱DNW0内所形成的浅p型阱PW0内流入有负电荷，则由于浅p型阱PW0形成于深n型阱DNW0内且并未与基板Sub电连接，所以所流入的负电荷会蓄积在浅p型阱PW0内。
另一方面，即便基板Sub内的浅p型阱PW内流入有负电荷，也会由于浅p型阱PW的导电型与基板Sub相同而使得所流入的负电荷向基板Sub放电。此外，省略了使用附图的说明，在由基板内的浅n型阱内所形成的pMIS、以及形成于浅p型阱内的nMIS所构成的倒相电路中，如果存在将pMIS的栅电极与nMIS的栅电极加以连接后处于浮动状态的倒相电路，则在互不相同的区域上所形成的所述浅n型阱与所述浅p型阱之间会成为低电阻的导通状态。因此，当所述倒相电路存在于图3(a)及(b)所示的基板Sub内时，形成于基板Sub内的浅n型阱NW与浅p型阱PW之间会成为低电阻的导通状态，形成于基板Sub内的浅n型阱NW及浅p型阱PW的电位会与基板Sub的电位(0V)相等。其结果可推断，附加到基板Sub内的浅n型阱NW内所形成的pMIS100p的栅极绝缘膜上、以及浅p型阱PW内所形成的nMIS100n的栅极绝缘膜上的电压会变大，从而产生绝缘破坏(图3(b)中以虚线表示的路径IV)。
(3)将形成于第2区域内的倒相电路的输出段、与形成于和所述第2区域不同的其他第2区域内的倒相电路的共通栅电极加以连接的第3电路
如图4(a)所示，第3电路是由形成于深n型阱DNW0内的倒相电路INV0、以及形成于深n型阱DNW1内的倒相电路INV1所构成。
在深n型阱DNW0内形成有浅n型阱NW0及浅p型阱PW0，进而在浅n型阱NW0内形成有pMIS200p，在浅p型阱PW0内形成有nMIS200n。深n型阱DNW0的面积相对较小，例如不满1mm2。由所述pMIS200p及nMIS200n而构成倒相电路INV0。并且，在深n型阱DNW1内形成有浅n型阱NW1及浅p型阱PW1，进而在浅n型阱NW1内形成有pMIS300p，在浅p型阱PW1内形成有nMIS300n。深n型阱DNW1的面积相对较大，例如为1mm2以上。由所述pMIS300p及nMIS300n而构成倒相电路INV1。
并且，构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极，与构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极电连接。由本发明者等人的功能检查而可确认，在构成倒相电路INV1的pMIS300p的栅极绝缘膜或者nMIS300n的栅极绝缘膜中产生有绝缘破坏。在具有所述1mm2以上的面积的深n型阱DNW1的浅n型阱NW1内所形成的pMIS300p的栅极绝缘膜中、以及形成于浅p型阱PW内的nMIS300n的栅极绝缘膜中，容易产生绝缘破坏。
利用图4(b)，对在构成倒相电路INV1的pMIS300p的栅极绝缘膜中或者nMIS300n的栅极绝缘膜中产生有绝缘破坏的机构加以说明。
例如，当在形成于布线上的层间绝缘膜上形成连接孔时，如果由干蚀刻法的等离子体放电而使正在制造的深n型阱DNW1内的浅n型阱NW1内流入有正电荷，则由于深n型阱DNW1并未与基板Sub电连接，所以所流入的正电荷会蓄积在深n型阱DNW1以及浅n型阱NW1内。
另一方面，当深n型阱DNW0内的浅n型阱NW0内流入有正电荷时，由于深n型阱DNW0并未与基板Sub电连接，所以所流入的正电荷会蓄积在深n型阱DNW0及浅n型阱NW0内。但是，因为深n型阱DNW0的面积小于深n型阱DNW1的面积，所以蓄积在深n型阱DNW0内的电荷量少于蓄积在深n型阱DNW1内的电荷量。其结果为，由于在深n型阱DNW0内的浅n型阱NW0内所形成的pMIS200p的漏电极、与在深n型阱DNW1内的浅n型阱NW1内所形成的pMIS300p的栅电极相连接，所以pMIS300p的栅电极所带的电荷量、与深n型阱DNW1内的浅n型阱NW1内所带的电荷量不同，由此可以推断，附加到形成于浅n型阱NW1内的pMIS300p的栅极绝缘膜上的电压会变大，从而产生绝缘破坏(图4(b)中虚线所示的路径V)。
并且，例如当在形成于布线上的层间绝缘膜上形成连接孔时，如果由干蚀刻法的等离子体放电而使正在制造的深n型阱DNW1内的浅p型阱PW1内流入有负电荷，则由于浅p型阱PW1形成于深n型阱DNW1内且并未与基板Sub电连接，所以所流入的负电荷会蓄积在浅p型阱PW1内。另一方面，同样在深n型阱DNW0内的浅p型阱PW0内也会蓄积所流入的负电荷，但是由于p型阱PW0的面积小于p型阱PW1的面积，所以p型阱PW1所蓄积的电荷量更大。例如，在深n型阱DNW0内的浅n型阱NW0内所形成的pMIS200p的栅电极呈浮动状态，所以pMIS200p成为导通状态，从而形成如下放电路径：深n型阱DNW0、浅n型阱NW0、n型扩散分接头ND0、pMIS200p(源电极Sp、通道区域以及漏电极Dp)、布线、一直到深n型阱DNW1内的浅p型阱PW1内所形成的nMIS300n的栅电极。其结果可以推断，附加到深n型阱DNW1内的浅p型阱PW1内所形成的nMIS300n的栅极绝缘膜上的电压会变大，从而产生绝缘破坏(图4(b)中虚线所示的路径VI)。
再者，本发明者等人已确认，不仅所述第1电路、第2电路以及第3电路中的MIS的栅极绝缘膜，而且例如在将形成于深n型阱内的倒相电路的共通栅电极与形成于基板内的MIS的漏电极加以连接的第4电路、以及将形成于深n型阱内的倒相电路的输出段与形成于深n型阱内的MIS的栅电极加以连接的第5电路中，MIS的栅极绝缘膜也会产生绝缘破坏。在所述第4电路及第5电路中，例如在深n型阱内配置不会促进电路工作的倒相电路，使用最下层布线将浅p型阱与基板加以连接，使用最上层布线将共通栅电极与浅n型阱加以连接，并且让蓄积在深n型阱等内的电荷放电，由此可以防止MIS的栅极绝缘膜的绝缘破坏。关于防止所述第4电路及第5电路中的MIS的栅极绝缘膜的绝缘破坏的方法，在平岩等的日本专利申请书第2008-6436号(2008年1月16日申请)中有所揭示。
根据以上所述的分析结果可以认为，为了防止MIS的栅极绝缘膜的绝缘破坏，有效的是将附加到MIS的栅极绝缘膜上的电压控制在MIS的栅极绝缘膜的绝缘破坏耐压以下，或者将形成于互不相同的区域上的深阱间的电位差消除。以下，对本发明的实施方式中用来防止MIS的栅极绝缘膜的绝缘破坏的方法进行详细说明。
(实施方式1)
在本实施方式1中，就两个示例(第1例和第2例)来说明对所述第1电路(所述的图2(a)及(b))及第2电路(所述的图3(a)及(b))中的MIS的栅极绝缘膜的绝缘破坏进行防止的第1方法。首先，使用图5～图7来说明第1方法的第1例，其次，使用图8～图10来说明第1方法的第2例。图5是对本实施方式1的防止MIS的栅极绝缘膜的绝缘破坏的第1方法的第1例加以说明的电路图，图6是对所述图5所示的第1方法的第1例加以说明的第1电路的主要部位剖面图，图7是对所述图5所示的第1方法的第1例加以说明的第1电路的主要部位俯视图。并且，图8是对本实施方式1的防止MIS的栅极绝缘膜的绝缘破坏的第1方法的第2例加以说明的电路图，图9是对所述图8所示的第1方法的第2例加以说明的第1电路的主要部位剖面图，图10是以所述图8所示的第1方法的第2例加以说明的第1电路的主要部位俯视图。
首先，对第1方法的第1例进行说明。
如上所述，第1电路(所述的图2(a)及(b))是由形成于基板Sub内的倒相电路INV、以及形成于深n型阱DNW0内的倒相电路INV0所构成。构成倒相电路INV0的pMIS200p的栅电极以及nMIS200n的栅电极，与构成倒相电路INV的pMIS100p的漏电极以及nMIS100n的漏电极电连接，在构成倒相电路INV0的pMIS200p的栅极绝缘膜或者nMIS200n的栅极绝缘膜中产生有绝缘破坏。
并且，如上所述，第2电路(所述的图3(a)及(b))是由形成于基板Sub内的倒相电路INV、以及形成于深n型阱DNW0内的倒相电路INV0所构成。构成倒相电路INV的pMIS100p的栅电极以及nMIS100n的栅电极，与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极电连接，在构成倒相电路INV的pMIS100p的栅极绝缘膜或者nMIS100n的栅极绝缘膜中产生有绝缘破坏。
如图5所示，在本实施方式1的第1方法的第1例中，在基板Sub内形成有浅p型阱PW100，进而在所述浅p型阱PW100内形成有电位固定用的p型扩散分接头PD100，使用第2层以上的布线将所述p型扩散分接头PD100、与深n型阱DNW0内的浅p型阱PW0内所形成的电位固定用的p型扩散分接头PD0加以连接。
形成于基板Sub内的倒相电路INV、与形成于深n型阱DNW0内的倒相电路INV0之间的连接，即，构成倒相电路INV的pMIS100p的漏电极及nMIS100n的漏电极、与构成倒相电路INV0的pMIS200p的栅电极及nMIS200n的栅电极之间的连接、以及构成倒相电路INV的pMIS100p的栅电极及nMIS100n的栅电极、与构成倒相电路INV0的pMIS200p的漏电极及nMIS200n的漏电极之间的连接，是使用与将p型扩散分接头PD100和p型扩散分接头PD0加以连接的布线同一层的布线、或者比所述布线更上层的布线来进行。例如，当使用第2层布线将p型扩散分接头PD100与p型扩散分接头PD0之间进行了连接的情况下，形成于基板Sub内的倒相电路INV、与形成于深n型阱DNW0内的倒相电路INV0之间的连接是使用第2层以上的布线而进行，当使用第3层布线将p型扩散分接头PD100与p型扩散分接头PD0之间进行了连接的情况下，形成于基板Sub内的倒相电路INV、与形成于深n型阱DNW0内的倒相电路INV0之间的连接是使用第3层以上的布线而进行。
如图6所示，在第1电路(将构成倒相电路INV的pMIS100p的漏电极以及nMIS100n的漏电极、与构成倒相电路INV0的pMIS200p的栅电极以及nMIS200n的栅电极之间加以连接的电路)中，通过p型扩散分接头PD100与p型扩散分接头PD0之间的连接而形成寄生pn二极管。通过所述寄生pn二极管而形成如下的正向放电路径：基板Sub、浅p型阱PW100、p型扩散分接头PD100、布线、p型扩散分接头PD0、浅p型阱PW0、一直到深n型阱DNW0。
并且，在第1电路中，在将用来连接形成于深n型阱DNW0内的倒相电路INV0、与形成于基板Sub内的倒相电路INV的连接孔形成于层间绝缘膜上的制造步骤中，因为在深n型阱DNW0内的浅n型阱NW0内所形成的pMIS200p的栅电极呈浮动状态，且pMIS200p成为导通状态，所以形成有如下的放电路径：深n型阱DNW0、浅n型阱NW0、n型扩散分接头ND0、pMIS200p(源电极Sp、通道区域以及漏电极Dp)、浅p型阱PW0、p型扩散分接头PD0、布线、p型扩散分接头PD100、浅p型阱PW100、一直到基板Sub。
通过形成所述放电路径，可以让蓄积在深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0内的电荷放电，所以能防止深n型阱DNW0内的浅n型阱NW0内所形成的pMIS200p的栅极绝缘膜、以及浅p型阱PW0内所形成的nMIS200n的栅极绝缘膜的绝缘破坏。
这里省略了说明，但是在第2电路(将构成倒相电路INV的pMIS100p的栅电极以及nMIS100n的栅电极、与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极之间加以连接的电路)中，也可以获得与所述第1电路相同的效果，从而也能防止在基板Sub内的浅n型阱NW内所形成的pMIS100p的栅极绝缘膜、以及在浅p型阱PW内所形成的nMIS100n的栅极绝缘膜的绝缘破坏。
图7是表示在基板Sub内所形成的p型扩散分接头PD100、以及在深n型阱DNW0内的浅p型阱PW0内所形成的p型扩散分接头PD0的主要部位俯视图。
在基板Sub内的浅p型阱PW100内形成有p型扩散分接头PD100，在形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达p型扩散分接头PD100的连接孔CNT1。同样地，在深n型阱DNW0内的浅p型阱PW0内形成有p型扩散分接头PD0，在形成于基板Sub(深n型阱DNW0)上的层间绝缘膜(省略图示)上，形成有到达p型扩散分接头PD0的连接孔CNT1。并且，形成有穿过连接孔CNT1而与p型扩散分接头PD100或p型扩散分接头PD0电连接的第1层布线M1。
进而，在覆盖第1层布线M1而形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达与形成于基板Sub内的浅p型阱PW100内的p型扩散分接头PD100电连接的第1层布线M1的连接孔CNT2、以及到达与形成于深n型阱DNW0内的浅p型阱PW0内的p型扩散分接头PD0电连接的第1层布线M1的连接孔CNT2。并且，形成于基板Sub内的浅p型阱PW100内的p型扩散分接头PD100、与形成于深n型阱DNW0内的浅p型阱PW0内的p型扩散分接头PD0是使用第2层布线M2而进行电连接。
其次，对第1方法的第2例进行说明。
在第1方法的第2例中，也和所述第1方法的第1例相同，对于在第1电路(所述的图2(a)及(b))中产生的构成倒相电路INV0的pMIS200p的栅极绝缘膜或者nMIS200n的栅极绝缘膜中的绝缘破坏、以及在第2电路(所述的图3(a)及(b))中产生的构成倒相电路INV的pMIS100p的栅极绝缘膜或者nMIS100n的栅极绝缘膜中的绝缘破坏的防止对策进行说明。第1方法的第1例和第2例的不同点在于，第1例是在基板Sub内形成有浅p型阱PW100，并在所述浅p型阱PW100内，形成有与深n型阱DNW0内的浅p型阱PW0内所形成的p型扩散分接头PD0电连接的p型扩散分接头PD100，而第2例是与让蓄积电荷放电的p型扩散分接头共同拥有基板Sub内的浅p型阱PW内所形成的电位固定用的p型扩散分接头PD。
如图8所示，在本实施方式1的第1方法的第2例中，在基板Sub内的形成有nMIS100n的浅p型阱PW内形成有电位固定用的p型扩散分接头PD，在深n型阱DNW0内的形成有nMIS200n的浅p型阱NW0内形成电位固定用的p型扩散分接头PD0，进而，使用第2层以上的布线将p型扩散分接头PD与p型扩散分接头PD0加以连接。
形成于基板Sub内的倒相电路INV、与形成于深n型阱DNW0内的倒相电路INV0之间的连接，即，构成倒相电路INV的pMIS100p的漏电极及nMIS100n的漏电极、与构成倒相电路INV0的pMIS200p的栅电极及nMIS200n的栅电极之间的连接、以及构成倒相电路INV的pMIS100p的栅电极及nMIS100n的栅电极、与构成倒相电路INV0的pMIS200p的漏电极及nMIS200n的漏电极之间的连接，是使用与将p型扩散分接头PD和p型扩散分接头PD0加以连接的布线同一层的布线、或者比所述布线更上层的布线而进行。例如，当使用第2层布线将p型扩散分接头PD与p型扩散分接头PD0之间进行了连接的情况下，形成于基板Sub内的倒相电路INV、与形成于深n型阱DNW0内的倒相电路INV0之间的连接是使用第2层以上的布线而进行，当使用第3层布线将p型扩散分接头PD与p型扩散分接头PD0之间进行了连接的情况下，形成于基板Sub内的倒相电路INV与形成于深n型阱DNW0内的倒相电路INV0之间的连接是使用第3层以上的布线而进行。
如图9所示，在第1电路(将构成倒相电路INV的pMIS100p的漏电极以及nMIS100n的漏电极、与构成倒相电路INV0的pMIS200p的栅电极以及nMIS200n的栅电极之间加以连接的电路)中，通过p型扩散分接头PD与p型扩散分接头PD0之间的连接而形成寄生pn二极管。通过所述寄生pn二极管而形成如下的放电路径：基板Sub、浅p型阱PW、p型扩散分接头PD、布线、p型扩散分接头PD0、浅p型阱PW0、一直到深n型阱DNW0。
并且，在第1电路中，在层间绝缘膜上形成用以将形成于基板Sub内的倒相电路INV和形成于深n型阱DNW0内的倒相电路INV0之间加以连接的连接孔的制造步骤中，在深n型阱DNW0内的浅n型阱NW0内所形成的pMIS200p的栅电极以及在浅p型阱PW0内所形成的nMIS200n的栅电极呈浮动状态，pMIS200p及nMIS200n成为导通状态，从而形成如下的放电路径：深n型阱DNW0、浅n型阱NW0、n型扩散分接头ND0、pMIS200p(源电极Sp、通道区域以及漏电极Dp)、nMIS200n(漏电极Dn、通道区域以及源电极Sn)、布线、p型扩散分接头PD、浅p型阱PW、一直到基板Sub。
通过形成所述放电路径，可以让蓄积在深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0内的电荷放电，所以能防止深n型阱DNW0内的浅n型阱NW0内所形成的pMIS200p的栅极绝缘膜、以及浅p型阱PW0内所形成的nMIS200n的栅极绝缘膜的绝缘破坏。
再者，在形成于基板Sub内的浅p型阱PW、与形成于所述浅p型阱PW内的nMIS100n的源电极Sn之间存在有寄生二极管Di。但是，因为基板Sub、浅p型阱PW以及p型扩散分接头DP全部是p型的半导体区域，所以认为经由基板Sub、浅p型阱PW以及p型扩散分接头DP的放电路径比寄生二极管Di更具有支配性。
这里省略了说明，但是在第2电路(将构成倒相电路INV的pMIS100p的栅电极以及nMIS100n的栅电极、与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极之间加以连接的电路)中，也可以获得与所述第1电路相同的效果，从而也能防止在基板Sub内的浅n型阱NW内所形成的pMIS100p的栅极绝缘膜、以及在浅p型阱PW内所形成的nMIS100n的栅极绝缘膜的绝缘破坏。
图10中显示有形成于基板Sub内的倒相电路INV、以及形成于深n型阱DNW0内的倒相电路INV0的主要部位俯视图。
在基板Sub内的浅p型阱PW内形成有nMIS100n，nMIS100n包含构成源电极以及漏电极的n型扩散层DIFn。并且，在基板Sub内的浅n型阱NW内形成有pMIS100p，pMIS100p包含构成源电极以及漏电极的p型扩散层DIFp。在基板Sub上的层间绝缘膜(省略图示)上，与nMIS100n的漏电极(n型扩散层DIFn)或者pMIS100p的漏电极(p型扩散层DIFp)相连接而形成连接孔CNT1，穿过所述连接孔CNT，将nMIS100n的漏电极与pMIS100p的漏电极之间使用第1层布线M1而电连接。
并且，在基板Sub内的浅n型阱NW内形成有n型扩散分接头ND，在浅p型阱PW内形成有p型扩散分接头PD。在基板Sub上的层间绝缘膜(省略图示)上，与n型扩散分接头ND或pMIS100p的源电极(p型扩散层DIFp)相连接而形成连接孔CNT1，穿过所述连接孔CNT1，将n型扩散分接头ND与pMIS100p的源电极使用第1层布线而电连接。nMIS100n的栅电极与pMIS100p的栅电极是由共通的同一层的导体膜所构成，并穿过形成于基板Sub上的层间绝缘膜(省略图示)上所形成的连接孔CNT1，将第1层布线M1与所述导体膜电连接。
同样地，在深n型阱DNW0内的浅p型阱PW0内形成有nMIS200n，nMIS200n包含构成源电极以及漏电极的n型扩散层DIFn。并且，在深n型阱DNW0内的浅n型阱NW内形成有pMIS200p，pMIS200p包含构成源电极以及漏电极的p型扩散层DIFp。在基板Sub(深n型阱DNW0)上的层间绝缘膜(省略图示)上，与nMIS200n的漏电极(n型扩散层DIFn)或者pMIS200p的漏电极(p型扩散层DIFp)相连接而形成连接孔CNT1，穿过所述连接孔CNT1，将nMIS200n的漏电极与pMIS200p的漏电极之间使用第1层布线M1而电连接。
并且，在深n型阱DNW0内的浅n型阱NW0内形成有n型扩散分接头ND0，在浅p型阱PW0内形成有p型扩散分接头PD0。在基板Sub(深n型阱DNW0)上的层间绝缘膜(省略图示)上，与n型扩散分接头ND0或pMIS200p的源电极(p型扩散层DIFp)相连接而形成连接孔CNT1，穿过所述连接孔CNT1，将n型扩散分接头ND0与pMIS200p的源电极之间使用第1层布线M1而电连接。nMIS200n的栅电极与pMIS200p的栅电极是由共通的同一层的导体膜所构成，并穿过形成于基板Sub上的层间绝缘膜(省略图示)上所形成的连接孔CNT1，将第1层布线M1与所述导体膜电连接。
进而，形成有穿过连接孔CNT1而与形成于基板Sub内的pMIS100p及nMIS100n的共通栅电极进行电连接的第1层布线M1，并且形成有穿过连接孔CNT1而与形成于深n型阱DNW0内的pMIS200p的漏电极以及nMIS200n的漏电极进行电连接的第1层布线M1。另外，在覆盖所述第1层布线M1而形成于基板Sub上的层间绝缘膜(省略图示)上形成连接孔CNT2，穿过所述连接孔CNT2，将和pMIS100p与nMIS100n的共通栅电极电连接的第1层布线、以及和pMIS200p的漏电极与nMIS200n的漏电极电连接的第1层布线M1之间使用第2层布线M2而电连接。
并且，在基板Sub内的浅p型阱PW内所形成的p型扩散分接头PD、或者在深n型阱DNW0内的浅p型阱PW0内所形成的p型扩散分接头PD0上，穿过连接孔CNT1而电连接有第1层布线M1。在覆盖所述第1层布线M1而形成于基板Sub上的层间绝缘膜(省略图示)上形成连接孔CNT2，穿过所述连接孔CNT2，将p型扩散分接头PD与p型扩散分接头PD0之间使用第2层布线M2而电连接。
再者，在本实施方式1中，p型扩散分接头PD、PD100及p型扩散分接头PD0之间是使用第2层以上的布线而连接。其原因在于，通常将第1层布线用作信号布线，所以难以使用第1层布线来连接p型扩散分接头PD、PD100及p型扩散分接头PD0。因此，当能够实现第1层布线的布局时，也可以将第1层布线用于p型扩散分接头PD、PD100及p型扩散分接头PD0之间的连接。
这样，根据本实施方式1，例如在干蚀刻步骤中，即便通过等离子体充电而使深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0中蓄积了电荷，也能容易让所述电荷向基板Sub放电，因此可以防止构成倒相电路INV0的在深n型阱DNW0内的浅n型阱NW0内所形成的pMIS200p的栅极绝缘膜及于浅n型阱NW内所形成的nMIS200n的栅极绝缘膜、以及构成倒相电路INV的在基板Sub内的浅n型阱NW内所形成的pMIS100p的栅极绝缘膜及于浅p型阱PW内所形成的nMIS100n的栅极绝缘膜的绝缘破坏。特别是当形成于基板Sub上的浅p型阱PW与形成于深n型阱DNW0内的浅p型阱PW0为同电位的情况下，本实施方式1的第1方法为有效手段。
(实施方式2)
在本实施方式2中，使用图11～图13，对防止所述的第1电路(所述的图2(a)及(b))以及第2电路(所述的图3(a)及(b))中的MIS的栅极绝缘膜的绝缘破坏的第2方法加以说明。图11是对本实施方式2的防止MIS的栅极绝缘膜的绝缘破坏的第2方法加以说明的电路图，图12是对所述图11所示的第2方法加以说明的第1电路的主要部位剖面图，图13(a)及(b)是对所述图11所示的第2方法加以说明的第1电路的主要部位俯视图。
如上所述，第1电路(所述的图2(a)及(b))是由形成于基板Sub内的倒相电路INV、及形成于深n型阱DNW0内的倒相电路INV0所构成。构成倒相电路INV0的pMIS200p的栅电极以及nMIS200n的栅电极，与构成倒相电路INV的pMIS100p的漏电极以及nMIS100n的漏电极电连接，在构成倒相电路INV0的pMIS200p的栅极绝缘膜或者nMIS200n的栅极绝缘膜中产生有绝缘破坏。
并且，如上所述，第2电路(所述的图3(a)及(b))是由形成于基板Sub内的倒相电路INV、及形成于深n型阱DNW0内的倒相电路INV0所构成。构成倒相电路INV的pMIS100p的栅电极以及nMIS100n的栅电极，与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极电连接，在构成倒相电路INV的pMIS100p的栅极绝缘膜或者nMIS100n的栅极绝缘膜中产生有绝缘破坏。
如图11所示，在本实施方式2的第2方法中，由基板Sub内的浅p型阱PW200、及所述浅p型阱PW200内的n型扩散层而形成pn二极管Di200，并将pn二极管Di200的阴极、与深n型阱DNW0内的浅n型阱NW0内所形成的电位固定用的n型扩散分接头ND0使用第2层以上的布线而连接。
形成于基板Sub内的倒相电路INV、与形成于深n型阱DNW0内的倒相电路INV0之间的连接，即，构成倒相电路INV的pMIS100p的漏电极以及nMIS100n的漏电极、与构成倒相电路INV0的pMIS200p的栅电极以及nMIS200n的栅电极之间的连接、以及构成倒相电路INV的pMIS100p的栅电极以及nMIS100n的栅电极、与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极之间的连接，是使用与将pn二极管Di200的n型扩散层和n型扩散分接头ND0加以连接的布线同一层的布线、或者比所述布线更上层的布线来进行。例如，当使用第2层布线将pn二极管Di200的n型扩散层与n型扩散分接头ND0之间进行了连接的情况下，形成于基板Sub内的倒相电路INV、与形成于深n型阱DNW0内的倒相电路INV0之间的连接是使用第2层以上的布线而进行，当使用第3层布线将pn二极管Di200的n型扩散层与n型扩散分接头ND0之间进行了连接的情况下，形成于基板Sub内的倒相电路INV、与形成于深n型阱DNW0内的倒相电路INV0之间的连接是使用第3层以上的布线而进行。
如图12所示，在第1电路(将构成倒相电路INV的pMIS100p的漏电极以及nMIS100n的漏电极、与构成倒相电路INV0的pMIS200p的栅电极以及nMIS200n的栅电极之间加以连接的电路)中，当基板Sub的电位高于深n型阱DNW0的电位时，通过pn二极管Di200而形成如下的正向放电路径：基板Sub、浅p型阱PW200、n型扩散层DIn、布线、n型扩散分接头ND0、浅n型阱NW0、一直到深n型阱DNW0。并且，当基板Sub的电位低于深n型阱DNW0的电位时，pn二极管Di200会变为相反方向，例如在干蚀刻步骤等的使用有等离子体放电的制造步骤中，通过发光所引起的光激发或者热所引起的热激发而使相反方向的漏电流增加，从而形成放电路径。
通过形成所述放电路径，可以让蓄积在深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0内的电荷放电，因此能防止深n型阱DNW0内的浅p型阱PW0内所形成的pMIS200p的栅极绝缘膜、以及浅p型阱PW0内所形成的nMIS200n的栅极绝缘膜的绝缘破坏。
这里省略了说明，但是在第2电路(将构成倒相电路INV的pMIS100p的栅电极以及nMIS100n的栅电极、与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极之间加以连接的电路)中，也可以获得与所述第1电路相同的效果，从而也能防止在基板Sub内的浅n型阱NW内所形成的pMIS100p的栅极绝缘膜、以及在浅p型阱PW内所形成的nMIS100n的栅极绝缘膜的绝缘破坏。
图13(a)及(b)中，显示有形成于基板Sub内的pn二极管Di200、以及形成于深n型阱DNW0内的n型扩散分接头ND0的主要部位俯视图。图13(a)是在基板Sub内的浅p型阱PW200内所形成的由n型扩散层Din构成的pn二极管Di200的主要部位俯视图，图13(b)是在基板Sub内的浅p型阱PW200内所形成、且由包含p型扩散层Dip的护圈(gard ring)包围的n型扩散层Din所构成的pn二极管Di200的主要部位俯视图。
如图13(a)所示，在基板Sub内的浅p型阱PW200内形成有n型扩散层DIn，在形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达n型扩散层Din的连接孔CNT1。同样地，在深n型阱DNW0内的浅n型阱NW0内形成有n型扩散分接头ND0，在形成于基板Sub(深n型阱DNW0)上的层间绝缘膜(省略图示)上，形成有到达n型扩散分接头ND0的连接孔CNT1。并且，形成有穿过连接孔CNT1而与n型扩散层DIn或者n型扩散分接头ND0电连接的第1层布线M1。
进而，在覆盖第1层布线M1而形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达与基板Sub内的浅p型阱PW200内所形成的n型扩散层DIn电连接的第1层布线M1的连接孔CNT2、以及到达与深n型阱DNW0内的浅n型阱NW0内所形成的n型扩散分接头ND0电连接的第1层布线M1的连接孔CNT2。并且，在基板Sub内的浅p型阱PW200内所形成的n型扩散层Din、与在深n型阱DNW0内的浅n型阱NW0内所形成的n型扩散分接头ND0是使用第2层布线M2而进行电连接。
并且，如图13(b)所示，在形成于基板Sub内的浅p型阱PW200内形成有n型扩散层DIn，进而，隔开一定的距离并包围n型扩散层DIn而形成有p型扩散层DIp。在形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达n型扩散层DIn或p型扩散层Dip的连接孔CNT1。在深n型阱DNW0内的浅n型阱NW0内形成有n型扩散分接头ND0，在形成于基板Sub(深n型阱DNW0)表面上的层间绝缘膜(省略图示)上，形成有到达n型扩散分接头ND0的连接孔CNT1。另外，形成有穿过连接孔CNT1而与n型扩散层Din、p型扩散层DIp或n型扩散分接头ND0电连接的第1层布线M1。
此外，在覆盖第1层布线M1而形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达与基板Sub内的浅p型阱PW200内所形成的n型扩散层DIn电连接的第1层布线M1的连接孔CNT2、以及到达与深n型阱DNW0内的浅n型阱NW0内所形成的n型扩散分接头ND0电连接的第1层布线M1的连接孔CNT2。并且，在基板Sub内的浅p型阱PW200内所形成的n型扩散层Din、与在深n型阱DNW0内的浅n型阱NW0内所形成的n型扩散分接头ND0是使用第2层布线M2而进行电连接。
再者，在本实施方式2中，n型扩散分接头ND0与pn二极管Di200的阴极之间是使用第2层以上的布线而连接，但是当能够实现第1层布线的布局时，也可以将第1层布线用于n型扩散分接头ND0与pn二极管Di200的阴极之间的连接。
这样，根据本实施方式2，与所述实施方式1同样，即便在深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0内蓄积有电荷，也可以让所述电荷向基板Sub放电，因而能防止构成倒相电路INV0的在深n型阱DNW0内的浅n型阱NW0内所形成的pMIS200p的栅极绝缘膜及于浅p型阱PW0内所形成的nMIS200n的栅极绝缘膜、以及构成倒相电路INV的在基板Sub内的浅n型阱NW内所形成的pMIS100p的栅极绝缘膜及于浅p型阱PW内所形成的nMIS100n的栅极绝缘膜的绝缘破坏。特别是在如下情况下，即，例如将基板Sub内的浅p型阱PW内所形成的nMIS100n以及浅n型阱NW内所形成的pMIS100p作为数字电路，且将深n型阱DNW0内的浅p型阱PW0内所形成的nMIS200n以及浅n型阱NW内所形成的pMIS200p作为模拟电路而分别具有专用的电源或者接地电位时，也就是说，当形成于基板Sub内的浅n型阱NW的电源、与形成于深n型阱DNW0内的浅n型阱NW0的电源互不相同，并且形成于基板Sub内的浅p型阱PW的电源、与形成于深n型阱DNW0内的浅p型阱PW0的电源互不相同时，本实施方式2中的第2方法为有效手段。
(实施方式3)
在本实施方式3中，使用图14～图16，对防止所述第3电路(所述的图4(a)及(b))中的MIS的栅极绝缘膜的绝缘破坏的第3方法进行说明。图14是对本实施方式3的防止MIS的栅极绝缘膜的绝缘破坏的第3方法加以说明的电路图，图15是对所述图14所示的第3方法加以说明的第3电路的主要部位剖面图，图16是对所述图14所示的第3方法加以说明的第3电路的主要部位俯视图。
如上所述，第3电路(所述的图4(a)及(b))是由形成于深n型阱DNW0内的倒相电路INV0、以及形成于深n型阱DNW1内的倒相电路INV1所构成。构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极，与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极电连接，在构成倒相电路INV1的pMIS300p的栅极绝缘膜或者nMIS300n的栅极绝缘膜中产生有绝缘破坏。
如图14所示，在本实施方式3的第3方法中，在深n型阱DNW0内的形成有pMIS200p的浅n型阱NW0内，形成有电位固定用的n型扩散分接头ND0，并在深n型阱DNW1内的浅n型阱NW1内形成有电位固定用的n型扩散分接头ND1，进而，使用第2层以上的布线将n型扩散分接头ND0与n型扩散分接头ND1加以连接。
形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接，即，构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极、与构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极之间的连接，是使用与将n型扩散分接头ND0及n型扩散分接头ND1加以连接的布线同一层的布线、或者比所述布线更上层的布线来进行。例如，当使用第2层布线将n型扩散分接头ND0与n型扩散分接头ND1之间进行了连接的情况下，形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第2层以上的布线而进行，当使用第3层布线将n型扩散分接头ND0与n型扩散分接头ND1之间进行了连接的情况下，形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第3层以上的布线而进行。
如图15所示，在第3电路(将构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极、与构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极之间加以连接的电路)中，通过n型扩散分接头ND0与n型扩散分接头ND1之间的连接而形成如下的放电路径：深n型阱DNW1、浅n型阱NW1、n型扩散分接头ND1、布线、n型扩散分接头ND0、浅n型阱NW0、一直到深n型阱DNW0(或者与所述放电路径相反方向的放电路径)，从而于互不相同的区域上所形成的深n型阱DNW0与深n型阱DNW1成为同电位。
通过形成所述放电路径，可以在例如干蚀刻步骤等的使用有等离子体放电的制造步骤中，让蓄积在深n型阱DNW1、浅n型阱NW1以及浅p型阱PW1内的电荷例如向深n型阱DNW0等的其他阱区域内放电。由此，深n型阱DNW1与深n型阱DNW0之间的电位差变小，因此能防止深n型阱DNW1内的浅n型阱NW1内所形成的pMIS300p的栅极绝缘膜、以及浅p型阱PW1内所形成的nMIS300n的栅极绝缘膜的绝缘破坏。
图16中显示有形成于深n型阱DNW0内的n型扩散分接头ND0以及形成于深n型阱DNW1内的n型扩散分接头ND1的主要部位俯视图。
在深n型阱DNW0内的浅n型阱NW0内形成有n型扩散分接头ND0，在形成于基板Sub(深n型阱DNW0)上的层间绝缘膜(省略图示)上，形成有到达n型扩散分接头ND0的连接孔CNT1。同样地，在深n型阱DNW1内的浅n型阱NW1内形成有n型扩散分接头ND1，在形成于基板Sub(深n型阱DNW1)上的层间绝缘膜(省略图示)上，形成有到达n型扩散分接头ND1的连接孔CNT1。并且，形成有穿过连接孔CNT1而与n型扩散分接头ND0、ND1电连接的第1层布线M1。
此外，在覆盖第1层布线M1而形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达与深n型阱DNW1内的浅n型阱PW1内所形成的n型扩散分接头ND1电连接的第1层布线M1的连接孔CNT2、以及到达与深n型阱DNW0内的浅n型阱PW0内所形成的n型扩散分接头ND0电连接的第1层布线M1的连接孔CNT2。并且，在深n型阱DNW1内的浅n型阱NW1内所形成的n型扩散分接头ND1、与在深n型阱DNW0内的浅n型阱NW0内所形成的n型扩散分接头ND0是使用第2层布线M2而进行电连接。
再者，在本实施方式3中，n型扩散分接头ND0与ND1之间是使用第2层以上的布线而连接，但是当能够实现第1层布线的布局时，也可以将第1层布线用于n型扩散分接头ND0与ND1之间的连接。
这样，根据本实施方式3，深n型阱DNW1的电位与深n型阱DNW0的电位相同是前提，但即便在深n型阱DNW1、浅n型阱NW1以及浅p型阱PW1内蓄积有电荷，也可以让所述电荷向深n型阱DNW0等的其他阱区域放电，从而可以使深n型阱DNW1与深n型阱DNW0之间的电位差变小，因此能防止构成倒相电路INV1的在深n型阱DNW1内所形成的pMIS300p的栅极绝缘膜以及nMIS300n的栅极绝缘膜的绝缘破坏。特别是当例如形成于深n型阱DNW0内的浅p型阱PW0在接地电位以下而成为负电位时，即，当形成于深n型阱DNW1内的浅n型阱NW1的电源、与形成于深n型阱DNW0内的浅n型阱NW0的电源相同，且形成于深n型阱DNW1内的浅p型阱PW1的电源、与形成于深n型阱DNW0内的浅p型阱PW0的电源互不相同时，本实施方式3中的第3方法为有效手段。
(实施方式4)
在本实施方式4中，就两个示例(第1例和第2例)来说明对所述第3电路(所述的图4(a)及(b))中的MIS的栅极绝缘膜的绝缘破坏进行防止的第4方法。首先，使用图17～图19来说明第4方法的第1例，其次，使用图20～图22来说明第4方法的第2例。图17是对本实施方式4的防止MIS的栅极绝缘膜的绝缘破坏的第4方法的第1例加以说明的电路图，图18是对所述图17所示的第4方法的第1例加以说明的第3电路的主要部位剖面图，图19是对所述图17所示的第4方法的第1例加以说明的第3电路的主要部位俯视图。并且，图20是对本实施方式4的防止MIS的栅极绝缘膜的绝缘破坏的第4方法的第2例加以说明的电路图，图21是对所述图20所示的第4方法的第2例加以说明的第3电路的主要部位剖面图，图22是对所述图20所示的第4方法的第2例加以说明的第3电路的主要部位俯视图。
首先，对第4方法的第1例进行说明。
如上所述，第3电路(所述的图4(a)及(b))是由形成于深n型阱DNW0内的倒相电路INV0、以及形成于深n型阱DNW1内的倒相电路INV1所构成。构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极，与构成倒相电路INV0的pMIS100p的漏电极以及nMIS100n的漏电极电连接，在构成倒相电路INV1的pMIS300p的栅极绝缘膜或者nMIS300n的栅极绝缘膜中产生有绝缘破坏。
如图17所示，在本实施方式4的第4方法的第1例中，在深n型阱DNW0内的浅p型阱PW0内形成有电位固定用的p型扩散分接头PD0，在深n型阱DNW1内的浅p型阱PW1内形成有电位固定用的p型扩散分接头PD1，进而，使用第2层以上的布线将p型扩散分接头PD0与p型扩散分接头PD1加以连接。
形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接，即，构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极、与构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极之间的连接，是使用与将p型扩散分接头PD0及p型扩散分接头PD1加以连接的布线同一层的布线、或者比所述布线更上层的布线来进行。例如，当使用第2层布线将p型扩散分接头PD0与p型扩散分接头PD1之间进行了连接的情况下，形成于深n型阱DNW0内的倒相电路INV0与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第2层以上的布线而进行，当使用第3层布线将p型扩散分接头PD0与p型扩散分接头PD1之间进行了连接的情况下，形成于深n型阱DNW0内的倒相电路INV0与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第3层以上的布线而进行。
如图18所示，在第3电路(将构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极、与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极之间加以连接的电路)中，通过p型扩散分接头PD0与p型扩散分接头PD1之间的连接而形成寄生pn二极管。由于所述寄生pn二极管的形成，并且形成于深n型阱DNW1内的nMIS300n的栅电极以及pMIS300p的栅电极呈浮动状态，所以nMIS300n及pMIS300p成为导通状态，从而形成如下的放电路径：深n型阱DNW1、浅n型阱NW1、浅n型扩散分接头ND1、pMIS300p(源电极Sp、通道区域以及漏电极Dp)、nMIS300n(漏电极Dn、通道区域以及源电极Sn)、布线、p型扩散分接头PD0、浅p型阱PW0、一直到深n型阱DNW0(或者与所述放电路径相反方向的放电路径)。
通过形成所述放电路径，可以在例如干蚀刻步骤等的使用有等离子体放电的制造步骤中，让蓄积在深n型阱DNW1、浅n型阱NW1以及浅p型阱PW1内的电荷例如向深n型阱DNW0等的其他阱区域内放电。由此，深n型阱DNW1与深n型阱DNW0之间的电位差变小，因此能防止深n型阱DNW1内的浅n型阱NW1内所形成的pMIS300p的栅极绝缘膜、以及浅p型阱PW1内所形成的nMIS300n的栅极绝缘膜的绝缘破坏。
图19中，显示有形成于深n型阱DNW0内的p型扩散分接头PD、以及形成于深n型阱DNW1内的p型扩散分接头PD1的主要部位俯视图。
在深n型阱DNW0内的浅p型阱PW0内形成有p型扩散分接头PD0，在形成于基板Sub(深n型阱DNW0)上的层间绝缘膜(省略图示)上，形成有到达p型扩散分接头PD0的连接孔CNT1。同样地，在深n型阱DNW1内的浅p型阱NW1内形成有p型扩散分接头PD1，在形成于基板Sub(深n型阱DNW1)上的层间绝缘膜(省略图示)上，形成有到达p型扩散分接头PD1的连接孔CNT1。并且，形成有穿过连接孔CNT1而与p型扩散分接头PD0、PD1电连接的第1层布线M1。
此外，在覆盖第1层布线M1而形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达与深n型阱DNW1内的浅p型阱PW1内所形成的p型扩散分接头PD1电连接的第1层布线M1的连接孔CNT2、以及到达与深n型阱DNW0内的浅p型阱PW0内所形成的p型扩散分接头PD0电连接的第1层布线M1的连接孔CNT2。并且，在深n型阱DNW1内的浅p型阱PW1内所形成的p型扩散分接头PD1、与在深n型阱DNW0内的浅p型阱PW0内所形成的p型扩散分接头PD0是使用第2层布线M2而进行电连接。
其次，对第4方法的第2例进行说明。
在第4方法的第2例中，也和所述第4方法的第1例相同，对于在第3电路(所述的图4(a)及(b))中产生的构成倒相电路INV1的pMIS300p的栅极绝缘膜或者nMIS300n的栅极绝缘膜中的绝缘破坏的防止对策进行说明。第4方法的第1例与第2例的不同点在于，第1例是将深n型阱DNW0内的浅p型阱PW0内所形成的p型扩散分接头PD0、与深n型阱DNW1内的浅p型阱PW内所形成的p型扩散分接头PD1加以电连接，而第2例是进一步在基板Sub内形成浅p型阱，且将形成于所述浅p型阱内的电位固定用的p型扩散分接头、与所述p型扩散分接头PD0、PD1加以电连接。
如图20所示，在本实施方式4的第4方法的第2例中，在形成于基板Sub内的浅p型阱PW400内形成有电位固定用的p型扩散分接头PD400，进而，使用第2层以上的布线，将所述p型扩散分接头400、深n型阱DNW0内的浅p型阱PW0内所形成的电位固定用的p型扩散分接头PD0、以及深n型阱DNW1内的浅p型阱PW1内所形成的电位固定用的p型扩散分接头PD1加以连接。
形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接，即，构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极、与构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极之间的连接，是使用与将p型扩散分接头PD0及p型扩散分接头PD1加以连接的布线同一层的布线、或者比所述布线更上层的布线来进行。例如，当使用第2层布线将p型扩散分接头PD0与p型扩散分接头PD1之间进行了连接的情况下，形成于深n型阱DNW0内的倒相电路INV0与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第2层以上的布线而进行，当使用第3层布线将p型扩散分接头PD0与p型扩散分接头PD1之间进行了连接的情况下，形成于深n型阱DNW0内的倒相电路INV0与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第3层以上的布线而进行。
如图21所示，在第3电路(将构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极、与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极之间加以连接的电路)中，在深n型阱DNW1内的浅p型阱PW1内所形成的nMIS300n的栅电极以及在浅n型阱NW1内所形成的pMIS300p的栅电极呈浮动状态，所以nMIS300n及pMIS300p成为导通状态，从而形成如下的放电路径：深n型阱DNW1、浅n型阱NW1、n型扩散分接头ND1、pMIS300p(源电极Sp、通道区域以及漏电极Dp)、nMIS300n(漏电极Dn、通道区域以及源电极Sn)、布线、p型扩散分接头PD400、浅p型阱PW400、一直到基板Sub。同样地，在深n型阱DNW0内的浅p型阱PW0内所形成的nMIS200n的栅电极以及在浅n型阱NW0内所形成的pMIS200p的栅电极呈浮动状态，所以nMIS200n及pMIS200p成为导通状态，从而形成如下放电路径：深n型阱DNW0、浅n型阱NW0、n型扩散分接头ND0、pMIS200p(源电极Sp、通道区域以及漏电极Sp)、nMIS200n(漏电极Dn、通道区域以及源电极Sn)、布线、p型扩散分接头PD400、浅p型阱PW400、一直到基板Sub。
并且，形成如下的放电路径：基板Sub、浅p型阱PW400、p型扩散分接头PD400、布线、p型扩散分接头PD1、浅p型阱PW1、一直到深n型阱DNW1。同样地，形成如下的放电路径：基板Sub、浅p型阱PW400、p型扩散分接头PD400、布线、p型扩散分接头PD0、浅p型阱PW0、一直到深n型阱DNW0。
通过形成所述放电路径，可以在例如干蚀刻步骤等的使用有等离子体放电的制造步骤中，将蓄积在深n型阱DNW1、浅n型阱NW1以及浅p型阱PW1内的电荷、或者蓄积在深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0内的电荷向基板Sub放电。由此，深n型阱DNW1与深n型阱DNW0之间的电位差变小，因此能防止深n型阱DNW1内的浅n型阱NW1内所形成的pMIS300p的栅极绝缘膜、以及浅p型阱PW1内所形成的nMIS300n的栅极绝缘膜的绝缘破坏。
图22中，显示有形成于深n型阱DNW0内的p型扩散分接头PD0、形成于深n型阱DNW1内的p型扩散分接头PD1、以及形成于基板Sub内的p型扩散分接头PD400的主要部位俯视图。
除了所述图19所示的在深n型阱DNW1内的浅p型阱PW1内所形成的p型扩散分接头PD1、以及在深n型阱DNW0内的浅n型阱NW0内所形成的p型扩散分接头PD0以外，与p型扩散分接头PD0、PD1同样地，还在形成于基板Sub上的浅p型阱PW400内形成有p型扩散分接头PD400。在形成于基板Sub上的层间绝缘膜(省略图示)上，形成有分别到达如下分接头的连接孔CNT1，即，在深n型阱DNW1内的浅p型阱PW1内所形成的p型扩散分接头PD1；在深n型阱DNW0内的浅p型阱PW0内所形成的p型扩散分接头PD0；以及在基板Sub内的浅p型阱PW400内所形成的p型扩散分接头PD400。并且，形成有穿过连接孔CNT1而与深n型阱DNW1内的浅p型阱PW1内所形成的p型扩散分接头PD1、深n型阱DNW0的浅p型阱PW0内所形成的p型扩散分接头PD0、以及基板Sub内的浅p型阱PW400内所形成的p型扩散分接头PD400电连接的第1层布线M1。
此外，在覆盖第1层布线M1而形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达第1层布线M1的连接孔CNT2，所述第1层布线M1分别与深n型阱DNW1内的浅p型阱PW1内所形成的p型扩散分接头PD1、深n型阱DNW0内的浅p型阱PW0内所形成的p型扩散分接头PD0、以及基板Sub内的浅p型阱PW400内所形成的p型扩散分接头PD400电连接，并且穿过所述连接孔CNT2，将深n型阱DNW1内的浅p型阱PW1内所形成的p型扩散分接头PD1、深n型阱DNW0内的浅p型阱PW0内所形成的p型扩散分接头PD0、以及基板Sub内的浅n型阱PW400内所形成的p型扩散分接头PD400之间使用第2层布线M2而电连接。
再者，在本实施方式4中，第1例中p型扩散分接头PD0与PD1之间的连接、以及第2例中p型扩散分接头PD0、PD1与PD400之间的连接是使用第2层以上的布线而进行，但是当能够实现第1层布线的布局时，也可以使用第1层布线。
这样，根据本实施方式4，例如在干蚀刻步骤中，即便通过等离子体充电而在深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0内，或者在深n型阱DNW1、浅n型阱NW1以及浅p型阱PW1内蓄积有电荷，也能容易让所述电荷向基板Sub放电，从而可以减小深n型阱DNW1与深n型阱DNW0之间的电位差，因此能防止构成倒相电路INV1的形成于深n型阱DNW1内的pMIS300p的栅极绝缘膜、以及nMIS300n的栅极绝缘膜的绝缘破坏。特别是当形成于深n型阱DNW0内的浅p型阱PW0、与形成于深n型阱DNW1内的浅p型阱PW1为同一接地电位时，即，当形成于深n型阱DNW0内的浅n型阱NW0的电源、与形成于深n型阱DNW1内的浅n型阱NW1的电源互不相同时，本实施方式4中的第4方法为有效手段。
(实施方式5)
在本实施方式5中，使用图23～图25，对防止所述第3电路(所述的图4(a)及(b))中的MIS的栅极绝缘膜的绝缘破坏的第5方法进行说明。图23是对本实施方式5的防止MIS的栅极绝缘膜的绝缘破坏的第5方法加以说明的电路图，图24是对所述图23所示的第5方法加以说明的第3电路的主要部位剖面图，图25是对所述图23所示的第5方法加以说明的第3电路的主要部位俯视图。
如上所述，第3电路(所述的图4(a)及(b))是由形成于深n型阱DNW0内的倒相电路INV0以及形成于深n型阱DNW1内的倒相电路INV1所构成。构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极，与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极电连接，在构成倒相电路INV1的pMIS300p的栅极绝缘膜或者nMIS300n的栅极绝缘膜中产生有绝缘破坏。
如图23所示，在本实施方式5的第5方法中，由形成于基板Sub内的浅p型阱PW500、以及形成于所述浅p型阱PW500内的n型扩散层而形成pn二极管Di500，并使用第2层以上的布线将pn二极管Di500的阴极、与深n型阱DNW0内的浅n型阱NW0内所形成的电位固定用的n型扩散分接头ND0加以连接。进而，由形成于基板Sub内的浅p型阱PW501、以及形成于所述浅p型阱PW501内的n型扩散层而形成pn二极管Di501，并使用第2层以上的布线将pn二极管Di501的阴极、与深n型阱DNW1内的浅n型阱NW1内所形成的电位固定用的n型扩散分接头ND1加以连接。
形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接，即，构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极、与构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极之间的连接，是使用将pn二极管Di500的n型扩散层与n型扩散分接头ND0加以连接的布线、以及与将pn二极管Di501的n型扩散层及n型扩散分接头ND1加以连接的布线同一层的布线、或者比所述布线更上层的布线来进行。例如，当使用第2层布线将pn二极管Di500的n型扩散层与n型扩散分接头ND0之间进行了连接、以及将pn二极管Di501的n型扩散层与n型扩散分接头ND1之间进行了连接的情况下，形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第2层以上的布线而进行，当使用第3层布线将pn二极管Di500的n型扩散层与n型扩散分接头ND0之间进行了连接、以及将pn二极管Di501的n型扩散层与n型扩散分接头ND1之间进行了连接的情况下，形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第3层以上的布线而进行。
如图24所示，在第3电路(将构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极、与构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极之间加以连接的电路)中，当基板Sub的电位高于深n型阱DNW0的电位时，通过pn二极管Di500而形成如下的正向放电路径：基板Sub、浅p型阱PW500、n型扩散层DIn1、布线、n型扩散分接头ND0、浅n型阱NW0、一直到深n型阱DNW0。并且，当基板Sub的电位低于深n型阱DNW0的电位时，pn二极管Di500变为相反方向，但在例如干蚀刻步骤等的使用有等离子体放电的制造步骤中，通过发光所引起的光激发或者热所引起的热激发而使相反方向的漏电流增加，从而形成放电路径。
同样地，当基板Sub的电位高于深n型阱DNW1的电位时，通过pn二极管Di501而形成如下的正向放电路径：基板Sub、浅p型阱PW501、n型扩散层DIn1、布线、n型扩散分接头ND1、浅n型阱NW1、一直到深n型阱DNW1。并且，当基板Sub的电位低于深n型阱DNW1的电位时，pn二极管Di501变为相反方向，但在例如干蚀刻步骤等的使用有等离子体放电的制造步骤中，通过发光所引起的光激发或者热所引起的热激发而使相反方向的漏电流增加，从而形成放电路径。
通过形成所述放电路径，可以经由所述放电路径而让蓄积在深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0内的电荷放电，同样地，可以经由所述放电路径而让蓄积在深n型阱DNW1、浅n型阱NW1以及浅p型阱PW1内的电荷放电。由此，深n型阱DNW1与深n型阱DNW0之间的电位差变小，所以能防止深n型阱DNW1内的浅n型阱NW1内所形成的pMIS300p的栅极绝缘膜、以及浅n型阱PW1内所形成的nMIS300n的栅极绝缘膜的绝缘破坏。
图25中，显示有基板Sub内所形成的pn二极管Di500及深n型阱DNW0内的浅n型阱NW0内所形成的n型扩散分接头ND0、以及基板Sub内所形成的pn二极管Di501及深n型阱DNW1内的浅n型阱NW1内所形成的n型扩散分接头ND1的主要部位俯视图。
在基板Sub内的浅p型阱PW500内形成有n型扩散层DIn0，在基板Sub内的浅p型阱内的PW501内形成有n型扩散层DIn1。在形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达n型扩散层DIn0、DIn1的连接孔CNT1。在深n型阱DNW0内的浅n型阱NW0内形成有n型扩散分接头ND0，并在深n型阱DNW1内的浅n型阱NW1内形成有n型扩散分接头ND1。在形成于基板Sub(深n型阱DNW0、DNW1)上的层间绝缘膜(省略图示)上，形成有到达n型扩散分接头ND0、ND1的连接孔CNT1。并且，形成有穿过连接孔CNT1而与n型扩散分接头ND0、ND1电连接的第1层布线M1。
此外，在覆盖第1层布线M1而形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达如下第1层布线M1的连接孔CNT2，所述第1层布线M1与在基板Sub内的浅p型阱PW500内所形成的n型扩散层DIn0、或者在浅p型阱PW501内所形成的n型扩散层DIn1电连接。同样地，形成有到达如下第1层布线M1的连接孔CNT2，所述第1层布线M1与在深n型阱DNW0内的浅n型阱NW0内所形成的n型扩散分接头ND1、或者在深n型阱DNW1内的浅n型阱NW1内所形成的n型扩散分接头ND1电连接。并且，使用第2层布线M2，将基板Sub内的浅p型阱PW500内所形成的n型扩散层DIn0、与深n型阱DNW0内的浅n型阱NW0内所形成的n型扩散分接头ND0加以电连接。同样地，使用第2层布线M2，将基板Sub内的浅p型阱PW501内所形成的n型扩散层DIn1、与深n型阱DNW1内的浅n型阱NW1内所形成的n型扩散分接头ND1加以电连接。
再者，在本实施方式5中，n型扩散分接头ND0与pn二极管Di500的阴极之间的连接、以及n型扩散分接头ND1与pn二极管Di501的阴极之间的连接是使用第2层以上的布线而进行，但是当能够实现第1层布线的布局时，也可以使用第1层布线。
这样，根据本实施方式5，即便在深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0内，或者在深n型阱DNW1、浅n型阱NW1以及浅p型阱PW1内蓄积有电荷，也可以让所述电荷向板Sub放电，从而可以减小深n型阱DNW1与深n型阱DNW0之间的电位差，所以能防止构成倒相电路INV1的在深n型阱DNW1内的浅n型阱NW1内所形成的pMIS300p的栅极绝缘膜、以及于浅p型阱PW1内所形成的nMIS300n的栅极绝缘膜的绝缘破坏。特别是当半导体装置例如兼具模拟专用接地电位和反馈偏压，以及让形成于深n型阱DNW0内的浅p型阱PW0与形成于深n型阱DNW1内的浅p型阱PW1为相互独立的接地电位，并为了解决漏电流等而切断朝向形成于深n型阱DNW0内的浅n型阱NW0的供电电源时，即，当形成于深n型阱DNW0内的浅n型阱NW0的电源与形成于深n型阱DNW1内的浅n型阱NW1的电源互不相同，且形成于深n型阱DNW0内的浅n型阱NW0的电源与形成于深n型阱DNW1内的浅n型阱NW1的电源互不相同时，本实施方式5中的第5方法为有效手段。
(实施方式6)
在本实施方式6中，就两个示例(第1例和第2例)来说明对所述第3电路(所述的图4(a)及(b))中的MIS的栅极绝缘膜的绝缘破坏进行防止的第6方法。首先，使用图26～图28来说明第6方法的第1例，其次，使用图29及图30来说明第6方法的第2例。图26是对本实施方式6的防止MIS的栅极绝缘膜的绝缘破坏的第6方法的第1例加以说明的电路图，图27是对所述图26所示的第6方法的第1例加以说明的第3电路的主要部位剖面图，图28是对所述图26所示的第6方法的第1例加以说明的第3电路的主要部位俯视图。并且，图29是对本实施方式6的防止MIS的栅极绝缘膜的绝缘破坏的第6方法的第2例加以说明的电路图，图30是对所述图29所示的第6方法的第2例加以说明的第3电路的主要部位剖面图。
首先，对第6方法的第1例进行说明。
如上所述，第3电路(所述的图4(a)及(b))是由形成于深n型阱DNW0内的倒相电路INV0、以及形成于深n型阱DNW1内的倒相电路INV1所构成。构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极，与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极电连接，在构成倒相电路INV1的pMIS300p的栅极绝缘膜或者nMIS300n的栅极绝缘膜中产生有绝缘破坏。
如图26所示，在本实施方式6的第6方法的第1例中，通过形成于基板Sub内的浅p型阱PW600、以及形成于所述浅p型阱PW600内的n型扩散层而形成pn二极管Di600，并且使用第2层以上的布线，将pn二极管Di600的阴极与深n型阱DNW0内的浅n型阱NW0内所形成的电荷固定用的n型扩散分接头ND0加以连接。
并且，在形成于基板Sub内的浅p型阱PW601内形成电荷固定用的p型扩散分接头PD601，在深n型阱DNW1内的浅p型阱PW1内形成有电荷固定用的p型扩散分接头PD1，进而使用第2层以上的布线，将p型扩散分接头PD600与p型扩散分接头PD1加以连接。
形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接，即，构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极、与构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极之间的连接，是使用将pn二极管Di600的n型扩散层与n型扩散分接头ND0加以连接的布线、以及与将p型扩散分接头PD601及p型扩散分接头PD1加以连接的布线同一层的布线、或者比所述布线更上层的布线来进行。例如，当使用第2层布线将pn二极管Di600的n型扩散层与n型扩散分接头ND0之间进行了连接、以及将p型扩散分接头PD601与p型扩散分接头PD1之间进行了连接的情况下，形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第2层以上的布线而进行，当使用第3层布线将pn二极管Di600的n型扩散层与n型扩散分接头ND0之间进行了连接、以及将p型扩散分接头PD601与p型扩散分接头PD1之间进行了连接的情况下，形成于深n型阱DNW0内的倒相电路INV0与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第3层以上的布线而进行。
如图27所示，在第3电路(将构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极、与构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极之间加以连接的电路)中，当基板Sub的电位高于深n型阱DNW0、DNW1的电位时，通过pn二极管Di600而形成如下的正向放电路径：基板Sub、浅p型阱PW600、n型扩散层DIn0、布线、n型扩散分接头ND0、浅n型阱NW0、一直到深n型阱DNW0。并且，通过pn寄生二极管而形成如下的放电路径：基板Sub、浅p型阱PW601、p型扩散分接头PD601、布线、p型扩散分接头PD1、浅p型阱PW1、一直到深n型阱DNW1。
进而，当基板Sub的电位低于深n型阱DNW0、DNW1的电位时，pn二极管Di600变为相反方向，但在例如干蚀刻步骤等的使用有等离子体放电的制造步骤中，通过发光所引起的光激发或者热所引起的热激发而使相反方向的漏电流增加，从而形成放电路径。并且，深n型阱DNW1内的浅p型阱PW1内所形成的nMIS300n的栅电极以及浅n型阱NW1内所形成的pMIS300p的栅电极呈浮动状态，所以nMIS300n及pMIS300p成为导通状态，从而形成如下的放电路径：深n型阱DNW1、浅n型阱NW1、n型扩散分接头ND1、pMIS300p(源电极Sp、通道区域以及漏电极Dp)、nMIS300n(漏电极Dn、通道区域以及源电极Sn)、布线、p型扩散分接头PD1、p型扩散分接头PD601、浅p型阱PW601、一直到基板Sub。
通过形成所述放电路径，可以经由所述放电路径而让蓄积在深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0内的电荷放电，同样地，可以经由所述放电路径而让蓄积在深n型阱DNW1、浅n型阱NW1以及浅p型阱PW1内的电荷放电。由此，可减小深n型阱DNW1与深n型阱DNW0之间的电位差，因而能防止深n型阱DNW1内的浅n型阱NW1内所形成的pMIS300p的栅极绝缘膜、以及浅p型阱PW1内所形成的nMIS300n的栅极绝缘膜的绝缘破坏。
图28中，显示有基板Sub内所形成的pn二极管Di600、基板Sub内的浅p型阱PW601内所形成的p型扩散分接头PD601、深n型阱DNW0内的浅n型阱NW0内所形成的n型扩散分接头ND0、以及深n型阱DNW1内的浅p型阱PW1内所形成的p型扩散分接头PD1的主要部位俯视图。
在形成于基板Sub内的浅p型阱PW600内形成有n型扩散层DIn0，在形成于基板Sub内的浅p型阱内PW601内形成有p型扩散分接头PD601。在形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达n型扩散层DIn0或p型扩散分接头PD601的连接孔CNT1。并且，形成有穿过所述连接孔CNT1而与n型扩散层DIn0或p型扩散分接头PD601电连接的第1层布线M1。另外，在深n型阱DNW0内的浅n型阱NW0内形成有n型扩散分接头ND0，在深n型阱DNW1内的浅p型阱PW1内形成有p型扩散分接头PD1。在形成于基板Sub(深n型阱DNW0、DNW1)上的层间绝缘膜(省略图示)上，形成有到达n型扩散分接头ND0或p型扩散分接头PD1的连接孔CNT1。并且，形成有穿过所述连接孔CNT1而与n型扩散分接头ND0或p型扩散分接头PD1电连接的第1层布线M1。
此外，在覆盖第1层布线M1而形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达如下第1层布线M1的连接孔CNT2，所述第1层布线M1分别与基板Sub内的浅p型阱PW600内所形成的n型扩散层DIn0、以及浅p型阱PW601内所形成的p型扩散分接头PD601电连接，并且形成有如下第1层布线M1的连接孔CNT2，所述第1层布线M1分别与深n型阱DNW0内的浅n型阱NW0内所形成的n型扩散分接头ND0、以及深n型阱DNW1内的浅p型阱PW1内所形成的p型扩散分接头PD1电连接。并且，基板Sub内的浅p型阱PW60内所形成的n型扩散层DIn0、与深n型阱DNW0内的浅n型阱NW0内所形成的n型扩散分接头ND0是使用第2层布线M2而进行电连接。同样地，基板Sub内的浅p型阱PW601内所形成的p型扩散分接头PD601、与深n型阱DNW1内的浅p型阱PW1内所形成的p型扩散分接头PD1是使用第2层布线M2而进行电连接。
其次，对第6方法的第2例进行说明。
如上所述，第3电路(所述的图4(a)及(b))是由形成于深n型阱DNW0内的倒相电路INV0、以及形成于深n型阱DNW1内的倒相电路INV1所构成。构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极，与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极电连接，在构成倒相电路INV1的pMIS300p的栅极绝缘膜或者nMIS300n的栅极绝缘膜中产生有绝缘破坏。
如图29所示，在本实施方式6的第6方法的第2例中，在基板Sub内的浅p型阱PW600内形成有电位固定用的p型扩散分接头PD600，在深n型阱DNW0内的浅p型阱PW0内形成有电位固定用的p型扩散分接头PD0，进而使用第2层以上的布线，将p型扩散分接头PD600与p型扩散分接头PD0加以连接。
并且，通过形成于基板Sub内的浅p型阱PW601、以及形成于所述浅p型阱PW601内的n型扩散层而形成pn二极管Di601，使用第2层以上的布线，将pn二极管Di601的阴极、及深n型阱DNW1内的浅n型阱NW1内所形成的电位固定用的n型扩散分接头ND1加以连接。
形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接，即，构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极、与构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极之间的连接，是使用将p型扩散分接头PD600与p型扩散分接头PN0加以连接的布线、以及与将pn二极管Di601的n型扩散层及n型扩散分接头ND1加以连接的布线同一层的布线、或者比所述布线更上层的布线来进行。例如，当使用第2层布线将p型扩散分接头PD600与p型扩散分接头PD0之间进行了连接、以及将pn二极管Di601的n型扩散层与n型扩散分接头ND1之间进行了连接的情况下，形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第2层以上的布线而进行，当使用第3层布线将p型扩散分接头PD600与p型扩散分接头PD0之间进行了连接、以及将pn二极管Di601的n型扩散层与n型扩散分接头ND1之间进行了连接的情况下，形成于深n型阱DNW0内的倒相电路INV0与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第3层以上的布线而进行。
如图30所示，在第3电路(将构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极、与构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极之间加以连接的电路)中，当基板Sub的电位高于深n型阱DNW0、DNW1的电位时，通过pn二极管Di601而形成如下的正向放电路径：基板Sub、浅p型阱PW601、n型扩散层DIn1、布线、n型扩散分接头ND1、浅n型阱NW1、一直到深n型阱DNW1。并且，通过pn寄生二极管而形成如下的放电路径：基板Sub、浅p型阱PW600、p型扩散分接头PD600、布线、p型扩散分接头PD0、浅p型阱PW0、一直到深n型阱DNW0。
进而，当基板Sub的电位低于深n型阱DNW0、DNW1的电位时，pn二极管Di601变为相反方向，但在例如干蚀刻步骤等的使用有等离子体放电的制造步骤中，通过发光所引起的光激发或者热所引起的热激发而使相反方向的漏电流增加，从而形成放电路径。并且，由于深n型阱DNW0内的浅p型阱PW0内所形成的nMIS200n的栅电极以及浅n型阱NW0内所形成的pMIS200p的栅电极呈浮动状态，所以nMIS200n及pMIS200p成为导通状态，从而形成如下的放电路径：深n型阱DNW0、浅n型阱NW0、n型扩散分接头ND0、pMIS100p(源电极Sp、通道区域以及漏电极Dp)、nMIS100n(漏电极Dn、通道区域以及源电极Sn)、布线、p型扩散分接头PD600、浅p型阱PW600、一直到基板Sub。
通过形成所述放电路径，可以经由所述放电路径而让蓄积在深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0内的电荷放电，同样地，可以经由所述放电路径而让蓄积在深n型阱DNW1、浅n型阱NW1以及浅p型阱PW1内的电荷放电。由此，深n型阱DNW1与深n型阱DNW0之间的电位差变小，因此能防止深n型阱DNW1内的浅n型阱NW1内所形成的pMIS300p的栅极绝缘膜、以及浅p型阱PW1内所形成的nMIS300n的栅极绝缘膜的绝缘破坏。
再者，在本实施方式6中，第1例中n型扩散分接头ND0与pn二极管Di600的阴极之间的连接及p型扩散分接头PD1与PD601之间的连接、以及第2例中n型扩散分接头ND1与pn二极管601的阴极之间的连接及p型扩散分接头PD0与PD600之间的连接，是使用第2层以上的布线而进行，但是当能够实现第1层布线的布局时，也可以使用第1层布线。
这样，根据本实施方式6，即便在深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0，或者在深n型阱DNW1、浅n型阱NW1以及浅p型阱PW1内蓄积有电荷，也可以让所述电荷向基板Sub放电，从而可减小深n型阱DNW1与深n型阱DNW0之间的电位差，因此能防止构成倒相电路INV1的在深n型阱DNW1内的浅n型阱NW1内所形成的pMIS300p的栅极绝缘膜、以及在浅p型阱PW1内所形成的nMIS300n的栅极绝缘膜的绝缘破坏。特别是在如下情况下，即，由深n型阱DNW1内的浅n型阱NW1内所形成的pMIS300p、以及浅p型阱PW1内所形成的nMIS300n而构成数字电路，进而由深n型阱DNW0内的浅n型阱NW0内所形成的pMIS200p、以及浅p型阱PW0内所形成的nMIS200n而构成模拟电路，并分别具有专用的电源或接地电位的情况下，也就是说，当形成于深n型阱DNW0内的浅n型阱NW0的电源与形成于深n型阱DNW1内的浅n型阱NW1的电源互不相同，且形成于深n型阱DNW0内的浅p型阱PW0的电源与形成于深n型阱DNW1内的浅p型阱PW1的电源互不相同时，本实施方式6中的第6方法为有效手段。
(实施方式7)
在本实施方式7中，就两个示例来说明对所述第3电路(所述的图4(a)及(b))中的MIS的栅极绝缘膜的绝缘破坏进行防止的第7方法。首先，使用图31～图33来说明第7方法的第1例，其次，使用图34～图36来说明第7方法的第2例。图31是对本实施方式7的防止MIS的栅极绝缘膜的绝缘破坏的第7方法的第1例加以说明的电路图，图32是对所述图31所示的第7方法的第1例加以说明的第3电路的主要部位剖面图，图33是对所述图31所示的第7方法的第1例加以说明的第3电路的主要部位俯视图。并且，图34是对本实施方式7的防止MIS的栅极绝缘膜的绝缘破坏的第7方法的第2例加以说明的电路图，图35是对所述图34所示的第7方法的第2例加以说明的第3电路的主要部位剖面图，图36是对所述图34所示的第7方法的第2例加以说明的第3电路的主要部位俯视图。
首先，对第7方法的第1例进行说明。
如上所述，第3电路(所述的图4(a)及(b))是由形成于深n型阱DNW0内的倒相电路INV0、以及形成于深n型阱DNW1内的倒相电路INV1所构成。构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极，与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极电连接，在构成倒相电路INV1的pMIS300p的栅极绝缘膜或者nMIS300n的栅极绝缘膜中产生有绝缘破坏。
如图31所示，在本实施方式7的第7方法的第1例中，在深n型阱DNW0内的浅n型阱NW0内形成有电位固定用的n型扩散分接头ND0，在深n型阱DNW1内的浅n型阱NW1内形成有电位固定用的n型扩散分接头ND1，进而使用第2层以上的布线，在n型扩散分接头ND0与n型扩散分接头ND1之间形成有双向二极管Di700、Di701。
形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接，即，构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极、与构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极之间的连接，是使用与用来形成双向二极管Di700、Di701的布线同一层的布线、或者比所述布线更上层的布线来进行。例如，当双向二极管Di700、Di701的形成中使用了第2层布线时，形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第2层以上的布线而进行，当双向二极管Di700、Di701的形成中使用了第3层布线时，形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第3层以上的布线而进行。
如图32所示，在第3电路(将构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极、与构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极之间加以连接的电路)中，在深n型阱DMW0内的浅n型阱NW0内所形成的n型扩散分接头ND0是与双向二极管Di700的阴极(在基板Sub内的浅n型阱NW700内所形成的n型扩散层DIn0)以及双向二极管Di701的阳极(在基板Sub内的浅n型阱NW701内所形成的p型扩散层DIp1)相连接，在深n型阱DMW1内的浅n型阱NW1内所形成的n型扩散分接头ND1是与双向二极管Di700的阳极(在基板Sub内的浅n型阱NW700内所形成的p型扩散层DIp0)以及双向二极管Di701的阴极(在基板Sub内的浅n型阱NW701内所形成的n型扩散层DIn1)相连接。由此而形成如下的放电路径：深n型阱DNW0、浅n型阱NW0、n型扩散分接头ND0、布线、双向二极管Di701(n型扩散层DIn1、浅n型阱NW701、p型扩散层DIp1)、布线、n型扩散分接头ND1、浅n型阱NW1、一直到深n型阱DNW1。并且，形成如下的放电路径：深n型阱DNW1、浅n型阱NW1、n型扩散分接头ND1、布线、pn二极管Di700(p型扩散层DIp0、浅n型阱NW700、n型扩散层DIn0)、布线、n型扩散分接头ND0、浅n型阱NW0、一直到深n型阱DNW0。
通过形成所述放电路径，即便在深n型阱DNW1与深n型阱DNW0之间产生有电位差，也可以经由所述放电路径而让蓄积在深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0内的电荷，或者蓄积在深n型阱DNW1、浅n型阱NW1以及浅p型阱PW1内的电荷放电。由此，深n型阱DNW1与深n型阱DNW0之间的电位差变小，所以能防止深n型阱DNW1内的浅n型阱NW1内所形成的pMIS300p的栅极绝缘膜、以及浅p型阱PW1内所形成的nMIS300n的栅极绝缘膜的绝缘破坏。
图33中，显示有形成于基板Sub内的双向二极管Di700、Di701、形成于深n型阱DNW0内的n型扩散分接头ND0、以及形成于深n型阱DNW1内的n型扩散分接头ND1的主要部位俯视图。
在形成于基板Sub内的浅n型阱NW700内的互不相同的区域上形成有n型扩散层DIn0以及p型扩散层DIp0(Di700)，在形成于基板Sub内的浅n型阱内NW701的互不相同的区域上形成有n型扩散层DIn1以及p型扩散层DIn1(Di701)。在形成于基板Sub上的层间绝缘膜(省略图示)上，形成有分别到达n型扩散层DIn0、DIn1以及p型扩散层DIp0、DIp1的连接孔CNT1。在深n型阱DNW0内的浅n型阱NW0内形成有n型扩散分接头ND0，在深n型阱DNW1内的浅n型阱NW1内形成有n型扩散分接头ND1。在形成于基板Sub(深n型阱DNW0、DNW1)上的层间绝缘膜(省略图示)上，形成有分别到达n型扩散分接头ND0、ND1、n型扩散层DIn0、SIn1以及p型扩散层DIp0、DIp1的连接孔CNT1。并且形成穿过所述连接孔CNT1而与n型扩散分接头ND0、ND1、n型扩散层DIn0、SIn1以及p型扩散层DIp0、DIp1电连接的第1层布线M1。
进而，在覆盖第1层布线M1而形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达如下第1层布线M1的连接孔CNT2，所述第1层布线M1分别与基板Sub内的浅n型阱NW700内所形成的n型扩散层DIn0及p型扩散层DIp0、以及浅n型阱NW701内所形成的n型扩散层DIn1及p型扩散层DIp1电连接。并且，形成有到达如下第1层布线M1的连接孔CNT2，所述第1层布线M1分别与深n型阱DNW0内的浅n型阱NW0内所形成的n型扩散分接头ND0、以及深n型阱DNW1内的浅n型阱NW1内所形成的n型扩散分接头ND1电连接。另外，使用第2层布线M2，将基板Sub内的浅n型阱NW701内所形成的p型扩散层DIp1(双向二极管Di701)、基板Sub内的浅n型阱NW700内所形成的n型扩散层DIn0(双向二极管Di700)、以及深n型阱DNW0内的浅n型阱NW0内所形成的n型扩散分接头ND0加以电连接，并使用第2层布线M2，将基板Sub内的浅n型阱NW700内所形成的p型扩散层DIp0(双向二极管Di700)、基板Sub内的浅n型阱NW701内所形成的n型扩散层DIn1(双向二极管Di701)、以及深n型阱DNW1内所形成的浅n型阱NW1内的n型扩散分接头ND1加以电连接。
其次，对第7方法的第2例进行说明。
如上所述，第3电路(所述图4(a)及(b))是由形成于深n型阱DNW0内的倒相电路INV0、以及形成于深n型阱DNW1内的倒相电路INV1所构成。构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极，与构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极电连接，在构成倒相电路INV1的pMIS300p的栅极绝缘膜或者nMIS300n的栅极绝缘膜中产生有绝缘破坏。
如图34所示，在本实施方式7的第7方法的第2例中，在深n型阱DNW0内的浅p型阱PW0内形成有电位固定用的p型扩散分接头PD0，在深n型阱DNW1内的浅p型阱PW1内形成有电位固定用的p型扩散分接头PD1，进而在p型扩散分接头PD0与p型扩散分接头PD1之间使用第2层以上的布线而形成有双向二极管Di700、Di701。
形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接，即，构成倒相电路INV0的pMIS200p的漏电极以及nMIS200n的漏电极、与构成倒相电路INV1的pMIS300p的栅电极以及nMIS300n的栅电极之间的连接，是使用与用于形成双向二极管Di700、Di701的布线同一层的布线、或者比所述布线更上层的布线来进行。例如，当双向二极管Di700、Di701的形成中使用了第2层布线时，形成于深n型阱DNW0内的倒相电路INV0与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第2层以上的布线而进行，当双向二极管Di700、Di701的形成中使用了第3层布线时，形成于深n型阱DNW0内的倒相电路INV0、与形成于深n型阱DNW1内的倒相电路INV1之间的连接是使用第3层以上的布线而进行。
如图35所示，在第3电路(将构成倒相电路INV0的pMIS200p的漏电极及nMIS200n的漏电极、构成倒相电路INV1的pMIS300p的栅电极、以及nMIS300n的栅电极之间加以连接的电路)中，在深n型阱DMW0内的浅p型阱PW0内所形成的p型扩散分接头PD0是与双向二极管Di700的阴极(基板Sub内的浅n型阱NW700内所形成的n型扩散层DIn0)以及双向二极管Di701的阳极(基板Sub内的浅n型阱NW701内所形成的p型扩散层DIp1)相连接，在深n型阱DMW1内的浅p型阱PW1内所形成的p型扩散分接头PD1是与双向二极管Di701的阴极(基板Sub内的浅n型阱NW701内所形成的n型扩散层DIn1)以及双向二极管Di700的阳极(基板Sub内的浅n型阱NW700内所形成的p型扩散层DIp0)相连接。由此，形成如下的放电路径：深n型阱DNW0、浅p型阱PW0、p型扩散分接头PD0、布线、pn二极管Di701(p型扩散层DIp1、浅n型阱NW701、n型扩散层DIn1)、布线、p型扩散分接头PD1、浅p型阱PW1、一直到深n型阱DNW1。并且，形成如下的放电路径：深n型阱DNW1、浅p型阱PW1、p型扩散分接头PD1、布线、pn二极管Di700(p型扩散层DIp0、浅n型阱NW700、n型扩散层DIn0)、布线、p型扩散分接头PD0、浅p型阱PW0、一直到深n型阱DNW0。
通过形成所述放电路径，即便在深n型阱DNW1与深n型阱DNW0之间产生有电位差，也可以经由所述放电路径而让蓄积在深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0内的电荷、或者蓄积在深n型阱DNW1、浅n型阱NW1以及浅p型阱PW1内的电荷放电。由此，深n型阱DNW1与深n型阱DNW0之间的电位差变小，所以能防止深n型阱DNW1内的浅n型阱NW1内所形成的pMIS300p的栅极绝缘膜、以及浅p型阱PW1内所形成的nMIS300n的栅极绝缘膜的绝缘破坏。
图36中，显示有形成于基板Sub内的双向二极管Di700、Di701、形成于深n型阱DNW0内的p型扩散分接头PD0、以及形成于深n型阱DNW1内的p型扩散分接头PD1的主要部位俯视图。
在形成于基板Sub内的浅n型阱NW700内的互不相同的区域上形成有n型扩散层DIn0以及p型扩散层DIp0(Di700)，在形成于基板Sub内的浅n型阱NW701内的互不相同的区域上形成有n型扩散层DIn1以及p型扩散层DIn1(Di701)。在形成于基板Sub上的层间绝缘膜(省略图示)上，形成有分别到达n型扩散层DIn0、DIn1以及p型扩散层DIp0、DIp1的连接孔CNT1。在深n型阱DNW0内的浅p型阱PW0内形成有p型扩散分接头PD0，在深n型阱DNW1内的浅p型阱PW1内形成有p型扩散分接头PD1。在形成于基板Sub(深n型阱DNW0、DNW1)上的层间绝缘膜(省略图示)上，形成有分别到达p型扩散分接头PD和PD1、n型扩散层DIn0和DIn1、以及p型扩散层DIp0和DIp1的连接孔CNT1。并且形成有穿过所述连接孔CNT1而与p型扩散分接头PD0和PD1、n型扩散层DIn0和DIn1、以及p型扩散层DIp0和DIp1电连接的第1层布线M1。
此外，在覆盖第1层布线M1而形成于基板Sub上的层间绝缘膜(省略图示)上，形成有到达如下第1层布线M1的连接孔CNT2，所述第1层布线M1分别与在基板Sub内的浅n型阱NW700内所形成的n型扩散层DIn0和p型扩散层DIp0、以及在浅n型阱NW701内所形成的n型扩散层DIn1和p型扩散层DIp1电连接。并且，形成有到达如下第1层布线M1的连接孔CNT2，所述第1层布线M1分别与在深n型阱DNW0内的浅p型阱PW0内所形成的p型扩散分接头PD0以及在深n型阱DNW1内的浅p型阱PW1内所形成的p型扩散分接头PD1电连接。并且，使用第2层布线M2，将基板Sub内的浅n型阱NW701内所形成的n型扩散层DIp1(双向二极管Di701)、基板Sub内的浅n型阱NW700内所形成的n型扩散层DIn0(双向二极管Di700)、以及深n型阱DNW0内的浅p型阱PW0内所形成的p型扩散分接头PD0加以电连接，并且使用第2层布线M2，将基板Sub内的浅n型阱NW700内所形成的p型扩散层DIp0(双向二极管Di700)、基板Sub内的浅n型阱NW701内所形成的n型扩散层DIn1(双向二极管Di701)、以及深n型阱DNW1内的浅p型阱PW1内所形成的p型扩散分接头PD1加以电连接。
再者，在本实施方式7中，第1例中n型扩散分接头ND0、pn二极管Di700的阴极与pn二极管Di701的阳极之间的连接、n型扩散分接头ND1、pn二极管Di700的阳极与pn二极管Di701的阴极之间的连接、以及第2例中p型扩散分接头PD0、pn二极管700的阴极与pn二极管Di701的阳极之间的连接、p型扩散分接头PD1、pn二极管700的阳极与pn二极管701的阴极之间的连接是使用第2层以上的布线来进行，但是当能够实现第1层布线的布局时，也可以使用第1层布线。
这样，根据本实施方式7，即便在深n型阱DNW0、浅n型阱NW0以及浅p型阱PW0内，或者在深n型阱DNW1、浅n型阱NW1以及浅p型阱PW1内蓄积有电荷，也可以让所述电荷向其他阱区域放电，从而可以减小深n型阱DNW1与深n型阱DNw0之间的电位差，因此能防止构成倒相电路INV1的在深n型阱DNW1内的浅n型阱NW1内所形成的pMIS300p的栅极绝缘膜、以及在浅p型阱PW1内所形成的nMIS300n的栅极绝缘膜的绝缘破坏。特别是在如下情况下，即，由形成于深n型阱DNW0内的浅p型阱PW0以及浅n型阱NW0而构成一模拟电路，并分别具有特别的电源或接地电位，且由形成于深n型阱DNW1内的浅p型阱PW1以及浅n型阱NW1而构成另一模拟电路，并分别具有与形成于深n型阱DNW0内的浅p型阱PW0以及浅n型阱NW0中所应用的电源或接地电位不同的特别的电源或接地电位时，也就是说，当形成于深n型阱DNW0内的浅p型阱PW0的电源与形成于深n型阱DNW1内的浅p型阱PW1的电源互不相同，且形成于深n型阱DNW0内的浅n型阱NW0的电源与形成于深n型阱DNW1内的浅n型阱NW1的电源互不相同时，本实施方式7中的第7方法为有效手段。
以上，根据实施方式，对本发明者的发明进行了具体说明，当然，本发明并不限定于所述实施方式，在没有脱离本发明的主旨的范围内可以进行各种变更。
[产业上的可利用性]
本发明是适用于例如通用SOC产品中所采用的具有三阱结构的半导体装置的有效技术。

Claims (38)

1.一种半导体装置，其特征在于，
包含：第1导电型的基板；形成于所述基板内的与所述第1导电型不同的第2导电型的深阱；形成于所述基板内的互不相同区域上的所述第1导电型的第1浅阱和所述第2导电型的第2浅阱；形成于所述第1浅阱内的所述第2导电型的第1场效应晶体管；形成于所述第2浅阱内的所述第1导电型的第2场效应晶体管；形成于所述深阱内的互不相同区域上的所述第1导电型的第3浅阱和所述第2导电型的第4浅阱；形成于所述第3浅阱内的所述第2导电型的第3场效应晶体管；以及形成于所述第4浅阱内的所述第1导电型的第4场效应晶体管，
还包含：在所述基板内的与形成有所述深阱、所述第1浅阱和所述第2浅阱的区域所不同的区域上所形成的所述第1导电型的第5浅阱；以及形成于所述第5浅阱内的所述第1导电型的第5扩散分接头，
使用第n层布线将所述第5扩散分接头、与形成于所述第3浅阱内的所述第1导电型的第3扩散分接头加以连接，并且使用第n层以上的布线，将所述第3场效应晶体管的栅电极以及所述第4场效应晶体管的栅电极、与所述第1场效应晶体管的漏电极以及所述第2场效应晶体管的漏电极加以连接。
2.一种半导体装置，其特征在于，
包含：第1导电型的基板；形成于所述基板内的与所述第1导电型不同的第2导电型的深阱；形成于所述基板内的互不相同区域上的所述第1导电型的第1浅阱和所述第2导电型的第2浅阱；形成于所述第1浅阱内的所述第2导电型的第1场效应晶体管；形成于所述第2浅阱内的所述第1导电型的第2场效应晶体管；形成于所述深阱内的互不相同区域上的所述第1导电型的第3浅阱和所述第2导电型的第4浅阱；形成于所述第3浅阱内的所述第2导电型的第3场效应晶体管；以及形成于所述第4浅阱内的所述第1导电型的第4场效应晶体管，
使用第n层布线将形成于所述第1浅阱内的所述第1导电型的第1扩散分接头、与形成于所述第3浅阱内的所述第1导电型的第3扩散分接头加以连接，并且使用第n层以上的布线，将所述第3场效应晶体管的栅电极以及所述第4场效应晶体管的栅电极、与所述第1场效应晶体管的漏电极以及所述第2场效应晶体管的漏电极加以连接。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述基板与所述第3浅阱为同电位。
4.根据权利要求1或2所述的半导体装置，其特征在于，所述第n层布线为第2层布线。
5.根据权利要求1或2所述的半导体装置，其特征在于，所述第1场效应晶体管与所述第2场效应晶体管构成一倒相电路，所述第3场效应晶体管与所述第4场效应晶体管构成另一倒相电路。
6.一种半导体装置，其特征在于，
包含：第1导电型的基板；形成于所述基板内的与所述第1导电型不同的第2导电型的深阱；形成于所述基板内的互不相同区域上的所述第1导电型的第1浅阱和所述第2导电型的第2浅阱；形成于所述第1浅阱内的所述第2导电型的第1场效应晶体管；形成于所述第2浅阱内的所述第1导电型的第2场效应晶体管；形成于所述深阱内的互不相同区域上的所述第1导电型的第3浅阱和所述第2导电型的第4浅阱；形成于所述第3浅阱内的所述第2导电型的第3场效应晶体管；以及形成于所述第4浅阱内的所述第1导电型的第4场效应晶体管，
还包含：在所述基板内的与形成有所述深阱、所述第1浅阱和所述第2浅阱的区域所不同的区域上所形成的所述第1导电型的第6浅阱；以及形成于所述第6浅阱内的所述第2导电型的扩散层，
使用第n层布线将所述扩散层、与形成于所述第4浅阱内的所述第2导电型的第4扩散分接头加以连接，并且使用第n层以上的布线，将所述第3场效应晶体管的栅电极以及所述第4场效应晶体管的栅电极、与所述第1场效应晶体管的漏电极以及所述第2场效应晶体管的漏电极加以连接。
7.根据权利要求6所述的半导体装置，其特征在于，所述第1场效应晶体管与第2场效应晶体管构成数字电路，所述第3场效应晶体管与第4场效应晶体管构成模拟电路。
8.根据权利要求6所述的半导体装置，其特征在于，所述第1浅阱的电源与所述第3浅阱的电源互不相同，所述第2浅阱的电源与所述第4浅阱的电源互不相同。
9.根据权利要求6所述的半导体装置，其特征在于，所述第n层布线为第2层布线。
10.根据权利要求6所述的半导体装置，其特征在于，所述第1场效应晶体管与所述第2场效应晶体管构成一倒相电路，所述第3场效应晶体管与所述第4场效应晶体管构成另一倒相电路。
11.一种半导体装置，其特征在于，
包含：第1导电型的基板；于所述基板内的互不相同区域上所形成的与所述第1导电型不同的第2导电型的第1深阱和第2深阱；于所述第1深阱内的互不相同区域上所形成的所述第1导电型的第1浅阱和所述第2导电型的第2浅阱；形成于所述第1浅阱内的所述第2导电型的第1场效应晶体管；形成于所述第2浅阱内的所述第1导电型的第2场效应晶体管；于所述第2深阱内的互不相同区域上所形成的所述第1导电型的第3浅阱和所述第2导电型的第4浅阱；形成于所述第3浅阱内的所述第2导电型的第3场效应晶体管；以及形成于所述第4浅阱内的所述第1导电型的第4场效应晶体管，
使用第n层布线将形成于所述第2浅阱内的所述第2导电型的第2扩散分接头、与形成于所述第4浅阱内的所述第2导电型的第4扩散分接头加以连接，并且使用第n层以上的布线，将所述第3场效应晶体管的栅电极以及所述第4场效应晶体管的栅电极、与所述第1场效应晶体管的漏电极以及所述第2场效应晶体管的漏电极加以连接。
12.根据权利要求11所述的半导体装置，其特征在于，所述第1浅阱为比接地电位低的负电位。
13.根据权利要求11所述的半导体装置，其特征在于，所述第1浅阱的电源与所述第3浅阱的电源互不相同，所述第2浅阱的电源与所述第4浅阱的电源相同。
14.根据权利要求11所述的半导体装置，其特征在于，所述第n层布线为第2层布线。
15.根据权利要求11所述的半导体装置，其特征在于，所述第1场效应晶体管与所述第2场效应晶体管构成一倒相电路，所述第3场效应晶体管与所述第4场效应晶体管构成另一倒相电路。
16.一种半导体装置，其特征在于，
包含：第1导电型的基板；形成于所述基板内的互不相同区域上的与所述第1导电型不同的第2导电型的第1深阱和第2深阱；形成于所述第1深阱内的互不相同区域上的所述第1导电型的第1浅阱和所述第2导电型的第2浅阱；形成于所述第1浅阱内的所述第2导电型的第1场效应晶体管；形成于所述第2浅阱内的所述第1导电型的第2场效应晶体管；形成于所述第2深阱内的互不相同区域上的所述第1导电型的第3浅阱和所述第2导电型的第4浅阱；形成于所述第3浅阱内的所述第2导电型的第3场效应晶体管；以及形成于所述第4浅阱内的所述第1导电型的第4场效应晶体管，
使用第n层布线将形成于所述第1浅阱内的所述第1导电型的第1扩散分接头与形成于所述第3浅阱内的所述第1导电型的第3扩散分接头加以连接，并且使用第n层以上的布线，将所述第3场效应晶体管的栅电极以及所述第4场效应晶体管的栅电极、与所述第1场效应晶体管的漏电极以及所述第2场效应晶体管的漏电极加以连接。
17.一种半导体装置，其特征在于，
包含：第1导电型的基板；形成于所述基板内的互不相同区域上的与所述第1导电型不同的第2导电型的第1深阱和第2深阱；形成于所述第1深阱内的互不相同区域上的所述第1导电型的第1浅阱和所述第2导电型的第2浅阱；形成于所述第1浅阱内的所述第2导电型的第1场效应晶体管；形成于所述第2浅阱内的所述第1导电型的第2场效应晶体管；形成于所述第2深阱内的互不相同区域上的所述第1导电型的第3浅阱和所述第2导电型的第4浅阱；形成于所述第3浅阱内的所述第2导电型的第3场效应晶体管；以及形成于所述第4浅阱内的所述第1导电型的第4场效应晶体管，
还包含：在所述基板内的与形成有所述第1深阱及所述第2深阱的区域所不同的区域上所形成的所述第1导电型的第5浅阱；以及形成于所述第5浅阱内的所述第1导电型的第5扩散分接头，
使用第n层布线将所述第5扩散分接头、形成于所述第1浅阱内的所述第1导电型的第1扩散分接头、以及形成于所述第3浅阱内的所述第1导电型的第3扩散分接头加以连接，并且使用第n层以上的布线，将所述第3场效应晶体管的栅电极以及所述第4场效应晶体管的栅电极、与所述第1场效应晶体管的漏电极以及所述第2场效应晶体管的漏电极加以连接。
18.根据权利要求16或17所述的半导体装置，其特征在于，所述第1浅阱与所述第3浅阱具有同一接地电位。
19.根据权利要求16或17所述的半导体装置，其特征在于，所述第2浅阱的电源与所述第4浅阱的电源互不相同。
20.根据权利要求16或17所述的半导体装置，其特征在于，所述第n层布线为第2层布线。
21.根据权利要求16或17所述的半导体装置，其特征在于，所述第1场效应晶体管与所述第2场效应晶体管构成一倒相电路，所述第3场效应晶体管与所述第4场效应晶体管构成另一倒相电路。
22.一种半导体装置，其特征在于，
包含：第1导电型的基板；形成于所述基板内的互不相同区域上的与所述第1导电型不同的第2导电型的第1深阱和第2深阱；形成于所述第1深阱内的互不相同区域上的所述第1导电型的第1浅阱和所述第2导电型的第2浅阱；形成于所述第1浅阱内的所述第2导电型的第1场效应晶体管；形成于所述第2浅阱内的所述第1导电型的第2场效应晶体管；形成于所述第2深阱内的互不相同区域上的所述第1导电型的第3浅阱和所述第2导电型的第4浅阱；形成于所述第3浅阱内的所述第2导电型的第3场效应晶体管；以及形成于所述第4浅阱内的所述第1导电型的第4场效应晶体管，
还包含：在所述基板内的与形成有所述第1深阱及第2深阱的区域所不同的区域上，形成于互不相同的区域上的所述第1导电型的第6浅阱和第7浅阱；形成于所述第6浅阱内的所述第2导电型的第1扩散层；以及形成于所述第7浅阱内的
所述第2导电型的第2扩散层，
使用第n层布线将所述第1扩散层、与形成于所述第2浅阱内的所述第2导电型的第2扩散分接头加以连接，使用第n层布线将所述第2扩散层、与形成于所述第4浅阱内的所述第2导电型的第4扩散分接头加以连接，并且使用第n层以上的布线，将所述第3场效应晶体管的栅电极以及所述第4场效应晶体管的栅电极、与所述第1场效应晶体管的漏电极以及所述第2场效应晶体管的漏电极加以连接。
23.根据权利要求22所述的半导体装置，其特征在于，
所述第1浅阱与所述第3浅阱具有相互独立的接地电位，供给到所述第2浅阱的电源被切断。
24.根据权利要求22所述的半导体装置，其特征在于，所述第1浅阱的电源与所述第3浅阱的电源互不相同，且所述第2浅阱的电源与所述第4浅阱的电源互不相同。
25.根据权利要求22所述的半导体装置，其特征在于，所述第n层布线为第2层布线。
26.根据权利要求22所述的半导体装置，其特征在于，所述第1场效应晶体管与所述第2场效应晶体管构成一倒相电路，所述第3场效应晶体管与所述第4场效应晶体管构成另一倒相电路。
27.一种半导体装置，其特征在于，
包含：第1导电型的基板；形成于所述基板内的互不相同区域上的与所述第1导电型不同的第2导电型的第1深阱和第2深阱；形成于所述第1深阱内的互不相同区域上的所述第1导电型的第1浅阱和所述第2导电型的第2浅阱；形成于所述第1浅阱内的所述第2导电型的第1场效应晶体管；形成于所述第2浅阱内的所述第1导电型的第2场效应晶体管；形成于所述第2深阱内的互不相同区域上的所述第1导电型的第3浅阱和所述第2导电型的第4浅阱；形成于所述第3浅阱内的所述第2导电型的第3场效应晶体管；以及形成于所述第4浅阱内的所述第1导电型的第4场效应晶体管，
还包含：在所述基板内的与形成有所述第1深阱和第2深阱的区域所不同的区域上，形成于互不相同的区域上的所述第1导电型的第5浅阱和第6浅阱；形成于所述第5浅阱内的所述第1导电型的第5扩散分接头；以及形成于所述第6浅阱内的所述第2导电型的第1扩散层，
使用第n层布线将所述第5扩散分接头与形成于所述第3浅阱内的所述第1导电型的第3扩散分接头加以连接，使用第n层布线将所述第1扩散层与形成于所述第2浅阱内的所述第2导电型的第2扩散分接头加以连接，并且使用第n层以上的布线，将所述第3场效应晶体管的栅电极以及所述第4场效应晶体管的栅电极、与所述第1场效应晶体管的漏电极以及所述第2场效应晶体管的漏电极加以连接。
28.一种半导体装置，其特征在于，
包含：第1导电型的基板；形成于所述基板内的互不相同区域上的与所述第1导电型不同的第2导电型的第1深阱和第2深阱；形成于所述第1深阱内的互不相同区域上的所述第1导电型的第1浅阱和所述第2导电型的第2浅阱；形成于所述第1浅阱内的所述第2导电型的第1场效应晶体管；形成于所述第2浅阱内的所述第1导电型的第2场效应晶体管；形成于所述第2深阱内的互不相同区域上的所述第1导电型的第3浅阱和所述第2导电型的第4浅阱；形成于所述第3浅阱内的所述第2导电型的第3场效应晶体管；以及形成于所述第4浅阱内的所述第1导电型的第4场效应晶体管，
还包含：在所述基板内的与形成有所述第1深阱和第2深阱的区域所不同的区域上，形成于互不相同的区域上的所述第1导电型的第5浅阱和第6浅阱；形成于所述第5浅阱内的所述第1导电型的第5扩散分接头；以及形成于所述第6浅阱内的所述第2导电型的第1扩散层，
使用第n层布线将所述第5扩散分接头与形成于所述第1浅阱内的所述第1导电型的第1扩散分接头加以连接，使用第n层布线将所述第1扩散层与形成于所述第4浅阱内的所述第2导电型的第4扩散分接头加以连接，并且使用第n层以上的布线，将所述第3场效应晶体管的栅电极以及所述第4场效应晶体管的栅电极、与所述第1场效应晶体管的漏电极以及所述第2场效应晶体管的漏电极加以连接。
29.根据权利要求27或28所述的半导体装置，其特征在于，所述第1场效应晶体管与第2场效应晶体管构成模拟电路，所述第3场效应晶体管与第4场效应晶体管构成数字电路，并且所述第1场效应晶体管与第2场效应晶体管分别具有专用的电源或者接地电位。
30.根据权利要求27或28所述的半导体装置，其特征在于，所述第1浅阱的电源与所述第3浅阱的电源互不相同，且所述第2浅阱的电源与所述第4浅阱的电源互不相同。
31.根据权利要求27或28所述的半导体装置，其特征在于，所述第n层布线为第2层布线。
32.根据权利要求27或28所述的半导体装置，其特征在于，所述第1场效应晶体管与所述第2场效应晶体管构成一倒相电路，所述第3场效应晶体管与所述第4场效应晶体管构成另一倒相电路。
33.一种半导体装置，其特征在于，
包含：第1导电型的基板；形成于所述基板内的互不相同区域上的与所述第1导电型不同的第2导电型的第1深阱和第2深阱；形成于所述第1深阱内的互不相同区域上的所述第1导电型的第1浅阱和所述第2导电型的第2浅阱；形成于所述第1浅阱内的所述第2导电型的第1场效应晶体管；形成于所述第2浅阱内的所述第1导电型的第2场效应晶体管；形成于所述第2深阱内的互不相同区域上的所述第1导电型的第3浅阱和所述第2导电型的第4浅阱；形成于所述第3浅阱内的所述第2导电型的第3场效应晶体管；以及形成于所述第4浅阱内的所述第1导电型的第4场效应晶体管，
还包含：在所述基板内的与形成有所述第1深阱和第2深阱的区域所不同的区域上，形成于互不相同的区域上的第1双向二极管以及第2双向二极管，
使用第n层布线将所述第1双向二极管的阳极、所述第2双向二极管的阴极、以及形成于所述第2浅阱内的所述第2导电型的第2扩散分接头加以连接，使用第n层布线将所述第1双向二极管的阴极、所述第2双向二极管的阳极、以及形成于所述第4浅阱内的所述第2导电型的第4扩散分接头加以连接，并且使用第n层以上的布线，将所述第3场效应晶体管的栅电极以及所述第4场效应晶体管的栅电极、与所述第1场效应晶体管的漏电极以及所述第2场效应晶体管的漏电极加以连接。
34.一种半导体装置，其特征在于，
包含：第1导电型的基板；形成于所述基板内的互不相同区域上的与所述第1导电型不同的第2导电型的第1深阱和第2深阱；形成于所述第1深阱内的互不相同区域上的所述第1导电型的第1浅阱和所述第2导电型的第2浅阱；形成于所述第1浅阱内的所述第2导电型的第1场效应晶体管；形成于所述第2浅阱内的所述第1导电型的第2场效应晶体管；形成于所述第2深阱内的互不相同区域上的所述第1导电型的第3浅阱和所述第2导电型的第4浅阱；形成于所述第3浅阱内的所述第2导电型的第3场效应晶体管；以及形成于所述第4浅阱内的所述第1导电型的第4场效应晶体管，
还包含：在所述基板内的与形成有所述第1深阱和第2深阱的区域所不同的区域上，形成于互不相同的区域上的第1双向二极管以及第2双向二极管，
使用第n层布线将所述第1双向二极管的阳极、所述第2双向二极管的阴极、以及形成于所述第1浅阱内的所述第1导电型的第1扩散分接头加以连接，使用第n层布线将所述第1双向二极管的阴极、所述第2双向二极管的阳极、以及形成于所述第3浅阱内的所述第1导电型的第3扩散分接头加以连接，并且使用第n层以上的布线，将所述第3场效应晶体管的栅电极以及所述第4场效应晶体管的栅电极、与所述第1场效应晶体管的漏电极以及所述第2场效应晶体管的漏电极加以连接。
35.根据权利要求33或34所述的半导体装置，其特征在于，形成于所述第1深阱内的所述第1浅阱和第2浅阱是形成有第1模拟电路的区域，所述第1浅阱和第2浅阱分别具有第1电源电位或者第1接地电位，且形成于所述第2深阱内的所述第3浅阱和第4浅阱是形成有与所述第1模拟电路不同的第2模拟电路的区域，所述第3浅阱和第4浅阱分别具有与所述第1电源电位不同的第2电源电位或者与所述第1接地电位不同的第2接地电位。
36.根据权利要求33或34所述的半导体装置，其特征在于，所述第1浅阱的电源与所述第3浅阱的电源互不相同，且所述第2浅阱的电源与所述第4浅阱的电源互不相同。
37.根据权利要求33或34所述的半导体装置，其特征在于，所述第n层布线为第2层布线。
38.根据权利要求33或34所述的半导体装置，其特征在于，所述第1场效应晶体管与所述第2场效应晶体管构成一倒相电路，所述第3场效应晶体管与所述第4场效应晶体管构成另一倒相电路。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101031799B1 (ko) * 2009-05-28 2011-04-29 주식회사 바우압텍 정전기 방전 보호 소자
CN101789432B (zh) * 2010-01-27 2011-11-16 崇贸科技股份有限公司 高压侧半导体结构
CN101834183B (zh) * 2010-04-23 2012-02-01 崇贸科技股份有限公司 半导体结构
CN102569356A (zh) * 2010-12-29 2012-07-11 三星电子株式会社 具有保护环的半导体装置、显示驱动器电路和显示设备
US8487658B2 (en) * 2011-07-12 2013-07-16 Qualcomm Incorporated Compact and robust level shifter layout design
US9171621B2 (en) * 2012-04-27 2015-10-27 Electronics And Telecommunications Research Institute Non-volatile memory (NVM) and method for manufacturing thereof
KR20140049356A (ko) * 2012-10-17 2014-04-25 삼성전자주식회사 반도체 소자
JP6079456B2 (ja) * 2013-06-07 2017-02-15 三菱電機株式会社 半導体装置の検査方法
KR101492861B1 (ko) 2013-08-05 2015-02-12 서울대학교산학협력단 반도체 소자 및 그 제조 방법
US9082617B2 (en) * 2013-12-17 2015-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and fabricating method thereof
JP6292041B2 (ja) * 2014-06-11 2018-03-14 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP6680121B2 (ja) * 2016-01-06 2020-04-15 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体
WO2018063395A1 (en) 2016-09-30 2018-04-05 Intel Corporation Pn diodes and connected group iii-n devices and their methods of fabrication
US10211200B2 (en) * 2017-02-01 2019-02-19 Indian Institute Of Science Low trigger and holding voltage silicon controlled rectifier (SCR) for non-planar technologies
JP6776192B2 (ja) 2017-06-28 2020-10-28 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US10157925B1 (en) * 2017-10-31 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. IC structure
CN108225131A (zh) * 2018-01-15 2018-06-29 中国工程物理研究院电子工程研究所 安全逻辑控制集成芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1442904A (zh) * 2002-03-06 2003-09-17 精工爱普生株式会社 半导体装置
CN1581354A (zh) * 2003-08-06 2005-02-16 三洋电机株式会社 半导体器件
CN1633712A (zh) * 2001-12-14 2005-06-29 株式会社日立制作所 半导体器件及其制造方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5260226A (en) * 1987-07-10 1993-11-09 Kabushiki Kaisha Toshiba Semiconductor device having different impurity concentration wells
JP3017809B2 (ja) * 1991-01-09 2000-03-13 株式会社東芝 アナログ・デジタル混載半導体集積回路装置
KR950009815B1 (ko) * 1991-12-23 1995-08-28 삼성전자주식회사 트리플웰 구조를 가지는 고집적 반도체 메모리 장치
JP2953482B2 (ja) * 1992-01-17 1999-09-27 日本電気株式会社 Ｃｍｏｓ集積回路
JP3251735B2 (ja) * 1992-09-25 2002-01-28 株式会社東芝 半導体集積回路装置
JPH06314773A (ja) * 1993-03-03 1994-11-08 Nec Corp 半導体装置
JP3254865B2 (ja) * 1993-12-17 2002-02-12 ソニー株式会社 カメラ装置
JP3406949B2 (ja) * 1995-01-31 2003-05-19 キヤノン株式会社 半導体集積回路装置
JP3221369B2 (ja) 1997-09-19 2001-10-22 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
KR100275725B1 (ko) * 1997-12-27 2000-12-15 윤종용 트리플웰 구조를 갖는 반도체 메모리 장치 및 그 제조방법
JP2978467B2 (ja) * 1998-03-16 1999-11-15 株式会社日立製作所 半導体集積回路装置の製造方法
US6307233B1 (en) * 1998-07-31 2001-10-23 Texas Instruments Incorporated Electrically isolated double gated transistor
JP3733252B2 (ja) * 1998-11-02 2006-01-11 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
JP3337130B2 (ja) * 1999-01-25 2002-10-21 日本電気株式会社 半導体装置
US6274898B1 (en) * 1999-05-21 2001-08-14 Vantis Corporation Triple-well EEPROM cell using P-well for tunneling across a channel
JP3546783B2 (ja) * 1999-06-09 2004-07-28 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
JP2001358143A (ja) 2000-06-14 2001-12-26 Seiko Epson Corp 半導体装置
JP2002134627A (ja) * 2000-10-23 2002-05-10 Sharp Corp 半導体装置及びその製造方法
JP2002280460A (ja) * 2001-03-22 2002-09-27 Mitsubishi Electric Corp 半導体装置
JP2003158204A (ja) * 2001-11-22 2003-05-30 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JP2003258118A (ja) * 2002-03-06 2003-09-12 Seiko Epson Corp 半導体装置
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
JP4387119B2 (ja) * 2003-03-27 2009-12-16 三菱電機株式会社 半導体装置
JP2004311684A (ja) * 2003-04-07 2004-11-04 Sanyo Electric Co Ltd 半導体装置
KR100493061B1 (ko) * 2003-06-20 2005-06-02 삼성전자주식회사 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치
JP4163610B2 (ja) * 2003-12-22 2008-10-08 株式会社東芝 不揮発性半導体記憶装置
JP3983220B2 (ja) * 2003-12-24 2007-09-26 沖電気工業株式会社 アナログスイッチ
US7759740B1 (en) * 2004-03-23 2010-07-20 Masleid Robert P Deep well regions for routing body-bias voltage to mosfets in surface well regions having separation wells of p-type between the segmented deep n wells
JP2005340548A (ja) 2004-05-28 2005-12-08 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US7256092B2 (en) * 2004-07-25 2007-08-14 United Microelectronics Corp. Method for fabricating integrated circuits having both high voltage and low voltage devices
JP2006147961A (ja) * 2004-11-22 2006-06-08 Elpida Memory Inc 半導体集積回路
JP2006303753A (ja) 2005-04-19 2006-11-02 Renesas Technology Corp 半導体集積回路装置
US7372104B2 (en) * 2005-12-12 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage CMOS devices
JP5039368B2 (ja) * 2005-12-13 2012-10-03 パナソニック株式会社 半導体記憶装置、その製造方法及びその駆動方法
US20080029782A1 (en) * 2006-08-04 2008-02-07 Texas Instruments, Inc. Integrated ESD protection device
US8472251B2 (en) * 2008-02-11 2013-06-25 Aplus Flash Technology, Inc. Single-polycrystalline silicon electrically erasable and programmable nonvolatile memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1633712A (zh) * 2001-12-14 2005-06-29 株式会社日立制作所 半导体器件及其制造方法
CN1442904A (zh) * 2002-03-06 2003-09-17 精工爱普生株式会社 半导体装置
CN1581354A (zh) * 2003-08-06 2005-02-16 三洋电机株式会社 半导体器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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