JP2020194060A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】生産性を向上させた半導体装置の製造方法を提供する。【解決手段】半導体装置としての液晶装置の製造方法は、第１導電膜１６ｄを形成する工程と、その上にハードマスクＨＭ１を形成する工程と、双方を覆う第１絶縁膜１６ｅと第２導電膜１６ｆを形成する工程と、その上にハードマスクＨＭ２を形成する工程と、第２導電膜１６ｆおよびハードマスクＨＭ２を覆うように第２絶縁膜１６ｇと第３導電膜１６ｈを形成する工程と、その上にハードマスクＨＭ３を形成する工程と、第３導電膜１６ｈおよびハードマスクＨＭ３を覆うように第３絶縁膜１６ｉを形成する工程と、第４導電膜１６ｊを形成する工程と、その上に形成したレジストマスクを介して、第１導電膜１６ｄ、第１絶縁膜１６ｅ、第２導電膜１６ｆ、第２絶縁膜１６ｇ、第３導電膜１６ｈ、第３絶縁膜１６ｉおよび第４導電膜１６ｊを、同時にパターニングして容量素子を形成する。【選択図】図１８

Description

本発明は、半導体装置の製造方法に関する。

従来、半導体装置の１つとして、画素電極のスイッチング素子にトランジスターを備えたアクティブ駆動型の液晶装置が知られていた。このような液晶装置は、複数の画素ごとに、画素電極、画素電極の電位を制御可能なトランジスター、および画素電極の電位を保持するための蓄積容量を備えている。蓄積容量は、誘電体膜を挟んで配置された一対の容量電極を有し、画素電極と電気的に接続される。例えば、特許文献１には、３つの蓄積容量を含む液晶装置の製造方法が開示されている。

特開２０１７−７２７４１号公報

しかしながら、特許文献１に記載の液晶装置の製造方法では、生産性を向上させることが難しいという課題があった。詳しくは、容量素子である蓄積容量を３個形成するために、パターニングなどの工程が複雑になっていた。すなわち、複数の容量素子を備えた半導体装置の製造方法において、生産性の向上が求められていた。

本願の半導体装置の製造方法は、第１導電膜を形成する工程と、第１導電膜上に第１ハードマスクを形成する工程と、第１導電膜および第１ハードマスクを覆うように第１絶縁膜を形成する工程と、第１絶縁膜を覆うように第２導電膜を形成する工程と、第２導電膜上に第２ハードマスクを形成する工程と、第２導電膜および第２ハードマスクを覆うように第２絶縁膜を形成する工程と、第２絶縁膜を覆うように第３導電膜を形成する工程と、第３導電膜上に第３ハードマスクを形成する工程と、第３導電膜および第３ハードマスクを覆うように第３絶縁膜を形成する工程と、第３絶縁膜を覆うように第４導電膜を形成する工程と、第４導電膜上にレジストマスクを形成する工程と、レジストマスクを介して、第１導電膜、第１絶縁膜、第２導電膜、第２絶縁膜、第３導電膜、第３絶縁膜および第４導電膜を、それぞれ同時にパターニングして容量素子を形成する工程と、を備え、容量素子を形成する工程において、第１導電膜は、レジストマスク、第１ハードマスクおよび第２ハードマスクに対応した形状を有する第１容量電極にパターニングされ、第１絶縁膜および第２導電膜は、それぞれレジストマスク、第２ハードマスクおよび第３ハードマスクに対応した形状を有する、第１容量絶縁膜および第２容量電極にそれぞれパターニングされ、第２絶縁膜および第３導電膜は、それぞれレジストマスクおよび第３ハードマスクに対応した形状を有する第２容量絶縁膜および第３容量電極にパターニングされ、第３絶縁膜および第４導電膜は、それぞれレジストマスクに対応した形状を有する第３容量絶縁膜および第４容量電極にパターニングされることを特徴とする。

本願の半導体装置の製造方法は、第１導電膜を形成する工程と、第１導電膜上に第１ハードマスクを形成する工程と、第１導電膜および第１ハードマスクを覆うように第１絶縁膜を形成する工程と、第１絶縁膜を覆うように第２導電膜を形成する工程と、第２導電膜上に第２ハードマスクを形成する工程と、第２導電膜および第２ハードマスクを覆うように第２絶縁膜を形成する工程と、第２絶縁膜を覆うように第３導電膜を形成する工程と、第３導電膜上にレジストマスクを形成する工程と、レジストマスクを介して、第１導電膜、第１絶縁膜、第２導電膜、第２絶縁膜および第３導電膜を、それぞれ同時にパターニングして容量素子を形成する工程と、を備え、容量素子を形成する工程において、第１導電膜は、レジストマスク、第１ハードマスクおよび第２ハードマスクに対応した形状を有する第１容量電極にパターニングされ、第１絶縁膜および第２導電膜は、レジストマスクおよび第２ハードマスクに対応した形状を有する、第１容量絶縁膜および第２容量電極にそれぞれパターニングされることを特徴とする。

上記の半導体の製造方法は、容量素子を層間絶縁膜で覆う工程と、層間絶縁膜および第１ハードマスクを貫通する第１コンタクトホールと、層間絶縁膜および第２ハードマスクを貫通する第２コンタクトホールと、第２容量電極上で層間絶縁膜を貫通する第３コンタクトホールと、を同時に形成する工程と、第１コンタクトホールを介して第１容量電極と電気的に接続される第１電極と、第２コンタクトホールを介して第２容量電極と電気的に接続される第２電極と、を同時に形成する工程と、を備えることが好ましい。

第１実施形態に係る液晶装置の構成を示す概略平面図。 図１のＨ−Ｈ’線に沿った液晶装置の構造を示す模式断面図。 液晶装置の電気的な構成を示す等価回路図。 画素の配置を示す概略平面図。 素子基板の構造を示す模式断面図。 液晶装置の製造方法のうち、素子基板の製造方法を示す工程フロー図。 素子基板の製造方法のうち、容量素子の形成方法を示す工程フロー図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す概略平面図。 素子基板の製造方法を示す概略平面図。 第２実施形態に係る素子基板の構造を示す模式断面図。 素子基板の製造方法のうち、容量素子の形成方法を示す工程フロー図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 素子基板の製造方法を示す模式断面図。 変形例に係る容量素子の形成方法を示す模式断面図。 容量素子の形成方法を示す模式断面図。

以下、本発明の実施形態について、図面を参照して説明する。以下に説明する実施の形態は、本発明の一例を説明するものである。本発明は、以下の実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲において実施される各種の変形例も、本発明に含まれる。

ここで、以下の各図においては、各部材を認識可能な程度の大きさにするため、各部材の尺度を実際とは異ならせしめている。また、以下の各図において、必要に応じて、相互に直交する座標軸としてＸＹＺ軸を付し、各矢印が指す方向を＋方向とし、＋方向と反対の方向を−方向とする。なお、＋Ｚ方向を上方、−Ｚ方向を下方ということもあり、＋Ｚ方向から見ることを平面視あるいは平面的という。さらに、以下の説明において、例えば基板に対して、「基板上に」との記載は、基板の上に接して配置される場合、基板の上に他の構造物を介して配置される場合、または基板の上に一部が接して配置され、一部が他の構造物を介して配置される場合のいずれかを表すものとする。

１．第１実施形態
本実施形態では、半導体装置として、画素ごとにトランジスターとしての薄膜トランジスター（Thin Film Transistor）を備えたアクティブ駆動型の液晶装置を例に挙げて説明する。なお、以降、薄膜トランジスターをＴＦＴと略していう。この液晶装置は、例えば、投射型表示装置の光変調装置の他、投射型のＨＵＤ（Head-Up Display）、直視型のＨＭＤ（Head Mounted Display）、パーソナルコンピューター、デジタルカメラ、液晶テレビなどの電子機器に用いることができるものである。なお、半導体装置は、液晶装置以外にも様々な分野で適用され、例えば、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）のような記憶素子にも適用することができる。

１．１．液晶装置の構成
本実施形態に係る半導体装置としての液晶装置の構成について、図１から図３を参照して説明する。図１は、第１実施形態に係る液晶装置の構成を示す概略平面図である。図２は、図１のＨ−Ｈ’線に沿った液晶装置の構造を示す模式断面図である。図３は、液晶装置の電気的な構成を示す等価回路図である。

図１および図２に示すように、本実施形態の液晶装置１００は、素子基板１０と、素子基板１０と対向配置された対向基板２０と、素子基板１０および対向基板２０の間に挟持された液晶を含む液晶層５０と、を有している。

素子基板１０は、平面視における形状が対向基板２０よりも大きい。素子基板１０と対向基板２０とは、対向基板２０の外縁に沿って配置されたシール材４０を介して接合されている。素子基板１０の基板１０ｓおよび対向基板２０の基板２０ｓには、例えば、ガラス基板、石英基板などが用いられる。素子基板１０と対向基板２０との隙間に、正または負の誘電異方性を有する液晶が封入されて、液晶層５０が設けられている。

シール材４０の内側には、マトリクス状に配列した複数の画素Ｐを含む表示領域Ｅが設けられている。シール材４０と表示領域Ｅとの間には、表示領域Ｅを取り囲んで見切り部２４が設けられている。表示領域Ｅの周囲には、表示に寄与しない、図示しないダミー画素領域が設けられている。

素子基板１０には、複数の外部接続端子１０４が配列した端子部が設けられている。該端子部に沿った第１辺部とシール材４０との間にデータ線駆動回路１０１が設けられている。また、第１辺部に対向する第２辺部に沿ったシール材４０と表示領域Ｅとの間に検査回路１０３が設けられている。

第１辺部と直交し、互いに対向する第３辺部および第４辺部に沿ったシール材４０と表示領域Ｅとの間には、走査線駆動回路１０２が設けられている。また、第２辺部のシール材４０と検査回路１０３との間には、２つの走査線駆動回路１０２を繋ぐ複数の配線１０７が設けられている。

これらデータ線駆動回路１０１、走査線駆動回路１０２に繋がる配線は、第１辺部に沿って配列した複数の外部接続端子１０４に接続されている。なお、検査回路１０３の配置は上記に限定されない。

ここで、本明細書では、第１辺部に沿った方向が±Ｘ方向となり、第１辺部と直交し、互いに対向する第３辺部および第４辺部に沿った方向が±Ｙ方向となる。また、±Ｘ方向および±Ｙ方向と直交し、素子基板１０および対向基板２０の法線方向が±Ｚ方向となる。

図２に示すように、基板１０ｓの液晶層５０側の表面には、画素Ｐごとに設けられた透光性の画素電極１５およびスイッチング素子であるＴＦＴ３０と、信号配線と、これらを被覆する配向膜１８とが設けられている。ＴＦＴ３０および画素電極１５は、画素Ｐの構成要素である。素子基板１０は、基板１０ｓ、基板１０ｓ上に設けられた画素電極１５、ＴＦＴ３０、信号配線および配向膜１８を含む。

基板２０ｓの液晶層５０側の表面には、見切り部２４と、これを被覆して成膜された絶縁層２５と、絶縁層２５を被覆して設けられた共通電極としての対向電極２１と、対向電極２１を被覆する配向膜２２とが設けられている。本実施形態における対向基板２０は、少なくとも見切り部２４、対向電極２１および配向膜２２を含む。なお、本実施形態では、共通電極を対向電極２１として対向基板２０側に配置した例を示したが、これに限定されない。

見切り部２４は、図１に示すように、表示領域Ｅを取り囲むと共に、平面的に走査線駆動回路１０２および検査回路１０３と重なる位置に設けられている。

図２に戻り、絶縁層２５は、例えば、光透過性を有する酸化シリコンなどの無機材料から成る。絶縁層２５は、見切り部２４を被覆すると共に、液晶層５０側の表面が平坦となるように設けられている。

対向電極２１は、例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明導電膜から成り、絶縁層２５を被覆すると共に、対向基板２０の四隅に設けられた上下導通部１０６に電気的に接続されている。上下導通部１０６は、素子基板１０側の配線に電気的に接続されている。

画素電極１５を被覆する配向膜１８、および対向電極２１を被覆する配向膜２２は、液晶装置１００の光学設計に基づいて選定される。配向膜１８，２２としては、酸化シリコンなどの無機配向膜、ポリイミドなどの有機配向膜が挙げられる。

このような液晶装置１００は、例えば透過型であって、電圧が印加されない時の画素Ｐの透過率が、電圧印加時の透過率よりも大きいノーマリーホワイトモードや、電圧が印加されない時の画素Ｐの透過率が、電圧印加時の透過率よりも小さいノーマリーブラックモードの光学設計が採用される。図示を省略するが、素子基板１０と対向基板２０とを含む液晶パネルにおいて、光の入射側と出射側とにそれぞれ偏光素子が光学設計に応じて配置されている。

本実施形態では、以降、配向膜１８，２２として上述した無機配向膜と、負の誘電異方性を有する液晶とを用い、ノーマリーブラックモードの光学設計が適用された例について説明する。

次に、図３を参照して、液晶装置１００の電気的な構成について説明する。図３は、液晶装置の電気的な構成を示す等価回路図である。

図３に示すように、液晶装置１００は、少なくとも表示領域Ｅにおいて互いに絶縁されて直交する信号配線として、第２走査線３、データ線６、およびデータ線６に沿って平行に配置された容量線８を、それぞれ複数有している。データ線６は±Ｙ方向に延在している。第２走査線３は、±Ｙ方向と交差する±Ｘ方向に延在している。なお、図３では、容量線８を±Ｙ方向に沿って延在するように示したが、これに限定されない。

第２走査線３、データ線６および容量線８と、これらの信号配線類により区分された領域に、画素電極１５、ＴＦＴ３０および容量素子１６が設けられ、これらが画素Ｐの画素回路を構成している。画素電極１５とＴＦＴ３０と容量素子１６とは、画素Ｐごとに配置されている。

第２走査線３はＴＦＴ３０のゲートに電気的に接続され、データ線６はＴＦＴ３０のデータ線側ソースドレイン領域の高濃度ソース領域に電気的に接続されている。第２走査線３は、同一行に設けられたＴＦＴ３０のオン、オフを一斉に制御する機能を有している。画素電極１５は、ＴＦＴ３０の画素電極側ソースドレイン領域の高濃度ドレイン領域に電気的に接続されている。

データ線６は、上述したデータ線駆動回路１０１に電気的に接続されており、データ線駆動回路１０１から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。第２走査線３は、上述した走査線駆動回路１０２に電気的に接続されており、走査線駆動回路１０２から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。

データ線駆動回路１０１からデータ線６に供給される画像信号Ｄ１から画像信号Ｄｎは、この順番に線順次にて供給してもよく、互いに隣り合う複数のデータ線６同士に対してグループごとに供給してもよい。走査線駆動回路１０２は、第２走査線３に対して、走査信号ＳＣ１から走査信号ＳＣｍを所定のタイミングでパルス的に線順次にて供給する。

液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号ＳＣ１から走査信号ＳＣｍの入力により、一定期間だけオン状態とされる。これにより、データ線６から供給される画像信号Ｄ１から画像信号Ｄｎが、所定のタイミングで画素電極１５に書き込まれる。そして、画素電極１５を介して液晶層５０に書き込まれた所定レベルの画像信号Ｄ１から画像信号Ｄｎは、画素電極１５と、液晶層５０を介して対向配置された対向電極２１との間で一定期間保持される。

保持された画像信号Ｄ１から画像信号Ｄｎがリークするのを防止するため、画素電極１５と対向電極２１との間に設けられた液晶容量に対して、並列に容量素子１６が電気的に接続されている。容量素子１６は、ＴＦＴ３０の半導体層と容量線８との間の層に設けられている。容量素子１６は、ＴＦＴ３０および画素電極１５と、容量線８との間で電気的に並列に接続された３つの容量素子１６ａ，１６ｂ，１６ｃから成る。容量素子１６では、容量素子が１個の場合と比べて容量が増大されている。

ここで、図３では図示を省略しているが、データ線６には、上述した検査回路１０３が接続されている。そのため、液晶装置１００の製造工程において、上記画像信号を検出して、液晶装置１００の動作不具合などを確認することが可能である。

次に、液晶装置１００における画素Ｐの構成について、図４を参照して説明する。図４は、画素の配置を示す概略平面図である。

図４に示すように、液晶装置１００における画素Ｐは、表示領域Ｅにおいて±Ｘ方向および±Ｙ方向にマトリクス状に配置されている。画素Ｐは、例えば、平面視で略四角形の開口領域ＯＰを有している。開口領域ＯＰは、±Ｘ方向および±Ｙ方向に延在し、格子状に設けられた遮光性の非開口領域ＣＬに囲まれている。

±Ｘ方向に延在する非開口領域ＣＬには、上述した第２走査線３が設けられている。第２走査線３には遮光性の導電部材が用いられており、第２走査線３によって非開口領域ＣＬの一部が構成されている。

±Ｙ方向に延在する非開口領域ＣＬには、上述したデータ線６が設けられている。データ線６にも遮光性の導電部材が用いられており、データ線６によって非開口領域ＣＬの一部が構成されている。

非開口領域ＣＬは、素子基板１０に設けられた、第２走査線３およびデータ線６に加えて、後述する第１走査線、容量線８などを含めて構成されている。さらに、非開口領域ＣＬは、対向基板２０において、図２に示した見切り部２４と同層に設けられ、格子状にパターニングされたブラックマトリクスである遮光部を含んでいてもよい。

非開口領域ＣＬの交差部付近には、図３に示したＴＦＴ３０や容量素子１６の一部が設けられている。遮光性を有する非開口領域ＣＬの交差部付近にＴＦＴ３０を設けることにより、開口領域ＯＰにおける開口率を確保している。画素Ｐの詳細な構造については後述するが、交差部付近にＴＦＴ３０や容量素子１６などを設けるために、交差部付近の非開口領域ＣＬの幅は、他の部分に比べて大きくなっている。

画素Ｐごとに、平面視で略正方形の画素電極１５が設けられている。画素電極１５は、外縁が非開口領域ＣＬと重なるように開口領域ＯＰに設けられている。画素電極１５は、画素Ｐに対応して、マトリクス状に複数配置されている。

本実施形態の液晶装置１００は、上述したように透過型であって、対向基板２０側から光が入射することを前提としている。そのため、素子基板１０は、ＴＦＴ３０に対して、直接的に入射する光のみならず、入射光に由来する回折光や反射光などをも低減する構造を備えている。

なお、液晶装置１００への光の入射方向は、対向基板２０側からに限定されず、素子基板１０側からとしてもよい。また、液晶装置１００は、入射する光を画素Ｐごとに集光させるマイクロレンズなどの集光手段を、光が入射する側の基板に備える構成としてもよい。

１．２．素子基板の構成
液晶装置１００に備わる素子基板１０の構成について、図５を参照して説明する。図５は、素子基板の構造を示す模式断面図である。なお、図５では、図４におけるＡ−Ａ’線に沿った断面を示し、配向膜１８の図示を省略している。

図５に示すように、液晶装置１００の素子基板１０は、半導体層３０ａとゲート電極３０ｇとを含むＴＦＴ３０、第１走査線５、第２走査線３、容量素子１６、データ線６、後述する複数の層間絶縁膜、および遮光膜ＳＨを備えている。素子基板１０の基板１０ｓ上には、複数の層として、第１層から第８層が積層されている。なお、本実施形態の素子基板１０では、ゲート電極３０ｇは第２走査線３の一部として構成されている。

素子基板１０に設けられた複数の層は、下方から順に、第１走査線５を含む第１層、半導体層３０ａを含む第２層、第２走査線３およびゲート電極３０ｇを含む第３層、複数の容量素子１６ａ，１６ｂ，１６ｃから成る容量素子１６を含む第４層、遮光膜ＳＨを含む第５層、データ線６を含む第６層、容量線８を含む第７層、画素電極１５を含む第８層を有している。

第１層と第２層との間には第１層間絶縁膜１１ａが、第２層と第３層との間にはゲート絶縁膜１１ｂが、第３層と第４層との間には第２層間絶縁膜１１ｃが、第４層と第５層との間には第３層間絶縁膜１２が、第５層と第６層との間には第４層間絶縁膜１３が、第６層と第７層との間には第５層間絶縁膜１４が、第７層と第８層との間には第６層間絶縁膜１７が、それぞれ設けられている。これらによって、各層間における短絡の発生が防止される。

基板１０ｓ上の第１層には、第１走査線５が設けられている。第１走査線５は、平面視にて図４に示した非開口領域ＣＬに設けられ、半導体層３０ａに対応して±Ｙ方向に突出した部位と±Ｘ方向に延在する部位とを有している。

第１走査線５には、遮光性および導電性を有する公知の形成材料が採用可能である。そのため、第１走査線５は、主に下方から半導体層３０ａに入射する光を遮光する機能を有している。本実施形態では、第１走査線５の形成材料としてタングステンシリサイドを用いる。第１走査線５の厚さは、特に限定されないが、例えば約１５０ｎｍである。

第１走査線５と第２層との間には、第１層間絶縁膜１１ａが設けられている。第１層間絶縁膜１１ａは、第１走査線５とＴＦＴ３０とを絶縁する。

第１層間絶縁膜１１ａにはシリコン系酸化膜などが採用され、具体的な形成材料としては、例えば酸化シリコン（None-doped Silicate Glass：ＮＳＧ）や窒化シリコンなどが挙げられる。本実施形態では、第１層間絶縁膜１１ａの形成材料として酸化シリコンを用いる。第１層間絶縁膜１１ａの膜厚は、特に限定されないが、例えば約２００ｎｍである。

第１層上の第２層および第３層には、ＴＦＴ３０が設けられている。ＴＦＴ３０は、第２層に設けられた半導体層３０ａと、第３層に設けられたゲート電極３０ｇと、を有している。ＴＦＴ３０の半導体層３０ａには、ＬＤＤ（Lightly Doped Drain）構造が形成されている。

半導体層３０ａは、第２層において±Ｙ方向に延在して設けられている。半導体層３０ａは、例えば、非晶質シリコン膜に、結晶化処理が施されたポリシリコン膜から成り、チャネル領域、高濃度ソース領域、高濃度ドレイン領域、ＬＤＤ領域である接続層としての低濃度ソース領域および低濃度ドレイン領域を有している。

半導体層３０ａに、チャネル領域を挟んで電気的に抵抗が高いＬＤＤ領域を設けることにより、オフ時のリーク電流が抑制される。オフ時におけるリーク電流抑制の観点では、容量素子１６や画素電極１５が電気的に接続される高濃度ドレイン領域とチャネル領域との接合部分に、ＬＤＤ領域が含まれる構成とすればよい。半導体層３０ａの膜厚は、特に限定されないが、例えば約５０ｎｍである。

半導体層３０ａを被覆してゲート絶縁膜１１ｂが設けられている。ゲート絶縁膜１１ｂは、半導体層３０ａとゲート電極３０ｇとの間にあって、半導体層３０ａとゲート電極３０ｇとを絶縁する。ゲート絶縁膜１１ｂは、例えば、２種類の酸化シリコンから成る２重構造である。ゲート絶縁膜１１ｂの膜厚は、特に限定されないが、例えば約７５ｎｍである。

第３層には、半導体層３０ａのチャネル領域と±Ｚ方向に対向して、ゲート電極３０ｇが設けられている。ゲート電極３０ｇは、例えば、導電性のポリシリコン、金属シリサイド、金属あるいは金属化合物などを用いて形成される。本実施形態では、ゲート電極３０ｇは、導電性のポリシリコン膜とタングステンシリサイド膜との２層構造である。ゲート電極３０ｇの膜厚は、特に限定されないが、例えば約１５０ｎｍである。

ここで、本実施形態においては、以降、導電性のポリシリコン膜とは、燐原子がドープされて導電性が付与されたポリシリコン膜を指すこととする。なお、ドープされる原子は燐原子に限定されない。

ゲート電極３０ｇは、上述したように、第２走査線３の一部として構成されている。第２走査線３は、平面視にて半導体層３０ａを±Ｘ方向に挟んで設けられた、一対のコンタクトホールＣＮＴ１によって、第１走査線５と電気的に接続されている。第２走査線３は、ゲート電極３０ｇが設けられた部位が半導体層３０ａの上方と交差し、それ以外の部位が±Ｘ方向に延在している。第２走査線３には、第１走査線５と同様な形成材料が採用可能である。

ゲート電極３０ｇおよび第２走査線３の上方には、これらを被覆して第２層間絶縁膜１１ｃが設けられている。すなわち、第２層間絶縁膜１１ｃは、ＴＦＴ３０と平面的に重なる位置にも設けられている。第２層間絶縁膜１１ｃは、例えば、ＮＳＧ膜、燐（Ｐ）を含むＰＳＧ（Phosphosilicate Glass）膜、ホウ素（Ｂ）を含むＢＳＧ（Borosilicate Glass）膜、ホウ素と燐とが含まれるＢＰＳＧ（Borophosphosilicate Glass）膜などのシリコン系酸化膜の１種類以上を用いて形成される。本実施形態では、第２層間絶縁膜１１ｃの形成材料として酸化シリコンを用いる。第２層間絶縁膜１１ｃの膜厚は、特に限定されないが、例えば約４００ｎｍである。

第２層間絶縁膜１１ｃには、図示しない複数のコンタクトホールが設けられている。複数のコンタクトホールは、第２層間絶縁膜１１ｃおよびゲート絶縁膜１１ｂを貫通して半導体層３０ａに到達している。詳しくは、複数のコンタクトホールは、半導体層３０ａの図示しない高濃度ドレイン領域に対して、容量素子１６ａの後述する容量電極１６ｄを電気的に接続するもの、および容量素子１６ｂ，１６ｃの後述する容量電極１６ｈを電気的に接続するものを含む。換言すれば、該高濃度ドレイン領域と容量電極１６ｄ，１６ｈとが、図示しないコンタクトホールによって電気的に接続されている。

また、複数のコンタクトホールは、ゲート絶縁膜１１ｂ、第２層間絶縁膜１１ｃおよび第３層間絶縁膜１２を貫通して、半導体層３０ａの図示しない高濃度ソース領域とデータ線６とを電気的に接続するものを含む。換言すれば、該高濃度ソース領域とデータ線６とが、図示しないコンタクトホールによって電気的に接続されている。

第３層上の第４層には、半導体層３０ａの上方を覆って容量素子１６が設けられている。容量素子１６は、３個の容量素子１６ａ，１６ｂ，１６ｃが積層されて成る。容量素子１６では、容量素子１６ａ、容量素子１６ｂ、容量素子１６ｃが、基板１０ｓ側から上方に向かってこの順に積層されている。

容量素子１６ａは、第１容量電極としての容量電極１６ｄ、第１容量絶縁膜としての容量絶縁膜１６ｅ、および第２容量電極としての容量電極１６ｆを含む。容量素子１６ａでは、容量電極１６ｄ、容量絶縁膜１６ｅ、容量電極１６ｆが、上方に向かってこの順に積層されている。

容量電極１６ｄの−Ｘ方向の端部上方には、第１ハードマスクとしてのハードマスクＨＭ１が設けられている。容量素子１６を形成する工程において、ハードマスクＨＭ１がエッチングストッパーとして作用して、容量電極１６ｄの−Ｘ方向の端部がパターニングされずに残存する。そのため、容量電極１６ｄの−Ｘ方向の端部は、容量絶縁膜１６ｅおよび容量電極１６ｆなどよりも−Ｘ方向へ突出している。また、ハードマスクＨＭ１の−Ｘ方向の端部も、上層の容量絶縁膜１６ｅおよび容量電極１６ｆで被覆されていない。

容量電極１６ｄの−Ｘ方向の端部付近には、ハードマスクＨＭ１を貫通して、第１コンタクトホールとしてのコンタクトホールＣＮＴ２が電気的に接続されている。コンタクトホールＣＮＴ２は、上層で電気的に接続される、後述する中継層７ａと一緒に、貫通孔を埋めるようにして設けられる。

容量素子１６ｂは、容量電極１６ｆ、第２容量絶縁膜としての容量絶縁膜１６ｇおよび第３容量電極としての容量電極１６ｈを含む。容量素子１６ｂでは、容量電極１６ｆ、容量絶縁膜１６ｇ、容量電極１６ｈが、上方に向かってこの順に積層されている。容量素子１６ｂは、容量素子１６ａと容量電極１６ｆを共通化している。つまり、容量素子１６ａと容量素子１６ｂとは、積層方向が±Ｚ方向に反転されて並列に配置されている。

容量電極１６ｆの＋Ｘ方向の端部上方には、第２ハードマスクとしてのハードマスクＨＭ２が設けられている。容量素子１６を形成する工程において、ハードマスクＨＭ２がエッチングストッパーとして作用して、容量電極１６ｆの＋Ｘ方向の端部がパターニングされずに残存する。そのため、容量電極１６ｆの＋Ｘ方向の端部は、容量絶縁膜１６ｇおよび容量電極１６ｈよりも＋Ｘ方向へ突出している。また、ハードマスクＨＭ２の＋Ｘ方向の端部も、上層の容量絶縁膜１６ｇおよび容量電極１６ｈで被覆されていない。

容量電極１６ｆの＋Ｘ方向の端部付近には、ハードマスクＨＭ２を貫通して、第２コンタクトホールとしてのコンタクトホールＣＮＴ３が電気的に接続されている。コンタクトホールＣＮＴ３は、上層で電気的に接続される、後述する中継層７ｂと一緒に、貫通孔を埋めるようにして設けられる。

容量素子１６ｃは、容量電極１６ｈ、第３容量絶縁膜としての容量絶縁膜１６ｉ、および第４容量電極としての容量電極１６ｊを含む。容量素子１６ｃでは、容量電極１６ｈ、容量絶縁膜１６ｉ、容量電極１６ｊが、上方に向かってこの順に積層されている。容量素子１６ｃは、容量素子１６ｂと容量電極１６ｈを共通化している。つまり、容量素子１６ｂと容量素子１６ｃとは、積層方向が±Ｚ方向に反転されて並列に配置されている。

容量電極１６ｈの−Ｘ方向の端部上方には、第３ハードマスクとしてのハードマスクＨＭ３が設けられている。容量素子１６を形成する工程において、ハードマスクＨＭ３がエッチングストッパーとして作用して、容量電極１６ｈの−Ｘ方向の端部がパターニングされずに残存する。そのため、容量電極１６ｈの−Ｘ方向の端部は、容量絶縁膜１６ｉおよび容量電極１６ｊよりも−Ｘ方向へ突出している。また、ハードマスクＨＭ３の−Ｘ方向の端部も、上層の容量絶縁膜１６ｉおよび容量電極１６ｊで被覆されていない。

容量電極１６ｈの−Ｘ方向の端部付近には、ハードマスクＨＭ３を貫通して、コンタクトホールＣＮＴ４が電気的に接続されている。コンタクトホールＣＮＴ４は、上層で電気的に接続される、後述する中継層７ａと一緒に、貫通孔を埋めるようにして設けられる。また、容量電極１６ｊの＋Ｘ方向の端部には、コンタクトホールＣＮＴ５が電気的に接続されている。コンタクトホールＣＮＴ５は、上層で電気的に接続される、後述する中継層７ｂと一緒に、貫通孔を埋めるようにして設けられる。

容量素子１６は、画素電極１５における電位保持特性を向上させる機能を有している。容量素子１６は、３個の容量素子１６ａ，１６ｂ，１６ｃを含むため、容量素子が１個の場合と比べて、上記の電位保持特性がさらに向上している。

容量素子１６ａ，１６ｂ，１６ｃは、ＴＦＴ３０と電気的に接続されている。詳しくは、上述したように、容量電極１６ｄ，１６ｈは、図示しないコンタクトホールによって、半導体層３０ａの高濃度ドレイン領域と電気的に接続されている。

容量電極１６ｄ，１６ｆ，１６ｈ，１６ｊの形成材料には、例えば、導電性のポリシリコンや窒化チタンが採用可能であり、本実施形態では導電性のポリシリコンを用いる。容量電極１６ｄ，１６ｆ，１６ｈ，１６ｊの膜厚は、特に限定されないが、例えば約６０ｎｍである。

容量絶縁膜１６ｅ，１６ｇ，１６ｉの形成材料には、例えば、酸化ハフニウム、酸化アルミニウム、酸化シリコン、窒化シリコン、酸化タンタルなどの誘電体材料が採用可能であり、これらを単層または組み合わせて用いる。本実施形態では、誘電体材料として窒化シリコンを用いる。容量絶縁膜１６ｅ，１６ｇ，１６ｉの膜厚は、特に限定されないが、例えば約２０ｎｍである。

ハードマスクＨＭ１，ＨＭ２，ＨＭ３の形成材料には、例えば、酸化シリコン、窒化シリコンなどが採用可能であり、本実施形態では酸化シリコンを用いる。ハードマスクＨＭ１，ＨＭ２，ＨＭ３の膜厚は、特に限定されないが、例えば約１００ｎｍである。各々のハードマスクの形成材料および膜厚は異なっていてもよい。

容量素子１６ａ，１６ｂ，１６ｃおよびハードマスクＨＭ１，ＨＭ２，ＨＭ３などの形成方法については後述する。

容量素子１６の上方を被覆して第３層間絶縁膜１２が設けられている。第３層間絶縁膜１２には、第１層間絶縁膜１１ａと同様な形成材料が採用可能である。本実施形態では、第３層間絶縁膜１２の形成材料として酸化シリコンを用いる。第３層間絶縁膜１２の膜厚は、特に限定されないが、例えば、容量電極１６ｊと後述する遮光膜ＳＨとの間で約１００ｎｍである。

第４層上の第５層には、遮光膜ＳＨが設けられている。遮光膜ＳＨは、半導体層３０ａの上方を覆って、平面視にて±Ｘ方向に突出すると共に±Ｙ方向に延在している。遮光膜ＳＨが半導体層３０ａの上方を覆うことによって、主に上方から半導体層３０ａに入射する光が低減される。遮光膜ＳＨの＋Ｘ方向の端部には、上述したコンタクトホールＣＮＴ５の一部が電気的に接続され、共通電位が付与される。遮光膜ＳＨには、遮光性および導電性を有する公知の形成材料が採用可能である。本実施形態では、遮光膜ＳＨの形成材料としてタングステンシリサイドを用いる。遮光膜ＳＨの厚さは、特に限定されないが、例えば約１５０ｎｍである。

遮光膜ＳＨおよび第３層間絶縁膜１２を被覆して第４層間絶縁膜１３が設けられている。第４層間絶縁膜１３には、例えば、第１層間絶縁膜１１ａと同様な形成材料が採用される。本実施形態では、第４層間絶縁膜１３に酸化シリコンを用いる。第４層間絶縁膜１３の膜厚は、特に限定されないが、例えば最も薄い部位で約４００ｎｍである。

第４層間絶縁膜１３には、コンタクトホールＣＮＴ２，ＣＮＴ３，ＣＮＴ４，ＣＮＴ５が設けられている。コンタクトホールＣＮＴ２は、第４層間絶縁膜１３、第３層間絶縁膜１２およびハードマスクＨＭ１を貫通して、容量電極１６ｄの−Ｘ方向の端部付近に電気的に接続されている。コンタクトホールＣＮＴ３は、第４層間絶縁膜１３、第３層間絶縁膜１２およびハードマスクＨＭ２を貫通して、容量電極１６ｆの＋Ｘ方向の端部付近に電気的に接続されている。コンタクトホールＣＮＴ４は、第４層間絶縁膜１３、第３層間絶縁膜１２およびハードマスクＨＭ３を貫通して、容量電極１６ｈの−Ｘ方向の端部付近に電気的に接続されている。コンタクトホールＣＮＴ５の一部は、第４層間絶縁膜１３および第３層間絶縁膜１２を貫通して、容量電極１６ｊの＋Ｘ方向の端部付近に電気的に接続されている。コンタクトホールＣＮＴ５の他部は、第４層間絶縁膜１３を貫通して、遮光膜ＳＨの＋Ｘ方向の端部に電気的に接続されている。

第５層上の第６層には、データ線６および中継層７ａ，７ｂが設けられている。データ線６は、図４に示した非開口領域ＣＬにおいて±Ｙ方向に延在している。データ線６は、上述したように、図示しないコンタクトホールを介して半導体層３０ａの高濃度ソース領域に電気的に接続される。

中継層７ａ，７ｂは、平面視にて各々独立した島状に設けられている。中継層７ａは、コンタクトホールＣＮＴ２，ＣＮＴ４と電気的に接続されている。中継層７ｂは、コンタクトホールＣＮＴ３，ＣＮＴ５と電気的に接続されている。

データ線６および中継層７ａ，７ｂの形成材料としては、導電性を有する低抵抗配線材料であれば特に限定されないが、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属やその金属化合物が挙げられる。本実施形態では、データ線６および中継層７ａ，７ｂは、チタン（Ｔｉ）層／窒化チタン（ＴｉＮ）層／アルミニウム（Ａｌ）層／窒化チタン（ＴｉＮ）層の４層構造である。これらの膜厚は、特に限定されないが、例えば約３５０ｎｍである。

データ線６および中継層７ａ，７ｂを被覆して第５層間絶縁膜１４が設けられている。第５層間絶縁膜１４には、例えば、第１層間絶縁膜１１ａと同様な形成材料が採用される。本実施形態では、第５層間絶縁膜１４に酸化シリコンを用いる。第５層間絶縁膜１４の膜厚は、特に限定されないが、例えば約４００ｎｍである。

第５層間絶縁膜１４には、コンタクトホールＣＮＴ７，ＣＮＴ９が設けられている。コンタクトホールＣＮＴ９は、中継層７ａに電気的に接続されている。コンタクトホールＣＮＴ９は、上層で電気的に接続される、後述する中継層９ａと一緒に、貫通孔を埋めるようにして設けられる。コンタクトホールＣＮＴ７は、中継層７ｂに電気的に接続されている。コンタクトホールＣＮＴ７は、上層で電気的に接続される、後述する容量線８と一緒に、貫通孔を埋めるようにして設けられる。

第６層上の第７層には、容量線８および中継層９ａが設けられている。容量線８は、平面視にて、±Ｙ方向に延在するデータ線６と重なると共に、ＴＦＴ３０の半導体層３０ａと重なるように設けられている。容量線８は、図示を省略するが、上述した対向基板２０の上下導通部１０６と電気的に接続される。そのため、容量線８は、対向電極２１と電気的に接続されて共通電位が与えられる。これにより、容量線８によって、データ線６や第２走査線３の電位の影響が画素電極１５に及ぶことが抑えられる。

また、容量線８は、コンタクトホールＣＮＴ７、中継層７ｂおよびコンタクトホールＣＮＴ５を介して、遮光膜ＳＨおよび容量電極１６ｊと電気的に接続されている。さらに、容量線８は、コンタクトホールＣＮＴ７、中継層７ｂおよびコンタクトホールＣＮＴ３を介して、容量電極１６ｆと電気的に接続されている。容量線８は、画素電極１５に対するデータ線６の電位の影響を遮蔽する機能を有している。

中継層９ａは、平面視にて独立した島状に設けられている。中継層９ａは、コンタクトホールＣＮＴ９と電気的に接続されている。

容量線８および中継層９ａの形成材料としては、データ線６と同様に、導電性を有する低抵抗配線材料であれば特に限定されないが、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属やその金属化合物が挙げられる。本実施形態では、容量線８および中継層９ａは、チタン（Ｔｉ）層／窒化チタン（ＴｉＮ）層／アルミニウム（Ａｌ）層／窒化チタン（ＴｉＮ）層の４層構造である。これらの膜厚は、特に限定されないが、例えば約２５０ｎｍである。

容量線８および中継層９ａを被覆して第６層間絶縁膜１７が設けられている。第６層間絶縁膜１７の形成材料としては、例えば、第１層間絶縁膜１１ａと同様なシリコン系酸化膜が挙げられる。本実施形態では、第６層間絶縁膜１７に酸化シリコンを用いる。第６層間絶縁膜１７の膜厚は、特に限定されないが、例えば約３００ｎｍである。

第６層間絶縁膜１７には、コンタクトホールＣＮＴ１０が設けられている。コンタクトホールＣＮＴ１０は、中継層９ａと、第６層間絶縁膜１７の上層の画素電極１５とを電気的に接続する。コンタクトホールＣＮＴ１０は、上層で電気的に接続される、後述する画素電極１５と一緒に、貫通孔を埋めるようにして設けられる。

第７層上の第８層には、画素電極１５が設けられている。画素電極１５は、コンタクトホールＣＮＴ１０、中継層９ａ、コンタクトホールＣＮＴ９、中継層７ａおよびコンタクトホールＣＮＴ２，ＣＮＴ４を介して、容量電極１６ｄ，１６ｈと電気的に接続される。

画素電極１５は、例えばＩＴＯやＩＺＯなどの透明導電膜を成膜した後、パターニングすることによって設けられる。本実施形態では、画素電極１５としてＩＴＯを用いる。画素電極１５の膜厚は、特に限定されないが、例えば約１４５ｎｍである。

図示を省略するが、画素電極１５を被覆して配向膜１８が設けられている。素子基板１０の配向膜１８、および上述した対向基板２０の配向膜２２は、酸化シリコンなどの無機材料を、斜方向などの所定の方向から蒸着して柱状に成長させたカラムの集合体から成る。また、図２に示した液晶層５０に含まれる液晶分子は、配向膜１８，２２に対して負の誘電異方性を有している。

１．３．液晶装置の製造方法
本実施形態に係る半導体装置としての液晶装置１００の製造方法について、図６から図２６を参照して説明する。図６は、液晶装置の製造方法のうち、素子基板の製造方法を示す工程フロー図である。図７は、素子基板の製造方法のうち、容量素子の形成方法を示す工程フロー図である。図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４は、素子基板の製造方法を示す模式断面図である。図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２６は、素子基板の製造方法を示す概略平面図である。以下の説明においては図５も参照することとする。

なお、図６および図７に示した工程フローは一例であって、これに限定されるものではない。また、上記の模式断面図では、図５に示した図４の線分Ａ−Ａ’における断面に対して、図示する領域を拡大している。さらに、上記の概略平面図では、図４に示した、非開口領域ＣＬにおける±Ｘ方向および±Ｙ方向に延在する部位の交差部周辺を拡大して示している。

本実施形態の半導体装置としての液晶装置１００の製造方法は、以下に述べる素子基板１０の製造方法を含み、素子基板１０の製造方法に備わる工程以外では公知の技術が採用可能である。そのため、以下の説明では、素子基板１０の製造方法についてのみ述べることとする。また、素子基板１０の製造方法においても、特に断りがない限り公知の技術が採用可能である。

図６に示すように、本実施形態の素子基板１０の製造方法は、工程Ｓ１から工程Ｓ９を備えている。以下、工程Ｓ１から工程Ｓ９の各工程について説明する。

工程Ｓ１では、図８に示すように、基板１０ｓ上に第１走査線５、第１層間絶縁膜１１ａ、ＴＦＴ３０、および第２走査線３などを設ける。換言すれば、工程Ｓ１にて第１層から第３層を形成する。まず、基板１０ｓ上に第１走査線５を形成する。第１走査線５は、±Ｘ方向に延在する部位と、後述する半導体層３０ａと平面的に重なるような、上記部位から±Ｙ方向に突出する部位とを有する。第１走査線５の形成には、例えば、フォトリソグラフィー法によるパターニング加工を用いる。

次いで、第１走査線５を含む第１層上に第１層間絶縁膜１１ａをベタ状に形成する。第１層間絶縁膜１１ａの形成には、例えば、モノシラン（ＳｉＨ₄）、２塩化シラン（ＳｉＣｌ₂Ｈ₂）、ＴＥＯＳ（Tetraethyl Orthosilicate）、アンモニアなどの処理ガスを用いた、常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などを用いる。

次いで、第１層間絶縁膜１１ａ上に、ポリシリコン膜から成る半導体層３０ａを形成する。半導体層３０ａは、第１走査線５における±Ｙ方向に突出する部位と略重なるように、±Ｙ方向に延在している。半導体層３０ａの形成では、例えば、非晶質シリコン膜に５５０℃以上の高温処理を施して結晶化させる。

次いで、半導体層３０ａを含む第２層を覆ってゲート絶縁膜１１ｂを形成する。ゲート絶縁膜１１ｂとして、例えば、２種類の酸化シリコンからなる２重構造を採用する場合には、シリコンの半導体膜を熱酸化して得られる第１酸化シリコン膜を形成した後、減圧ＣＶＤ法を用いて７００℃から９００℃の高温条件で第２酸化シリコン膜を形成する。

次いで、半導体層３０ａを±Ｘ方向に挟んで、第１層間絶縁膜１１ａおよびゲート絶縁膜１１ｂを貫通する一対の貫通孔を形成する。一対の貫通孔の形成には、例えば、乾式エッチングが採用可能である。一対の貫通孔には、後述する第２走査線３を形成する際に、一対のコンタクトホールＣＮＴ１が形成される。

次いで、ゲート絶縁膜１１ｂ上に、ゲート電極３０ｇを含む第２走査線３を形成する。図９に示すように、第２走査線３は、±Ｘ方向に延在している。ゲート電極３０ｇは、第２走査線３と半導体層３０ａとが平面的に交差する領域に形成されている。ゲート電極３０ｇは、半導体層３０ａの図示しないチャネル領域と平面的に重なるように、±Ｘ方向に延在する第２走査線３から＋Ｙ方向に突出して配置される。これによって、半導体層３０ａおよびゲート電極３０ｇを含むＴＦＴ３０が形成される。

第２走査線３およびゲート電極３０ｇと一緒に、上記一対の貫通孔を埋めるようにして一対のコンタクトホールＣＮＴ１も形成する。コンタクトホールＣＮＴ１は、第１走査線５と第２走査線３とを電気的に接続する。コンタクトホールＣＮＴ１は半導体層３０ａを挟んで配置されるため、半導体層３０ａに対して、Ｚ軸と交差する斜め方向から入射する光が低減される。

半導体層３０ａの＋Ｙ方向の端部には、後工程にて、半導体層３０ａの高濃度ソース領域と後述するデータ線６とを電気的に接続するコンタクトホールＣＮＴａが形成される。半導体層３０ａの−Ｙ方向の端部には、後工程にて、半導体層３０ａの高濃度ドレイン領域と後述する容量電極１６ｄ，１６ｈとを電気的に接続するコンタクトホールＣＮＴｂが形成される。なお、コンタクトホールＣＮＴｂにおける高濃度ドレイン領域との配置は、公知の配置が採用可能である。コンタクトホールＣＮＴｂについては、以降の図示を省略する。そして工程Ｓ２へ進む。

工程Ｓ２では、第２走査線３およびＴＦＴ３０を覆うように第２層間絶縁膜１１ｃを形成する。第２層間絶縁膜１１ｃである酸化シリコンの形成方法としては、例えば、モノシラン、２塩化シラン、ＴＥＯＳ、ＴＥＢ（Triethyl Borate）などを用いた、常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などが挙げられる。なお、第２層間絶縁膜１１ｃの表面には、ゲート電極３０ｇを含むＴＦＴ３０を被覆することで凹凸が生じることから、この後に形成される電極や配線などのパターニング性を考慮して該凹凸を緩和するＣＭＰ（Chemical＆Mechanical Polishing）処理などの平坦化処理を施す。そして工程Ｓ３へ進む。

工程Ｓ３では、第２層間絶縁膜１１ｃの上方に容量素子１６を形成する。詳しくは、容量素子１６を形成する工程Ｓ３は、図７に示すように、工程Ｓ３０１から工程Ｓ３１１を備えている。

工程Ｓ３０１では、第２層間絶縁膜１１ｃを覆うように、ベタ状に第１導電膜１１６ｄを形成する。第１導電膜１１６ｄの形成には、公知の方法および上述した形成材料を用いる。そして、工程Ｓ３０２へ進む。

工程Ｓ３０２では、図１０に示すように、第１導電膜１１６ｄ上に、第１ハードマスクとしてのハードマスクＨＭ１を形成する。ハードマスクＨＭ１は、図１１に示すように、平面視にて略矩形の島状であって、第２走査線３のゲート電極３０ｇの−Ｘ方向に配置される。ハードマスクＨＭ１の形成には、公知の方法および上述した形成材料を用いる。そして、工程Ｓ３０３へ進む。

工程Ｓ３０３では、図１２に示すように、第１導電膜１１６ｄおよびハードマスクＨＭ１を覆うように、ベタ状に第１絶縁膜１１６ｅを形成する。第１絶縁膜１１６ｅの形成には、公知の方法および上述した容量絶縁膜１６ｅなどの形成材料を用いる。そして、工程Ｓ３０４へ進む。

工程Ｓ３０４では、第１絶縁膜１１６ｅを覆うように、ベタ状に第２導電膜１１６ｆを形成する。第２導電膜１１６ｆの形成には、第１導電膜１１６ｄと同様な方法および形成材料を用いる。そして、工程Ｓ３０５へ進む。

工程Ｓ３０５では、第２導電膜１１６ｆ上に、第２ハードマスクとしてのハードマスクＨＭ２を形成する。ハードマスクＨＭ２は、図１３に示すように、平面視にて略矩形の島状であって、第２走査線３のゲート電極３０ｇの＋Ｘ方向に配置される。ハードマスクＨＭ２の形成には、ハードマスクＨＭ１と同様な方法および形成材料を用いる。そして、工程Ｓ３０６へ進む。

工程Ｓ３０６では、図１４に示すように、第２導電膜１１６ｆおよびハードマスクＨＭ２を覆うように、ベタ状に第２絶縁膜１１６ｇを形成する。第２絶縁膜１１６ｇの形成には、第１絶縁膜１１６ｅと同様な方法および形成材料を用いる。そして、工程Ｓ３０７へ進む。

工程Ｓ３０７では、第２絶縁膜１１６ｇを覆うように、ベタ状に第３導電膜１１６ｈを形成する。第３導電膜１１６ｈの形成には、第１導電膜１１６ｄと同様な方法および形成材料を用いる。そして、工程Ｓ３０８へ進む。

工程Ｓ３０８では、第３導電膜１１６ｈ上に、第３ハードマスクとしてのハードマスクＨＭ３を形成する。ハードマスクＨＭ３は、図１５に示すように、平面視にて略矩形の島状である。また、ハードマスクＨＭ３は、第２走査線３のゲート電極３０ｇの−Ｘ方向にあって、ハードマスクＨＭ１に対して＋Ｘ方向へオフセットして配置される。ハードマスクＨＭ３の形成には、ハードマスクＨＭ１と同様な方法および形成材料を用いる。そして、工程Ｓ３０９へ進む。

工程Ｓ３０９では、図１６に示すように、第３導電膜１１６ｈおよびハードマスクＨＭ３を覆うように、ベタ状に第３絶縁膜１１６ｉを形成する。第３絶縁膜１１６ｉの形成には、第１絶縁膜１１６ｅと同様な方法および形成材料を用いる。そして、工程Ｓ３１０へ進む。

工程Ｓ３１０では、第３絶縁膜１１６ｉを覆うように、ベタ状に第４導電膜１１６ｊを形成する。第４導電膜１１６ｊは、第２絶縁膜１１６ｇの上方に配置される。換言すれば、第４導電膜１１６ｊは、下層の第２絶縁膜１１６ｇを覆うように形成される。第４導電膜１１６ｊの形成には、第１導電膜１１６ｄと同様な方法および形成材料を用いる。そして、工程Ｓ３１１へ進む。

工程Ｓ３１１では、パターニング加工によって容量素子１６を形成する。具体的には、まず、第４導電膜１１６ｊ上にレジストマスクＲＥを形成する。レジストマスクＲＥは、図１７に示すように、±Ｙ方向に延在する部位と、±Ｘ方向に突出する部位とを有している。レジストマスクＲＥの形成には、例えば、ポジ型の感光性レジストを用いて、スピンコート法、ロールコート法などでレジスト層を形成する。次いで、所望のレジストマスクＲＥの配置および形状に対応したマスクを介して、レジスト層を露光して現像する。レジスト層を露光して現像することで、レジスト層のうち、マスクによって遮光された領域以外の領域が露光されて除去される。これによって、レジストマスクＲＥが形成される。

次いで、レジストマスクＲＥを介して、第１導電膜１１６ｄ、第１絶縁膜１１６ｅ、第２導電膜１１６ｆ、第２絶縁膜１１６ｇ、第３導電膜１１６ｈ、第３絶縁膜１１６ｉおよび第４導電膜１１６ｊを、それぞれ同時にパターニングして容量素子１６を形成する。このとき、レジストマスクＲＥ、およびエッチングストッパーとして機能するハードマスクＨＭ１，ＨＭ２，ＨＭ３によって、容量素子１６の形状が規定される。レジストマスクＲＥを用いたパターニング加工には、公知の方法を用いる。なお、本明細書でいう同時とは、同一工程および同一装置にて処理を行うことを指す。

次いで、レジストマスクＲＥを除去する。これにより工程Ｓ３１１において、図１８および図１９に示すように、３個の容量素子１６ａ，１６ｂ，１６ｃから成る容量素子１６が一括で同時に形成される。詳しくは、第１導電膜１１６ｄは、レジストマスクＲＥ、ハードマスクＨＭ１およびハードマスクＨＭ２に対応した形状を有する第１容量電極としての容量電極１６ｄにパターニングされる。第１絶縁膜１１６ｅおよび第２導電膜１１６ｆは、レジストマスクＲＥおよびハードマスクＨＭ２，ＨＭ３に対応した形状を有する、第１容量絶縁膜としての容量絶縁膜１６ｅおよび第２容量電極としての容量電極１６ｆに、それぞれパターニングされる。

また、第２絶縁膜１１６ｇおよび第３導電膜１１６ｈは、レジストマスクＲＥおよびハードマスクＨＭ３に対応した形状を有する、第２容量絶縁膜としての容量絶縁膜１６ｇ、および第３容量電極としての容量電極１６ｈに、それぞれパターニングされる。さらに、第３絶縁膜１１６ｉおよび第４導電膜１１６ｊは、レジストマスクＲＥに対応した形状を有する、第３容量絶縁膜としての容量絶縁膜１６ｉ、および第４容量電極としての容量電極１６ｊに、それぞれパターニングされる。

なお、上記パターニング加工によって形成された容量素子１６の端面に対して、各層間の短絡の発生を防止するために酸化処理などを施してもよい。

ここで、例えば、従前の一般的な方法にて、ＴＦＴの上方に蓄積容量を１個形成する場合には、下部容量電極の形成、エッチングストッパーの形成、上部容量電極の形成の３工程を実施する。該工程フローでは、パターニング加工は３回施す必要がある。

これらに対して、本実施形態の容量素子の形成方法では、ハードマスク形成、一括エッチングによるパターニング加工、の２工程を実施し、パターニング加工は２回で済む。これに加えて、ハードマスクがエッチングストッパーとして機能するため、容量電極を薄くすることが可能となる。これによって、容量素子１６を形成する工程を削減すると共に、ＴＦＴ３０に対する遮光性を向上させることができる。

なお、本実施形態では、３個の容量素子１６ａ，１６ｂ，１６ｃから成る、３層の容量素子１６を例示したが、容量素子１６は３層であることに限定されない。容量素子１６は、２層または４層以上であってもよい。例えば、容量素子１６を２層とする場合には、第３絶縁膜１１６ｉおよび第４導電膜１１６ｊなどの形成を省略すればよい。また、容量素子１６を４層以上とする場合には、ハードマスク、絶縁膜および導電膜をさらに積層して形成すればよい。また、素子基板１０における容量素子１６の配置は、上述したＴＦＴ３０の上方に限定されない。

上述した容量素子１６の形成方法は、液晶装置１００などの電気光学装置における蓄積容量の他、ＤＲＡＭ（Dynamic Random Access Memory）などにも適用が可能である。

以上が、容量素子１６の形成方法である。これより図６の工程フローに戻り、素子基板１０の製造方法における工程Ｓ４以降について説明する。

工程Ｓ４では、図２０で示すように、容量素子１６を覆って、第３層間絶縁膜１２をベタ状に形成する。第３層間絶縁膜１２の形成には、第１層間絶縁膜１１ａと同様な方法および形成材料を用いる。そして、工程Ｓ５に進む。

工程Ｓ５では、第３層間絶縁膜１２の上層に遮光膜ＳＨを形成する。図２１に示すように、遮光膜ＳＨは、±Ｙ方向に延在すると共に±Ｘ方向に突出部を有し、ＴＦＴ３０の上方を覆うように形成される。遮光膜ＳＨによって、主に上方からＴＦＴ３０に入射する光が低減される。遮光膜ＳＨの形成には、公知の方法および上述した形成材料を用いる。そして、工程Ｓ６に進む。

工程Ｓ６では、まず、遮光膜ＳＨおよび第３層間絶縁膜１２を覆うように、第４層間絶縁膜１３をベタ状に形成する。第４層間絶縁膜１３の形成には、第２層間絶縁膜１１ｃと同様な方法および形成材料を用いる。なお、第４層間絶縁膜１３の成膜後に、ＣＭＰ処理などの平坦化処理を施す。

次いで、貫通孔ＨＯ２，ＨＯ３，ＨＯ４，ＨＯ５を同時に形成する。詳しくは、図２２に示すように、貫通孔ＨＯ２は、第４層間絶縁膜１３、第３層間絶縁膜１２およびハードマスクＨＭ１を貫通して、容量電極１６ｄの一部を上方へ露出させる。貫通孔ＨＯ３は、第４層間絶縁膜１３、第３層間絶縁膜１２およびハードマスクＨＭ２を貫通して、容量電極１６ｆの一部を上方へ露出させる。貫通孔ＨＯ４は、第４層間絶縁膜１３、第３層間絶縁膜１２およびハードマスクＨＭ３を貫通して、容量電極１６ｈの一部を上方へ露出させる。貫通孔ＨＯ５は、第４層間絶縁膜１３、第３層間絶縁膜１２を貫通して容量電極１６ｊの一部と、第４層間絶縁膜１３を貫通して遮光膜ＳＨの一部と、を上方に露出させる。

図２３に示すように、貫通孔ＨＯ２，ＨＯ３，ＨＯ４，ＨＯ５は、例えば、平面視にて略矩形状の開口である。貫通孔ＨＯ２，ＨＯ３，ＨＯ４，ＨＯ５の形成には、例えば、ドライエッチングなどの公知の方法を用いる。なお、第３層間絶縁膜１２および第４層間絶縁膜１３が、本発明の層間絶縁膜の一例である。そして工程Ｓ７へ進む。

工程Ｓ７では、コンタクトホールＣＮＴ２，ＣＮＴ３，ＣＮＴ４，ＣＮＴ５およびデータ線６などを形成する。詳しくは、図２４に示すように、貫通孔ＨＯ２を埋めるようにコンタクトホールＣＮＴ２を、貫通孔ＨＯ３を埋めるようにコンタクトホールＣＮＴ３を、貫通孔ＨＯ４を埋めるようにコンタクトホールＣＮＴ４を、貫通孔ＨＯ５を埋めるようにコンタクトホールＣＮＴ５を、各々同時に形成する。このとき、上述した、半導体層３０ａの高濃度ソース領域に電気的に接続されるコンタクトホールＣＮＴａを同時に形成してもよい。ここで、コンタクトホールＣＮＴ２が本発明の第１コンタクトホールの一例であり、コンタクトホールＣＮＴ３が本発明の第２コンタクトホールの一例であり、コンタクトホールＣＮＴ５が本発明の第３コンタクトホールの一例である。

また、工程Ｓ７では、データ線６および中継層７ａ，７ｂを同時に形成する。詳しくは、第１電極としての中継層７ａは、コンタクトホールＣＮＴ２を介して容量電極１６ｄと、コンタクトホールＣＮＴ４を介して容量電極１６ｈと、電気的に接続される。第２電極としての中継層７ｂは、コンタクトホールＣＮＴ３を介して容量電極１６ｆと、コンタクトホールＣＮＴ５を介して容量電極１６ｊおよび遮光膜ＳＨと、電気的に接続される。また、図２５に示すように、データ線６は、±Ｙ方向に延在して形成され、コンタクトホールＣＮＴａと電気的に接続される。中継層７ａ，７ｂは、それぞれ島状に形成される。なお、データ線６および中継層７ａ，７ｂは、上記コンタクトホールを埋めるようにして、上記コンタクトホールと同時に形成されてもよい。上記コンタクトホールとデータ線６および中継層７ａ，７ｂの形成には、公知の方法および上述した形成材料を用いる。そして工程Ｓ８へ進む。

工程Ｓ８では、まず、データ線６および中継層７ａ，７ｂなどを覆うように、第５層間絶縁膜１４をベタ状に形成する。第５層間絶縁膜１４の形成には、第１層間絶縁膜１１ａと同様な方法および形成材料を用いる。なお、第５層間絶縁膜１４の成膜後に、ＣＭＰ処理などの平坦化処理を施してもよい。

次いで、第５層間絶縁膜１４の上方に、容量線８および中継層９ａを形成する。このとき、コンタクトホールＣＮＴ７，ＣＮＴ９も併せて形成する。詳しくは、コンタクトホールＣＮＴ７は、第５層間絶縁膜１４を貫通し、容量線８と中継層７ｂとを電気的に接続する。コンタクトホールＣＮＴ９は、第５層間絶縁膜１４を貫通し、中継層９ａと中継層７ａとを電気的に接続する。図２６に示すように、容量線８は、±Ｙ方向に延在すると共に、＋Ｘ方向に突出している。中継層９ａは、±Ｘ方向に延在すると共に、容量線８とは分離されて島状に形成される。容量線８および中継層９ａなどの形成には、公知の方法および上述した形成材料を用いる。そして工程Ｓ９へ進む。

工程Ｓ９では、まず、容量線８および中継層９ａなどを覆うように、第６層間絶縁膜１７をベタ状に形成する。第６層間絶縁膜１７の形成には、第１層間絶縁膜１１ａと同様な方法および形成材料を用いる。なお、第６層間絶縁膜１７の成膜後に、ＣＭＰ処理などの平坦化処理を施してもよい。

次いで、ドライエッチングによって、第６層間絶縁膜１７を貫通して中継層９ａを露出させる貫通孔を形成する。そして、図４に示した開口領域ＯＰを覆う画素電極１５と、該貫通孔を埋めるようなコンタクトホールＣＮＴ１０とを形成する。画素電極１５およびコンタクトホールＣＮＴ１０の形成には、公知の方法および上述した形成材料を用いる。

素子基板１０の製造方法のうち、以降の工程には公知の技術が採用可能であり、説明を省略する。以上に述べた製造方法により、図５に示した素子基板１０を含む液晶装置１００が製造される。

以上に述べたように、本実施形態に係る半導体装置としての液晶装置１００の製造方法によれば、以下の効果を得ることができる。

３個の容量素子１６ａ，１６ｂ，１６ｃから成る容量素子１６を備えた液晶装置１００の製造方法において、生産性を向上させることができる。詳しくは、第１導電膜１１６ｄ上にハードマスクＨＭ１を、第２導電膜１１６ｆ上にハードマスクＨＭ２を、第３導電膜１１６ｈ上にハードマスクＨＭ３を、各々形成している。ハードマスクＨＭ１，ＨＭ２，ＨＭ３は、エッチングストッパーとして機能する。そのため、容量電極１６ｄは、レジストマスクＲＥ、ハードマスクＨＭ１，ＨＭ２に対応した形状にパターニングされる。容量電極１６ｆは、レジストマスクＲＥおよびハードマスクＨＭ２，ＨＭ３に対応した形状にパターニングされる。容量電極１６ｈは、レジストマスクＲＥ、ハードマスクＨＭ３に対応した形状にパターニングされる。これにより、第１導電膜１１６ｄ、第１絶縁膜１１６ｅ、第２導電膜１１６ｆ、第２絶縁膜１１６ｇおよび第４導電膜１１６ｊなどを有する複数の容量素子１６ａ，１６ｂ，１６ｃを、同時にパターニングして一括で形成することができる。すなわち、製造工程が削減されて、生産性を向上させた液晶装置１００の製造方法を提供することができる。

詳しくは、コンタクトホールＣＮＴ２を容量電極１６ｄ上のハードマスクＨＭ１に対応した形状の領域に、コンタクトホールＣＮＴ３を容量電極１６ｆ上のハードマスクＨＭ２に対応した形状の領域に、コンタクトホールＣＮＴ５などと同時に一括で形成することが可能となる。そのため、生産性をさらに向上させることができる。

ハードマスクＨＭ１，ＨＭ２，ＨＭ３がエッチングストッパーとして機能するため、容量電極１６ｄ，１６ｆ，１６ｈの膜厚を薄くしても、容量素子１６を一括でパターニング加工することが可能となる。すなわち、容量電極１６ｄ，１６ｆ，１６ｈの膜厚を薄くすることによって、容量素子１６の膜厚が薄くなり、ＴＦＴ３０へ斜めに入射する光を低減することができる。これにより、ＴＦＴ３０に対する遮光性が向上して、ＴＦＴ３０における光リーク電流の発生が抑制される。

２．第２実施形態
本実施形態では、第１実施形態と同様に、半導体装置として画素ごとにトランジスターとしてのＴＦＴを備えたアクティブ駆動型の液晶装置を例に挙げて説明する。なお、本実施形態に係る液晶装置は、第１実施形態の液晶装置１００に対して、素子基板の構成を異ならせたものである。

２．１．素子基板の構成
本実施形態に係る液晶装置に備わる素子基板１１０の構造について、図２７を参照して説明する。図２７は、第２実施形態に係る素子基板の構造を示す模式断面図である。なお、図２７では、第１実施形態の図４におけるＡ−Ａ’線に沿った部位に相当する断面を示し、配向膜１８の図示を省略している。

図２７に示すように、素子基板１１０は、第１実施形態の素子基板１０に対して、容量素子１６ｃを省略して、２個の容量素子１６ａ，１６ｂから成る容量素子２１６を備える点が異なっている。そのため、第１実施形態と同一の構成部位については、同一の符号を使用し、重複する説明は省略する。素子基板１１０は、素子基板１０に対して、第１層から第３層まで、および第６層の第５層間絶縁膜から第８層の画素電極１５までが同様な構成である。

第２走査線３を含む第３層上の第４層には、半導体層３０ａの上方を覆って容量素子２１６が設けられている。容量素子２１６は、２個の容量素子１６ａ，１６ｂが積層されて成る。容量素子２１６では、容量素子１６ａ、容量素子１６ｂが、基板１０ｓ側から上方に向かって、この順に積層されている。容量素子１６ａ，１６ｂは、第１実施形態の容量素子１６と同様な構成である。

容量電極１６ｄの−Ｘ方向の端部付近には、ハードマスクＨＭ１を貫通して、第１コンタクトホールとしてのコンタクトホールＣＮＴ１０２が電気的に接続されている。コンタクトホールＣＮＴ１０２は、上層で電気的に接続される中継層１０７ａと一緒に、貫通孔を埋めるようにして設けられる。

容量電極１６ｆの＋Ｘ方向の端部付近には、ハードマスクＨＭ２を貫通して、第２コンタクトホールとしてのコンタクトホールＣＮＴ１０５が電気的に接続されている。コンタクトホールＣＮＴ１０５は、上層で電気的に接続される中継層１０７ｂと一緒に、貫通孔を埋めるようにして設けられる。また、コンタクトホールＣＮＴ１０５は、遮光膜ＳＨと中継層１０７ｂと、をも電気的に接続している。

容量電極１６ｈ上にはハードマスクが形成されず、コンタクトホールＣＮＴ１０４が電気的に接続されている。コンタクトホールＣＮＴ１０４は、上層で電気的に接続される中継層１０７ａと一緒に、貫通孔を埋めるようにして設けられる。

容量素子２１６は、画素電極１５における電位保持特性を向上させる機能を有している。容量素子２１６は、２個の容量素子１６ａ，１６ｂを含むため、容量素子が１個の場合と比べて、上記の電位保持特性がさらに向上している。

容量素子１６ａ，１６ｂは、ＴＦＴ３０と電気的に接続されている、詳しくは、容量電極１６ｄ，１６ｈは、図示しないコンタクトホールによって、半導体層３０ａの高濃度ドレイン領域と電気的に接続されている。

容量素子２１６の上方を被覆して第３層間絶縁膜１２が設けられている。容量素子２１６を含む第４層上の第５層には、遮光膜ＳＨが設けられている。遮光膜ＳＨおよび第３層間絶縁膜１２を被覆して第４層間絶縁膜１３が設けられている。

第４層間絶縁膜１３には、コンタクトホールＣＮＴ１０２，ＣＮＴ１０４，ＣＮＴ１０５が設けられている。コンタクトホールＣＮＴ１０２は、第４層間絶縁膜１３、第３層間絶縁膜１２およびハードマスクＨＭ１を貫通して、容量電極１６ｄの−Ｘ方向の端部付近に電気的に接続されている。コンタクトホールＣＮＴ１０４は、第４層間絶縁膜１３、第３層間絶縁膜１２を貫通して、容量電極１６ｈの−Ｘ方向の端部付近に電気的に接続されている。コンタクトホールＣＮＴ１０５の一部は、第４層間絶縁膜１３、第３層間絶縁膜１２およびハードマスクＨＭ２を貫通して、容量電極１６ｆの＋Ｘ方向の端部付近に電気的に接続されている。コンタクトホールＣＮＴ１０５の他部は、第４層間絶縁膜１３を貫通して、遮光膜ＳＨの＋Ｘ方向の端部に電気的に接続されている。

第５層上の第６層には、データ線６および中継層１０７ａ，１０７ｂが設けられている。中継層１０７ａ，１０７ｂは、平面視にて各々独立した島状に設けられている。中継層１０７ａは、コンタクトホールＣＮＴ１０２，ＣＮＴ１０４と電気的に接続されている。中継層１０７ｂは、コンタクトホールＣＮＴ１０５と電気的に接続されている。中継層１０７ａ，１０７ｂには、第１実施形態の中継層７ａ，７ｂと同様な形成材料を用いる。

２．２．液晶装置の製造方法
本実施形態に係る半導体装置としての液晶装置の製造方法について、図２８から図３３を参照して説明する。図２８は、素子基板の製造方法のうち、容量素子の形成方法を示す工程フロー図である。図２９から図３３は、素子基板の製造方法を示す模式断面図である。以下の説明においては図２７も参照することとする。

なお、図２８に示した工程フローは一例であって、これに限定されるものではない。また、上記の模式断面図では、図２７に示した断面に対して、図示する領域を拡大している。

本実施形態の液晶装置の製造方法は、以下に述べる素子基板１１０の製造方法を含み、素子基板１１０の製造方法に備わる工程以外では公知の技術が採用可能である。また、素子基板１１０は、第１実施形態の容量素子１６の形態を異ならせたものであるため、以下の説明では、主に容量素子２１６に係わる工程についてのみ述べることとする。また、容量素子２１６の形成方法においては、容量素子１６と同様な方法が採用可能である。

図２８に示すように、本実施形態の素子基板１１０における容量素子２１６の形成方法は、工程Ｓ３２１から工程Ｓ３２８を備えている。以下、工程Ｓ３２１から工程Ｓ３２８の各工程について説明する。

工程Ｓ３２１では、第２層間絶縁膜１１ｃを覆うように、ベタ状に第１導電膜１１６ｄを形成する。そして、工程Ｓ３２２へ進む。

工程Ｓ３２２では、第１導電膜１１６ｄ上に、第１ハードマスクとしてのハードマスクＨＭ１を形成する。そして、工程Ｓ３２３へ進む。

工程Ｓ３２３では、第１導電膜１１６ｄおよびハードマスクＨＭ１を覆うように、ベタ状に第１絶縁膜１１６ｅを形成する。そして、工程Ｓ３２４へ進む。

工程Ｓ３２４では、第１絶縁膜１１６ｅを覆うように、ベタ状に第２導電膜１１６ｆを形成する。そして、工程Ｓ３２５へ進む。

工程Ｓ３２５では、第２導電膜１１６ｆ上に、第２ハードマスクとしてのハードマスクＨＭ２を形成する。そして、工程Ｓ３２６へ進む。

工程Ｓ３２６では、第２導電膜１１６ｆおよびハードマスクＨＭ２を覆うように、ベタ状に第２絶縁膜１１６ｇを形成する。そして、工程Ｓ３２７へ進む。

工程Ｓ３２７では、第２絶縁膜１１６ｇを覆うように、第３導電膜として導電膜１１６ｈをベタ状に形成する。そして、工程Ｓ３２８へ進む。

工程Ｓ３２８では、パターニング加工によって容量素子２１６を形成する。具体的には、まず、図２９に示すように、導電膜１１６ｈ上にレジストマスクＲＥを形成する。

次いで、レジストマスクＲＥを介して、第１導電膜１１６ｄ、第１絶縁膜１１６ｅ、第２導電膜１１６ｆ、第２絶縁膜１１６ｇ、および導電膜１１６ｈを、それぞれ同時にパターニングして容量素子２１６を形成する。このとき、レジストマスクＲＥ、およびエッチングストッパーとして機能するハードマスクＨＭ１，ＨＭ２によって、容量素子２１６の形状が規定される。

次いで、レジストマスクＲＥを除去する。これにより工程Ｓ３２８において、図３０に示すように、２個の容量素子１６ａ，１６ｂから成る容量素子２１６が一括で同時に形成される。詳しくは、第１導電膜１１６ｄは、レジストマスクＲＥ、ハードマスクＨＭ１およびハードマスクＨＭ２に対応した形状を有する第１容量電極としての容量電極１６ｄにパターニングされる。第１絶縁膜１１６ｅおよび第２導電膜１１６ｆは、レジストマスクＲＥおよびハードマスクＨＭ２に対応した形状を有する、第１容量絶縁膜としての容量絶縁膜１６ｅおよび第２容量電極としての容量電極１６ｆに、それぞれパターニングされる。

また、第２絶縁膜１１６ｇおよび導電膜１１６ｈは、レジストマスクＲＥに対応した形状を有する、容量絶縁膜１６ｇおよび容量電極１６ｈに、それぞれパターニングされる。

なお、上記パターニング加工によって形成された容量素子２１６の端面に対して、各層間の短絡の発生を防止するために酸化処理などを施してもよい。

以上が、容量素子２１６の形成方法である。以下、工程Ｓ３２８に続く素子基板１１０の製造方法における工程について説明する。

次に、図３１に示すように、容量素子２１６を覆って、第３層間絶縁膜１２をベタ状に形成してから、遮光膜ＳＨを第３層間絶縁膜１２上に形成する。その後、遮光膜ＳＨおよび第３層間絶縁膜１２を覆うように、第４層間絶縁膜１３をベタ状に形成する。なお、第４層間絶縁膜１３の成膜後に、ＣＭＰ処理などの平坦化処理を施す。

次いで、貫通孔ＨＯ１０２，ＨＯ１０４，ＨＯ１０５を同時に形成する。詳しくは、図３２に示すように、貫通孔ＨＯ１０２は、第４層間絶縁膜１３、第３層間絶縁膜１２およびハードマスクＨＭ１を貫通して、容量電極１６ｄの一部を上方へ露出させる。貫通孔ＨＯ１０４は、第４層間絶縁膜１３および第３層間絶縁膜１２を貫通して、容量電極１６ｈの一部を上方へ露出させる。貫通孔ＨＯ１０５は、第４層間絶縁膜１３、第３層間絶縁膜１２およびハードマスクＨＭ２を貫通して、容量電極１６ｆの一部と、第４層間絶縁膜１３を貫通して遮光膜ＳＨの一部と、を上方に露出させる。

次に、コンタクトホールＣＮＴ１０２，ＣＮＴ１０４，ＣＮＴ１０５およびデータ線６などを形成する。詳しくは、図３３に示すように、貫通孔ＨＯ１０２を埋めるようにコンタクトホールＣＮＴ１０２を、貫通孔ＨＯ１０４を埋めるようにコンタクトホールＣＮＴ１０４を、貫通孔ＨＯ１０５を埋めるようにコンタクトホールＣＮＴ１０５を、同時に形成する。

また、データ線６および中継層１０７ａ，１０７ｂを同時に形成する。詳しくは、中継層１０７ａは、コンタクトホールＣＮＴ１０２を介して容量電極１６ｄと、コンタクトホールＣＮＴ１０４を介して容量電極１６ｈと、電気的に接続される。中継層１０７ｂは、コンタクトホールＣＮＴ１０５を介して、容量電極１６ｆおよび遮光膜ＳＨと電気的に接続される。以降の工程は、第１実施形態の液晶装置１００の製造方法と同様に行う。

以上に述べたように、本実施形態に係る半導体装置としての液晶装置の製造方法によれば、第１実施形態における効果と同様な効果を得ることができる。

３．変形例
本変形例では、第１実施形態で例示した半導体装置としての液晶装置における、容量素子を例に挙げて説明する。本変形例に係る容量素子は、トレンチを含む領域にも形成されている。本変形例に係る容量素子の形成方法は、第１実施形態における容量素子１６の形成方法を、トレンチを含む領域に適用するものである。

本変形例に係る容量素子の形成方法について、図３４および図３５を参照して説明する。図３４は、変形例に係る容量素子の形成方法を示す模式断面図である。図３５は、容量素子の形成方法を示す模式断面図である。

３．１．容量素子の形成方法
本変形例に係る容量素子３１６の形成方法では、図３４に示すように、まず、トレンチＴＲに導電膜と絶縁膜とを交互に形成する。詳しくは、層間絶縁膜２１ｃにトレンチＴＲを公知の方法により形成する。次いで、層間絶縁膜２１ｃの一部とトレンチＴＲとの上方を覆うように第１導電膜３１６ｄを形成した後、第１導電膜３１６ｄ上に第１ハードマスクとしてのハードマスクＨＭ３１を形成する。ハードマスクＨＭ３１は、トレンチＴＲに対して−Ｘ方向に配置する。次いで、第１導電膜３１６ｄおよびハードマスクＨＭ３１を覆うように、第１絶縁膜３１６ｅを形成する。その後、第１絶縁膜３１６ｅを覆うように第２導電膜３１６ｆを形成する。

次に、第２導電膜３１６ｆ上に第２ハードマスクとしてのハードマスクＨＭ３２を形成する。ハードマスクＨＭ３２は、トレンチＴＲに対して＋Ｘ方向に配置する。次いで、第２導電膜３１６ｆおよびハードマスクＨＭ３２を覆うように、第２絶縁膜３１６ｇを形成する。その後、第２絶縁膜３１６ｇを覆うように第３導電膜３１６ｈを形成する。

次に、第３導電膜３１６ｈ上に第２ハードマスクとしてのハードマスクＨＭ３３を形成する。ハードマスクＨＭ３３は、トレンチＴＲに対して−Ｘ方向に配置する。次いで、第３導電膜３１６ｈおよびハードマスクＨＭ３３を覆うように、第３絶縁膜３１６ｉを形成する。その後、第３絶縁膜３１６ｉを覆うように第４導電膜３１６ｊを形成する。

次に、第４導電膜３１６ｊ上にレジストマスクＲＥを形成する。レジストマスクＲＥは、トレンチＴＲの上方、およびハードマスクＨＭ３２とハードマスクＨＭ３３との上方の一部を覆うように配置する。

次に、図３５に示すように、パターニング加工によって容量素子３１６を形成する。詳しくは、レジストマスクＲＥを介して、第１導電膜３１６ｄ、第１絶縁膜３１６ｅ、第２導電膜３１６ｆ、第２絶縁膜３１６ｇ、第３導電膜３１６ｈ、第３絶縁膜３１６ｉおよび第４導電膜３１６ｊを、それぞれ同時にパターニングして容量素子３１６を形成する。このとき、レジストマスクＲＥ、およびエッチングストッパーとして機能するハードマスクＨＭ３１，ＨＭ３２，ＨＭ３３によって、容量素子３１６の形状が規定される。

次に、レジストマスクＲＥを除去する。これにより、３個の容量素子３６ａ，３６ｂ，３６ｃから成る容量素子３１６が一括で形成される。詳しくは、第１導電膜３１６ｄは、レジストマスクＲＥ、ハードマスクＨＭ３１およびハードマスクＨＭ３２，ＨＭ３３に対応した形状を有する第１容量電極としての容量電極３６ｄにパターニングされる。第１絶縁膜３１６ｅおよび第２導電膜３１６ｆは、レジストマスクＲＥおよびハードマスクＨＭ３２に対応した形状を有する、第１容量絶縁膜としての容量絶縁膜３６ｅおよび第２容量電極としての容量電極３６ｆに、それぞれパターニングされる。

また、第２絶縁膜３１６ｇおよび第３導電膜３１６ｈは、レジストマスクＲＥおよびハードマスクＨＭ３３に対応した形状を有する、容量絶縁膜３６ｇおよび容量電極３６ｈに、それぞれパターニングされる。さらに、第３絶縁膜３１６ｉおよび第４導電膜３１６ｊは、レジストマスクＲＥに対応した形状を有する、容量絶縁膜３６ｉおよび容量電極３６ｊに、それぞれパターニングされる。

なお、本変形例の容量素子３１６が形成されるトレンチＴＲの位置は、ＴＦＴ３０の上方に限定されない。また、トレンチＴＲは、例えば、基板１０ｓに形成されていてもよい。さらに、容量素子３１６が含んで成る容量素子の数は３個に限定されない。

以上に述べたように、本変形例によれば、第１実施形態における効果に加えて、トレンチＴＲ内にも容量素子３１６が形成されるため、容量素子３１６の容量を増大させることができる。

以下に、実施形態から導き出される内容を記載する。

半導体装置の製造方法は、第１導電膜を形成する工程と、第１導電膜上に第１ハードマスクを形成する工程と、第１導電膜および第１ハードマスクを覆うように第１絶縁膜を形成する工程と、第１絶縁膜を覆うように第２導電膜を形成する工程と、第２導電膜上に第２ハードマスクを形成する工程と、第２導電膜および第２ハードマスクを覆うように第２絶縁膜を形成する工程と、第２絶縁膜を覆うように第３導電膜を形成する工程と、第３導電膜上に第３ハードマスクを形成する工程と、第３導電膜および第３ハードマスクを覆うように第３絶縁膜を形成する工程と、第３絶縁膜を覆うように第４導電膜を形成する工程と、第４導電膜上にレジストマスクを形成する工程と、レジストマスクを介して、第１導電膜、第１絶縁膜、第２導電膜、第２絶縁膜、第３導電膜、第３絶縁膜および第４導電膜を、それぞれ同時にパターニングして容量素子を形成する工程と、を備え、容量素子を形成する工程において、第１導電膜は、レジストマスク、第１ハードマスクおよび第２ハードマスクに対応した形状を有する第１容量電極にパターニングされ、第１絶縁膜および第２導電膜は、それぞれレジストマスク、第２ハードマスクおよび第３ハードマスクに対応した形状を有する、第１容量絶縁膜および第２容量電極にそれぞれパターニングされ、第２絶縁膜および第３導電膜は、それぞれレジストマスクおよび第３ハードマスクに対応した形状を有する第２容量絶縁膜および第３容量電極にパターニングされ、第３絶縁膜および第４導電膜は、それぞれレジストマスクに対応した形状を有する第３容量絶縁膜および第４容量電極にパターニングされることを特徴とする。

この構成によれば、複数の容量素子を備えた半導体装置の製造方法において、生産性を向上させることができる。詳しくは、第１導電膜上に第１ハードマスクを形成し、第２導電膜上に第２ハードマスクを形成し、第３導電膜上に第３ハードマスクを形成している。第１ハードマスク、第２ハードマスクおよび第３ハードマスクは、エッチングストッパーとして機能する。そのため、第１容量電極は、レジストマスク、第１ハードマスクおよび第２ハードマスクに対応した形状にパターニングされる。また、第２容量電極は、レジストマスク、第２ハードマスクおよび第３ハードマスクに対応した形状にパターニングされる。第３容量電極は、レジストマスクおよび第３ハードマスクに対応した形状にパターニングされる。第４容量電極は、レジストマスクに対応した形状にパターニングされる。これにより、第１導電膜、第１絶縁膜、第２導電膜、第２絶縁膜、第３導電膜および第３絶縁膜、第４導電膜を有する複数の容量素子を、同時にパターニングして一括で形成することができる。すなわち、製造工程が削減されて、生産性を向上させた半導体装置の製造方法を提供することができる。

半導体装置の製造方法は、第１導電膜を形成する工程と、第１導電膜上に第１ハードマスクを形成する工程と、第１導電膜および第１ハードマスクを覆うように第１絶縁膜を形成する工程と、第１絶縁膜を覆うように第２導電膜を形成する工程と、第２導電膜上に第２ハードマスクを形成する工程と、第２導電膜および第２ハードマスクを覆うように第２絶縁膜を形成する工程と、第２絶縁膜を覆うように第３導電膜を形成する工程と、第３導電膜上にレジストマスクを形成する工程と、レジストマスクを介して、第１導電膜、第１絶縁膜、第２導電膜、第２絶縁膜および第３導電膜を、それぞれ同時にパターニングして容量素子を形成する工程と、を備え、容量素子を形成する工程において、第１導電膜は、レジストマスク、第１ハードマスクおよび第２ハードマスクに対応した形状を有する第１容量電極にパターニングされ、第１絶縁膜および第２導電膜は、レジストマスクおよび第２ハードマスクに対応した形状を有する、第１容量絶縁膜および第２容量電極にそれぞれパターニングされることを特徴とする。

この構成によれば、複数の容量素子を備えた半導体装置の製造方法において、生産性を向上させることができる。詳しくは、第１導電膜上に第１ハードマスクを形成し、第２導電膜上に第２ハードマスクを形成している。第１ハードマスクおよび第２ハードマスクは、エッチングストッパーとして機能する。そのため、第１容量電極は、レジストマスク、第１ハードマスクおよび第２ハードマスクに対応した形状にパターニングされる。また、第２容量電極は、レジストマスクおよび第２ハードマスクに対応した形状にパターニングされる。これにより、第１導電膜、第１絶縁膜、第２導電膜、第２絶縁膜および第３導電膜を有する複数の容量素子を、同時にパターニングして一括で形成することができる。すなわち、製造工程が削減されて、生産性を向上させた半導体装置の製造方法を提供することができる。

上記の半導体装置の製造方法は、容量素子を層間絶縁膜で覆う工程と、層間絶縁膜および第１ハードマスクを貫通する第１コンタクトホールと、層間絶縁膜および第２ハードマスクを貫通する第２コンタクトホールと、第２容量電極上で層間絶縁膜を貫通する第３コンタクトホールと、を同時に形成する工程と、第１コンタクトホールを介して第１容量電極と電気的に接続される第１電極と、第２コンタクトホールを介して第２容量電極と電気的に接続される第２電極と、を同時に形成する工程と、を備えることが好ましい。

この構成によれば、生産性をさらに向上させることができる。詳しくは、第１コンタクトホールを第１容量電極上の第１ハードマスクに対応した形状の領域に、第２コンタクトホールを第２容量電極上の第２ハードマスクに対応した形状の領域に、第３コンタクトホールと同時に一括で形成することが可能となる。

７ａ…第１電極としての中継層、７ｂ…第２電極としての中継層、１２…層間絶縁膜としての第３層間絶縁膜、１３…層間絶縁膜としての第４層間絶縁膜、１６，１６ａ，１６ｂ，１６ｃ，２１６，３６ａ，３６ｂ，３６ｃ，３１６…容量素子、１６ｄ，３６ｄ…第１容量電極としての容量電極、１６ｅ，３６ｅ…第１容量絶縁膜としての容量絶縁膜、１６ｆ，３６ｆ…第２容量電極としての容量電極、１６ｇ，３６ｇ…第２容量絶縁膜としての容量絶縁膜、１６ｈ，３６ｈ…第３容量電極としての容量電極、１６ｉ，３６ｉ…第３容量絶縁膜としての容量絶縁膜、１６ｊ，３６ｊ…第４容量電極としての容量電極、１００…半導体装置としての液晶装置、１１６ｄ，３１６ｄ…第１導電膜、１１６ｅ，３１６ｅ…第１絶縁膜、１１６ｆ，３１６ｆ…第２導電膜、１１６ｇ，３１６ｇ…第２絶縁膜、１１６ｈ，３１６ｈ…第３導電膜、１１６ｉ，３１６ｉ…第３絶縁膜、１１６ｊ，３１６ｊ…第４導電膜、ＣＮＴ２…第１コンタクトホールとしてのコンタクトホール、ＣＮＴ３…第２コンタクトホールとしてのコンタクトホール、ＣＮＴ５…第３コンタクトホールとしてのコンタクトホール、ＨＭ１，ＨＭ３１…第１ハードマスクとしてのハードマスク、ＨＭ２，ＨＭ３２…第２ハードマスクとしてのハードマスク、ＨＭ３，ＨＭ３３…第３ハードマスクとしてのハードマスク、ＲＥ…レジストマスク。

Claims (3)

1. 第１導電膜を形成する工程と、
   前記第１導電膜上に第１ハードマスクを形成する工程と、
   前記第１導電膜および前記第１ハードマスクを覆うように第１絶縁膜を形成する工程と、
   前記第１絶縁膜を覆うように第２導電膜を形成する工程と、
   前記第２導電膜上に第２ハードマスクを形成する工程と、
   前記第２導電膜および前記第２ハードマスクを覆うように第２絶縁膜を形成する工程と、
   前記第２絶縁膜を覆うように第３導電膜を形成する工程と、
   前記第３導電膜上に第３ハードマスクを形成する工程と、
   前記第３導電膜および前記第３ハードマスクを覆うように第３絶縁膜を形成する工程と、
   前記第３絶縁膜を覆うように第４導電膜を形成する工程と、
   前記第４導電膜上にレジストマスクを形成する工程と、
   前記レジストマスクを介して、前記第１導電膜、前記第１絶縁膜、前記第２導電膜、前記第２絶縁膜、前記第３導電膜、前記第３絶縁膜および前記第４導電膜を、それぞれ同時にパターニングして容量素子を形成する工程と、を備え、
   前記容量素子を形成する工程において、
   前記第１導電膜は、前記レジストマスク、前記第１ハードマスクおよび前記第２ハードマスクに対応した形状を有する第１容量電極にパターニングされ、
   前記第１絶縁膜および前記第２導電膜は、それぞれ前記レジストマスク、前記第２ハードマスクおよび前記第３ハードマスクに対応した形状を有する、第１容量絶縁膜および第２容量電極にそれぞれパターニングされ、
   前記第２絶縁膜および前記第３導電膜は、それぞれ前記レジストマスクおよび前記第３ハードマスクに対応した形状を有する第２容量絶縁膜および第３容量電極にパターニングされ、
   前記第３絶縁膜および前記第４導電膜は、それぞれ前記レジストマスクに対応した形状を有する第３容量絶縁膜および第４容量電極にパターニングされることを特徴とする半導体装置の製造方法。
2. 第１導電膜を形成する工程と、
   前記第１導電膜上に第１ハードマスクを形成する工程と、
   前記第１導電膜および前記第１ハードマスクを覆うように第１絶縁膜を形成する工程と、
   前記第１絶縁膜を覆うように第２導電膜を形成する工程と、
   前記第２導電膜上に第２ハードマスクを形成する工程と、
   前記第２導電膜および前記第２ハードマスクを覆うように第２絶縁膜を形成する工程と、
   前記第２絶縁膜を覆うように第３導電膜を形成する工程と、
   前記第３導電膜上にレジストマスクを形成する工程と、
   前記レジストマスクを介して、前記第１導電膜、前記第１絶縁膜、前記第２導電膜、前記第２絶縁膜および前記第３導電膜を、それぞれ同時にパターニングして容量素子を形成する工程と、を備え、
   前記容量素子を形成する工程において、
   前記第１導電膜は、前記レジストマスク、前記第１ハードマスクおよび前記第２ハードマスクに対応した形状を有する第１容量電極にパターニングされ、
   前記第１絶縁膜および前記第２導電膜は、前記レジストマスクおよび前記第２ハードマスクに対応した形状を有する、第１容量絶縁膜および第２容量電極にそれぞれパターニングされることを特徴とする半導体装置の製造方法。
3. 前記容量素子を層間絶縁膜で覆う工程と、
   前記層間絶縁膜および前記第１ハードマスクを貫通する第１コンタクトホールと、前記層間絶縁膜および前記第２ハードマスクを貫通する第２コンタクトホールと、前記第２容量電極上で前記層間絶縁膜を貫通する第３コンタクトホールと、を同時に形成する工程と、
   前記第１コンタクトホールを介して前記第１容量電極と電気的に接続される第１電極と、前記第２コンタクトホールを介して前記第２容量電極と電気的に接続される第２電極と、を同時に形成する工程と、を備えることを特徴とする、請求項１または請求項２に記載の半導体装置の製造方法。

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