JP2019047051A - 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法 - Google Patents

Abstract

【課題】半導体膜の幅を遮光膜の幅に対してより小さくし光リーク電流の抑制効果が高く高品位な画像を表示できる半導体装置、半導体装置の製造方法、電気光学装置、電気光学装置の製造方法、電子機器を提供すること。【解決手段】画素トランジスター４４は、凹部３０１の側面に配置された半導体膜４４ａと、半導体膜４４ａを覆うように配置されたゲート絶縁膜４４ｂと、ゲート絶縁膜４４ｂを挟んで半導体膜４４ａと対向するように配置されたゲート電極４４ｇと、半導体膜４４ａと平面視で重なるように配置された走査線４２及び信号線４３と、を備える。【選択図】図８

Description

本発明は、半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法に関する。

複数の画素および半導体装置が設けられた素子基板と、素子基板に対向配置された対向基板との間に電気光学物質（例えば、液晶など）を備えた電気光学装置が知られている。電気光学装置として、例えば、プロジェクターの液晶ライトバルブとして用いられる液晶装置などを挙げることができる。液晶装置では、画像表示領域に画素が行列状に配置されている。画素には半導体装置としての画素トランジスターと画素容量とが設けられ、画素トランジスターを介して各画素に画像信号が供給され、この画像信号を画素容量が保持することで画像が形成される。液晶装置では、明るさと表示品質を高めるべく、画素の高開口率化と高精細化とが求められている。

液晶ライトバルブとして用いられる液晶装置には光源からの強力な光が入射するが、画素トランジスターを構成する半導体膜に光が照射されると、光リーク電流が生じて画素電位が変動し、表示画像にフリッカーや表示ムラなどが生じてしまう。そのため、例えば、半導体膜と重なるように、半導体膜の上下方向から入射する光を遮光する遮光膜が配置される（例えば、特許文献１参照）。遮光膜の幅が半導体膜の幅に対して大きいほど、光リーク電流の抑制効果が高められる。

特開２０１３−２４６５３５９号公報

しかしながら、遮光膜の幅を大きくしようとしても、製品仕様で要求される開口率に基づいて遮光膜の幅が規定されるため、高精細化が進められて画素の配置ピッチ（サイズ）が小さくなると、遮光膜による光リーク電流の抑制効果には限界がある。また、遮光膜の幅に対して半導体膜の幅をより小さく形成しようとしても、フォトリソグラフィ法の解像度の制約がある。すなわち、半導体膜の幅を露光装置の解像度の限界値よりも小さくすることが困難であるという課題がある。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

（適用例１）本適用例に係る半導体装置は、凹部の側面に配置された半導体膜と、前記半導体膜を覆うように配置されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記半導体膜と対向するように配置されたゲート電極と、前記半導体膜と平面視で重なるように配置された遮光膜と、を備える。

本適用例の構成によれば、半導体膜が凹部の側面に配置されているので、平面視における半導体膜の幅を凹部の幅よりも小さくすることが可能となる。従って、凹部の幅が露光装置の解像度の限界値と同じである場合に、平面視における半導体膜の幅を露光装置の解像度の限界値よりも小さくすることができる。これにより、半導体膜の幅を遮光膜の幅に対してより小さくできるので、高精細化が進められて画素の配置ピッチが小さくなっても、光リーク電流の抑制効果が高い半導体装置を提供できる。

（適用例２）上記適用例に記載の半導体装置であって、平面視における前記半導体膜の幅は前記凹部の幅の１／２よりも小さいことが好ましい。

本適用例の構成によれば、平面視における半導体膜の幅が凹部の幅の１／２よりも小さいので、凹部の幅方向における両側の側面に半導体膜を配置しても、平面視における半導体膜の実質的な幅を凹部の幅よりも小さくすることができる。

（適用例３）上記適用例に記載の半導体装置であって、前記凹部の前記側面において、前記半導体膜と前記ゲート絶縁膜と前記ゲート電極とが前記凹部の幅方向に積層されていることが好ましい。

本適用例の構成によれば、凹部の側面において半導体膜とゲート絶縁膜とゲート電極とが凹部の幅方向に積層されているので、平面視における半導体膜の幅を小さくしても、半導体膜のチャネル領域の実効的な面積を確保することができる。

（適用例４）本適用例に係る半導体装置は、凸部の側面に配置された半導体膜と、前記半導体膜を覆うように配置されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記半導体膜と対向するように配置されたゲート電極と、前記半導体膜と平面視で重なるように配置された遮光膜と、を備える。

本適用例の構成によれば、半導体膜が凸部の側面に配置されているので、平面視における半導体膜の幅を凸部の幅よりも小さくすることが可能となる。従って、凸部の幅が露光装置の解像度の限界値と同じである場合に、平面視における半導体膜の幅を露光装置の解像度の限界値よりも小さくすることができる。これにより、半導体膜の幅を遮光膜の幅に対してより小さくできるので、高精細化が進められて画素の配置ピッチが小さくなっても、光リーク電流の抑制効果が高い半導体装置を提供できる。

（適用例５）上記適用例に記載の半導体装置であって、平面視における前記半導体膜の幅は前記凸部の幅の１／２よりも小さいことが好ましい。

本適用例の構成によれば、平面視における半導体膜の幅が凸部の幅の１／２よりも小さいので、凸部の幅方向における両側の側面に半導体膜を配置しても、平面視における半導体膜の実質的な幅を凸部の幅よりも小さくすることができる。

（適用例６）上記適用例に記載の半導体装置であって、前記凸部の前記側面において、前記半導体膜と前記ゲート絶縁膜と前記ゲート電極とが前記凸部の幅方向に積層されていることが好ましい。

本適用例の構成によれば、凸部の側面において半導体膜とゲート絶縁膜とゲート電極とが凸部の幅方向に積層されているので、平面視における半導体膜の幅を小さくしても、半導体膜のチャネル領域の実効的な面積を確保することができる。

（適用例７）上記適用例に記載の半導体装置であって、前記半導体膜は、前記ゲート電極と対向するチャネル領域と、ソースドレイン領域と、前記チャネル領域と前記ソースドレイン領域との間に配置されたＬＤＤ領域と、を備えることが好ましい。

本適用例の構成によれば、半導体膜の中でも比較的光リーク電流が発生し易いＬＤＤ領域の平面視における幅を小さくできるので、光リーク電流の発生を効果的に抑制できる。

（適用例８）本適用例に係る電気光学装置は、上記の半導体装置を備えることを特徴とする。

本適用例の構成によれば、光リーク電流の発生を抑制できる半導体装置を備えているので、光リーク電流に起因するフリッカーや表示ムラなどが少なく高品位な画像を表示する電気光学装置を提供できる。

（適用例９）本適用例に係る電子機器は、上記の電気光学装置を備えることを特徴とする。

本適用例の構成によれば、高品位な画像を表示する電子機器を提供できる。

（適用例１０）本適用例に係る半導体装置の製造方法は、絶縁膜の表面から窪んだ凹部を形成する工程と、前記絶縁膜の表面と前記凹部とを覆うように半導体膜を形成する工程と、前記半導体膜のうち、前記凹部の側面に形成された部分以外の部分を除去する除去工程と、前記半導体膜を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を挟んで前記半導体膜と対向するようにゲート電極を形成する工程と、前記半導体膜と平面視で重なるように遮光膜を形成する工程と、を備える。

本適用例の製造方法によれば、絶縁膜の表面と凹部とを覆うように半導体膜を形成して、半導体膜のうち凹部の側面に形成された部分以外の部分を除去するので、半導体膜を凹部の側面のみに配置できる。従って、露光装置の解像度の限界値と同じ幅で凹部を形成すれば、平面視における半導体膜の幅を露光装置の解像度の限界値以下とすることができる。これにより、半導体膜の幅を遮光膜の幅に対してより小さく形成できるので、高精細化が進められて画素の配置ピッチが小さくなっても、光リーク電流の抑制効果が高い半導体装置を製造することが可能となる。

（適用例１１）本適用例に係る半導体装置の製造方法は、絶縁膜の表面から突出する凸部を形成する工程と、前記絶縁膜の表面と前記凸部とを覆うように半導体膜を形成する工程と、前記半導体膜のうち前記凸部の側面に形成された部分以外の部分を除去する除去工程と、前記半導体膜を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を挟んで前記半導体膜と対向するようにゲート電極を形成する工程と、前記半導体膜と平面視で重なるように遮光膜を形成する工程と、を備える。

本適用例の製造方法によれば、絶縁膜の表面と凸部とを覆うように半導体膜を形成して、半導体膜のうち凸部の側面に形成された部分以外の部分を除去するので、半導体膜を凸部の側面のみに配置できる。従って、露光装置の解像度の限界値と同じ幅で凸部を形成すれば、平面視における半導体膜の幅を露光装置の解像度の限界値以下とすることができる。これにより、半導体膜の幅を遮光膜の幅に対してより小さく形成できるので、高精細化が進められて画素の配置ピッチが小さくなっても、光リーク電流の抑制効果が高い半導体装置を製造することが可能となる。

（適用例１２）上記適用例に記載の半導体装置の製造方法であって、前記除去工程では、前記半導体膜をエッチバック処理することが好ましい。

本適用例の製造方法によれば、半導体膜をエッチバック処理することにより、半導体膜のうち凹部または凸部の側面に形成された部分以外を容易に除去して、平面視における半導体膜の幅を凹部または凸部の幅よりも小さく形成することができる。

（適用例１３）本適用例に係る電気光学装置の製造方法は、上記の半導体装置の製造方法を備えることを特徴とする。

本適用例の製造方法によれば、光リーク電流の発生を抑制できる半導体装置を製造できるので、光リーク電流に起因するフリッカーや表示ムラなどが少なく高品位な画像を表示する電気光学装置を製造できる。

電子機器の一例である投写型表示装置の模式図。 電気光学装置の回路ブロック図。 画素の回路図。 実施形態１に係る電気光学装置としての液晶装置の模式断面図。 実施形態１に係る素子基板の構成を示す概略平面図。 実施形態１に係る素子基板の構成を示す概略平面図。 図５及び図６のＡ−Ａ’線に沿った素子基板の構造を示す概略断面図。 図５及び図６のＢ−Ｂ’線に沿った素子基板の構造を示す概略断面図。 図５及び図６のＣ−Ｃ’線に沿った素子基板の構造を示す概略断面図。 図７及び図９における容量素子の構造を拡大して示す部分断面図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態１に係る素子基板の製造方法を説明する図。 実施形態２に係る素子基板の構成を示す概略断面図。 実施形態２に係る素子基板の構成を示す概略断面図。 実施形態２に係る半導体装置の製造方法を説明する図。 実施形態２に係る半導体装置の製造方法を説明する図。 実施形態２に係る半導体装置の製造方法を説明する図。 実施形態２に係る半導体装置の製造方法を説明する図。 実施形態２に係る半導体装置の製造方法を説明する図。 実施形態２に係る半導体装置の製造方法を説明する図。 実施形態２に係る半導体装置の製造方法を説明する図。 実施形態２に係る半導体装置の製造方法を説明する図。

以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各図においては、各層や各部材を認識可能な程度の大きさにするため、各層や各部材の尺度を実際とは異ならせしめている。

（実施形態１）
「電子機器」
まず、図１を参照して電子機器の一例である投写型表示装置（３板式のプロジェクター）の構成を説明する。図１は、電子機器の一例である投写型表示装置の模式図である。

電子機器（投写型表示装置）１０００は、第１パネル２０１、第２パネル２０２、第３パネル２０３（図２に示す電気光学装置２００）と、これら３枚のパネルに制御信号を供給する制御装置３０（図２参照）と、を少なくとも有している。第１パネル２０１と第２パネル２０２と第３パネル２０３とは、相異なる表示色（赤色、緑色、青色）に対応する３個の電気光学装置２００である。以下、特に第１パネル２０１と第２パネル２０２と第３パネル２０３とを区別する必要がなければ、これらを纏めて単に電気光学装置２００と称する。

照明光学系１１００は、照明装置（光源）１２００からの出射光のうち赤色成分Ｒを第１パネル２０１に供給し、緑色成分Ｇを第２パネル２０２に供給し、青色成分Ｂを第３パネル２０３に供給する。各電気光学装置２００は、照明光学系１１００から供給される各色光を表示画像に応じて変調する光変調器（ライトバルブ）として機能する。投写光学系１３００は、各電気光学装置２００からの出射光を合成して投写面１４００に投写する。

「電気光学装置の回路構成」
次に、図２を参照して電気光学装置２００の回路構成を説明する。図２は、電気光学装置の回路ブロック図である。

図２に示すように、電気光学装置２００は表示領域４０と駆動部５０とを少なくとも具備している。さらに、電気光学装置２００は実装領域２０（図４参照）を備えている。電気光学装置２００の表示領域４０には、相交差する複数の走査線４２と複数の信号線４３とが形成され、走査線４２と信号線４３との各交差に対応して画素４１が行列状に配列されている。走査線４２は行方向に延在しており、信号線４３は列方向に延在している。本明細書では、走査線４２が延在する行方向をＸ方向とし、信号線４３が延在する列方向をＹ方向とする。

なお、走査線４２のうちｉ行目の走査線４２を特定する際には走査線Ｇｉと表記し、信号線４３のうちでｊ列目の信号線４３を特定する際には信号線Ｓｊと表記する。表示領域４０には、ｍ本の走査線４２とｎ本の信号線４３とが形成されている（ｍは２以上の整数、ｎは２以上の整数）。なお、本実施形態では、ｍ＝２１６８で、ｎ＝４１１２であることを例として、電気光学装置２００を説明する。この場合、２１６８行×４１１２列の表示領域４０に対し、２１６０行×４０９６行の所謂４Ｋ画像が表示される。

表示領域４０には駆動部５０から各種信号が供給され、画像が表示領域４０に表示される。即ち、駆動部５０は、複数の走査線４２と複数の信号線４３とに駆動信号を供給する。具体的には、駆動部５０は、各画素４１を駆動する駆動回路５１と、駆動回路５１に表示用信号を供給する表示用信号供給回路３２と、フレーム画像を一時的に記憶する記憶回路３３と、を含んで構成される。記憶回路３３に記憶されたフレーム画像から、表示用信号供給回路３２は表示用信号（画像信号やクロック信号等）を作成し、これを駆動回路５１に供給する。表示用信号供給回路３２はプリチャージ信号も作成し、これを駆動回路５１に供給する。

駆動回路５１は、走査線駆動回路５２と信号線駆動回路５３とを含んで構成される。走査線駆動回路５２は画素４１を行方向に選択又は非選択する走査信号を各走査線４２に出力し、走査線４２はこの走査信号を画素４１に伝える。言い換えると、走査信号は選択状態と非選択状態とを有しており、走査線４２は、走査線駆動回路５２からの走査信号を受けて、適宜選択され得る。走査線駆動回路５２は不図示のシフトレジスター回路を備えており、シフトレジスター回路をシフトする信号が、一段毎にシフト出力信号として出力される。このシフト出力信号を用いて走査信号が形成される。信号線駆動回路５３は、走査線４２の選択に同期してｎ本の信号線４３の各々にプリチャージ信号や画像信号を供給することができる。

一枚の表示画像は１フレーム期間に形成される。１フレーム期間には各走査線４２が少なくとも一度は選択される。通常は、各走査線４２が一度ずつ選択される。一つの走査線が選択される期間を水平走査期間と呼ぶので、１フレーム期間には少なくともｍ個の水平走査期間が含まれる。１行目走査線Ｇ１から順にｍ行目の走査線Ｇｍまで（或いは、ｍ行目の走査線Ｇｍから順に１行目の走査線Ｇ１まで）順次走査線４２が選択されて１フレーム期間が構成されるので、フレーム期間を垂直走査期間とも呼ぶ。

本実施形態では、電気光学装置２００は素子基板６２（図４参照）を用いて形成され、駆動回路５１はこの素子基板６２に薄膜トランジスター等の薄膜素子を用いて形成されている。表示用信号供給回路３２と記憶回路３３とが制御装置３０に含まれており、制御装置３０は単結晶半導体基板に形成される半導体集積回路で構成されている。素子基板６２には実装領域２０が設けられており、実装領域２０に配置された端子とフレキシブルプリント基板（Flexible Printed Circuits：ＦＰＣ）とを介して制御装置３０から表示用信号が駆動回路５１に供給される。

「画素の構成」
次に、図３を参照して画素４１の構成を説明する。図３は、画素の回路図である。

本実施形態に係る電気光学装置２００は液晶装置であり、電気光学材料は液晶４６となる。図３に示すように、各画素４１は、液晶素子ＣＬと画素スイッチング素子と容量素子とを含んで構成される。画素スイッチング素子はトランジスターからなり、本明細書ではこれを半導体装置としての画素トランジスター４４と称する。

容量素子は、第１容量素子４９１と第２容量素子４９２と第３容量素子４９３と第４容量素子４９４と第５容量素子４９５と第６容量素子４９６と第７容量素子４９７とを含んでいる。第１容量素子４９１と第２容量素子４９２と第３容量素子４９３と第４容量素子４９４と第５容量素子４９５と第６容量素子４９６と第７容量素子４９７とは並列に電気的に接続されており、画素４１が設けられる比較的狭い領域に大きな容量値を有する容量素子が実現されている。

液晶素子ＣＬは相対向する画素電極４５と共通電極４７とを有し、これら両電極間には電気光学材料である液晶４６が配置されている。その結果、画素電極４５と共通電極４７との間に印加される駆動電圧（電界強度）に応じて液晶４６を通過する光の透過率が変化することになる。なお、電気光学材料としては、液晶４６に代わり、電気泳動材料を用いても良い。その場合、電気光学装置２００は電気泳動装置となり、例えば電子書籍などに使用される。或いは、電気光学材料としては、液晶４６に代わり、有機ＥＬ材料を用いても良い。その場合、電気光学装置２００は有機ＥＬ装置となり、例えばスマートフォンやタブレット端末等に使用される。

半導体装置としての画素トランジスター４４は、走査線４２にゲート電極４４ｇ（図６参照）が電気的に接続されたＮ型の薄膜トランジスターで構成され、液晶素子ＣＬと信号線４３との間に介在して両者の電気的な接続（導通／非導通）を制御する。即ち、画素トランジスター４４のゲート電極４４ｇは走査線４２に電気的に接続され、画素トランジスター４４のソースドレインの一方は信号線４３に電気的に接続され、画素トランジスター４４のソースドレインの他方は容量素子の第２電極９２と画素電極４５とに電気的に接続されている。

容量素子の第１電極９１と共通電極４７とは共通電位線４７１に電気的に接続される。共通電位線４７１には共通電位が供給される。従って、画素トランジスター４４がオン状態とされた際に信号線４３へ供給されている電位（画像信号）が容量素子に保持され、画素４１（液晶素子ＣＬ）にこの画像信号に応じた表示が行われる。高精細化が進められて画素４１の配置ピッチ（サイズ）が小さくなっても、画素４１に大きな容量値を有する容量素子が形成されているので、高解像度で、容量素子の容量値不足に起因する表示不良が抑制された優良な電気光学装置２００を実現できる。

なお、電気光学装置２００が有機ＥＬ装置である場合、有機ＥＬ装置の画素４１の回路的な構成は図３に示す構成とは若干異なり、不図示の駆動トランジスターをさらに有する。この場合、画素トランジスター４４の出力（ソースドレインの他方）が容量素子の第２電極９２と駆動トランジスターのゲートに電気的に接続され、駆動トランジスターのソースドレインの一方が電源に接続され、駆動トランジスターのソースドレインの他方が画素電極４５に接続される。有機ＥＬ装置の場合にも、画素４１に大きな容量値を有する容量素子が形成されるので、高解像度で、表示不良が抑制された優良な電気光学装置が実現される。

なお、本明細書にて、端子１と端子２とが電気的に接続されているとは、端子１と端子２とが同じ論理状態（設計概念上の電位）になり得ることを意味している。具体的には、端子１と端子２とが配線により直に接続されている場合の他に、抵抗素子やスイッチング素子等を介して接続されている場合を含む。即ち、端子１での電位と端子２での電位とが多少異なっていても、回路上で同じ論理を持たせる場合、端子１と端子２とは電気的に接続されていることになる。従って、例えば、図３に示すように、信号線４３と画素電極４５との間に画素トランジスター４４が配置された場合も、画素トランジスター４４がオン状態では、信号線４３の画像信号が画素電極４５に供給されるので、信号線４３と画素電極４５とは電気的に接続されていることになる。

「電気光学装置」
以下、実施形態１に係る電気光学装置の断面構造を、図４を参照して説明する。図４は、実施形態１に係る電気光学装置としての液晶装置の模式断面図である。以下の説明では、電気光学装置２００を液晶装置２００と表記する。本明細書では、Ｘ方向およびＹ方向と直交する方向をＺ方向とし、図４における上方に向かう方向を＋Ｚ方向、下方に向かう方向を−Ｚ方向とする。また、液晶装置２００の対向基板６３側表面の法線方向（＋Ｚ方向）から見ることを「平面視」という。

なお、以下の形態において、「○○上に」と記載された場合、○○の上に接するように配置される場合、又は、○○の上に他の構成物を介して配置される場合、又は、○○の上に一部が接するように配置され一部が他の構成物を介して配置される場合、を表すものとする。

図４に示すように、液晶装置２００では、一対の基板を構成する素子基板６２と対向基板６３とが、平面視で略矩形枠状に配置されたシール材６４にて貼り合わされている。液晶装置２００は、シール材６４に囲まれた領域内に液晶４６が封入された構成になっている。液晶４６としては、例えば、正の誘電率異方性を有する液晶材料が用いられる。

対向基板６３には、シール材６４の内周近傍に沿って遮光性材料からなる平面視で矩形枠状の遮光膜４８が形成されており、この遮光膜４８の内側の領域が表示領域４０となっている。遮光膜４８は、例えば、遮光性材料であるアルミニウム（Ａｌ）で形成されており、対向基板６３側の表示領域４０の外周を区画するように設けられている。

素子基板６２の液晶４６側には、複数の画素電極４５が形成されており、これら画素電極４５を覆うように第１配向膜６５が形成されている。画素電極４５は、インジウム錫酸化物（Indium Tin Oxide：ＩＴＯ）等の透明導電材料からなる導電膜である。一方、対向基板６３の液晶４６側には、遮光膜４８が形成され、その上に平面ベタ状の共通電極４７が形成されている。そして、共通電極４７を覆うように第２配向膜６６が形成されている。共通電極４７は、ＩＴＯ等の透明導電材料からなる導電膜である。

液晶装置２００は透過型であって、素子基板６２及び対向基板６３における光の入射側と出射側とにそれぞれ偏光板（図示せず）等が配置されて用いられる。なお、液晶装置２００の構成は、これに限定されず、反射型や半透過型の構成であっても良い。

次に、図５から図１０を参照して、半導体装置と容量素子とを含む素子基板の構成を説明する。図５及び図６は、実施形態１に係る素子基板の構成を示す概略平面図である。図７は、図５及び図６のＡ−Ａ’線に沿った素子基板の構造を示す概略断面図である。図８は、図５及び図６のＢ−Ｂ’線に沿った素子基板の構造を示す概略断面図である。図９は、図５及び図６のＣ−Ｃ’線に沿った素子基板の構造を示す概略断面図である。図１０は、図７及び図９における容量素子の構造を拡大して示す部分断面図である。なお、図５から図１０では、画素電極４５及び第１配向膜６５の図示を省略している。

「素子基板」
図５に示すように、素子基板６２には、Ｘ方向に沿って走査線４２の主線部分が配置され、Ｙ方向に沿って信号線４３が配置されている。走査線４２及び信号線４３は、遮光性を有する導電膜で構成され、本発明の遮光膜として機能する。従って、走査線４２及び信号線４３が配置された領域は、光を遮蔽する遮光領域である。遮光領域は、Ｘ方向およびＹ方向に沿って延在する格子状に配置されている。遮光領域に囲まれた光が透過する略矩形状の領域が画素４１の領域である。

本実施形態に係る半導体装置としての画素トランジスター４４は、走査線４２と信号線４３との交差部に設けられている。言い換えると、画素トランジスター４４は、遮光領域に配置されている。これにより、画素トランジスター４４に光が入射することにより光リーク電流が生じて誤動作することを防止している。

また、後述する容量素子４９１，４９２，４９３，４９４，４９５，４９６，４９７（図１０参照）も、画素トランジスター４４の上層側において、走査線４２と信号線４３との交差部に配置されている。容量素子４９１，４９２，４９３，４９４，４９５，４９６，４９７は、信号線４３に供給される電位（画像信号）を保持する機能を有するとともに、画素トランジスター４４に入射する光を遮光する機能を有する。

図６は、図５から画素トランジスター４４よりも上層側の構成要素を省いた平面図である。走査線４２は、平面視において、Ｘ方向に直線的に延在する主線部分と、信号線４３と重なるようにＹ方向に延在する副線部分と、主線部分と副線部分との交差部に配置され画素トランジスター４４や容量素子と重なる矩形部分と、を備えている。第２走査線４９は、平面視において、走査線４２の主線部分と重なる部分と、画素トランジスター４４の半導体膜４４ａ（チャネル領域４４ｃ）と重なる部分と、を備えている。

図７に示すように、素子基板６２は、基材として基板６１を有している。基板６１は、例えば、石英やガラス等の透光性を有する材料からなる。走査線４２は、基板６１上に設けられている。走査線４２は、例えば、導電性の多結晶シリコン膜、金属シリサイド膜、金属膜或いは金属化合物膜等の導電膜からなる。走査線４２は、基板６１側、即ち下方側（−Ｚ方向側）から画素トランジスター４４に入射する光を遮光する。

基板６１と走査線４２とを覆うように、絶縁膜としての下地絶縁膜４０２が配置されている。下地絶縁膜４０２は、意図的に不純物を導入していない酸化珪素膜（Non-doped silicate glass、ＮＳＧ膜と称する）や窒化珪素膜からなる。下地絶縁膜４０２には、下地絶縁膜４０２の表面から窪んだ凹部３０１が形成されている。下地絶縁膜４０２上には、凹部３０１の一端側（＋Ｙ方向側）に画素電極側ソースドレイン電極３０２が配置され、他端側（−Ｙ方向側）に信号線側ソースドレイン電極３０３が配置されている。画素電極側ソースドレイン電極３０２と信号線側ソースドレイン電極３０３とは、例えば、多結晶シリコン膜からなる。

「半導体装置」
図７から図９に示すように、本実施形態に係る半導体装置としての画素トランジスター４４は、下地絶縁膜４０２の凹部３０１内に設けられている。画素トランジスター４４は、半導体膜４４ａと、ゲート絶縁膜４４ｂと、ゲート電極４４ｇとを備えている。半導体膜４４ａは、下地絶縁膜４０２の凹部３０１内に配置されている。より具体的には、半導体膜４４ａは、凹部３０１の側面３０１ｂ，３０１ｃに配置されている。半導体膜４４ａは、多結晶シリコン膜からなる。

図６に示すように、平面視において、凹部３０１は矩形状でありＹ方向に沿って延在している。凹部３０１の延在方向（Ｙ方向）を長手方向とし、延在方向と交差する方向（Ｘ方向）を幅方向とする。平面視において、半導体膜４４ａは、凹部３０１の長手方向の一対の側面３０１ｃと幅方向の一対の側面３０１ｂとに沿って矩形枠状に配置されている。

図６に示すＡ−Ａ’線は、凹部３０１の長手方向に沿って凹部３０１の幅方向の中央部を通る線である。図６に示すＢ−Ｂ’線は、凹部３０１の幅方向に沿ってゲート電極４４ｇと重なる部分を通る線である。図６に示すＣ−Ｃ’線は、凹部３０１の長手方向に沿って半導体膜４４ａを通る線である。

図７から図９に示す断面視において、凹部３０１は略矩形状に形成されている。従って、凹部３０１は、Ｘ−Ｚ平面に沿った一対の側面３０１ｃと、Ｙ−Ｚ平面に沿った一対の側面３０１ｂと、を有する。Ｙ−Ｚ平面に沿った一対の側面３０１ｂが、本発明の「側面」である。

図７に示すＡ−Ａ’線に沿った断面において、半導体膜４４ａは、凹部３０１の長手方向の両端の側面３０１ｃにＸ−Ｚ平面に沿って配置されている。半導体膜４４ａの凹部３０１の一端側（＋Ｙ方向側）の部分（後述する画素電極側ソースドレイン領域４４ｓ）は、下地絶縁膜４０２上に設けられた画素電極側ソースドレイン電極３０２に接しており、画素電極側ソースドレイン電極３０２に電気的に接続されている。半導体膜４４ａの凹部３０１の他端側（−Ｙ方向側）の部分（後述する信号線側ソースドレイン領域４４ｄ）は、下地絶縁膜４０２上に設けられた信号線側ソースドレイン電極３０３に接しており、信号線側ソースドレイン電極３０３に電気的に接続されている。

図８に示すＢ−Ｂ’線に沿った断面において、半導体膜４４ａは、凹部３０１の幅方向の両端の側面３０１ｂにＹ−Ｚ平面に沿って配置されている。半導体膜４４ａは、凹部３０１の幅方向の両端の側面３０１ｂにサイドウォール状に設けられている。図９に示すＣ−Ｃ’線に沿った断面において、半導体膜４４ａは、凹部３０１の長手方向（Ｙ方向）の一端側（＋Ｙ方向側）から他端側（−Ｙ方向側）まで連続して設けられている。

画素トランジスター４４はＬＤＤ（Lightly Doped Drain）構造を有している。図６及び図９に示すように、半導体膜４４ａは、チャネル領域４４ｃと、チャネル領域４４ｃの一方の側に配置された画素電極側ソースドレイン領域４４ｓと、チャネル領域４４ｃの他方の側に配置された信号線側ソースドレイン領域４４ｄとを有している。そして、半導体膜４４ａは、ＬＤＤ領域として、チャネル領域４４ｃと画素電極側ソースドレイン領域４４ｓとの間に配置された第１ＬＤＤ領域４４ｅと、チャネル領域４４ｃと信号線側ソースドレイン領域４４ｄとの間に配置された第２ＬＤＤ領域４４ｆとを有している。第１ＬＤＤ領域４４ｅ及び第２ＬＤＤ領域４４ｆは、それぞれ画素電極側ソースドレイン領域４４ｓ及び信号線側ソースドレイン領域４４ｄよりも不純物の少ない低濃度な不純物領域として形成されている。

例えば、半導体膜４４ａの長手方向（Ｙ方向）におけるチャネル領域４４ｃの長さは１μｍ程度である。第１ＬＤＤ領域４４ｅ及び第２ＬＤＤ領域４４ｆの長さも、それぞれ１μｍ程度である。また、半導体膜４４ａのチャネル領域４４ｃと対向配置されるゲート電極４４ｇの幅（Ｙ方向の長さ）も１μｍ程度である。

図７から図９に示すように、下地絶縁膜４０２と半導体膜４４ａとを覆うように、ゲート絶縁膜４４ｂが配置されている。ゲート絶縁膜４４ｂは、例えば、半導体膜４４ａの表面を熱酸化させた酸化珪素膜と、その上にＣＶＤ法等により積層形成された酸化珪素膜とで構成される。ゲート絶縁膜４４ｂは、凹部３０１の側面３０１ｂ，３０１ｃにサイドウォール状に配置された半導体膜４４ａを覆い、矩形枠状の半導体膜４４ａの内側において凹部３０１の底面３０１ａを覆うように配置されている。従って、ゲート絶縁膜４４ｂの表面には、半導体膜４４ａが配置された凹部３０１の形状が反映される。

図８に示すように、第２走査線４９は、ゲート絶縁膜４４ｂ上に配置されている。第２走査線４９は、半導体膜４４ａの幅方向（Ｘ方向）の両側に設けられたゲート絶縁膜４４ｂと下地絶縁膜４０２とを貫通する第１コンタクトホール４０４を介して、走査線４２に電気的に接続されている。第２走査線４９は、例えば、導電性の多結晶シリコン膜、金属シリサイド膜、金属膜或いは金属化合物膜等の導電膜からなる。

また、第２走査線４９は、凹部３０１内にＺ方向に沿って下地絶縁膜４０２の表面よりも下方側（−Ｚ方向側）まで設けられている。第２走査線４９のうち、凹部３０１内に配置された部分がゲート電極４４ｇとなる。ゲート電極４４ｇは、凹部３０１の幅方向の両側の側面３０１ｂに配置された半導体膜４４ａと、ゲート絶縁膜４４ｂを挟んで対向するように配置される。言い換えると、凹部３０１の側面３０１ｂにおいて、サイドウォール状の半導体膜４４ａとゲート絶縁膜４４ｂとゲート電極４４ｇとが凹部３０１の幅方向（Ｘ方向）に積層されている。画素トランジスター４４は、素子基板６２の平面方向（Ｘ方向）と交差する方向（Ｚ方向）にチャネル部を有する、所謂ＦｉｎＦＥＴ型のトランジスターである。画素トランジスター４４は、一対のチャネルを有する。

ここで、本実施形態のように液晶ライトバルブとして用いられる液晶装置２００には、光源からの強力な光が入射するが、画素トランジスター４４を構成する半導体膜４４ａに光が照射されると、光リーク電流が生じて画素電位が変動し、表示画像にフリッカーや表示ムラなどが生じてしまう。半導体膜４４ａの中でも、第１ＬＤＤ領域４４ｅ及び第２ＬＤＤ領域４４ｆは、比較的光リーク電流が発生し易い箇所である。そのため、半導体膜４４ａの上下方向から入射する光を遮光する遮光膜として、走査線４２や信号線４３が平面視で半導体膜４４ａと重なるように配置される。

しかしながら、遮光膜（走査線４２や信号線４３）の幅を大きくしようとしても、製品仕様で要求される開口率に基づいて遮光膜の幅が規定されるため、高精細化が進められて画素４１の配置ピッチが小さくなると、遮光膜による光リーク電流の抑制効果には限界がある。また、遮光膜の幅に対して半導体膜の幅をより小さく形成しようとしても、フォトリソグラフィ法の解像度の制約がある。即ち、半導体膜の幅を露光装置の解像度の限界値よりも小さくすることが困難であるという課題がある。

例えば、露光装置の解像度の限界値が５００ｎｍである場合、半導体膜の幅を５００ｎｍよりも小さく形成することは困難である。本実施形態に係る画素トランジスター４４では、半導体膜４４ａを下地絶縁膜４０２の凹部３０１の側面３０１ｂにサイドウォール状に形成する。そのため、平面視における半導体膜４４ａの幅を凹部３０１の幅よりも小さく形成できる。即ち、半導体膜４４ａの幅を露光装置の解像度の限界値よりも小さくすることができる。

図１８Ｂに示すように、凹部３０１の幅方向（Ｘ方向）における底辺の幅をａとし、凹部３０１の深さをｂとし、半導体膜４４ａの平面視におけるＸ方向の幅をｃとする。凹部３０１の底辺の幅ａ（以下では、単に幅ａと表記する）は、フォトリソグラフィ法の解像度、即ち、露光装置の解像度の限界値に基づいて設定される。半導体膜４４ａの幅ｃは、凹部３０１の底辺の幅ａの１／２よりも小さいこととする。半導体膜４４ａの幅ｃを凹部３０１の幅ａの１／２よりも小さくすることで、凹部３０１の幅方向における両側の側面３０１ｂに半導体膜４４ａを配置しても、平面視における半導体膜４４ａの実質的な幅（ｃ×２）を凹部３０１の幅ａよりも小さくすることができる。

本実施形態では、凹部３０１の幅ａは、例えば、４００ｎｍ〜５００ｎｍ程度である。半導体膜４４ａは凹部３０１の側面３０１ｂにサイドウォール状に形成され、凹部３０１の底辺側における半導体膜４４ａの幅ｃは、例えば、１０ｎｍ〜１００ｎｍ程度であり、凹部３０１の底辺の幅ａの１／２よりも小さい。従って、平面視における半導体膜４４ａの実質的な幅（ｃ×２）は、２０ｎｍ〜２００ｎｍ程度となり、凹部３０１の幅ａよりも小さくなる。

即ち、従来のように下地絶縁膜４０２上に半導体膜４４ａを形成する場合に半導体膜４４ａの幅を露光装置の解像度の限界値（上記の例では４００ｎｍ〜５００ｎｍ程度）よりも小さくできないのに対して、本実施形態では、半導体膜４４ａの幅を露光装置の解像度よりも小さく（上記の例では２０ｎｍ〜２００ｎｍ程度）にできる。これにより、第１ＬＤＤ領域４４ｅ及び第２ＬＤＤ領域４４ｆを有する半導体膜４４ａの幅を遮光膜（走査線４２や信号線４３）の幅に対してより小さくできるので、光リーク電流の抑制効果が高い画素トランジスター４４を提供できる。

また、凹部３０１の両側の側面３０１ｂにおいてサイドウォール状に形成された半導体膜４４ａとゲート絶縁膜４４ｂとゲート電極４４ｇとが凹部３０１の幅方向に積層されているので、平面視における半導体膜４４ａの幅を小さくしても、半導体膜４４ａのチャネル領域４４ｃの実効的な面積を確保することができる。

なお、本実施形態では、凹部３０１の深さｂは、例えば、４０μｍ程度である。サイドウォール状の半導体膜４４ａの高さは、凹部３０１の深さｂ以下であり、凹部３０１の深さｂよりも１０ｎｍ程度小さく形成されていてもよい。ただし、図７に示す図６のＡ−Ａ’線に沿った断面において、半導体膜４４ａの画素電極側ソースドレイン領域４４ｓが画素電極側ソースドレイン電極３０２に電気的に接続され、信号線側ソースドレイン領域４４ｄが信号線側ソースドレイン電極３０３に電気的に接続されるため、半導体膜４４ａは、画素電極側ソースドレイン電極３０２及び信号線側ソースドレイン電極３０３との十分な接触が確保できる高さを有することが望ましい。

図７から図９に示すように、画素トランジスター４４を覆って、第１層間絶縁膜４０６が配置されている。第１層間絶縁膜４０６は、ＮＳＧ膜や、燐を含む酸化珪素膜（Phospho silicate glass、ＰＳＧ膜と称する）、硼素を含む酸化珪素膜（Boro silicate glass、ＢＳＧ膜と称する）、硼素と燐とを含む酸化珪素膜（Boro−phospho silicate glass、ＢＰＳＧ膜と称する）等の酸化珪素膜からなる。第１層間絶縁膜４０６を覆うように、第１保護膜４０７が配置されている。第１保護膜４０７は、例えば、窒化珪素膜（ＳｉＮ）からなる。第１保護膜４０７上には、容量素子が設けられている。

「容量素子」
図１０に示すように、本実施形態に係る素子基板６２は、容量素子として、第１容量素子４９１と第２容量素子４９２と第３容量素子４９３と第４容量素子４９４と第５容量素子４９５と第６容量素子４９６と第７容量素子４９７とを含む。各容量素子は、第１電極９１（第１導電膜４０８又は第４導電膜４１８）と第２電極９２（第２導電膜４１１又は第３導電膜４１６）とを有する。

第１保護膜４０７上には第１導電膜４０８が形成され、第１導電膜４０８を第１誘電体膜４１０が覆っている。第１誘電体膜４１０上には、第２導電膜４１１が形成されている。第２導電膜４１１を第２層間絶縁膜４１４が覆い、第２層間絶縁膜４１４には第２コンタクトホール４１５が開口されている。第３導電膜４１６は、第２層間絶縁膜４１４の上に形成され、第２コンタクトホール４１５を介して第２導電膜４１１と第３導電膜４１６とは電気的に接続されている。第３導電膜４１６を第２誘電体膜４１７が覆っており、第２誘電体膜４１７の上に第４導電膜４１８が形成されている。

従って、断面視にて、半導体膜４４ａ（図９参照）と第４導電膜４１８との間に第１導電膜４０８が配置され、第１導電膜４０８と第４導電膜４１８との間に第２導電膜４１１が配置され、第２導電膜４１１と第４導電膜４１８との間に第３導電膜４１６が配置されている。或いは、断面視にて、半導体膜４４ａと第２導電膜４１１との間に第１導電膜４０８が配置され、第１導電膜４０８と第３導電膜４１６との間に第２導電膜４１１が配置され、第２導電膜４１１と第４導電膜４１８との間に第３導電膜４１６が配置される。

ゲート絶縁膜４４ｂと第１層間絶縁膜４０６と第１保護膜４０７と第１誘電体膜４１０と第２層間絶縁膜４１４には、第３コンタクトホール４１２が開口されている。この、第３コンタクトホール４１２は、画素トランジスター４４のソースドレインの一方又は他方（本実施形態では、画素電極側ソースドレイン電極３０２を介して画素トランジスター４４のソース）と第１電極９１又は第２電極９２（本実施形態では第２電極９２で、第２導電膜４１１と第３導電膜４１６）とを電気的に接続する為である。実際、第３コンタクトホール４１２において画素電極側ソースドレイン電極３０２に設置して配置される第３導電膜４１６を介して、画素トランジスター４４のソースと第２導電膜４１１とが電気的に接続されている。

第１容量素子４９１は、第１導電膜４０８と、第２導電膜４１１の第１部分（第２導電膜４１１の一つの平面、本実施形態では底面）と、第１導電膜４０８と第２導電膜４１１との間に配置された第１誘電体膜４１０と、を有している。第１導電膜４０８は、第１面（第１導電膜４０８の一つの平面、本実施形態では上面）と、第１面と交差する第４面（第１導電膜４０８の他の面、本実施形態では側面）とを含んでいる。

本実施形態では、第１導電膜４０８の平面形状が多角形であるので（図２１参照）、側面となる第４面は、平らな断面（平面から構成される断面）を、多角形の辺の数だけ含んでいる。ただし、第１導電膜４０８の平面形状が円や楕円等の曲線で描写される形状であれば、第４面は一つの連続した曲面から構成される断面となる。第１容量素子４９１では、第１部分（本実施形態では、第２導電膜４１１の底面）は、第１面（本実施形態では、第１導電膜４０８の上面）に対向するように配置されている。このように、第１導電膜４０８の第１面と第２導電膜４１１の第１部分とを用いて第１容量素子４９１が構成されている。

第４容量素子４９４は、第１導電膜４０８と、第２導電膜４１１の第４部分と、第１導電膜４０８と第２導電膜４１１との間に配置された第１誘電体膜４１０と、を有している。第２導電膜４１１の第４部分は、第２導電膜４１１の一部で、第１部分に交差する面であり、本実施形態では側面となる。従って、第２導電膜４１１の第４部分（本実施形態では、第２導電膜４１１の側面）は、第１導電膜４０８の第４面（本実施形態では、第１導電膜４０８の側面）に対向するように配置される。このように、第１導電膜４０８の第４面と第２導電膜４１１の第４部分とを用いて第４容量素子４９４が構成されている。第１導電膜４０８は容量素子の第１電極９１として機能し、第２導電膜４１１は容量素子の第２電極９２として機能する。

第４容量素子４９４を構成すべく、第２導電膜４１１は平面視にて少なくとも第１導電膜４０８の外周（第４面）の一部を覆うように形成される。第２導電膜４１１は、第１導電膜４０８への第５コンタクトホール４２１（図８参照）の形成部を除いて、第１導電膜４０８の外周（第４面）の大半を覆うように形成されて、容量値を増やしている。なお、第１導電膜４０８の平面形状は図２１に示され、第２導電膜４１１の平面形状は図３１に示されている。

第１導電膜４０８の第１面と第２導電膜４１１の第１部分との少なくとも一方は、画素トランジスター４４を覆っていることが好ましい。即ち、第２走査線４９の一部であるゲート電極４４ｇと半導体膜４４ａとが平面視にて重なり合う領域（チャネル領域４４ｃ）と、チャネル領域４４ｃの境界部（第１ＬＤＤ領域４４ｅ及び第２ＬＤＤ領域４４ｆ）とが、第１導電膜４０８の第１面又は第２導電膜４１１の第１部分、或いは、第１導電膜４０８の第１面と第２導電膜４１１の第１部分との両者、に覆われていることが好ましい。

こうすると、第１容量素子４９１と画素トランジスター４４とが積層されるので、画素トランジスター４４と容量素子とを含んだ半導体回路で、画素トランジスター４４が容量素子への信号伝播を制御すると共に、単位面積当たりの容量値を増やすことが可能となる。また、容量素子が比較的大きな容量値を求められる理由は、温度や光により、保持すべき情報に相当する容量素子の電荷が画素トランジスター４４を介して漏れる為である。第１容量素子４９１と画素トランジスター４４とを積層すると、光に起因する画素トランジスター４４の漏れ電流を抑制することになるので、容量素子の情報維持能力は更に向上し、半導体回路の正常動作範囲が更に広がることになる。

第２容量素子４９２は、第３導電膜４１６と、第４導電膜４１８の第２部分（第４導電膜４１８の少なくとも一つの平面、本実施形態では底面）と、第３導電膜４１６と第４導電膜４１８との間に配置された第２誘電体膜４１７と、を有している。第３導電膜４１６は、第１面（第３導電膜４１６の一つの平面、本実施形態では上面）を含んでいる。第２容量素子４９２では、第２部分（本実施形態では、第４導電膜４１８の底面）は、第１面（本実施形態では、第３導電膜４１６の上面）に対向するように配置されている。このように、第３導電膜４１６の第１面と第４導電膜４１８の第２部分とを用いて第２容量素子４９２が構成されている。

第３導電膜４１６の第１面と第４導電膜４１８の第２部分との少なくとも一方は、第１容量素子４９１を覆っていることが好ましい。即ち、第１導電膜４０８の第１面と第２導電膜４１１の第１部分とが、平面視にて重なり合う領域（第１容量素子４９１）が、第３導電膜４１６の第１面又は第４導電膜４１８の第２部分、或いは、第３導電膜４１６の第１面と第４導電膜４１８の第２部分との両者、に覆われていることが好ましい。こうすると、第１容量素子４９１と第２容量素子４９２とを積層することができる。従って、単位面積当たりの容量値を増やすことができる。また、画素トランジスター４４への上方からの遮光能力を更に高めることができる。この結果、半導体回路の正常動作範囲は更に広がることになる。

第２導電膜４１１と第３導電膜４１６とは電気的に接続されており、第２導電膜４１１の電位と第３導電膜４１６の電位とはほぼ等しい。なお、「ほぼ等しい」とは、設計概念上等しいことを意味する。即ち、多少の誤差等が生じていても、設計概念で意図的に異ならせた他は「ほぼ等しい」と言える。こうして、第２導電膜４１１と第３導電膜４１６とは、容量素子の第２電極９２として機能する。一方、第１導電膜４０８や第４導電膜４１８は、容量素子の第１電極９１として機能する。

第２導電膜４１１と第３導電膜４１６との間には第２層間絶縁膜４１４が配置され、この第２層間絶縁膜４１４に第２コンタクトホール４１５が形成されている。第２コンタクトホール４１５を平面視で覆うように第３導電膜４１６を形成するので、図１０に示すように、第３導電膜４１６は第２コンタクトホール４１５の境界にて段差を有する。その結果、第３導電膜４１６の第１面（本実施形態では、第３導電膜４１６の上面）は、第２コンタクトホール４１５の内側に形成された上面（内側上面）と第２コンタクトホール４１５の外側に形成された上面（外側上面）とを有する。

同様に、第４導電膜４１８の第２部分（本実施形態では、第４導電膜４１８の底面）も、第２コンタクトホール４１５の内側に形成された底面（内側底面）と第２コンタクトホール４１５の外側に形成された底面（外側底面）とを有する。従って、第２容量素子４９２は、内側上面と内側底面とに形成された部分と、外側上面と外側底面とに形成された部分と、を有することになる。

第５容量素子４９５は、第３導電膜４１６と、第４導電膜４１８の第５部分と、第２誘電体膜４１７と、を有する。第３導電膜４１６は、第１面と交差する第５面（第３導電膜４１６の他の面、本実施形態では外周側面）を含んでいる。本実施形態では、第３導電膜４１６の平面形状が多角形であるので（図２９参照）、外周側面となる第５面は、平らな断面（平面から構成される断面）を、第３導電膜４１６の平面多角形の辺の数だけ含んでいる。

なお、第３導電膜４１６の平面形状が円や楕円等の曲線で描写される形状であれば、第５面は一つの連続した曲面から構成される断面となる。第４導電膜４１８の第５部分は、第４導電膜４１８の一部で、第２部分に交差する面であり、第３導電膜４１６の第５面（本実施形態では、第３導電膜４１６の外周側面）に対向するように配置されている。このように、第３導電膜４１６の第５面と第４導電膜４１８の第５部分とを用いて第５容量素子４９５が構成されている。

第５容量素子４９５を構成すべく、第４導電膜４１８は平面視にて少なくとも第３導電膜４１６の外周（第５面）の一部を覆うように形成される。本実施形態では、第４導電膜４１８は、第３導電膜４１６の外周側面（第５面）の大半を覆うように形成されて、容量値を増やしている。なお、第３導電膜４１６の平面形状は図２９に示され、第４導電膜４１８の平面形状は図３１に示されている。

第６容量素子４９６は、第３導電膜４１６と、第４導電膜４１８の第６部分と、第２誘電体膜４１７と、を有する。第３導電膜４１６は、第３導電膜４１６の第１面と交差し、第５面とは異なる第６面を含んでいる。図１０に示すように、第３導電膜４１６は第２コンタクトホール４１５に起因する段差を有するので、この段差部に第３導電膜４１６の第６面（内周側面）が形成される。第４導電膜４１８の第６部分は、この第６面に対向するように配置される。

第３容量素子４９３は、第３導電膜４１６と、第４導電膜４１８の第３部分と、第２誘電体膜４１７と、を含んでいる。第３導電膜４１６は第３面を有し、第１面と交差し、第５面と第６面とは異なっている。第３容量素子４９３は、第３コンタクトホール４１２の内部に形成される。即ち、第３面の少なくとも一部は、第３コンタクトホール４１２の内部に形成されている。

具体的には、第３導電膜４１６は平面視にて少なくとも第３コンタクトホール４１２の一部を覆うように形成される。本実施形態では、第３導電膜４１６は、第３コンタクトホール４１２の全体を覆うように形成され、第３面は第３コンタクトホール４１２の側面（以下では、コンタクトホール側面と称する）にほぼ平行な面となる。第２誘電体膜４１７も、平面視にて少なくとも第３コンタクトホール４１２の一部を覆うように形成され、本実施形態では、第３コンタクトホール４１２の全体を覆うように形成されている。

第４導電膜４１８も、平面視にて少なくとも第３コンタクトホール４１２の一部を覆うように形成され、本実施形態では、第３コンタクトホール４１２の全体を覆うように形成されている。第４導電膜４１８の第３部分は、第３導電膜４１６の第３面に第２誘電体膜４１７を介して対向するように配置されているので、コンタクトホール側面にほぼ平行な面となる。

第７容量素子４９７は、第３導電膜４１６と、第４導電膜４１８の第７部分と、第２誘電体膜４１７と、を有する。第３導電膜４１６は、第３導電膜４１６の第３面（コンタクトホール側面にほぼ平行な面）と交差し、第１面（本実施形態では、第３導電膜４１６の上面）とは異なる第７面（本実施形態では、第３コンタクトホール４１２の底面（以下では、コンタクトホール底面と称する）にほぼ平行な上面）、を含んでいる。第４導電膜４１８の第７部分は、第３導電膜４１６の第７面に第２誘電体膜４１７を介して対向するように配置されているので、コンタクトホール底面にほぼ平行な面となる。要するに、第３容量素子４９３と第７容量素子４９７とは、第３コンタクトホール４１２の内部に配置される。

このように、第３導電膜４１６の第１面と第４導電膜４１８の第２部分とを用いて第２容量素子４９２が形成され、第３導電膜４１６の第３面と第４導電膜４１８の第３部分とを用いて第３容量素子４９３が形成され、第３導電膜４１６の第５面と第４導電膜４１８の第５部分とを用いて第５容量素子４９５が形成される。そして、第３導電膜４１６の第６面と第４導電膜４１８の第６部分とを用いて第６容量素子４９６が形成され、第３導電膜４１６の第７面と第４導電膜４１８の第７部分とを用いて第７容量素子４９７が形成されるので、単位面積当たりの容量値が増加する。

言い換えると、画素４１が設けられる比較的狭い領域に大きな容量値を有する容量素子（並列配置された第１容量素子４９１と第２容量素子４９２と第３容量素子４９３と第４容量素子４９４と第５容量素子４９５と第６容量素子４９６と第７容量素子４９７）が配置される。従って、高精細化を進めて画素４１の配置ピッチが小さくなっても、容量不足に起因する表示不良が抑制されることになる。

図１０を見ると判るように、第１導電膜４０８や第３導電膜４１６が厚い程、第４容量素子４９４の容量値や第５容量素子４９５の容量値は大きくなり好ましいが、第１導電膜４０８と第３導電膜４１６との厚みは６００ｎｍ以下であることが好ましい。第１導電膜４０８と第３導電膜４１６とが６００ｎｍ以下であると、第１導電膜４０８や第３導電膜４１６に起因する応力が弱まり、第２層間絶縁膜４１４等にクラックが発生する事態を抑制するからである。要するに、第１導電膜４０８と第３導電膜４１６とを６００ｎｍ以下にすることで、電気光学装置の信頼性が高められるのである。

また、第２層間絶縁膜４１４が厚い程、第６容量素子４９６の容量値は大きくなり好ましいが、第２層間絶縁膜４１４の厚みは４００ｎｍ以下であることが好ましい。第２層間絶縁膜４１４が４００ｎｍ以下であると、第２層間絶縁膜４１４に起因する段差が小さくなる。その為に、第２層間絶縁膜４１４上に形成される信号線４３等の各種配線の接続信頼性が高められるからである。

更に、第２層間絶縁膜４１４が４００ｎｍ以下であるので、第２層間絶縁膜４１４上に形成される第３導電膜４１６等の導電膜を画素トランジスター４４の遮光膜として利用する場合、遮光性が向上する。即ち、画素トランジスター４４の光リーク電流が抑制され、液晶装置２００の動作信頼性を高めることができる。要するに、第２層間絶縁膜４１４の厚みを４００ｎｍ以下とすることで、段差に起因する断線不良を抑制し、画素トランジスター４４の光リーク電流を抑制し、液晶装置２００の信頼性が高められるのである。

なお、本実施形態では単位面積当たりの容量値を増やす為に、画素トランジスター４４上に容量素子を構成する第１導電膜４０８と第１誘電体膜４１０と第２導電膜４１１と第３導電膜４１６と第２誘電体膜４１７と第４導電膜４１８とが積層されているが、断面構成はこれに限られない。

例えば、画素トランジスター４４を第１容量素子４９１と積層せず、画素トランジスター４４と第１容量素子４９１とを、平面視で異なった位置に形成しても良い。或いは、画素トランジスター４４を第２容量素子４９２と積層せず、画素トランジスター４４と第２容量素子４９２とを、平面視で異なった位置に形成しても良い。或いは、第１容量素子４９１を第２容量素子４９２と積層せず、第１容量素子４９１と第２容量素子４９２とを、平面視で異なった位置に形成しても良い。

続いて、素子基板６２における上述した容量素子の上層側の構成を図７及び図８を参照して説明する。図７及び図８に示すように、容量素子を構成する第１導電膜４０８と第１誘電体膜４１０と第２導電膜４１１と第３導電膜４１６と第２誘電体膜４１７と第４導電膜４１８の上層には、第３層間絶縁膜４１９が配置されている。第３層間絶縁膜４１９は、ＮＳＧ膜や、或いは、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等の酸化珪素膜からなる。

図７に示すように、第３層間絶縁膜４１９上には、信号線４３が配置されている。第３層間絶縁膜４１９と第２誘電体膜４１７と第２層間絶縁膜４１４と第１層間絶縁膜４０６とゲート絶縁膜４４ｂとには、信号線側ソースドレイン電極３０３に到達する第４コンタクトホール４２０が開口されている。第４コンタクトホール４２０は、信号線４３と画素トランジスター４４のドレインとを電気的に接続する為のコンタクトホールである。信号線４３は、第４コンタクトホール４２０を埋めるように形成され、信号線側ソースドレイン電極３０３に接している。信号線４３は、導電性の多結晶シリコン膜、金属シリサイド膜、金属膜或いは金属化合物膜等の導電膜からなる。

図８に示すように、第３層間絶縁膜４１９上には、共通電位線用中継電極４７２及び画素電極用中継電極４５２も配置されている。第３層間絶縁膜４１９と第２誘電体膜４１７と第２層間絶縁膜４１４と第２保護膜４０９とには、第１導電膜４０８に到達する第５コンタクトホール４２１が開口されている。第５コンタクトホール４２１は、第３層間絶縁膜４１９を貫通して第４導電膜４１８に至る部位を有している。即ち、第５コンタクトホール４２１の内部の一部には第１導電膜４０８が露出しており、第５コンタクトホール４２１の内部の他の一部には第４導電膜４１８が露出している。第５コンタクトホール４２１の内部の他の一部に第４導電膜４１８が延在している、とも言える。

第５コンタクトホール４２１は、第１電極９１（第１導電膜４０８と第４導電膜４１８）と共通電位線用中継電極４７２とを電気的に接続する為のコンタクトホールである。第１導電膜４０８と第４導電膜４１８とを電気的に接続する第５コンタクトホール４２１により、狭い領域に積層して設けられた第１導電膜４０８と第４導電膜４１８とを等電位とすることが可能となる。共通電位線用中継電極４７２は、第５コンタクトホール４２１を埋めるように形成されている。共通電位線用中継電極４７２は、導電性の多結晶シリコン膜、金属シリサイド膜、金属膜或いは金属化合物膜等の導電膜からなる。

また、第３層間絶縁膜４１９と第２誘電体膜４１７と第２層間絶縁膜４１４とには、第２導電膜４１１に到達する第６コンタクトホール４２２が開口されている。第６コンタクトホール４２２は第２電極９２（第２導電膜４１１やそれに電気的に接続する第３導電膜４１６）と画素電極用中継電極４５２とを電気的に接続する為のコンタクトホールである。画素電極用中継電極４５２は、第６コンタクトホール４２２を埋めるように形成されている。画素電極用中継電極４５２は、導電性の多結晶シリコン膜、金属シリサイド膜、金属膜或いは金属化合物膜等の導電膜からなる。

信号線４３、共通電位線用中継電極４７２、及び画素電極用中継電極４５２の上層側には、酸化珪素膜等からなる透光性の不図示の第４層間絶縁膜が配置されている。第４層間絶縁膜の表面は平坦化されており、第４層間絶縁膜の上層側には、アルミニウム膜やアルミニウム合金膜等を含む共通電位線４７１（図３参照）が形成されている。共通電位線４７１は、第４層間絶縁膜に開口された不図示の第７コンタクトホールを介して、共通電位線用中継電極４７２に電気的に接続される。

更に、共通電位線４７１の上層側には、酸化珪素膜等からなる透光性の不図示の第５層間絶縁膜が配置されている。第５層間絶縁膜の表面は平坦化されており、第５層間絶縁膜の上層側には、ＩＴＯ等からなる透明導電膜が画素電極４５（図４参照）として配置されている。画素電極４５は、第４層間絶縁膜と第５層間絶縁膜とに開口された不図示の第８コンタクトホールを介して、画素電極用中継電極４５２に電気的に接続される。そして、第５層間絶縁膜と画素電極４５とを覆うように、第１配向膜６５（図４参照）が配置されている。

「半導体装置及び電気光学装置の製造方法」
次に、実施形態１に係る電気光学装置の製造方法の一例として、液晶装置の製造方法を説明する。本実施形態に係る液晶装置の製造方法における特徴部分は半導体装置を含む素子基板の形成方法にあり、それ以外の製造方法は公知の方法を適用できる。従って、ここでは、図１１から図３３を参照して素子基板の製造方法を説明する。

図１１から図３３は、実施形態１に係る素子基板の製造方法を説明する図である。図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３は平面図である。図１２Ａ、図１４Ａ、図１６Ａ、図１８Ａ、図２０Ａ、図２２Ａ、図２４Ａ、図２６Ａ、図２８Ａ、図３０Ａ、図３２Ａは、Ａ−Ａ’線に沿った断面図である。図１２Ｂ、図１４Ｂ、図１６Ｂ、図１８Ｂ、図２０Ｂ、図２２Ｂ、図２４Ｂ、図２６Ｂ、図２８Ｂ、図３０Ｂ、図３２Ｂは、Ｂ−Ｂ’線に沿った断面図である。

なお、各平面図において、説明を分かり易くする為に、一点鎖線の左側ではその図までに形成した層を重ね書きして示す。一点鎖線の右側ではその図以前に形成した層を破線にて示し、その図で新たに追加された層を実線とハッチングとを用いて示す。なお、コンタクトホールにはハッチングを用いていない。

図１１に示すように、まず、基板６１（図１２Ａ，１２Ｂ参照）上に、走査線４２となる第５導電膜４０１を形成する。第５導電膜４０１（走査線４２）は、平面視において、Ｘ方向に直線的に延在する主線部分と、後の工程で形成される信号線４３と重なるようにＹ方向に延在する副線部分と、主線部分と副線部分との交差部に配置され画素トランジスター４４や容量素子と重なる矩形部分と、を備えている。本実施形態では、第５導電膜４０１は、多結晶シリコンやタングステンシリサイド（ＷＳｉ）等の遮光性の金属で形成される。以下では、第５導電膜４０１を走査線４２と表記する。

続いて、図１２Ａ及び図１２Ｂに示すように、基板６１と走査線４２とを覆うように、第１下地絶縁膜４０２ａを形成する。第１下地絶縁膜４０２ａは、ＮＳＧ膜等の酸化珪素膜や窒化珪素膜からなる。こうした第１下地絶縁膜４０２ａは、シランガス（ＳｉＨ₄）、２塩化シラン（ＳｉＣｌ₂Ｈ₂）、ＴＥＯＳ（テトラエトキシシラン／テトラ・エチル・オルソ・シリケート／Ｓｉ（ＯＣ₂Ｈ₅）₄）、アンモニア（ＮＨ₃）等を用いた常圧ＣＶＤ法や減圧ＣＶＤ法、或いはプラズマＣＶＤ法等により形成できる。

次に、図１２Ａに示すように、第１下地絶縁膜４０２ａ上に画素電極側ソースドレイン電極３０２と信号線側ソースドレイン電極３０３とを形成する。画素電極側ソースドレイン電極３０２と信号線側ソースドレイン電極３０３とは、例えばＣＶＤ法により成膜した多結晶シリコン膜をパターニングして形成する。図１３に示すように、平面視において、画素電極側ソースドレイン電極３０２と信号線側ソースドレイン電極３０３とは、走査線４２のＹ方向に延在する副線部分と重なるように配置される。より具体的には、走査線４２の主線部分と副線部分との交差部に対して、一方の側に画素電極側ソースドレイン電極３０２が配置され、その反対側に信号線側ソースドレイン電極３０３が配置される。

次に、図１４Ａ及び図１４Ｂに示すように、第１下地絶縁膜４０２ａと画素電極側ソースドレイン電極３０２及び信号線側ソースドレイン電極３０３とを覆うように第２下地絶縁膜４０２ｂを形成する。第２下地絶縁膜４０２ｂは、第１下地絶縁膜４０２ａと同様の材料及び方法により形成できる。なお、図１４Ａに示すＡ−Ａ’線に沿った断面において、第２下地絶縁膜４０２ｂの表面に画素電極側ソースドレイン電極３０２と信号線側ソースドレイン電極３０３とに起因する凹凸が形成される。積層された第１下地絶縁膜４０２ａと第２下地絶縁膜４０２ｂとで、絶縁膜としての下地絶縁膜４０２が構成される。以下では、積層された第１下地絶縁膜４０２ａと第２下地絶縁膜４０２ｂとを、単に下地絶縁膜４０２と表記する。

次に、下地絶縁膜４０２に、下地絶縁膜４０２の表面から窪んだ凹部３０１を形成する。図１５に示すように、凹部３０１は、平面視において走査線４２のＹ方向に延在する副線部分と重なるように、Ｙ方向を長手方向として画素電極側ソースドレイン電極３０２と信号線側ソースドレイン電極３０３との間に形成される。凹部３０１を形成する工程では、下地絶縁膜４０２のうち、平面視で画素電極側ソースドレイン電極３０２及び信号線側ソースドレイン電極３０３と重なる部分も除去される。これにより、図１６Ａに示すように、画素電極側ソースドレイン電極３０２及び信号線側ソースドレイン電極３０３の上面及び凹部３０１側の側面が露出する。

凹部３０１は、例えば、フォトレジストからなるマスクの開口部から、ドライエッチング等の異方性エッチングにより下地絶縁膜４０２を表面から略垂直方向に掘り下げることで形成できる。図１６Ｂに示す凹部３０１の幅方向に沿った断面において、凹部３０１の底辺の幅ａは、エッチングマスクとなるフォトレジストを現像する際の露光装置の解像度の限界値（最小値）に設定される。本実施形態では、例えば、４００ｎｍ〜５００ｎｍ程度とする。凹部３０１の深さｂは、製品仕様に基づいて適宜設定される。本実施形態では、例えば、４０μｍ程度とする。

次に、下地絶縁膜４０２の凹部３０１内に半導体膜４４ａを形成する。半導体膜４４ａを形成する工程では、まず、図１８Ａ及び図１８Ｂに破線で示すように、下地絶縁膜４０２の表面を覆うように非晶質シリコン膜４４ｈを形成する。この工程では、減圧ＣＶＤ法等を用いて、凹部３０１の側面３０１ｂ，３０１ｃ及び底面３０１ａと画素電極側ソースドレイン電極３０２及び信号線側ソースドレイン電極３０３の上面及び側面３０１ｂ，３０１ｃとを覆うように、下地絶縁膜４０２の表面に非晶質シリコン膜４４ｈを堆積させる。続いて、５００℃以上の熱処理を行い非晶質シリコン膜４４ｈを固相結晶化させる。熱処理は、例えば、６００℃の温度で１０時間程度行う。これにより、非晶質シリコン膜４４ｈが結晶化して多結晶シリコン膜となる。

続いて、図１８Ａ及び図１８Ｂに示すように、結晶化した多結晶シリコン膜に対してエッチバック処理を施して、多結晶シリコン膜（半導体膜）のうち、凹部３０１の側面３０１ｂ，３０１ｃに配置された部分以外の部分を除去する（除去工程）。エッチバック処理とは、フォトレジストなどのマスクを用いず、被エッチング物（本実施形態では多結晶シリコン膜）を除去するためのエッチング処理のことである。エッチバック処理としては、例えば、異方性（指向性）が強い誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）を用いることができる。なお、下地絶縁膜４０２の上面を覆う多結晶シリコン膜を除去する際に、ＣＭＰ（Chemical Mechanical Polishing）処理を併用してもよい。

除去工程でエッチバック処理を施すことにより、多結晶シリコン膜のうち、下地絶縁膜４０２の表面（上面）と画素電極側ソースドレイン電極３０２及び信号線側ソースドレイン電極３０３の上面とを覆う部分と、凹部３０１の底面３０１ａの中央部を覆う部分とが除去され、凹部３０１の側面３０１ｂ，３０１ｃを覆う部分がサイドウォール状の半導体膜４４ａとして残る。この結果、凹部３０１内にサイドウォール状の半導体膜４４ａが形成される。

図１７に示すように、半導体膜４４ａは、平面視において、凹部３０１の長手方向（Ｙ方向）の一対の側面３０１ｃと幅方向（Ｘ方向）の一対の側面３０１ｂとに沿って、画素電極側ソースドレイン電極３０２と信号線側ソースドレイン電極３０３との間に矩形枠状に配置される。本実施形態に係る半導体装置の製造方法によれば、平面視における半導体膜４４ａの幅を露光装置の解像度の限界値よりも小さく形成することができる。図１８Ｂに示す半導体膜４４ａの幅ｃは、例えば、１０ｎｍ〜１００ｎｍ程度とする。

なお、多結晶シリコン膜に対して上方側（＋Ｚ方向側）からエッチバック処理を施すため、凹部３０１の底面３０１ａにおける半導体膜４４ａの幅ｃよりも上方側における半導体膜４４ａの幅が小さくなってもよい。また、サイドウォール状の半導体膜４４ａの高さが、凹部３０１の深さｂよりも小さくなってもよい。ただし、図１８Ａに示すように、半導体膜４４ａの画素電極側ソースドレイン領域４４ｓが画素電極側ソースドレイン電極３０２に電気的に接続され、信号線側ソースドレイン領域４４ｄが信号線側ソースドレイン電極３０３に電気的に接続されるため、半導体膜４４ａは、画素電極側ソースドレイン電極３０２及び信号線側ソースドレイン電極３０３との十分な接触が確保できる高さを有することが望ましい。

そして、半導体膜４４ａに、チャネル領域４４ｃと画素電極側ソースドレイン領域４４ｓと信号線側ソースドレイン領域４４ｄと第１ＬＤＤ領域４４ｅと第２ＬＤＤ領域４４ｆとを形成する。チャネル領域４４ｃには、ボロン（Ｂ）イオン等のＰ型の不純物イオンがドープされ、その他の領域（４４ｓ，４４ｄ，４４ｅ，４４ｆ）には、リン（Ｐ）イオン等のＮ型の不純物イオンがドープされる。第１ＬＤＤ領域４４ｅ及び第２ＬＤＤ領域４４ｆは、それぞれ画素電極側ソースドレイン領域４４ｓ及び信号線側ソースドレイン領域４４ｄよりも不純物の少ない低濃度な不純物領域として形成される。

次に、半導体膜４４ａを覆うようにゲート絶縁膜４４ｂを形成する。ゲート絶縁膜４４ｂを形成する工程では、まず、図１８Ａ及び図１８Ｂに示す半導体膜４４ａを熱酸化させて、半導体膜４４ａの表面側に不図示の酸化珪素膜を形成する。そして、例えば、温度が７００℃から９００℃の高温条件での減圧ＣＶＤ法により酸化珪素膜を積層形成することにより、図２０Ａ及び図２０Ｂに示すように、半導体膜４４ａを覆うようにゲート絶縁膜４４ｂを形成する。ゲート絶縁膜４４ｂの表面には、半導体膜４４ａが配置された凹部３０１の形状が反映される。

なお、ゲート絶縁膜４４ｂを形成する工程では、ゲート絶縁膜４４ｂを、半導体膜４４ａを熱酸化させた酸化珪素膜のみで形成することとしてもよく、その上に酸化珪素膜を積層形成するか否かは設計上の要求仕様に応じて決定すればよい。ただし、半導体膜４４ａの熱酸化を過剰に行うと、画素トランジスター４４の半導体膜４４ａとして機能する部分が失われてしまう場合がある。

次に、図２０Ａ及び図２０Ｂに示すように、ゲート絶縁膜４４ｂ上にゲート電極４４ｇを形成する。ゲート電極４４ｇを形成する工程の前に、ゲート絶縁膜４４ｂと下地絶縁膜４０２とに、走査線４２に到達する第１コンタクトホール４０４を開口する。図１９に示すように、第１コンタクトホール４０４は、平面視において、走査線４２の矩形部分と重なる領域における半導体膜４４ａの幅方向（Ｘ方向）の両側に一対形成される。

続いて、図１９に示すように、ゲート絶縁膜４４ｂ上に、第２走査線４９となる第６導電膜４０５を形成する。第６導電膜４０５は、平面視において、Ｘ方向に延在して走査線４２と重なる主線部分と、半導体膜４４ａのチャネル領域４４ｃと重なる部分と、を備えている。本実施形態では、第６導電膜４０５は、多結晶シリコンやタングステンシリサイド（ＷＳｉ）等の遮光性の金属で形成される。以下では、第６導電膜４０５を第２走査線４９と表記する。

図２０Ｂに示すように、第２走査線４９を第１コンタクトホール４０４を埋めて形成することにより、第２走査線４９と走査線４２とが電気的に接続される。また、第２走査線４９は、凹部３０１内を埋めてサイドウォール状の半導体膜４４ａとゲート絶縁膜４４ｂを挟んで対向するように配置される。第２走査線４９における半導体膜４４ａと対向する部分が、ゲート電極４４ｇとなる。これにより、凹部３０１の両側の側面３０１ｂにおいて半導体膜４４ａとゲート絶縁膜４４ｂとゲート電極４４ｇとが凹部３０１の幅方向に積層されて、一対のチャネルを有する画素トランジスター４４が構成される。

次に、第２走査線４９と画素トランジスター４４とを覆うように、第１層間絶縁膜４０６を形成する（図２２Ａ及び図２２Ｂ参照）。第１層間絶縁膜４０６は、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等の酸化珪素膜からなる。これらの酸化珪素膜は、シランガス、２塩化シラン、ＴＥＯＳ、ＴＥＢ（テトラ・エチル・ボートレート）、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）等を用いた常圧ＣＶＤ法や減圧ＣＶＤ法、或いはプラズマＣＶＤ法等により形成できる。

次に、第１層間絶縁膜４０６を覆うように、第１保護膜４０７を形成する（図２２Ａ及び図２２Ｂ参照）。第１保護膜４０７は窒化珪素膜（ＳｉＮ）からなる。第１保護膜４０７は、シランガス、２塩化シラン、アンモニア（ＮＨ₃）、窒素（Ｎ₂）等を用いた常圧ＣＶＤ法や減圧ＣＶＤ法、或いはプラズマＣＶＤ法等により形成できる。

次に、図２１、図２２Ａ、及び図２２Ｂに示すように、第１保護膜４０７上に第１導電膜４０８を形成する。図２１に示すように、第１導電膜４０８は、平面視において走査線４２の矩形部分と重なるように形成される。第１導電膜４０８は、燐原子が１×１０¹⁹個／ｃｍ³以上の濃度で含まれている縮体半導体である。第１導電膜４０８は、容量素子の第１電極９１として機能する。

次に、図２３に示すように、第１導電膜４０８上に第２保護膜４０９を形成し、第１導電膜４０８の上面及び外周の一部から第２保護膜４０９を除去する（図２４Ｂ参照）。第２保護膜４０９は、ＮＳＧ膜やＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等の酸化珪素膜からなる。第２保護膜４０９は、第１層間絶縁膜４０６と同様に堆積された後、第１導電膜４０８の一部（後に第５コンタクトホール４２１が形成される箇所）を覆うようにパターニング加工して形成される。

そして、フッ化水素酸水溶液を用いたウエットエッチング法にて、第１導電膜４０８の上面（第１面）及び外周側面（第４面）に残留した第２保護膜４０９を除去する。これにより、第１導電膜４０８の外周の一部、即ち、第１容量素子４９１と第４容量素子４９４とが形成される領域から第２保護膜４０９が除去される。

第２保護膜４０９と第１層間絶縁膜４０６とは共に酸化膜である為に両者はウエットエッチングにてエッチングされ得る。窒化膜からなる第１保護膜４０７を第２保護膜４０９と第１層間絶縁膜４０６との間に設けることで、第１導電膜４０８の外周の一部から第２保護膜４０９を除去する工程で、第１層間絶縁膜４０６がエッチングされるおそれはなくなり、第１導電膜４０８の下部がエッチングされるおそれがなくなる。即ち、第１保護膜４０７は、第１導電膜４０８の外周の一部から第２保護膜４０９を除去する工程でのエッチングストッパーとなっている。

次に、図２４Ａ及び図２４Ｂに示すように、第１保護膜４０７と第２保護膜４０９とを覆うように第１誘電体膜４１０を形成し、第１誘電体膜４１０上に第２導電膜４１１を形成する。第１誘電体膜４１０は、酸化珪素膜や窒化珪素膜等のシリコン化合物を用いることが可能である他、アルミニウム酸化膜、チタン酸化膜、タンタル酸化膜、ニオブ酸化膜、ハフニウム酸化膜、ランタン酸化膜、ジルコニウム酸化膜等の高誘電率の誘電体膜を用いることもできる。

第２導電膜４１１は、導電性の多結晶シリコン膜や金属シリサイド膜、金属膜或いは金属化合物膜等の導電膜を用いることができる。本実施形態では、第１誘電体膜４１０は窒化珪素膜であり、第２導電膜４１１は縮体半導体である。第２導電膜４１１は、容量素子の第２電極９２として機能する。

次に、図２５、図２６Ａ、及び図２６Ｂに示すように、第２導電膜４１１をパターニング加工する。第２導電膜４１１のパターニング加工時に、画素４１の開口領域（画素４１で、走査線４２、第２導電膜４１１、及び後に形成される信号線４３（図３３参照）に平面視で重ならない領域）に存在する第１保護膜４０７を除去することが好ましい。こうすることで、後に行われるフォーミングガス（不活性気体中に水素を４％未満の濃度で含んだ気体）アニールや水素プラズマ処理にて、水素が半導体膜４４ａへと拡散させられ、半導体膜４４ａの欠陥（不対結合対や積層欠陥等）の終端が促進される。

また、この際に、第２保護膜４０９はエッチングストッパーとして機能する。第２保護膜４０９に覆われている第１電極９１（第１導電膜４０８）部分は、後工程で共通電極線に接続される。第２保護膜４０９が存在しない場合、第２電極９２（第２導電膜４１１）のエッチング時に、第１電極９１（第１導電膜４０８）がエッチングされてしまい、共通電極線への電気的な接続ができなくなるが、第２保護膜４０９が存在することで第１導電膜４０８と共通電位線４７１への電気的な接続が確実となる。第１保護膜４０７と第１導電膜４０８と第１誘電体膜４１０と第２導電膜４１１とは、後に第３コンタクトホール４１２（図２７参照）が形成される部位から取り除いておくことが好ましい。

次に、図２８Ａ及び図２８Ｂに示すように、第１導電膜４０８と第２保護膜４０９と第２導電膜４１１とを覆うように第２層間絶縁膜４１４を形成する。第２層間絶縁膜４１４は、ＮＳＧ膜や、或いは、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等の酸化珪素膜からなる。これらの酸化珪素膜は、シランガス、２塩化シラン、ＴＥＯＳ、ＴＥＢ、ＴＭＯＰ等を用いた常圧ＣＶＤ法や減圧ＣＶＤ法、或いはプラズマＣＶＤ法等により形成される。

続いて、図２７、図２８Ａ、及び図２８Ｂに示すように、第２層間絶縁膜４１４における平面視で第２導電膜４１１と重なる領域の内側に第２コンタクトホール４１５を開口する。また、第２層間絶縁膜４１４と第１層間絶縁膜４０６とゲート絶縁膜４４ｂとを貫通して、画素電極側ソースドレイン電極３０２と容量素子の第２電極９２とを電気的に接続する為の第３コンタクトホール４１２を開口する。

第３コンタクトホール４１２を開口する工程では、フッ化水素酸水溶液を用いたウエットエッチング法を適応することができる。第２導電膜４１１は、この際に第１誘電体膜４１０をフッ化水素酸水溶液から保護する役目も担っている。第３コンタクトホール４１２は、ゲート絶縁膜４４ｂや第１層間絶縁膜４０６などの半導体膜４４ａを覆う絶縁膜と第２層間絶縁膜４１４とに開口されることになるので、第３容量素子４９３の容量値が大きくなる。

次に、図２９、図３０Ａ、及び図３０Ｂに示すように、第２層間絶縁膜４１４上に第３導電膜４１６を形成する。第３導電膜４１６は、導電性の多結晶シリコン膜や金属シリサイド膜、金属膜或いは金属化合物膜等の導電膜を用いて形成できる。本実施形態では、第３導電膜４１６は縮体半導体である。第３導電膜４１６は、平面視で、第２コンタクトホール４１５を完全に覆うように形成する。第３導電膜４１６は、容量素子の第２電極９２として機能する。図３０Ａ及び図３０Ｂに示すように、第３導電膜４１６は、第２コンタクトホール４１５において第２導電膜４１１と電気的に接続される。そして、第３導電膜４１６により、画素電極側ソースドレイン電極３０２と容量素子の第２電極９２とが電気的に接続される。

続いて、図３０Ａ及び図３０Ｂに示すように、第２層間絶縁膜４１４と第３導電膜４１６とを覆うように、第２誘電体膜４１７を形成する。第２誘電体膜４１７は、酸化珪素膜や窒化珪素膜等のシリコン化合物を用いることが可能である他、アルミニウム酸化膜、チタン酸化膜、タンタル酸化膜、ニオブ酸化膜、ハフニウム酸化膜、ランタン酸化膜、ジルコニウム酸化膜等の高誘電率の誘電体膜を用いて形成することもできる。本実施形態では、第２誘電体膜４１７は窒化珪素膜である。

次に、図３１、図３２Ａ、及び図３２Ｂに示すように、第４導電膜４１８を形成する。第４導電膜４１８は、導電性の多結晶シリコン膜や金属シリサイド膜、金属膜或いは金属化合物膜等の導電膜を用いて形成することができる。本実施形態では、第４導電膜４１８は金属膜で、具体的にはタングステンシリサイドである。第４導電膜４１８は、開口率（画素４１における開口領域の割合）を損なわぬ範囲で、平面視にて、第３導電膜４１６をできる限り覆うように形成する。これにより、第５容量素子４９５の容量値を大きくすることができる。

続いて、図３２Ａ及び図３２Ｂに示すように、第２誘電体膜４１７と第４導電膜４１８とを覆うように、第３層間絶縁膜４１９を形成する。第３層間絶縁膜４１９は、ＮＳＧ膜や、或いは、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等の酸化珪素膜からなる。これらの酸化珪素膜は、シランガス、２塩化シラン、ＴＥＯＳ、ＴＥＢ、ＴＭＯＰ等を用いた常圧ＣＶＤ法や減圧ＣＶＤ法、或いはプラズマＣＶＤ法等により形成できる。

続いて、第４コンタクトホール４２０と第５コンタクトホール４２１と第６コンタクトホール４２２とを開口する。図３２Ａに示すように、第４コンタクトホール４２０は、第３層間絶縁膜４１９と第２誘電体膜４１７と第２層間絶縁膜４１４と第１層間絶縁膜４０６とゲート絶縁膜４４ｂとを貫通して、信号線４３（図７参照）と信号線側ソースドレイン電極３０３とを電気的に接続する為のコンタクトホールである。

図３２Ｂに示すように、第５コンタクトホール４２１は、第３層間絶縁膜４１９と第２誘電体膜４１７と第２層間絶縁膜４１４と第２保護膜４０９とを貫通して、第１電極９１（第１導電膜４０８と第４導電膜４１８）と共通電位線用中継電極４７２（図８参照）とを電気的に接続する為のコンタクトホールである。第５コンタクトホール４２１により、第１導電膜４０８と第４導電膜４１８とが電気的に接続されるので、狭い領域に積層して設けられた第１導電膜４０８と第４導電膜４１８とを等電位とすることが可能となる。

第６コンタクトホール４２２は、第３層間絶縁膜４１９と第２誘電体膜４１７と第２層間絶縁膜４１４とを貫通して、第２電極９２（やそれに電気的に接続する第２導電膜４１１や第３導電膜４１６）と画素電極用中継電極４５２（図８参照）とを電気的に接続する為のコンタクトホールである。

次に、図３３に示すように、第３層間絶縁膜４１９上に信号線４３と共通電位線用中継電極４７２と画素電極用中継電極４５２とを形成する。これにより、信号線４３で第４コンタクトホール４２０が埋められ（図７参照）、共通電位線用中継電極４７２で第５コンタクトホール４２１が埋められ（図８参照）、画素電極用中継電極４５２で第６コンタクトホール４２２が埋められる（図８参照）。本実施形態では、信号線４３と共通電位線用中継電極４７２と画素電極用中継電極４５２とを、アルミニウム合金膜や、窒化チタン膜とアルミニウム膜とを２層から４層に積層して形成する。

次に、信号線４３と共通電位線用中継電極４７２と画素電極用中継電極４５２との上層に酸化珪素膜等からなる透光性の不図示の第４層間絶縁膜を形成し、第４層間絶縁膜の表面を平坦化する。そして、第４層間絶縁膜の上層側にアルミニウム膜やアルミニウム合金膜等を含む共通電位線４７１を形成し、第４層間絶縁膜に開口した不図示の第７コンタクトホールを介して共通電位線用中継電極４７２に電気的に接続する。

更に、共通電位線４７１の上層側に酸化珪素膜等からなる透光性の不図示の第５層間絶縁膜を形成し、第５層間絶縁膜の表面を平坦化する。第５層間絶縁膜の上層側に、ＩＴＯ等からなる透明導電膜を画素電極４５として形成し、第４層間絶縁膜と第５層間絶縁膜とに開口した不図示の第８コンタクトホールを介して、画素電極用中継電極４５２に電気的に接続する。

その後、画素電極４５を覆うように第１配向膜６５を形成して、液晶装置２００を構成する素子基板６２が完成する（図４参照）。

以上説明したように、実施形態１に係る半導体装置を含む電気光学装置の構成とその製造方法によれば、半導体膜４４ａを凹部３０１の側面３０１ｂにサイドウォール状に形成するので、半導体膜４４ａの幅を露光装置の解像度の限界値よりも小さくすることができる。これにより、半導体膜４４ａの幅を遮光膜（走査線４２や信号線４３）の幅に対してより小さくできるので、高精細化が進められて画素４１の配置ピッチが小さくなっても、光リーク電流の抑制効果が高く画素電位の変動が抑えられる画素トランジスター４４を提供できる。

また、画素トランジスター４４と平面視で重なるように配置された容量素子が遮光膜として機能するので、画素トランジスター４４に上下方向から入射する光に対する遮光性が向上する。さらに、容量素子の単位面積当たりの容量値を大きくできるので、画素電位を維持する能力が向上する。これらの結果、フリッカーや表示ムラなどが少なく高品位な画像を表示する電気光学装置２００を提供することができる。

（実施形態２）
実施形態２では、実施形態１に対して、半導体装置を含む素子基板の構成が異なるが、液晶装置における他の部分の構成は同じである。ここでは、実施形態２に係る半導体装置を含む素子基板の構成およびその製造方法について、実施形態１との相違点を説明し、実施形態１と同じ構成要素については同一の符号を付してその説明を省略する。

図３４及び図３５は、実施形態２に係る素子基板の構成を示す概略断面図である。実施形態２に係る素子基板６２Ａの平面的な構成は実施形態１とほぼ同じである。図３４は、図５及び図６のＡ−Ａ’線に沿った断面図に相当する。図３５は、図５及び図６のＢ−Ｂ’線に沿った断面図に相当する。

「素子基板」
実施形態２に係る素子基板６２Ａは、実施形態１に対して、下地絶縁膜４０２に凹部３０１の代わりに凸部３０５が設けられており、凸部３０５に半導体装置としての画素トランジスター４４Ａが設けられている点が異なる。図３４及び図３５に示すように、下地絶縁膜４０２には、下地絶縁膜４０２の表面から上方に突出する凸部３０５が形成されている。断面視において、凸部３０５は略矩形状に形成されている。従って、凸部３０５は、Ｘ−Ｚ平面に沿った一対の側面３０５ｃと、Ｙ−Ｚ平面に沿った一対の側面３０５ｂと、を有する。Ｙ−Ｚ平面に沿った一対の側面３０５ｂが、本発明の「側面」である。図示しないが、平面視において、凸部３０５は矩形状でありＹ方向に沿って延在している。

「半導体装置」
実施形態２に係る半導体装置としての画素トランジスター４４Ａでは、半導体膜４４ａが、凸部３０５の長手方向の一対の側面３０５ｃと幅方向の一対の側面３０５ｂとに配置されている。図示しないが、平面視において、画素トランジスター４４Ａの半導体膜４４ａは、遮光膜（走査線４２や信号線４３）と重なる領域において、凸部３０５の周囲に矩形枠状に配置されている。画素トランジスター４４Ａも、実施形態１と同様に、素子基板６２Ａの平面方向（Ｘ方向）と交差する方向（Ｚ方向）にチャネル部を有する、所謂ＦｉｎＦＥＴ型のトランジスターである。画素トランジスター４４Ａも、一対のチャネルを有する。

図３４に示すＡ−Ａ’線に沿った断面において、下地絶縁膜４０２上には、凸部３０５の長手方向の一端側（＋Ｙ方向側）に画素電極側ソースドレイン電極３０２が配置され、他端側（−Ｙ方向側）に信号線側ソースドレイン電極３０３が配置されている。凸部３０５は、画素電極側ソースドレイン電極３０２及び信号線側ソースドレイン電極３０３よりも上方に突出している。

半導体膜４４ａは、凸部３０５の長手方向の両端の側面３０５ｃに設けられている。半導体膜４４ａの凸部３０５の一端側（＋Ｙ方向側）の部分（画素電極側ソースドレイン領域４４ｓ）は、画素電極側ソースドレイン電極３０２上に配置され、画素電極側ソースドレイン電極３０２に電気的に接続されている。半導体膜４４ａの凸部３０５の他端側（−Ｙ方向側）の部分（信号線側ソースドレイン領域４４ｄ）は、信号線側ソースドレイン電極３０３上に配置され、信号線側ソースドレイン電極３０３に電気的に接続されている。

図３５に示すＢ−Ｂ’線に沿った断面において、半導体膜４４ａのチャネル領域４４ｃは、凸部３０５の幅方向の両端の側面３０５ｂに配置されている。凸部３０５の側面３０５ｂにサイドウォール状に配置された半導体膜４４ａを覆うとともに下地絶縁膜４０２と凸部３０５とを覆うように、ゲート絶縁膜４４ｂが配置されている。

ゲート絶縁膜４４ｂ上には、凸部３０５の幅方向であるＸ方向に沿って凸部３０５を跨ぐように、第２走査線４９が配置されている。第２走査線４９のうち、凸部３０５の側面３０５ｂにおいて半導体膜４４ａのチャネル領域４４ｃと対向するように配置された部分がゲート電極４４ｇである。従って、凸部３０５の側面３０５ｂにおいて、半導体膜４４ａとゲート絶縁膜４４ｂとゲート電極４４ｇとが凸部３０５の幅方向の両側に積層されている。即ち、画素トランジスター４４Ａは一対のチャネルを有する。

Ｂ−Ｂ’線に沿った断面における凸部３０５の幅をａとし、半導体膜４４ａの平面視における幅をｃとする（図３８Ｂ参照）。実施形態１と同様に、凸部３０５の幅ａは露光装置の解像度の限界値に基づいて設定される。半導体膜４４ａの幅ｃも、実施形態１と同様に、凸部３０５の幅ａの１／２よりも小さく設定される。そのため、画素トランジスター４４Ａにおいても、平面視における半導体膜４４ａの実質的な幅（ｃ×２）を凸部３０５の幅ａよりも小さくすることができる。

従って、実施形態２においても、半導体膜４４ａを下地絶縁膜４０２の凸部３０５の側面３０５ｂにサイドウォール状に形成することにより、半導体膜４４ａの幅を露光装置の解像度の限界値よりも小さくすることができる。これにより、半導体膜４４ａの幅を遮光膜（走査線４２や信号線４３）の幅に対してより小さくできるので、光リーク電流の抑制効果が高い画素トランジスター４４Ａを提供できる。

また、凸部３０５の側面３０５ｂにおいてサイドウォール状に形成された半導体膜４４ａとゲート絶縁膜４４ｂとゲート電極４４ｇとが凸部３０５の幅方向に積層されているので、平面視における半導体膜４４ａの幅を小さくしても、半導体膜４４ａのチャネル領域４４ｃの実効的な面積を確保することができる。

「半導体装置及び電気光学装置の製造方法」
次に、実施形態２に係る電気光学装置の製造方法として、半導体装置の製造方法を説明する。図３６Ａから図３９Ｂは、実施形態２に係る半導体装置の製造方法を説明する図である。図３６Ａ、図３７Ａ、図３８Ａ、図３９Ａは、Ａ−Ａ’線に沿った断面図である。図３６Ｂ、図３７Ｂ、図３８Ｂ、図３９Ｂは、Ｂ−Ｂ’線に沿った断面図である。

図３６Ａ及び図３６Ｂに示すように、基板６１上に走査線４２と第１下地絶縁膜４０２ａとを形成し、第１下地絶縁膜４０２ａ上に画素電極側ソースドレイン電極３０２と信号線側ソースドレイン電極３０３とを形成する。そして、第１下地絶縁膜４０２ａと画素電極側ソースドレイン電極３０２及び信号線側ソースドレイン電極３０３とを覆うように第２下地絶縁膜４０２ｂを形成する。積層された第１下地絶縁膜４０２ａと第２下地絶縁膜４０２ｂとで、下地絶縁膜４０２が構成される。

次に、図３７Ａ及び図３７Ｂに示すように、下地絶縁膜４０２に、凸部３０５を形成する。凸部３０５は、フォトレジストをマスクとして異方性エッチングにより、下地絶縁膜４０２の表面から凸部３０５となる部分以外の領域を掘り下げることで形成できる。

図３７Ａに示すＡ−Ａ’線に沿った断面において、凸部３０５は、Ｙ方向を長手方向として画素電極側ソースドレイン電極３０２と信号線側ソースドレイン電極３０３との間に形成される。また、下地絶縁膜４０２のうち平面視で画素電極側ソースドレイン電極３０２及び信号線側ソースドレイン電極３０３と重なる部分が除去され、画素電極側ソースドレイン電極３０２と信号線側ソースドレイン電極３０３とが露出する。

図３７Ｂに示すＢ−Ｂ’線に沿った断面において、凸部３０５の幅ａは、エッチングマスクとなるフォトレジストを現像する際の露光装置の解像度の限界値（最小値）に設定される。従って、凸部３０５の幅ａは、実施形態１の凹部３０１の幅ａと同じとなる。また、凸部３０５の高さｂは、実施形態１の凹部３０１の高さｂと同じに設定される。

次に、図３８Ａ及び図３８Ｂに示すように、凸部３０５の側面３０５ｂ，３０５ｃに半導体膜４４ａを形成する。まず、凸部３０５の側面３０５ｂ，３０５ｃ及び上面と画素電極側ソースドレイン電極３０２及び信号線側ソースドレイン電極３０３の上面とを覆うように、破線で示す非晶質シリコン膜４４ｈを堆積させる。続いて、非晶質シリコン膜４４ｈに熱処理を行い、結晶化した多結晶シリコン膜に対してエッチバック処理を施して、多結晶シリコン膜のうち、凸部３０５の側面３０５ｂ，３０５ｃに形成された部分以外の部分を除去する（除去工程）。

除去工程でエッチバック処理を施すことにより、多結晶シリコン膜のうち、下地絶縁膜４０２の表面（上面）と画素電極側ソースドレイン電極３０２及び信号線側ソースドレイン電極３０３の上面とを覆う部分と、凸部３０５の上面とを覆う部分とが除去され、凸部３０５の側面３０５ｂ，３０５ｃを覆う部分がサイドウォール状の半導体膜４４ａとして残る。図３８Ａに示すＡ−Ａ’線に沿った断面において、凸部３０５の一端側（＋Ｙ方向側）の側面３０５ｃでは半導体膜４４ａ（画素電極側ソースドレイン領域４４ｓ）が画素電極側ソースドレイン電極３０２に電気的に接続され、凸部３０５の他端側（−Ｙ方向側）の側面３０５ｃでは半導体膜４４ａ（信号線側ソースドレイン領域４４ｄ）が信号線側ソースドレイン電極３０３に電気的に接続される。

次に、図３９Ａ及び図３９Ｂに示すように、半導体膜４４ａを覆うようにゲート絶縁膜４４ｂを形成した後、ゲート絶縁膜４４ｂ上にゲート電極４４ｇ（第２走査線４９）を形成する。図３９Ｂに示すように、凸部３０５の幅方向であるＸ方向に沿って凸部３０５を跨ぐように第２走査線４９を形成することにより、凸部３０５の側面３０５ｂにおいて半導体膜４４ａのチャネル領域４４ｃと対向するようゲート電極４４ｇが形成される。これにより、凸部３０５の側面３０５ｂにおいて半導体膜４４ａとゲート絶縁膜４４ｂとゲート電極４４ｇとが凸部３０５の幅方向に積層されて、ＬＤＤ構造を有する画素トランジスター４４Ａが構成される。以降、実施形態１と同様の工程を経て、素子基板６２Ａが完成する。

実施形態２に係る半導体装置を含む電気光学装置の構成とその製造方法によれば、実施形態１と同様に、高精細化が進められて画素４１の配置ピッチが小さくなっても、光リーク電流の抑制効果が高く画素電位の変動が抑えられる画素トランジスター４４Ａを提供できる。そして、フリッカーや表示ムラなどが少なく高品位な画像を表示する電気光学装置２００を提供することができる。

上述した実施形態は、あくまでも本発明の一態様を示すものであり、本発明の範囲内で任意に変形および応用が可能である。変形例としては、例えば、以下のようなものが考えられる。

（変形例１）
上記実施形態ではサイドウォール状の半導体膜４４ａが凹部３０１または凸部３０５の両側の側面３０１ｂ，３０５ｂに配置されていたが、半導体膜４４ａが凹部３０１または凸部３０５の片側の側面３０１ｂ，３０５ｂに配置されていてもよい。

（変形例２）
上記実施形態ではサイドウォール状の半導体膜４４ａをエッチバック処理により形成していたが、その他の製造方法（例えば、フォトリソグラフィ法等）を用いてサイドウォール状の半導体膜４４ａを形成するようにしてもよい。

（変形例３）
電気光学装置２００を組み込んだ電子機器は、図１を参照して説明した投写型表示装置に限定されない。他の電子機器としては、例えば、リアプロジェクション型テレビ、直視型テレビ、携帯電話、携帯用オーディオ機器、パーソナルコンピューター、ビデオカメラのモニター、カーナビゲーション装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラなどを挙げることができる。こうして解像度が高く表示不良が抑制された優良な電気光学装置を備えた電子機器が実現される。

４２…走査線（遮光膜）、４３…信号線（遮光膜）、４４，４４Ａ…画素トランジスター（半導体装置）、４４ａ…半導体膜、４４ｂ…ゲート絶縁膜、４４ｃ…チャネル領域、４４ｄ…信号線側ソースドレイン領域（ソースドレイン領域）、４４ｓ…画素電極側ソースドレイン領域（ソースドレイン領域）、４４ｇ…ゲート電極、２００…液晶装置（電気光学装置）、３０１…凹部、３０１ｂ…側面、３０５…凸部、３０５ｂ…側面、４０２…下地絶縁膜（絶縁膜）、１０００…投写型表示装置（電子機器）。

Claims (13)

1. 凹部の側面に配置された半導体膜と、
   前記半導体膜を覆うように配置されたゲート絶縁膜と、
   前記ゲート絶縁膜を挟んで前記半導体膜と対向するように配置されたゲート電極と、
   前記半導体膜と平面視で重なるように配置された遮光膜と、を備えた半導体装置。
2. 平面視における前記半導体膜の幅は前記凹部の幅の１／２よりも小さい請求項１に記載の半導体装置。
3. 前記凹部の前記側面において、前記半導体膜と前記ゲート絶縁膜と前記ゲート電極とが前記凹部の幅方向に積層されている請求項１または２のいずれか一項に記載の半導体装置。
4. 凸部の側面に配置された半導体膜と、
   前記半導体膜を覆うように配置されたゲート絶縁膜と、
   前記ゲート絶縁膜を挟んで前記半導体膜と対向するように配置されたゲート電極と、
   前記半導体膜と平面視で重なるように配置された遮光膜と、を備えた半導体装置。
5. 平面視における前記半導体膜の幅は前記凸部の幅の１／２よりも小さい請求項４に記載の半導体装置。
6. 前記凸部の前記側面において、前記半導体膜と前記ゲート絶縁膜と前記ゲート電極とが前記凸部の幅方向に積層されている請求項４または５のいずれか一項に記載の半導体装置。
7. 前記半導体膜は、
   前記ゲート電極と対向するチャネル領域と、
   ソースドレイン領域と、
   前記チャネル領域と前記ソースドレイン領域との間に配置されたＬＤＤ領域と、を備える請求項１から６のいずれか一項に記載の半導体装置。
8. 請求項１から７のいずれか一項に記載の半導体装置を備えた電気光学装置。
9. 請求項８に記載の電気光学装置を備えた電子機器。
10. 絶縁膜の表面から窪んだ凹部を形成する工程と、
    前記絶縁膜の表面と前記凹部とを覆うように半導体膜を形成する工程と、
    前記半導体膜のうち、前記凹部の側面に形成された部分以外の部分を除去する除去工程と、
    前記半導体膜を覆うようにゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を挟んで前記半導体膜と対向するようにゲート電極を形成する工程と、
    前記半導体膜と平面視で重なるように遮光膜を形成する工程と、を備えた半導体装置の製造方法。
11. 絶縁膜の表面から突出する凸部を形成する工程と、
    前記絶縁膜の表面と前記凸部とを覆うように半導体膜を形成する工程と、
    前記半導体膜のうち前記凸部の側面に形成された部分以外の部分を除去する除去工程と、
    前記半導体膜を覆うようにゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を挟んで前記半導体膜と対向するようにゲート電極を形成する工程と、
    前記半導体膜と平面視で重なるように遮光膜を形成する工程と、を備えた半導体装置の製造方法。
12. 前記除去工程では、前記半導体膜をエッチバック処理する請求項１０または１１に記載の半導体装置の製造方法。
13. 請求項１０から１２のいずれか一項に記載の半導体装置の製造方法を備えた電気光学装置の製造方法。

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