KR20130034247A - 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 박막 트랜지스터 기판은, 기판; 상기 기판 위에 형성된 게이트 물질; 상기 게이트 물질을 덮으며, 상부층 일부 두께에 불순물이 도핑된 게이트 절연막; 상기 게이트 절연막 위에 형성된 박막 트랜지스터; 상기 박막 트랜지스터를 덮는 보호막; 상기 보호막 위에 형성된 화소 전극; 그리고 상기 화소 전극 일부와 상기 게이트 물질 일부가 중첩하여 형성된 보조 용량을 포함한다. 본 발명은, 4 마스크 공정 수를 유지하면서, 박막 트랜지스터 및 보조 용량의 동작 특성을 개선한 박막 트랜지스터 기판의 제조 방법 및 그 방법에 의한 박막 트랜지스터를 제공한다.

Description

평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Panel For Flat Panel Display Device And Method For Manufacturing The Same}
본 발명은 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 반도체 층의 상하에서 계면 특성 및 보조 용량을 개선한 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 평판 표시장치에는 액정 표시장치 (Liquid Crystal Display: LCD), 전계 방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 및 전계발광소자 (Electroluminescence Device) 등이 있다. 양산화 기술, 구동수단의 용이성, 고화질의 구현, 저전력의 구동 수단이라는 이유로 하여 박막 트랜지스터(Thin Film Transistor: TFT)가 매트릭스 배열로 배치된 기판을 이용한 액정표시장치 혹은 유기전계발광 표시장치 등이 각광을 받고 있다.
이와 같은 능동 매트릭스(Active Matrix) 방식의 박막 트랜지스터 기판은 비정질실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor: a-Si TFT)를 스위칭 소자로 사용하여 화소를 구동하는 방식이다. 비정질 실리콘은 제조비용이 저렴하고 저온에서 제작할 수 있다는 점 때문에, 평판 표시장치용 박막 트랜지스터 기판의 스위칭 소자로 주로 사용하고 있다.
도면을 참조하여, 종래 기술에 의한 수직 전계방식 액정표시장치용 박막 트랜지스터 기판에 대해 살펴본다. 도 1은 종래 기술에 의한 수직 전계방식 액정표시장치를 구성하는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 2a 내지 도 2d는 도 1에서 절취선 I-I'으로 자른, 종래 기술에 의한 수직 전계방식 액정표시장치용 박막 트랜지스터 기판의 제조 과정을 나타내는 단면도들이다.
도 1을 참조하면, 수직 전계방식 액정표시장치용 박막 트랜지스터 기판은, 투명 유리 기판(SUB) 위에 가로 방향으로 진행하는 복수 개의 게이트 배선(GL), 그리고 세로 방향으로 진행하는 복수 개의 데이터 배선(DL)을 포함한다. 게이트 배선(GL)과 데이터 배선(DL)들이 교차하여 화소 영역이 정의된다. 화소 영역의 한쪽 구석에는 박막 트랜지스터(T)가 배치된다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기하는 게이트 전극(G), 데이터 배선(DL)에서 분기하는 소스 전극(S), 그리고, 소스 전극(S)과 일정 거리 이격하여 대향하는 드레인 전극(D)을 포함한다. 드레인 전극(D)에는 박막 트랜지스터(T)의 스위칭 동작에 따라 영상 신호에 대응하는 화소 전압을 인가받는 화소 전극(PXL)이 연결된다.
액정 셀을 구동하기 위해서는 화소 전압에 대향하는 공통 전압이 있어야 한다. 수직 전계방식의 액정표시장치의 경우, 화소 전극(PXL)과 공통 전극(COM)이 기판의 평면에 수직인 방향으로 이격되어 배치되어 있어 그 사이에서 화소 전압과 공통 전압 사이의 전압 차이에 의한 전계를 형성한다. 이 전계의 크기에 따라 액정 셀들이 재배치되며, 액정 셀들의 광학적 이방성 특성을 이용하여 화상을 구현한다. 수직 전계방식의 액정표시장치에서는 박막 트랜지스터 기판과 대향하여 합착되는 상부 기판에 공통 전압을 형성하는 공통 전극이 형성된다.
또한, 화소 전극(PXL)의 일부는, 게이트 절연막(GI) 및 보호막(PAS)을 사이에 두고, 이웃하는 게이트 배선(GL)과 중첩하도록 형성된다. 이와 같이 화소 전극(PXL)과 게이트 배선(GL)이 중첩한 부분이 보조 용량(STG)을 형성한다.
이하, 도 2a 내지 도 2d를 더 참조하여, 종래 기술에 의한 수직 전계형 액정표시장치용 박막 트랜지스터 기판을 제조하는 과정을 설명한다.
이와 같은 평판 표시장치용 박막 트랜지스터 기판은 여러 가지 요인으로 인해 그 특성과 성능이 결정된다. 특히, 제조 공정이 복잡할수록 성능과 특성에 영향을 주는 요소가 많아진다. 따라서, 가급적이면, 제조 공정을 단순화하는 것이 중요하다. 이하, 도 2a 내지 도 2d를 더 참조하여, 액정표시장치용 박막 트랜지스터 기판을 제조하는 과정을 설명한다. 여기서는, 네 번의 마스크 공정을 이용한 경우를 설명한다.
투명 기판(SUB) 위에 게이트 금속 물질을 증착하고, 제1 마스크 공정으로 패턴하여, 게이트 물질을 형성한다. 게이트 물질에는 게이트 배선(GL), 게이트 전극(G) 그리고 게이트 패드(GP)를 포함한다. 게이트 배선(GL)은 기판(SUB)의 표면에서 가로 방향으로 진행한다. 게이트 전극(G)은 게이트 배선에서 화소 영역으로 분기하여 화소 영역의 한쪽 모서리에 배치된다. 게이트 패드(GP)는 게이트 배선(GL)의 일측 단부에 배치된다 (도 2a).
게이트 물질이 형성된 기판(SUB) 전면에 절연물질을 포함하는 게이트 절연막(GI)을 도포한다. 게이트 절연막(GI)의 절연 특성을 위해서 4000Å 두께를 갖는 단일 게이트 절연막(GI)을 형성하거나, 각각 2000Å의 두께를 갖는 2중 게이트 절연막(GI)으로 형성한다. 게이트 절연막(GI) 위에, 반도체 물질, 불순물 반도체 물질 그리고 소스-드레인 금속 물질을 차례로 도포한다. 반도체 물질의 경우, 아몰퍼스 실리콘을 포함하는 반도체 물질을 1700Å 두께로 도포하고, 연속으로 불순물이 포함된 반도체 물질을 300Å 도포한다. 제2 마스크 공정으로 소스-드레인 금속 물질, 불순물 반도체 물질 그리고 반도체 물질을 동시에 패턴하여, 반도체 채널층(A), 오믹 접촉층(n+), 데이터 배선(DL), 데이터 패드(DP), 소스 전극(S), 그리고 드레인 전극(D)을 형성한다. 반도체 채널층(A)은 게이트 절연막(GI) 위에서 게이트 전극(G)을 덮도록 형성된다. 데이터 배선(DL)은 게이트 절연막(GI)을 사이에 두고 게이트 배선(GL)과 직교하도록 배치된다. 데이터 패드(DP)는 데이터 배선(DL)의 일측 단부에 형성된다. 소스 전극(S)은 데이터 배선(DL)에서 분기되어 반도체 채널층(A)의 일측변과 접촉한다. 그리고 드레인 전극(D)은 소스 전극(S)과 일정 거리 이격하여 대향하며 반도체 채널층(A)의 타측변과 접촉한다. 반도체 채널층(A)과 소스 전극(S)의 접촉면 그리고 반도체 채널층(A)과 드레인 전극(D)의 접촉면에 개재된 오믹 접촉층(n+)이 형성된다. 이로써, 박막 트랜지스터(T)가 완성된다. 게이트 절연막(GI)이 노출되는 부분에서는 소스-드레인 금속물질, 불순물 반도체 물질 그리고 반도체 물질이 제거되고, 소스 전극(S)과 드레인 전극(D) 사이에는 소스-드레인 금속물질과 불순물 반도체 물질만 제거된다. 이와 같이 한 번의 마스크 공정에서 식각되는 정도가 서로 다르게 하기 위해, 제2 마스크 공정에서는 하프-톤 마스크나 부분 노광 마스크를 사용하는 것이 바람직하다. 데이터 패드(DP)의 하부에는 불순물 반도체 물질 및 반도체 물질을 포함하는 더미 층이 형성된다 (도 2b).
박막 트랜지스터(T)가 완성된 기판(SUB) 위에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)을 포함하는 보호막(PAS)을 도포하고, 제3 마스크 공정으로 패턴하여 콘택 홀들을 형성한다. 콘택 홀들에는 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH), 데이터 패드(GP)를 노출하는 데이터 패드 콘택홀(DPH) 그리고 드레인 전극(D)의 일부를 노출하는 드레인 콘택홀(DH)을 포함한다. 콘택홀들을 형성할 때, 게이트 패드 콘택홀(GPH)은 보호막(PAS)과 게이트 절연막(GI)을 식각하는 반면에, 데이터 패드 콘택홀(DPH) 및 드레인 콘택홀(DH)은 보호막(PAS)만 식각한다. 따라서, 제3 마스크 공정도 하프-톤 마스크나 부분 노광 마스크를 사용하는 것이 바람직하다 (도 2c).
콘택 홀들(GPH, DPH, DH)이 완성된 기판(SUB) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)를 포함하는 투명 도전물질을 도포하고, 제4 마스크 공정으로 패턴하여 화소 전극(PXL), 게이트 패드 단자(GPT) 그리고 데이터 패드 단자(DPT)를 형성한다. 화소 전극(PXL)은 드레인 콘택홀(DH)을 통해 드레인 전극(D)과 직접 접촉하면서 연결된다. 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접촉한다. 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉한다. 한편, 화소 전극(PXL)의 일부분은 게이트 절연막(GI) 및 보호막(PAS)을 사이에 두고 이웃하는 게이트 배선(GL)과 중첩하도록 형성된다. 이 중첩하는 부분이 보조 용량(STG)을 형성한다 (도 2d).
이상 설명한 바와 같이, 4회의 마스크 공정으로 능동형 평판 표시장치에 사용하는 박막 트랜지스터 기판을 형성할 수 있다. 마스크 공정의 회수를 4회로 줄임으로써, 제조 비용이 절약되고, 정확한 구조를 갖는 박막 트랜지스터 기판을 형성할 수 있다. 시장에서 요구되는 표시장치의 품질이 점점 고품질의 사양이 요구됨에 따라, 4 마스크 공정과 같이 단순한 공정을 유지하면서도, 박막 트랜지스터의 특성 및 표시장치의 동작 특성을 더욱 개선해야 하는 필요성이 있다.
본 발명의 목적은, 상기 문제점을 극복하기 위해 고안된 것으로서, 박막 트랜지스터의 동작 특성을 개선한 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은 얇은 두께로 게이트 물질의 절연 성능을 향상하고, 보조 용량의 성능을 개선한 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 또 다른 목적은, 4 마스크 공정 수를 유지하면서, 박막 트랜지스터 및 보조 용량의 동작 특성을 개선한 박막 트랜지스터 기판의 제조 방법 및 그 방법에 의한 박막 트랜지스터를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해 본 발명에 의한 박막 트랜지스터 기판은, 기판; 상기 기판 위에 형성된 게이트 물질; 상기 게이트 물질을 덮으며, 상부층 일부 두께에 불순물이 도핑된 게이트 절연막; 상기 게이트 절연막 위에 형성된 박막 트랜지스터; 상기 박막 트랜지스터를 덮는 보호막; 상기 보호막 위에 형성된 화소 전극; 그리고 상기 화소 전극 일부와 상기 게이트 물질 일부가 중첩하여 형성된 보조 용량을 포함한다.
상기 게이트 물질은, 상기 기판 위에서 가로 방향으로 진행하는 게이트 배선; 상기 게이트 배선에서 상기 박막 트랜지스터로 분기하는 게이트 전극; 그리고 상기 게이트 배선의 일측 단부에 형성된 게이트 패드를 포함하는 것을 특징으로 한다.
상기 박막 트랜지스터는, 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩하여 형성된 반도체 채널층; 상기 반도체 채널층의 일측변 일부와, 상기 일측변에서 일정 거리 이격하여 타측변 일부에서 상기 반도체 채널층의 상부 일부 두께에 불순물이 도핑되어 형성된 오믹 접촉층; 상기 반도체 채널층의 상기 일측변에 형성된 상기 오믹 접촉층과 접촉하는 소스 전극; 그리고 상기 반도체 채널층의 상기 타측변에 형성된 상기 오믹 접촉층과 접촉하는 드레인 전극을 포함하는 것을 특징으로 한다.
상기 게이트 물질은, 상기 게이트 배선과 평행하게 진행하는 공통 배선을 더 포함하고, 상기 보호막 위에서 상기 공통 배선과 연결되며, 상기 화소 전극과 평행하게 배열된 공통 전극을 더 포함하는 것을 특징으로 한다.
상기 반도체 채널 층은 두께가 1500Å 내지 2000Å 이며, 상기 오믹 접촉층은 상기 반도체 채널층의 상기 상부층 50Å 내지 200Å 두께에 상기 불순물이 도핑된 것을 특징으로 한다.
상기 반도체 채널층의 상부 일부 두께에 포함된 상기 불순물은 인 이온을 포함하는 것을 특징으로 한다.
상기 게이트 절연막의 두께는 2000Å 내지 3000Å이며, 상기 불순물은 상기 게이트 절연막의 상기 상부층 20Å 내지 200Å 두께에 도핑된 것을 특징으로 한다.
상기 게이트 절연막에 도핑된 상기 불순물은 인 이온을 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 박막 트랜지스터 제조 방법은, 기판 위에 게이트 금속물질을 증착하고 제1 마스크로 패턴하여 게이트 물질을 형성하는 단계; 상기 게이트 물질이 형성된 기판 위에 게이트 절연물질을 도포하고, 플라즈마 처리하여 상기 게이트 절연물질 상층부 일부 두께에 불순물을 도핑하여 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 제2 마스크를 이용하여 박막 트랜지스터를 완성하는 단계; 상기 박막 트랜지스터를 덮는 보호막을 전면 도포하고, 제3 마스크로 패턴하여 상기 게이트 물질의 일부 및 상기 박막 트랜지스터의 일부를 노출하는 콘택 홀들을 형성하는 단계; 그리고 상기 보호막 위에 투명 도전성 물질을 도포하고 제4 마스크로 패턴하여 상기 박막 트랜지스터에 연결된 상기 보호막 위에 투명 도전성 물질을 도포하고 제4 마스크로 패턴하여 상기 박막 트랜지스터에 연결된 화소 전극과, 상기 화소 전극의 일부가 상기 게이트 물질의 일부와 중첩하는 보조 용량부를 형성하는 단계를 포함한다.
상기 게이트 물질을 형성하는 단계는, 상기 기판 위에서 가로 방향으로 진행하는 게이트 배선; 상기 게이트 배선에서 상기 박막 트랜지스터로 분기하는 게이트 전극; 그리고 상기 게이트 배선의 일측 단부에 형성된 게이트 패드를 형성하는 것을 특징으로 한다.
상기 박막 트랜지스터를 완성하는 단계는, 상기 게이트 절연막 위에 반도체 층을 도포하는 단계; 상기 반도체 층의 표면을 플라즈마 처리하여 상기 반도체 층의 상층부 일부 두께에 불순물을 도핑하여 불순물 반도체 층을 형성하는 단계; 상기 불순물 반도체 층 위에 소스-드레인 금속층을 도포하는 단계; 상기 제2 마스크로 상기 소스-드레인 금속층, 상기 불순물 반도체 층 및 상기 반도체 층을 패턴하여, 상기 기판 위에서 세로 방향으로 진행하는 데이터 배선, 상기 게이트 전극과 중첩하는 반도체 채널층, 상기 반도체 채널층의 일측변 일부와 상기 일측변에서 일정 거리 이격하여 타측변 일부에 형성된 오믹 접촉층, 상기 데이터 배선에서 분기하여 상기 반도체 채널층의 상기 일측변에 형성된 상기 오믹 접촉층과 접촉하는 소스 전극, 그리고 상기 반도체 채널층의 상기 타측변에 형성된 상기 오믹 접촉층과 접촉하는 드레인 전극을 형성하는 것을 특징으로 한다.
상기 게이트 물질을 형성하는 단계는, 상기 게이트 배선과 평행하게 진행하는 공통 배선을 더 형성하고; 상기 화소 전극을 형성하는 단계는, 상기 보호막 위에서 상기 공통 배선과 연결되며, 상기 화소 전극과 평행하게 배열된 공통 전극을 더 형성하는 것을 특징으로 한다.
상기 반도체 층을 도포하는 단계는, 상기 반도체 층의 두께를 1500Å 내지 2000Å로 도포하고; 상기 불순물 반도체 층을 형성하는 단계는, 상기 반도체 층의 상기 상부층 50Å 내지 200Å 두께에 상기 불순물을 도핑하는 것을 특징으로 한다.
상기 불순물 반도체를 형성하는 단계는, 포스핀(PH3) 가스를 이용한 플라즈마 처리공정으로 인 이온을 상기 반도체 층의 상층부에 도핑하는 것을 특징으로 한다.
상기 게이트 절연막을 형성하는 단계는, 상기 게이트 절연막을 2000Å 내지 3000Å의 두께로 도포하는 단계; 그리고 상기 게이트 절연막의 상기 상부층 20Å 내지 200Å 두께에 상기 불순물을 도핑하는 단계를 포함하는 것을 특징으로 한다.
상기 불순물을 도핑하는 단계는, 포스핀(PH3) 가스를 이용한 플라즈마 처리공정으로 인 이온을 상기 게이트 절연막의 상기 상부층에 도핑하는 것을 특징으로 한다.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은 박막 트랜지스터의 계면 특성이 향상되어 1/10정도 더 낮은 오프-전류(Off Current)를 갖는 우수한 동작 특성을 갖는다. 또한, 본 발명은 게이트 절연막의 상층부 일부 두께를 불순물이 포함된 절연막으로 개질하여 얇은 두께에서도 향상된 절연 특성을 갖는다. 게이트 절연막을 얇게 형성함으로써, 낮은 구동 전력으로도 동일한 보조 용량을 확보할 수 있는 박막 트랜지스터 기판을 얻을 수 있다. 또한, 더 작은 보조 용량 전극을 형성하더라도 동일한 보조 용량을 얻을 수 있으므로, 개구율과 휘도가 더 향상된 표시장치를 얻을 수 있다.
도 1은 종래 기술에 의한 수직 전계방식 액정표시장치를 구성하는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 2a 내지 도 2d는 도 1에서 절취선 I-I'으로 자른, 종래 기술에 의한 수직 전계방식 액정표시장치용 박막 트랜지스터 기판의 제조 과정을 나타내는 단면도들.
도 3은 본 발명에 의한 수평 전계방식 액정표시장치를 구성하는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 4a 내지 도 4f는 도 3에서 절취선 II-II'으로 자른, 본 발명에 의한 수평 전계방식 액정표시장치용 박막 트랜지스터 기판의 제조 과정을 나타내는 단면도들.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하, 도 3 내지 4f를 참조하여, 본 발명의 바람직한 실시 예에 대하여 설명한다. 도 3은 본 발명에 의한 수평 전계방식 액정표시장치를 구성하는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 4a 내지 도 4f는 도 3에서 절취선 II-II'으로 자른, 본 발명에 의한 수평 전계방식 액정표시장치용 박막 트랜지스터 기판의 제조 과정을 나타내는 단면도들이다.
도 3을 참조하면, 수평 전계방식 액정표시장치용 박막 트랜지스터 기판은, 투명 유리 기판(SUB) 위에 가로 방향으로 진행하는 복수 개의 게이트 배선(GL), 그리고 세로 방향으로 진행하는 복수 개의 데이터 배선(DL)을 포함한다. 게이트 배선(GL)과 데이터 배선(DL)들이 교차하여 화소 영역이 정의된다. 화소 영역의 한쪽 구석에는 박막 트랜지스터(T)가 배치된다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기하는 게이트 전극(G), 데이터 배선(DL)에서 분기하는 소스 전극(S), 그리고, 소스 전극(S)과 일정 거리 이격하여 대향하는 드레인 전극(D)을 포함한다. 드레인 전극(D)에는 박막 트랜지스터(T)의 스위칭 동작에 따라 영상 신호에 대응하는 화소 전압을 인가받는 화소 전극(PXL)이 연결된다.
액정 셀을 구동하기 위해서는 화소 전압에 대향하는 공통 전압이 있어야 한다. 화소 영역에는 화소 전극(PXL)과 대향하는 공통 전극(COM)이 더 포함되고, 공통 전극(COM)에 공통 전압을 인가하기 위한 공통 배선(CL)이 게이트 배선(GL)과 나란하게 배열된다. 또한, 화소 전극(PXL)과 공통 배선(COM)이 일부 중첩하여 화소 전극에 인가된 화소 전압을 한 프레임 동안 유지할 수 있도록 하는 보조 용량(STG)이 형성된다. 수평 전계방식의 액정표시장치의 경우, 화소 전극(PXL)과 공통 전극(COM)은 기판(SUB)에 대해 수평 방향으로 이격되어 배치되어 있어 그 사이에서 화소 전압과 공통 전압 사이의 전압 차이에 의한 전계를 형성한다. 이 전계의 크기에 따라 액정 셀들이 재배치되며, 액정 셀들의 광학적 이방성 특성을 이용하여 화상을 구현한다.
이하, 도 4a 내지 도 4f를 참조하여, 본 발명에 의한 액정표시장치용 박막 트랜지스터 기판을 제조하는 과정을 설명한다.
투명 기판(SUB) 위에 게이트 금속 물질을 증착하고, 제1 마스크 공정으로 패턴하여, 게이트 물질을 형성한다. 게이트 물질에는 게이트 배선(GL), 게이트 전극(G), 게이트 패드(GP) 그리고 공통 배선(CL)을 포함한다. 게이트 물질을 단일 금속층으로 형성할 수도 있지만, 2중 혹은 3중 금속층으로 형성할 수도 있다. 2중 금속층으로 형성하는 경우, 하부에는 저 저항금속 물질인 알루미늄(Al) 또는 구리(Cu)를 포함하는 제1 금속층을 형성하는 것이 바람직하다. 또한, 상부에는 내부식성이 큰 크롬(Cr), 탄탈(Ta), 티타늄(Ti)을 포함하는 제2 금속층을 형성하는 것이 바람직하다. 게이트 배선(GL)은 기판(SUB)의 표면에서 가로 방향으로 진행한다. 게이트 전극(G)은 게이트 배선에서 화소 영역으로 분기하여 화소 영역의 한쪽 모서리에 배치된다. 게이트 패드(GP)는 게이트 배선(GL)의 일측 단부에 배치된다. 공통 배선(CL)은 게이트 배선(GP)과 직접 접촉하지 않도록 일정 간격 이격하여 평행하도록 배치된다 (도 4a).
게이트 물질이 형성된 기판(SUB) 전면에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)를 포함하는 게이트 절연막(GI)을 도포한다. 종래 기술에서는 게이트 물질에 대한 절연성을 확보하기 위해 4000Å의 게이트 절연막(GI)을 필요로 했다. 4000Å 두께의 게이트 절연막(GI)은 보조 용량(STG) 부위에서 보조 용량을 확보하기 위해서는 더 높은 전압 차이를 필요로 한다. 더 높은 전압 차이를 만들기 위해서는 표시장치의 구동 전압이 높아져야 하므로, 전력 소비가 커지는 문제가 있다. 본 발명에서는 이를 개선하기 위해, 2000Å 내지 3000Å을 두께를 갖는 단일 게이트 절연막(GI)을 도포한다. 그리고 단일 게이트 절연막(GI)의 표면을 포스핀(Phosphine: PH3) 가스를 이용하여 플라즈마 처리한다. 그 결과, 게이트 절연막(GI)의 상층부 20Å 내지 200Å을 불순물 게이트 절연막(GIP)으로 만든다. 불순물 게이트 절연막(GIP)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)에 인(P) 이온인이 불순물로서 도핑(dopping)된 것이다. 인 이온이 도핑된 불순물 게이트 절연막(GIP)은 게이트 절연막(GI)의 절연성을 더욱 개선하는 특징이 있다. 따라서, 게이트 절연막(GI)의 두께가 4000Å 정도까지 두껍지 않고, 상층부 20-200Å만을 불순물 게이트 절연막(GIP)로 형성함으로써, 전체 절연막이 2000Å 내지 3000Å의 두께를 갖더라도 충분한 절연성능을 나타낸다 (도 4b).
불순물 게이트 절연막(GIP) 위에, 반도체 물질을 1500Å 내지 2000Å 두께로 전면 도포하여 반도체 층(SE)을 형성한다. 반도체 층(SE)의 표면을 포스핀(Phosphine: PH3) 가스를 이용하여 플라즈마 처리한다. 그 결과, 반도체 물질(SE)의 상층부 50Å 내지 200Å을 불순물 반도체 층(SEP)으로 만든다. 불순물 반도체 층(SEP)은, 아몰퍼스 실리콘을 포함하는 반도체 물질에 인(P) 이온인이 불순물로서 도핑(dopping)된 것이다. 종래의 기술에서는 아몰퍼스 실리콘을 포함하는 반도체 물질을 1700Å 두께로 도포하고, 연속으로 불순물이 포함된 반도체 물질을 300Å 도포하였다. 본 발명에서는 2000Å 두께로 반도체 물질을 도포한 후 플라즈마 처리를 통해 상층부 일부 두께(50 내지 200Å)를 인 이온이 도핑된 불순물 반도체 물질로 바꾸기 때문에, 더욱 얇은 두께를 갖는 불순물 반도체 층(SEP)을 형성할 수 있다 (도 4c).
불순물 반도체 층(SEP)이 형성된 기판(SUB) 전면에 소스-드레인 금속 물질을 도포한다. 제2 마스크 공정으로 소스-드레인 금속 물질, 불순물 반도체 층(SEP) 그리고 반도체 층(SE)을 동시에 패턴하여, 반도체 채널층(A), 오믹 접촉층(n+), 데이터 배선(DL), 데이터 패드(DP), 소스 전극(S), 그리고 드레인 전극(D)을 형성한다. 반도체 채널층(A)은 게이트 절연막(GI) 위에서 게이트 전극(G)을 덮도록 형성된다. 데이터 배선(DL)은 게이트 절연막(GI)을 사이에 두고 게이트 배선(GL)과 직교하도록 배치된다. 데이터 패드(DP)는 데이터 배선(DL)의 일측 단부에 형성된다. 소스 전극(S)은 데이터 배선(DL)에서 분기되어 반도체 채널층(A)의 일측변과 접촉한다. 그리고 드레인 전극(D)은 소스 전극(S)과 일정 거리 이격하여 대향하며 반도체 채널층(A)의 타측변과 접촉한다. 반도체 채널층(A)과 소스 전극(S)의 접촉면 그리고 반도체 채널층(A)과 드레인 전극(D)의 접촉면에 개재된 불순물 반도체 층(SEP)이 오믹 접촉층(n+) 기능을 수행한다. 이로써, 박막 트랜지스터(T)가 완성된다. 게이트 절연막(GI)이 노출되는 부분에서는 소스-드레인 금속물질, 불순물 반도체 물질 그리고 반도체 물질이 제거되고, 소스 전극(S)과 드레인 전극(D) 사이에는 소스-드레인 금속물질과 불순물 반도체 물질만 제거된다. 이와 같이 한 번의 마스크 공정에서 식각되는 정도가 서로 다르게 하기 위해, 제2 마스크 공정에서는 하프-톤 마스크나 부분 노광 마스크를 사용하는 것이 바람직하다. 데이터 패드(DP)의 하부에는 불순물 반도체 층(SEP) 및 반도체 층(SE)을 포함하는 더미 층이 형성된다 (도 4d).
박막 트랜지스터(T)가 완성된 기판(SUB) 위에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)을 포함하는 보호막(PAS)을 도포하고, 제3 마스크 공정으로 패턴하여 콘택홀들을 형성한다. 콘택 홀들에는 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH), 데이터 패드(GP)를 노출하는 데이터 패드 콘택홀(DPH) 그리고 드레인 전극(D)의 일부를 노출하는 드레인 콘택홀(DH)을 포함한다. 단면도에서 나타내지는 않았지만, 공통 배선(CL)의 일부를 노출하는 공통 배선 콘택홀(CLH)을 더 형성한다. 콘택홀들을 형성할 때에서, 게이트 패드 콘택홀(GPH)은 보호막(PAS), 불순물 게이트 절연막(GIP) 그리고 게이트 절연막(GI)을 식각하는 반면에, 데이터 패드 콘택홀(DPH) 및 드레인 콘택홀(DH)은 보호막(PAS)만 식각한다. 따라서, 제3 마스크 공정도 하프-톤 마스크나 부분 노광 마스크를 사용하는 것이 바람직하다 (도 4e).
콘택 홀들(GPH, DPH, DH)이 완성된 기판(SUB) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)를 포함하는 투명 도전물질을 도포하고, 제4 마스크 공정으로 패턴하여 화소 전극(PXL), 공통 전극(COM), 게이트 패드 단자(GPT) 그리고 데이터 패드 단자(DPT)를 형성한다. 화소 전극(PXL)은 드레인 콘택홀(DH)을 통해 드레인 전극(D)과 직접 접촉하면서 연결된다. 수평 전계 방식의 액정표시장치인 경우, 화소 전극(PXL)은 화소 영역 내에서 다수 개의 막대 선분들이 일정 간격을 두고 평행하게 배열된 빗살 패턴으로 형성된다. 공통 전극(COM)은 공통 배선 콘택홀(CLH)을 통해 공통 배선(CL)과 직접 접촉하면서 연결된다. 공통 전극(COM)도 화소 전극(PXL)과 마찬가지로 다수 개의 막대 선분들이 일정 간격을 두고 평행하게 배열된 빗살 패턴으로 형성한다. 화소 전극(PXL)의 각 막대 선분과 공통 전극(COM)의 각 막대 선분을 서로 교대로 배치한다. 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드(GP)와 접촉한다. 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉한다. 한편, 화소 전극(PXL)의 일부분은 불순물 게이트 절연막(GIP), 게이트 절연막(GI) 및 보호막(PAS)을 사이에 두고 공통 배선(CL)과 중첩하도록 형성된다. 이 중첩하는 부분이 보조 용량(STG)을 형성한다 (도 4f).
다시, 도 3 및 도 4f를 참조하면, 보조 용량(STG)을 이루는 공통 배선(CL)과 화소 전극(PXL) 사이의 거리가 불순물 게이트 절연막(GIP), 게이트 절연막(GI) 그리고 보호막(PAS)의 두께에 의해 결정된다. 본 발명에서는 불순물 게이트 절연막(GIP)이 게이트 절연막(GI)의 상층부를 개질하여 형성한 것으로 이 두 층의 두께가 2000Å 내지 3000Å로서 종래 기술에 비해 얇게 형성할 수 있다. 따라서, 보조 용량을 형성하기 위한 구동 전력을 낮출 수 있다.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판의 제조 방법은 4 마스크 공정으로서, 제조 공정이 단순하다. 또한, 4 마스크 공정을 유지하되, 플라즈마 처리 공정을 이용하여, 게이트 절연막(GI)의 절연 성능을 향상시켜, 게이트 절연막(GI)의 두께를 더 얇게 형성할 수 있다. 게이트 절연막(GI)의 두께가 얇아짐으로써, 보조 용량을 형성하기 위한 구동 전력을 낮출 수 있다. 다시 말해서, 동일한 전력 구동을 유지한다면, 더 많은 보조 용량을 확보할 수 있다. 따라서, 보조 용량 전극의 크기를 줄여도 동일한 전력에서 동일한 보조 용량을 얻을 수 있으므로, 개구율을 더 향상시킬 수도 있다.
또한, 오믹 접촉층을 형성하기 위한 불순물 반도체 층도 반도체 층의 상층부를 플라즈마 처리 공정으로 형성하였다. 종래 기술과 달리 플라즈마 처리 공정으로 불순물 반도체 층을 형성하는 것은, 종래 기술에 비해서 박막 트랜지스터 특성을 향상시켜주는 결과를 얻을 수 있었다. 예를 들어, 불순물 반도체 층을 얇고 정밀하게 형성할 수 있다. 또한, 오믹 접촉층(n+)이 반도체 채널층(A)과 소스-드레인 금속층 사이에서의 계면 특성을 더욱 향상 시켜주는 결과를 얻을 수 있었다. 그 결과, 박막 트랜지스터의 동작 특성을 나타내는 오프-전류(Off Current: Ioff)가 1/10로 감소하는 결과를 얻을 수 있었다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
SUB: 투명 기판 T: 박막 트랜지스터
GL: 게이트 배선 DL: 데이터 배선
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널층
n+: 오믹 접촉층 SE: 반도체 층
SEP: 불순물 반도체 층 GI: 게이트 절연막
GIP: 불순물 게이트 절연막 GP: 게이트 패드
DP: 데이터 패드 PAS: 보호막
DH: 드레인 콘택홀 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 PXL: 화소 전극
COM: 공통 전극 CL: 공통 배선
CLH: 공통 배선 콘택홀 STG: 보조 용량

Claims (16)

  1. 기판;
    상기 기판 위에 형성된 게이트 물질;
    상기 게이트 물질을 덮으며, 상부층 일부 두께에 불순물이 도핑된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 박막 트랜지스터;
    상기 박막 트랜지스터를 덮는 보호막;
    상기 보호막 위에 형성된 화소 전극; 그리고
    상기 화소 전극 일부와 상기 게이트 물질 일부가 중첩하여 형성된 보조 용량을 포함하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판.
  2. 제 1 항에 있어서, 상기 게이트 물질은,
    상기 기판 위에서 가로 방향으로 진행하는 게이트 배선;
    상기 게이트 배선에서 상기 박막 트랜지스터로 분기하는 게이트 전극; 그리고
    상기 게이트 배선의 일측 단부에 형성된 게이트 패드를 포함하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판.
  3. 제 2 항에 있어서, 상기 박막 트랜지스터는,
    상기 게이트 절연막 위에서 상기 게이트 전극과 중첩하여 형성된 반도체 채널층;
    상기 반도체 채널층의 일측변 일부와, 상기 일측변에서 일정 거리 이격하여 타측변 일부에서 상기 반도체 채널층의 상부 일부 두께에 불순물이 도핑되어 형성된 오믹 접촉층;
    상기 반도체 채널층의 상기 일측변에 형성된 상기 오믹 접촉층과 접촉하는 소스 전극; 그리고
    상기 반도체 채널층의 상기 타측변에 형성된 상기 오믹 접촉층과 접촉하는 드레인 전극을 포함하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 게이트 물질은, 상기 게이트 배선과 평행하게 진행하는 공통 배선을 더 포함하고,
    상기 보호막 위에서 상기 공통 배선과 연결되며, 상기 화소 전극과 평행하게 배열된 공통 전극을 더 포함하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판.
  5. 제 3 항에 있어서,
    상기 반도체 채널 층은 두께가 1500Å 내지 2000Å 이며,
    상기 오믹 접촉층은 상기 반도체 채널층의 상기 상부층 50Å 내지 200Å 두께에 상기 불순물이 도핑된 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판.
  6. 제 3 항에 있어서,
    상기 반도체 채널층의 상부 일부 두께에 포함된 상기 불순물은 인 이온을 포함하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판.
  7. 제 1 항에 있어서,
    상기 게이트 절연막의 두께는 2000Å 내지 3000Å이며,
    상기 불순물은 상기 게이트 절연막의 상기 상부층 20Å 내지 200Å 두께에 도핑된 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판.
  8. 제 7 항에 있어서,
    상기 게이트 절연막에 도핑된 상기 불순물은 인 이온을 포함하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판.
  9. 기판 위에 게이트 금속물질을 증착하고 제1 마스크로 패턴하여 게이트 물질을 형성하는 단계;
    상기 게이트 물질이 형성된 기판 위에 게이트 절연물질을 도포하고, 플라즈마 처리하여 상기 게이트 절연물질 상층부 일부 두께에 불순물을 도핑하여 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 제2 마스크를 이용하여 박막 트랜지스터를 완성하는 단계;
    상기 박막 트랜지스터를 덮는 보호막을 전면 도포하고, 제3 마스크로 패턴하여 상기 게이트 물질의 일부 및 상기 박막 트랜지스터의 일부를 노출하는 콘택 홀들을 형성하는 단계; 그리고
    상기 보호막 위에 투명 도전성 물질을 도포하고 제4 마스크로 패턴하여 상기 박막 트랜지스터에 연결된 화소 전극과, 상기 화소 전극의 일부가 상기 게이트 물질의 일부와 중첩하는 보조 용량부를 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
  10. 제 9 항에 있어서,
    상기 게이트 물질을 형성하는 단계는,
    상기 기판 위에서 가로 방향으로 진행하는 게이트 배선;
    상기 게이트 배선에서 상기 박막 트랜지스터로 분기하는 게이트 전극; 그리고
    상기 게이트 배선의 일측 단부에 형성된 게이트 패드를 형성하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
  11. 제 10 항에 있어서, 상기 박막 트랜지스터를 완성하는 단계는,
    상기 게이트 절연막 위에 반도체 층을 도포하는 단계;
    상기 반도체 층의 표면을 플라즈마 처리하여 상기 반도체 층의 상층부 일부 두께에 불순물을 도핑하여 불순물 반도체 층을 형성하는 단계;
    상기 불순물 반도체 층 위에 소스-드레인 금속층을 도포하는 단계;
    상기 제2 마스크로 상기 소스-드레인 금속층, 상기 불순물 반도체 층 및 상기 반도체 층을 패턴하여, 상기 기판 위에서 세로 방향으로 진행하는 데이터 배선, 상기 게이트 전극과 중첩하는 반도체 채널층, 상기 반도체 채널층의 일측변 일부와 상기 일측변에서 일정 거리 이격하여 타측변 일부에 형성된 오믹 접촉층, 상기 데이터 배선에서 분기하여 상기 반도체 채널층의 상기 일측변에 형성된 상기 오믹 접촉층과 접촉하는 소스 전극, 그리고 상기 반도체 채널층의 상기 타측변에 형성된 상기 오믹 접촉층과 접촉하는 드레인 전극을 형성하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
  12. 제 11 항에 있어서,
    상기 게이트 물질을 형성하는 단계는,
    상기 게이트 배선과 평행하게 진행하는 공통 배선을 더 형성하고;
    상기 화소 전극을 형성하는 단계는,
    상기 보호막 위에서 상기 공통 배선과 연결되며, 상기 화소 전극과 평행하게 배열된 공통 전극을 더 형성하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
  13. 제 11 항에 있어서,
    상기 반도체 층을 도포하는 단계는, 상기 반도체 층의 두께를 1500Å 내지 2000Å로 도포하고;
    상기 불순물 반도체 층을 형성하는 단계는, 상기 반도체 층의 상기 상부층 50Å 내지 200Å 두께에 상기 불순물을 도핑하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
  14. 제 13 항에 있어서,
    상기 불순물 반도체를 형성하는 단계는, 포스핀(PH3) 가스를 이용한 플라즈마 처리공정으로 인 이온을 상기 반도체 층의 상층부에 도핑하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
  15. 제 9 항에 있어서, 상기 게이트 절연막을 형성하는 단계는,
    상기 게이트 절연막을 2000Å 내지 3000Å의 두께로 도포하는 단계; 그리고
    상기 게이트 절연막의 상기 상부층 20Å 내지 200Å 두께에 상기 불순물을 도핑하는 단계를 포함하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
  16. 제 15 항에 있어서,
    상기 불순물을 도핑하는 단계는, 포스핀(PH3) 가스를 이용한 플라즈마 처리공정으로 인 이온을 상기 게이트 절연막의 상기 상부층에 도핑하는 것을 특징으로 하는 평판 표시장치용 박막 트랜지스터 기판 제조 방법.
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* Cited by examiner, † Cited by third party
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