CN115331606A - 一种复位电路、复位电路的驱动方法及像素电路 - Google Patents
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Abstract
本申请实施例提供了一种复位电路、复位电路的驱动方法及像素电路，该复位电路包括：第一复位晶体管，第一复位晶体管包括第一有源层，以及位于第一有源层的第一侧的第一栅极和第二栅极，第一有源层具有第一栅极区域，以及分别位于第一栅极区域两侧的第一源漏区域和第二源漏区域；第一栅极和第二栅极位于第一栅极区域的第一侧；第一源漏区域用于被施加第一参考电压信号；第二源漏区域用于连接发光元件的阳极；第一栅极和第二栅极用于被施加第一栅极信号。本申请实施例在复位电路中采用包括两个栅极的第一复位晶体管，两个栅极在第一有源层中对应有两个沟道区域，使得复位晶体管有两个沟道区域分担、存储电荷，降低了复位晶体管的静电释放击伤风险。
Description
技术领域
本申请涉及屏幕显示领域，尤其涉及一种复位电路、复位电路的驱动方法及像素电路。
背景技术
薄膜晶体管（Thin-film transistor，TFT）的应用日益广泛，特别是在有源液晶显示器、固体图像传感器、三维立体集成电路、静态随机存取式存储器以及显示器件有机发光显示等领域的发展极为迅速。
目前，在像素补偿电路中，通常采用TFT对发光元件OLED的阳极进行复位，其他TFT为像素电路中的其他位置进行复位，不同的TFT可以连接相同的参考电压信号，即像素补偿电路可以为单参考电压Vref信号设计，不同的TFT也可以连接不同的参考电压信号，此时两个TFT分别连接两个不同的参考电压信号，即像素补偿电路为双参考电压信号设计。在单参考电压信号设计的像素补偿电路中，多个TFT的有源层可以连接在一起，而在双参考电压信号Vref设计的像素补偿电路中，多个TFT的有源层之间是断开的，使多个TFT独立工作，可以有效改善拖影效果。但是双Vref像素补偿电路中，对发光元件OLED的阳极进行复位通常为单栅结构，容易造成单栅结构TFT抗静电释放能力减弱，从而导致静电释放击伤风险。
发明内容
有鉴于此，本申请的目的在于提供了一种复位电路、复位电路的驱动方法及像素电路，以增加复位电路中TFT的抗静电释放能力，降低TFT的静电释放击伤风险，其具体技术方案如下：
第一方面，本申请提供了一种复位电路，所述复位电路包括第一复位晶体管，所述第一复位晶体管包括第一有源层，以及位于所述第一有源层的第一侧的第一栅极和第二栅极，所述第一有源层具有第一栅极区域，以及分别位于所述第一栅极区域两侧的第一源漏区域和第二源漏区域；
所述第一栅极和第二栅极位于所述第一栅极区域的第一侧；或所述第一栅极位于所述第一栅极区域的第一侧，所述第二栅极位于所述第一有源层的第一其他区域的第一侧或所述第一有源层的第二其他区域的第一侧，所述第一其他区域位于所述第二源漏区域背离所述第一栅极区域的一侧，所述第二其他区域位于所述第一源漏区域背离所述第一栅极区域的一侧；
所述第一源漏区域用于被施加第一参考电压信号；所述第二源漏区域用于连接发光元件的阳极；所述第一栅极和第二栅极用于被施加第一栅极信号。
第二方面，本申请还提供了一种复位电路的驱动方法，包括：
为上述第一方面或第一方面任一项的复位电路中的第一源漏区域施加第一参考电压信号。
第三方面，本申请还提供了一种像素电路，包括：
上述第一方面或第一方面任一项的复位电路，以及发光元件；
所述复位电路中的第二源漏区域用于连接发光元件的阳极。
本申请实施例提供的复位电路，包括：第一复位晶体管，第一复位晶体管包括第一有源层，以及位于第一有源层的第一侧的第一栅极和第二栅极，第一有源层具有第一栅极区域，以及分别位于第一栅极区域两侧的第一源漏区域和第二源漏区域；第一栅极和第二栅极位于第一栅极区域的第一侧；或第一栅极位于第一栅极区域的第一侧，第二栅极位于第一有源层的第一其他区域的第一侧或第一有源层的第二其他区域的第一侧，第一其他区域位于第二源漏区域背离第一栅极区域的一侧，第二其他区域位于第一源漏区域背离第一栅极区域的一侧；第一源漏区域用于被施加第一参考电压信号；第二源漏区域用于连接发光元件的阳极；第一栅极和第二栅极用于被施加第一栅极信号。本申请实施例在复位电路中采用包括两个栅极的第一复位晶体管，两个栅极在第一有源层中对应有两个沟道区域，使得第一复位晶体管有两个沟道区域分担、存储电荷，降低了第一复位晶体管的静电释放击伤风险。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了一种单Vref设计的像素补偿电路中第一晶体管和第二晶体管的俯视示意图；
图2示出了一种双Vref设计的像素补偿电路中第一晶体管和第二晶体管的俯视示意图；
图3示出了本申请提供的一种复位电路中第一复位晶体管的剖视示意图；
图4示出了本申请提供的另一种复位电路中第一复位晶体管的剖视示意图；
图5示出了本申请提供的又一种复位电路中第一复位晶体管的剖视示意图；
图6示出了本申请提供的一种复位电路中第二晶体管的剖视示意图；
图7示出了本申请提供的一种包括第一复位晶体管的复位电路的剖视示意图；
图8示出了本申请提供的一种包括第一复位晶体管的复位电路的俯视示意图；
图9示出了本申请提供的一种包括第一复位晶体管和第二晶体管的复位电路的俯视示意图；
图10示出了本申请提供的一种复位电路中第一复位晶体管和第二晶体管的俯视示意图；
图11示出了本申请提供的另一种包括第一复位晶体管的复位电路的剖视示意图；
图12示出了本申请提供的另一种包括第一复位晶体管的复位电路的俯视示意图；
图13示出了本申请提供的另一种包括第一复位晶体管和第二晶体管的复位电路的俯视示意图；
图14示出了本申请提供的另一种复位电路中第一复位晶体管和第二晶体管的俯视示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在7T1C像素补偿电路中，第一晶体管的主要目的是对发光元件OLED的阳极进行复位，第一晶体管一般为单栅结构的TFT。在单Vref设计的像素补偿电路中，第一晶体管和第二晶体管之间存在有源层poly进行连接。而双Vref设计的像素补偿电路中，第一晶体管和第二晶体管是断开的，第一晶体管和第二晶体管之间没有poly层进行连接，使得双Vref设计的像素补偿电路中的第一晶体管和第二晶体管独立工作，可以有效改善拖影效果。
以7T1C像素补偿电路为例，7T1C像素补偿电路包括第一晶体管和第二晶体管，第一晶体管和第二晶体管包括有源层和栅极层。图1示出了目前单Vref设计的像素补偿电路中第一晶体管101和第二晶体管102的俯视示意图，其中，第一晶体管101位于第二晶体管102的左侧，第一晶体管101用于对发光元件OLED的阳极进行复位，记为M7，第二晶体管可以用于分担第一晶体管101累积的电荷，记为M5，第一晶体管101和第二晶体管102共用有源层105和栅极层106。第一晶体管101中黑色圆点（最左侧圆点）处的电场强度为4.4073E8V/cm，第二晶体管102中靠近第一晶体管101一侧的黑色圆点（中间圆点）处的电场强度为4.4673E8V/cm，第二晶体管102中背离第一晶体管101一侧的黑色圆点（最右侧圆点）处的电场强度为4.7702E8V/cm；图2示出了双Vref设计的像素补偿电路中第一晶体管103和第二晶体管104的俯视示意图，其中，第一晶体管103位于第二晶体管104的左侧，第一晶体管101用于对发光元件OLED的阳极进行复位，记为M7，第二晶体管用于对像素补偿电路中的其他位置进行复位，记为M5，第一晶体管101和第二晶体管102共用有源层105和栅极层106。第一晶体管103中黑色圆点（最左侧圆点）处的电场强度为9.7557E8V/cm，第二晶体管104中靠近第一晶体管103一侧的黑色圆点（中间圆点）处的电场强度为4.5686E8V/cm，第二晶体管104中背离第一晶体管103一侧的黑色圆点（最右侧圆点）处的电场强度为5.5199E8V/cm。在科学计数法中，E表示10，比如5E3为5000，1E5为100000。
通过图1和图2可以看出，单Vref设计的像素补偿电路中第一晶体管的电场强度与第二晶体管的电场强度几乎相等，双Vref设计的像素补偿电路中第一晶体管的电场强度几乎是第二晶体管的电场强度的两倍。对比单Vref设计的像素补偿电路和双Vref设计的像素补偿电路，因为双Vref设计的像素补偿电路中第一晶体管和第二晶体管之间没有poly层进行连接，所以第一晶体管积累的电荷无法通过第二晶体管进行分担，使得双Vref设计的像素补偿电路容易造成第一晶体管抗静电释放（Electro-Static discharge，ESD）能力的减弱，从而导致ESD击伤风险。
为此，本申请实施例提供一种复位电路，在复位电路中采用双栅结构TFT，使得TFT有两个沟道区域分担、存储电荷，降低了TFT的电场强度和降低了TFT的ESD击伤风险。
请参见图3，示出了本申请实施例提供的一种复位电路中第一复位晶体管的剖视示意图，本申请实施例的复位电路至少包括第一复位晶体管，第一复位晶体管包括第一有源层200，以及位于第一有源层200的第一侧的第一栅极221和第二栅极222，第一有源层200具有第一栅极区域202，以及分别位于第一栅极区域202两侧的第一源漏区域201和第二源漏区域203；第一栅极221和第二栅极222位于第一栅极区域202的第一侧；第一源漏区域201用于被施加第一参考电压信号；第二源漏区域203用于连接发光元件的阳极；第一栅极221和第二栅极222用于被施加第一栅极信号。
当第一栅极221和第二栅极222位于第一栅极区域202的第一侧时，第一有源层200中正对第一栅极221的区域作为第一沟道区域，第一有源层200中正对第二栅极222的区域作为第二沟道区域。
本申请实施例中，第一有源层200的材料为单晶硅、多晶硅或铟镓锌氧化物（indium gallium zinc oxide，IGZO）。单晶硅可以为a-硅，需要说明的是，第一有源层200的具体材料可以由技术人员根据实际场景需要进行选择，本申请不做限定。
在一种可能实现的方式中，第一有源层200中第一沟道区域和第二沟道区域之间的区域为导电区域，该导电区域经过导电化处理。当第一有源层200的材料为多晶硅时，该导电化处理指对多晶硅进行掺杂，当第一有源层200的材料为IGZO时，该导电化处理指对IGZO进行激光照射。需要说明的是，导电化处理可以由技术人员根据实际场景需要进行处理，本申请不做限定。
在另一种可能实现的方式中，第一有源层200中第一沟道区域和第二沟道区域之间的距离小于预设距离。需要说明的是，预设距离可以由技术人员根据实际场景需要进行设定，本申请不做限定。
在本申请实施例中，第一复位晶体管具有两个沟道区域，则第一参考电压信号分别经过第一复位晶体管的两个沟道区域，同样的，第一复位晶体管积累的ESD电荷也经过两个沟道区域，沟道区域形成的电容分别存储部分ESD电荷，使得第一复位晶体管每个沟道区域的电场强度较大程度的降低。
请参见图4，示出了本申请实施例提供的另一种复位电路中第一复位晶体管的剖视示意图，本申请实施例的复位电路至少包括第一复位晶体管，第一复位晶体管包括第一有源层200，以及位于第一有源层200的第一侧的第一栅极221和第二栅极222，第一有源层200具有第一栅极区域202，以及分别位于第一栅极区域202两侧的第一源漏区域201和第二源漏区域203；第一栅极221位于第一栅极区域202的第一侧，第二栅极222位于第一有源层200的第一其他区域的第一侧，第一其他区域位于第二源漏区域203背离第一栅极区域202的一侧；第一源漏区域201用于被施加第一参考电压信号；第二源漏区域203用于连接发光元件的阳极；第一栅极221和第二栅极222用于被施加第一栅极信号。
请参见图5，示出了本申请实施例提供的又一种复位电路中第一复位晶体管的剖视示意图，本申请实施例的复位电路至少包括第一复位晶体管，第一复位晶体管包括第一有源层200，以及位于第一有源层200的第一侧的第一栅极221和第二栅极222，第一有源层200具有第一栅极区域202，以及分别位于第一栅极区域202两侧的第一源漏区域201和第二源漏区域203；第一栅极221位于第一栅极区域202的第一侧，第二栅极222位于第一有源层200的第二其他区域的第一侧，第二其他区域位于第一源漏区域201背离第一栅极区域202的一侧；第一源漏区域201用于被施加第一参考电压信号；第二源漏区域202用于连接发光元件的阳极；第一栅极221和第二栅极222用于被施加第一栅极信号。
其中，第一有源层200中正对第一栅极221的区域作为第一沟道区域，第一有源层200中正对第二栅极222的区域作为第二沟道区域。
在本申请实施例中，第一复位晶体管具有两个沟道区域，第一复位晶体管的第二沟道区域专门用于存储电荷，当第一复位晶体管积累ESD电荷时，ESD电荷会移动至第二沟道区域，而第二沟道区域形成一个电容，能够存储ESD电荷，从而减小第一沟道区域的电荷数量，降低第一复位晶体管的ESD击伤风险。
其中，第一源漏区域201为源极区域，第二源漏区域203为漏极区域，即在本申请实施例中，源极区域用于被施加第一参考电压信号，漏极区域用于连接发光元件的阳极。
本申请实施例在复位电路中采用包括两个栅极的第一复位晶体管，使得第一复位晶体管有两个沟道区域分担电荷，降低了第一复位晶体管的电场强度和ESD击伤风险。
参见图6，示出了本申请实施例提供的一种复位电路中第二晶体管的剖视示意图，在本申请实施例中，复位电路还包括第二晶体管，第二晶体管包括第二有源层300，以及位于第二有源层的第一侧的第三栅极320，第二有源层具有第二栅极区域302，以及分别位于第二栅极区域302两侧的第三源漏区域301和第四源漏区域303；
第三栅极320位于第二栅极区域302的第一侧；第三源漏区域301用于被施加第二参考电压信号，第三栅极320用于被施加第二栅极信号，第四源漏区域303用于连接驱动电路的控制端，驱动电路的第一端用于被施加驱动信号，第二端用于连接发光元件的阳极；
第二晶体管还包括位于第二有源层300的第一侧的第四栅极；
第四栅极位于第二栅极区域302的第一侧，第四栅极用于被施加第二栅极信号；
第一有源层200和第二有源层300之间具有绝缘结构。
需要说明的是，第一参考电压信号和第二参考电压信号可以是相同的，也可以是不同的。
其中，第一有源层200和第二有源层300位于同一层，且具有相同的材料。在本申请实施例中，第一有源层200和第二有源层300可以同层设置，这样第二有源层300和第一有源层200可以同时形成，简化制作工艺。
参见图7，示出了本申请实施例提供的一种包括第一复位晶体管的复位电路的剖视示意图，在本申请实施例中，复位电路还包括第一连接孔401和第一金属层240，第一连接孔401用于连接第一源漏区域201和第一金属层240，第一金属层240用于被施加第一参考电压信号。
复位电路还包括第二连接孔402和第二金属层250，第二连接孔402用于连接第一金属层240和第二金属层250，第一金属层240通过第二连接孔402和第二金属层250被施加第一参考电压信号。第一连接孔401和第二连接孔402位于第一金属层240的同一侧，第二金属层250位于第一有源层200和第一金属层240之间，第二金属层250和第一有源层200之间具有绝缘层。其中，绝缘层包括介电层230和栅极绝缘层210。栅极绝缘层210可以只形成于第一栅极221和第二栅极222的下方。由于第一源漏区域201具有多个连接孔和多个金属层，第二栅极222可以位于第一有源层200的第一其他区域的第一侧。复位电路还包括第三连接孔403和第三金属层260，第三连接孔403用于连接第二源漏区域203和第三金属层260，第三金属层260用于连接发光元件的阳极。
参见图7，第一参考电压信号由显示屏Panel两侧的驱动电路VSR提供，经过第二金属层250流向复位电路。第一参考电压信号通过第二连接孔402由第二金属层250流向第一金属层240，再通过第一连接孔401由第一金属层240流向第一有源层200的第一源漏区域201，第一参考电压信号会经过第一有源层200的第一沟道区域和第二沟道区域，最后通过第三连接孔403由第一有源层200的第二源漏区域203流向第三金属层260。其中，第一沟道区域的通断由第一栅极221决定，第二沟道区域的通断由第二栅极222决定。由此看出，第一参考电压信号经过第一复位晶体管的两个沟道区域，分担了过程中产生的ESD电荷，可以提高第一复位晶体管的抗ESD能力。
参见图8，示出了本申请实施例提供的一种包括第一复位晶体管的复位电路的俯视示意图，第一连接孔401和第二连接孔402在第一有源层200的两侧的上方且第一连接孔401和第二连接孔402均不在第一沟道区域和第二沟道区域之间，第一连接孔401和第二连接孔402之间需要一段第一金属层240连接。其中，栅极层220包括第一栅极221和第二栅极222。参见图9，示出了本申请实施例提供的一种包括第一复位晶体管和第二晶体管的复位电路的俯视示意图，第二参考电压信号由显示屏Panel两侧的驱动电路VSR提供，经过第五金属层350流向复位电路。第一参考电压信号通过第五连接孔502由第五金属层350流向第四金属层340，再通过第四连接孔501由第四金属层340流向第二有源层300。其中，第二晶体管的第三金属层350和第二有源层300之间具有绝缘层。其中，绝缘层包括第二介电层330和第二栅极绝缘层310，第二栅极绝缘层310可以只形成于第三栅极320和第四栅极的下方。图10示出本申请实施例提供的一种复位电路中第一复位晶体管和第二晶体管的俯视示意图，其中，第一复位晶体管中背离第二晶体管一侧的黑色圆点（最左侧圆点）处的电场强度为4.6707E8V/cm，第一复位晶体管中靠近第二晶体管一侧的黑色圆点（从左侧开始第二个圆点）处的电场强度为3.5845E8V/cm，第二晶体管中靠近第一复位晶体管一侧的黑色圆点（从左侧开始第三个圆点）处的电场强度为3.0196E8V/cm，第二晶体管中背离第一复位晶体管一侧的黑色圆点（最右侧圆点）处的电场强度为2.9191E8V/cm。可以看出本申请实施例可以较好地改善第一复位晶体管的抗ESD能力。
请参见图11，示出了本申请实施例提供的另一种包括第一复位晶体管的复位电路的剖视示意图，第一参考电压信号由显示屏Panel两侧的驱动电路VSR提供，经过第二金属层250流向复位电路。第一参考电压信号通过第二连接孔402由第二金属层250流向第一金属层240，再通过第一连接孔401由第一金属层240流向第一有源层200的第一源漏区域201，第一参考电压信号会经过第一有源层200的第一沟道区域，最后第一参考电压信号通过第三连接孔403由第一有源层200的第一栅极区域202流向第三金属层260。其中，第一沟道区域的通断由第一栅极221决定，第二沟道区域的通断由第二栅极222决定。在本申请实施例中，第二沟道区域与其上的第二栅极222形成一个电容，分担了过程中产生的ESD电荷，从而提高第一复位晶体管的抗ESD能力。
参见图12，示出了本申请实施例提供的另一种包括第一复位晶体管的复位电路的俯视示意图，第一连接孔401在第一沟道区域和第二沟道区域之间，且第一连接孔401和第二连接孔402需要一段第一金属层240连接。参见图13，示出了本申请实施例提供的另一种包括第一复位晶体管和第二晶体管的复位电路的俯视示意图，第二参考电压信号由显示屏Panel两侧的驱动电路VSR提供，经过第五金属层350流向复位电路。第一参考电压信号通过第五连接孔502由第五金属层350流向第四金属层340，再通过第四连接孔501由第四金属层340流向第二有源层300。图14示出本申请实施例提供的另一种复位电路中第一复位晶体管和第二晶体管的俯视示意图，其中，第一复位晶体管中背离第二晶体管一侧的黑色圆点（最左侧圆点）处的电场强度为2.7107E8V/cm，第一复位晶体管中靠近第二晶体管一侧的黑色圆点（从左侧开始第二个圆点）处的电场强度为4.4097E8V/cm，第二晶体管中靠近第一复位晶体管一侧的黑色圆点（从左侧开始第三个圆点）处的电场强度为2.0813E8V/cm，第二晶体管中背离第一复位晶体管一侧的黑色圆点（最右侧圆点）处的电场强度为2.2088E8V/cm。可以看出本申请实施例可以较好地改善第一复位晶体管的抗ESD能力。
在本申请实施例中，复位电路包括第一复位晶体管，第一复位晶体管包括第一有源层，以及位于第一有源层的一侧的第一栅极和第二栅极，第一有源层具有第一栅极区域，以及分别位于第一栅极区域两侧的第一源漏区域和第二源漏区域；第一栅极和第二栅极位于第一栅极区域的第一侧；或第一栅极位于第一栅极区域的第一侧，第二栅极位于第一有源层的第一其他区域的第一侧或第一有源层的第二其他区域的第一侧，第一其他区域位于第二源漏区域背离第一栅极区域的一侧，第二其他区域位于第一源漏区域背离第一栅极区域的一侧；第一源漏区域用于被施加第一参考电压信号；第二源漏区域用于连接发光元件的阳极；第一栅极和第二栅极用于被施加第一栅极信号。本申请实施例在复位电路中采用包括两个栅极的第一复位晶体管，两个栅极在第一有源层中对应有两个沟道区域，使得第一复位晶体管有两个沟道区域分担、存储电荷，降低了第一复位晶体管的静电释放击伤风险。
接下来对本申请提供的一种复位电路的驱动方法进行介绍，本申请实施例至少包括以下步骤：
S1，为上述任一种复位电路中的第一源漏区域施加第一参考电压信号。
在本申请实施例中，复位电路包括第一复位晶体管，第一复位晶体管包括第一有源层，以及位于第一有源层的一侧的第一栅极和第二栅极，第一有源层具有第一栅极区域，以及分别位于第一栅极区域两侧的第一源漏区域和第二源漏区域；第一栅极和第二栅极位于第一栅极区域的第一侧；或第一栅极位于第一栅极区域的第一侧，第二栅极位于第一有源层的第一其他区域的第一侧或第一有源层的第二其他区域的第一侧，第一其他区域位于第二源漏区域背离第一栅极区域的一侧，第二其他区域位于第一源漏区域背离第一栅极区域的一侧；第一源漏区域用于被施加第一参考电压信号；第二源漏区域用于连接发光元件的阳极；第一栅极和第二栅极用于被施加第一栅极信号。本申请实施例在复位电路中采用包括两个栅极的第一复位晶体管，两个栅极在第一有源层中对应有两个沟道区域，使得第一复位晶体管有两个沟道区域分担、存储电荷，降低了第一复位晶体管的静电释放击伤风险。
接下来对本申请提供的一种像素电路进行介绍，该像素电路包括上述任一种复位电路，以及发光元件；复位电路中的第二源漏区域用于连接发光元件的阳极。
在本申请实施例中，复位电路包括第一复位晶体管，第一复位晶体管包括第一有源层，以及位于第一有源层的一侧的第一栅极和第二栅极，第一有源层具有第一栅极区域，以及分别位于第一栅极区域两侧的第一源漏区域和第二源漏区域；第一栅极和第二栅极位于第一栅极区域的第一侧；或第一栅极位于第一栅极区域的第一侧，第二栅极位于第一有源层的第一其他区域的第一侧或第一有源层的第二其他区域的第一侧，第一其他区域位于第二源漏区域背离第一栅极区域的一侧，第二其他区域位于第一源漏区域背离第一栅极区域的一侧；第一源漏区域用于被施加第一参考电压信号；第二源漏区域用于连接发光元件的阳极；第一栅极和第二栅极用于被施加第一栅极信号。本申请实施例在复位电路中采用包括两个栅极的第一复位晶体管，两个栅极在第一有源层中对应有两个沟道区域，使得第一复位晶体管有两个沟道区域分担、存储电荷，降低了第一复位晶体管的静电释放击伤风险。
需要说明的是，各个实施例之间相同相似的部分互相参见即可。对于方法实施例、系统类实施例而言，由于其与装置类实施例基本相似，所以描述的比较简单，相关之处参见装置类实施例的部分说明即可。
对于前述的各实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本申请所必须的。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
以上仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (13)
1.一种复位电路，其特征在于，所述复位电路包括第一复位晶体管，所述第一复位晶体管包括第一有源层，以及位于所述第一有源层的第一侧的第一栅极和第二栅极，所述第一有源层具有第一栅极区域，以及分别位于所述第一栅极区域两侧的第一源漏区域和第二源漏区域；
所述第一栅极和第二栅极位于所述第一栅极区域的第一侧；或所述第一栅极位于所述第一栅极区域的第一侧，所述第二栅极位于所述第一有源层的第一其他区域的第一侧或所述第一有源层的第二其他区域的第一侧，所述第一其他区域位于所述第二源漏区域背离所述第一栅极区域的一侧，所述第二其他区域位于所述第一源漏区域背离所述第一栅极区域的一侧；
所述第一源漏区域用于被施加第一参考电压信号；所述第二源漏区域用于连接发光元件的阳极；所述第一栅极和第二栅极用于被施加第一栅极信号。
2.根据权利要求1所述的复位电路，其特征在于，所述复位电路还包括第二晶体管，所述第二晶体管包括第二有源层，以及位于所述第二有源层的第一侧的第三栅极，所述第二有源层具有第二栅极区域，以及分别位于所述第二栅极区域两侧的第三源漏区域和第四源漏区域；
所述第三栅极位于所述第二栅极区域的第一侧；所述第三源漏区域用于被施加第二参考电压信号，所述第三栅极用于被施加第二栅极信号，所述第四源漏区域用于连接驱动电路的控制端，所述驱动电路的第一端用于被施加驱动信号，第二端用于连接发光元件的阳极；
所述第一有源层和所述第二有源层之间具有绝缘结构。
3.根据权利要求2所述的复位电路，其特征在于，所述第二晶体管还包括位于所述第二有源层的第一侧的第四栅极；
所述第四栅极位于所述第二栅极区域的第一侧，所述第四栅极用于被施加第二栅极信号。
4.根据权利要求2所述的复位电路，其特征在于，所述第一有源层和所述第二有源层位于同一层，且具有相同的材料。
5.根据权利要求1-4任一项所述的复位电路，其特征在于，所述第一栅极和第二栅极位于所述第一栅极区域的第一侧时，所述第一有源层中正对所述第一栅极的区域作为第一沟道区域，所述第一有源层中正对所述第二栅极的区域作为第二沟道区域，所述第一有源层中第一沟道区域和第二沟道区域之间的区域为导电区域，所述导电区域经过导电化处理。
6.根据权利要求1-4任一项所述的复位电路，其特征在于，所述第一栅极和第二栅极位于所述第一栅极区域的第一侧时，所述第一有源层中正对所述第一栅极的区域作为第一沟道区域，所述第一有源层中正对所述第二栅极的区域作为第二沟道区域，所述第一有源层中第一沟道区域和第二沟道区域之间的距离小于预设距离。
7.根据权利要求1-4任一项所述的复位电路，其特征在于，所述复位电路还包括第一连接孔和第一金属层，所述第一连接孔用于连接所述第一源漏区域和所述第一金属层，所述第一金属层用于被施加第一参考电压信号。
8.根据权利要求7所述的复位电路，其特征在于，所述复位电路还包括第二连接孔和第二金属层，所述第二连接孔用于连接所述第一金属层和所述第二金属层，所述第一金属层通过所述第二连接孔和第二金属层被施加第一参考电压信号。
9.根据权利要求8所述的复位电路，其特征在于，所述第一连接孔和所述第二连接孔位于所述第一金属层的同一侧，所述第二金属层位于所述第一有源层和所述第一金属层之间，所述第二金属层和所述第一有源层之间具有绝缘层，所述第二栅极位于所述第一有源层的第一其他区域的第一侧。
10.根据权利要求1-4任一项所述的复位电路，其特征在于，所述复位电路还包括第三连接孔和第三金属层，所述第三连接孔用于连接所述第二源漏区域和所述第三金属层，所述第三金属层用于连接发光元件的阳极。
11.根据权利要求1-4任一项所述的复位电路，其特征在于，所述第一有源层的材料为多晶硅或铟镓锌氧化物。
12.一种复位电路的驱动方法，其特征在于，包括：
为权利要求1-11任一项所述的复位电路中的第一源漏区域施加第一参考电压信号。
13.一种像素电路，其特征在于，包括：
权利要求1-11任一项所述的复位电路，以及发光元件；
所述复位电路中的第二源漏区域用于连接发光元件的阳极。
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|---|---|---|---|---|
| US20100238095A1 (en) * | 2009-03-23 | 2010-09-23 | Beijing Boe Optoelectronics Technology Co., Ltd. | Pixel structure of active matrix organic light emitting display and manufacturing thereof |
| CN214255711U (zh) * | 2021-01-13 | 2021-09-21 | 合肥维信诺科技有限公司 | 静电保护电路、显示面板及显示装置 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100238095A1 (en) * | 2009-03-23 | 2010-09-23 | Beijing Boe Optoelectronics Technology Co., Ltd. | Pixel structure of active matrix organic light emitting display and manufacturing thereof |
| CN101847648A (zh) * | 2009-03-23 | 2010-09-29 | 北京京东方光电科技有限公司 | 有源矩阵有机发光二极管像素结构及其制造方法 |
| CN214255711U (zh) * | 2021-01-13 | 2021-09-21 | 合肥维信诺科技有限公司 | 静电保护电路、显示面板及显示装置 |
| CN114823727A (zh) * | 2022-04-15 | 2022-07-29 | 京东方科技集团股份有限公司 | 阵列基板、显示面板和显示装置 |
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