KR100661417B1 - 박막 트랜지스터 장치 및 그 제조 방법 - Google Patents

박막 트랜지스터 장치 및 그 제조 방법 Download PDF

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Abstract

게이트 절연막이 얇은 저전압 구동 TFT와 게이트 절연막이 두꺼운 고전압 구동 TFT를 갖는 박막 트랜지스터 장치에서, 고전압 구동 TFT의 게이트 전극 및 소스/드레인 전극을 Al 합금 등의 저저항 금속으로 형성할 수 있고, 또한 열 활성화 처리에 의해 불순물의 활성화를 행할 수 있는 박막 트랜지스터 장치 및 그 제조 방법을 제공한다. 제1 절연막(117)을 형성하고, 제1 절연막(117) 상에 Mo막에 의해 저전압 구동 TFT의 게이트 전극(118)과 고전압 구동 TFT의 채널로 되는 영역을 피복하는 마스크막을 형성하며, 게이트 전극(118) 및 마스크막을 마스크로 하여 반도체막(115)에 불순물을 주입하여, 고농도 불순물 영역(122, 124)을 형성한다. 그 후, 예를 들면 500℃, 2 시간의 조건에서 열처리하여 불순물을 활성화한다. 계속해서, 마스크막을 제거하고, 제2 절연막(126)을 형성하며, 그 위에 Al 합금에 의해 고전압 구동 TFT의 게이트 전극(127)을 형성한다.
게이트 절연막, 저전압 구동 TFT, 고전압 구동 TFT, 저저항 금속, 마스크막, 게이트 전극, 채널, 활성화

Description

박막 트랜지스터 장치 및 그 제조 방법{THIN FILM TRANSISTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1의 (a)는 종래의 액정 표시 패널의 주변 회로부에 형성된 저전압 구동 TFT를 도시하는 단면도이고, 도 1의 (b)는 종래의 액정 표시 패널의 표시부에 형성된 고전압 구동 TFT를 도시하는 단면도.
도 2는 본 발명의 제1 실시예의 박막 트랜지스터 장치(투과형 액정 표시 패널)의 전체 구성을 도시하는 블록도.
도 3의 (a)는 본 발명의 제1 실시예의 액정 표시 패널의 1 화소를 도시하는 평면도이고, 도 3의 (b)는 도 3의 (a)의 A-A'선의 위치에서의 모식 단면을 도시하는 도면.
도 4의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(1 단계).
도 5의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(2 단계).
도 6의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(3 단계).
도 7의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(4 단계).
도 8의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(5 단계).
도 9의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(6 단계).
도 10의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(7 단계).
도 11의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(8 단계).
도 12의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(9 단계).
도 13의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(10 단계).
도 14의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(11 단계).
도 15의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(12 단계).
도 16의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(13 단계).
도 17의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표 시 패널)의 제조 방법을 도시하는 단면도(14 단계).
도 18의 (a)∼(d)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(15 단계).
도 19의 (a)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법의 일 공정을 도시하는 상면도이고, 도 19의 (b)는 도 19의 (a)의 A-A'선의 위치에서의 단면도이며, 도 19의 (c)는 도 19의 (a)의 B-B'선의 위치에서의 단면도.
도 20의 (a)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법의 일 공정을 나타내는 상면도이고, 도 20의 (b)는 도 20의 (a)의 A-A'선의 위치에서의 단면도이며, 도 20의 (c)는 도 20의 (a)의 B-B'선의 위치에서의 단면도.
도 21의 (a)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법의 일 공정을 나타내는 상면도이고, 도 21의 (b)는 도 21의 (a)의 A-A'선의 위치에서의 단면도이며, 도 21의 (c)는 도 21의 (a)의 B-B'선의 위치에서의 단면도.
도 22의 (a)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법의 일 공정을 나타내는 상면도이고, 도 22의 (b)는 도 22의 (a)의 A-A'선의 위치에서의 단면도이며, 도 22의 (c)는 도 22의 (a)의 B-B'선의 위치에서의 단면도.
도 23의 (a)는 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패 널)의 제조 방법의 일 공정을 나타내는 상면도이고, 도 23의 (b)는 도 23의 (a)의 A-A'선의 위치에서의 단면도이며, 도 23의 (c)는 도 23의 (a)의 B-B'선의 위치에서의 단면도.
도 24의 (a)∼(d)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(1 단계).
도 25의 (a)∼(d)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(2 단계).
도 26의 (a)∼(d)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(3 단계).
도 27의 (a)∼(d)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(4 단계).
도 28의 (a)∼(d)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(5 단계).
도 29의 (a)∼(d)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(6 단계).
도 30의 (a)∼(d)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(7 단계).
도 31의 (a)∼(d)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(8 단계).
도 32의 (a)∼(d)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표 시 패널)의 제조 방법을 도시하는 단면도(9 단계).
도 33의 (a)∼(d)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(10 단계).
도 34의 (a)∼(d)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(11 단계).
도 35의 (a)∼(d)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(12 단계).
도 36의 (a)∼(d)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(13 단계).
도 37의 (a)∼(d)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(14 단계).
도 38의 (a)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법의 일 공정을 나타내는 상면도이고, 도 38의 (b)는 도 38의 (a)의 A-A'선의 위치에서의 단면도이며, 도 38의 (c)는 도 38의 (a)의 B-B'선의 위치에서의 단면도.
도 39의 (a)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법의 일 공정을 나타내는 상면도이고, 도 39의 (b)는 도 39의 (a)의 A-A'선의 위치에서의 단면도이며, 도 39의 (c)는 도 39의 (a)의 B-B'선의 위치에서의 단면도.
도 40의 (a)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패 널)의 제조 방법의 일 공정을 나타내는 상면도이고, 도 40의 (b)는 도 40의 (a)의 A-A'선의 위치에서의 단면도이며, 도 40의 (c)는 도 40의 (a)의 B-B'선의 위치에서의 단면도.
도 41의 (a)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법의 일 공정을 나타내는 상면도이고, 도 41의 (b)는 도 41의 (a)의 A-A'선의 위치에서의 단면도이며, 도 41의 (c)는 도 41의 (a)의 B-B'선의 위치에서의 단면도.
도 42의 (a)는 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법의 일 공정을 나타내는 상면도이고, 도 42의 (b)는 도 42의 (a)의 A-A'선의 위치에서의 단면도이며, 도 42의 (c)는 도 42의 (a)의 B-B'선의 위치에서의 단면도.
도 43의 (a)∼(d)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(1 단계).
도 44의 (a)∼(d)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(2 단계).
도 45의 (a)∼(d)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(3 단계).
도 46의 (a)∼(d)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(4 단계).
도 47의 (a)∼(d)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표 시 패널)의 제조 방법을 도시하는 단면도(5 단계).
도 48의 (a)∼(d)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(6 단계).
도 49의 (a)∼(d)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(7 단계).
도 50의 (a)∼(d)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(8 단계).
도 51의 (a)∼(d)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(9 단계).
도 52의 (a)∼(d)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(10 단계).
도 53의 (a)∼(d)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(11 단계).
도 54의 (a)∼(d)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(12 단계).
도 55의 (a)∼(d)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(13 단계).
도 56의 (a)∼(d)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 도시하는 단면도(14 단계).
도 57의 (a)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패 널)의 제조 방법의 일 공정을 나타내는 상면도이고, 도 57의 (b)는 도 57의 (a)의 A-A'선의 위치에서의 단면도이며, 도 57의 (c)는 도 57의 (a)의 B-B'선의 위치에서의 단면도.
도 58의 (a)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법의 일 공정을 나타내는 상면도이고, 도 58의 (b)는 도 58의 (a)의 A-A'선의 위치에서의 단면도이며, 도 58의 (c)는 도 58의 (a)의 B-B'선의 위치에서의 단면도.
도 59의 (a)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법의 일 공정을 나타내는 상면도이고, 도 59의 (b)는 도 59의 (a)의 A-A'선의 위치에서의 단면도이며, 도 59의 (c)는 도 59의 (a)의 B-B'선의 위치에서의 단면도.
도 60의 (a)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법의 일 공정을 나타내는 상면도이고, 도 60의 (b)는 도 60의 (a)의 A-A'선의 위치에서의 단면도이며, 도 60의 (c)는 도 60의 (a)의 B-B'선의 위치에서의 단면도.
도 61의 (a)는 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법의 일 공정을 나타내는 상면도이고, 도 61의 (b)는 도 61의 (a)의 A-A'선의 위치에서의 단면도이며, 도 61의 (c)는 도 61의 (a)의 B-B'선의 위치에서의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 111, 151, 211, 311 : 글래스 기판
12, 20, 112, 129, 212, 229, 312, 330 : SiN막
13, 15, 16, 18, 113, 117, 126, 213, 217, 226, 313, 317, 326 : SiO2막
14, 115, 215, 315 : 다결정 실리콘막
17a, 17b, 105g, 127a, 227a, 327a : 게이트 전극
19a, 19b, 131, 231, 332 : 소스/드레인 전극
101 : 제어 회로
102 : 데이터 드라이버
103 : 게이트 드라이버
104 : 표시부
105 : TFT
106 : 표시 셀
107 : 보조 용량
108, 131b, 231b, 332b : 데이터 버스 라인
109, 127b, 227b, 327b : 게이트 버스 라인
110 : TFT 기판
114 : 비정질 실리콘막
116, 121, 123, 125, 128, 216, 218, 221, 223, 225, 228, 316, 319, 321, 3223 : 레지스트막
118, 220, 318 : Mo막
120, 219, 329 : n형 저농도 불순물 영역
122, 224, 322 : n형 고농도 불순물 영역
124, 222, 320 : p형 고농도 불순물 영역
127, 227, 327 : Al-Nd막
137, 237, 337 : 유기 절연막
139, 239, 339 : 화소 전극
150 : 대향 기판
152 : 블랙 매트릭스
153 : 컬러 필터
154 : 공통 전극
160 : 액정
171 : 제1 절연막
172 : 제2 절연막
173 : 제3 절연막
174 : 보조 용량 버스 라인
175 : 보조 용량 전극
본 발명은, 저전압으로 구동되는 박막 트랜지스터와 고전압으로 구동되는 박막 트랜지스터를 갖는 박막 트랜지스터 장치 및 그 제조 방법에 관한 것으로, 특히 표시 영역의 외측에 박막 트랜지스터로 구성되는 주변 회로를 구비한 액정 표시 패널에 적용 가능한 박막 트랜지스터 장치 및 그 제조 방법에 관한 것이다.
액정 표시 장치는, 경량이며 또한 박형이어서 소비 전력이 적어, 휴대 단말기(PDA), 노트북 컴퓨터 및 데스크탑형 퍼스널 컴퓨터 등의 디스플레이나 비디오 카메라의 파인더 등, 여러가지의 전자 기기에 사용되고 있다. 특히, 각 화소(서브 픽셀)마다 스위칭 소자로서 TFT(Thin Film Transistor : 박막 트랜지스터)를 설치한 액티브 매트릭스형 액정 표시 장치는, 구동 능력이 높아서 우수한 표시 특성을 나타낸다.
일반적으로, 액정 표시 장치는 2개의 기판과, 이들 기판 사이에 봉입된 액정으로 구성되어 있다. 한쪽 기판에는 화소(서브 픽셀)마다 화소 전극 및 TFT 등이 형성되고, 다른쪽 기판에는 화소 전극에 대향하는 컬러 필터와, 각 화소 공통의 공통(공통) 전극이 형성되어 있다. 이하, 화소 전극 및 TFT가 형성된 기판을 TFT 기판이라 하며, TFT 기판에 대향하여 배치되는 기판을 대향 기판이라 한다. 또한, TFT 기판과 대향 기판 사이에 액정을 봉입하여 이루어지는 구조물을 액정 표시 패널이라고 한다.
최근, 드라이버(구동 회로) 등의 주변 회로를 표시 영역의 외측에 형성한 주변 회로 일체형 액정 표시 패널이 주목받고 있다. 주변 회로 일체형 액정 표시 패널에서는, 구동 능력이 높은 TFT를 형성하기 위해, TFT의 활성층으로 되는 반도체 막을 다결정 실리콘으로 형성하는 것이 필요하게 된다.
다결정 실리콘 TFT에서는, 이온 도핑 장치 등을 사용하여 컨택트 영역에 불순물을 고농도로 주입하고, 그 후 활성화 처리가 실시된다. 활성화 처리에는, 펄스 발진의 엑시머 레이저로부터 출력되는 레이저광을 조사하는 레이저 활성화 처리와, 열처리에 의해 불순물을 활성화하는 열 활성화 처리가 있다. 레이저 활성화 처리의 경우, 게이트 전극 너머로 레이저광을 조사하기 때문에, 게이트 전극 재료로는 반사율이 높은 금속이 사용된다. 한편, 열 활성화 처리의 경우, 500℃ 이상의 온도에서 가열하기 때문에, 게이트 전극 재료로는 고융점 금속이 사용된다.
그런데, 휴대 단말기 등에 이용되는 디스플레이에서는, 저소비 전력화가 요구기 때문에, 주변 회로는 가능한 한 저전압화하는 것이 요구된다. 이 때문에, 주변 회로는 게이트 절연막의 막 두께가 작은 TFT로 구성하는 것이 바람직하다. 그러나, 액정 표시 패널에서는, 액정 구동에 필요한 전압을 확보하기 위해 7∼10V 이상의 전압(표시 전압)이 TFT를 통해 화소 전극에 인가되기 때문에, TFT의 게이트 절연막의 두께를 80∼150㎚로 두껍게 하여, 게이트 내압을 확보할 필요가 있다. 그 때문에, 주변 회로 일체형 액정 표시 패널에서는, 동작 전압이 높은 TFT로 주변 회로를 형성하게 되어, 소비 전력이 커진다는 문제점이 있다.
이러한 문제점을 해결하기 위해, 본원 발명자 등은, 예를 들면 일본 특개 제2003-188183호 공보에 개시되어 있는 바와 같이, 표시부의 TFT(이하, 화소 TFT라고도 함)의 게이트 절연막과 주변 회로부의 TFT의 게이트 절연막의 두께를 상이하게 하는 것을 제안하고 있다. 이하, 게이트 절연막이 얇은 쪽의 TFT를 저전압 구동 TFT라 하며, 게이트 절연막이 두꺼운 쪽의 TFT를 고전압 구동 TFT라 한다.
도 1의 (a)는 액정 표시 패널의 주변 회로부에 형성된 저전압 구동 TFT를 도시하는 단면도이며, 도 1의 (b)는 액정 표시 패널의 표시부에 형성된 고전압 구동 TFT를 도시하는 단면도이다. 이들 도 1의 (a), (b)를 참조하여, 종래의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법에 대하여 설명한다.
먼저, TFT 기판의 베이스로 되는 글래스 기판(11)을 준비하고, 이 글래스 기판(11) 위에 SiN(질화 실리콘)막(12) 및 SiO2(산화 실리콘)막(13)을 형성하여 기초막으로 한다.
계속해서, 기초막의 SiO2막(13) 상에 비정질 실리콘막을 형성한 후, 비정질 실리콘막에 레이저광을 조사하여, 다결정 실리콘막(14)을 형성한다. 그 후, 포토리소그래피법에 의해 다결정 실리콘막(14)을 소정의 형상으로 패터닝한다.
계속해서, 글래스 기판(11)의 상측 전면에 SiO2막(15)을 형성한 후, 이 SiO2막(15)을 패터닝하여, 저전압 구동 TFT 형성 영역의 SiO2막(15)을 제거한다. 그 후, 글래스 기판(11)의 상측 전면에 SiO2막(16)을 형성하고, 또한 예를 들면 Al-Nd(알루미늄-네오디뮴) 등의 Al 합금으로 이루어지는 도전막을 형성한다.
계속해서, 도전막 상에 소정의 형상의 레지스트막을 형성하고, 이 레지스트막을 마스크로 하여 도전막 및 SiO2막(15, 16)을 에칭한다. 이것에 의해, 저전압 구동 TFT 및 고전압 구동 TFT의 게이트 전극(17a, 17b) 및 게이트 버스 라인이 형 성된다. 또한, 저전압 구동 TFT 형성 영역에서는, SiO2막(16)이 게이트 절연막으로 되고, 고전압 구동 TFT 형성 영역에서는 SiO2막(15, 16)의 적층막이 게이트 절연막으로 된다.
그 후, 다결정 실리콘막(14)에 불순물을 이온 주입하여, 저전압 구동 TFT의 소스/드레인으로 되는 고농도 불순물 영역(14a)과, 고전압 구동 TFT의 소스/드레인으로 되는 고농도 불순물 영역(14b)을 형성한다. 이 경우에, 고전압 구동 TFT 형성 영역에서는, 도 1의 (b)에 도시한 바와 같이, 게이트 전극(17b)과 게이트 절연막(SiO2막(15, 16)) 간의 단차를 이용하여, 고농도 불순물 영역(14b)과 채널 영역 사이에 저농도 불순물 영역(LDD(Lightly Doped Drain))(14c)을 형성하여도 된다.
계속해서, 불순물이 주입된 다결정 실리콘막(14)에 레이저광을 조사하여, 불순물을 활성화한다. 그 후, 글래스 기판(11)의 상측 전면에 SiO2막(18)을 형성한다. 그리고, SiO2막(18)에 컨택트홀을 형성한 후, 전면에 Al 또는 Al 합금으로 이루어지는 금속막을 형성하고, 이 금속막을 패터닝하여, 소스/드레인 전극(19a, 19b) 및 데이터 버스 라인을 형성한다. 계속해서, 글래스 기판(11)의 상측 전면에 SiN막(20)을 형성하여, TFT를 피복한다. 또한, 절연성 유기 수지막(21)을 형성한다. 이와 같이 하여, 게이트 절연막의 두께가 상이한 2 종류의 TFT를 갖는 주변 회로 일체형 액정 표시 패널을 형성할 수 있다.
[특허 문헌1]
일본 특개 제2003-188183호 공보
그러나, 상술한 종래의 박막 트랜지스터 장치의 제조 방법에서는, TFT의 게이트 전극 및 게이트 버스 라인을 Al 또는 Al 합금으로 형성하고 있기 때문에, 게이트 버스 라인의 저항값은 낮지만, 불순물의 활성화를 열 활성화 처리에 의해 행할 수 없고, 레이저 활성화 처리에 의해 불순물의 활성화를 행할 필요가 있다. 그러나, 열 활성화 처리에 의해 불순물을 활성화하는 편이, 레이저 활성화 처리에 의해 불순물을 활성화한 경우에 비해 핫 캐리어 열화의 영향을 받기 어려워서, 신뢰성이 높은 TFT를 형성할 수 있음이 판명되어 있다.
열 활성화 처리가 가능하도록 게이트 전극을 고융점 금속에 의해 형성하는 방법도 생각할 수 있지만, 그렇게 하면 대형의 액정 표시 패널의 경우에는, 게이트 버스 라인의 저항이 커져서, 신호가 감쇠되어 TFT를 구동할 수 없게 될 우려가 있다. 저항을 작게 하기 위해 게이트 버스 라인의 폭을 넓게 하거나, 두께를 두껍게 하는 방법도 생각할 수 있다. 그러나, 그 경우에는 고정밀화가 곤란해진다는 새로운 문제가 발생한다.
이상으로부터, 본 발명의 목적은, 게이트 절연막이 얇은 저전압 구동 TFT와 게이트 절연막이 두꺼운 고전압 구동 TFT를 갖는 박막 트랜지스터 장치에서, 고전압 구동 TFT의 게이트 전극 및 소스/드레인 전극을 Al 합금 등의 저저항 금속으로 형성할 수가 있으며, 또한 열 활성화 처리에 의해 불순물의 활성화를 행할 수 있는 박막 트랜지스터 장치 및 그 제조 방법을 제공하는 것에 있다.
상기 과제는, 기판과, 상기 기판 상에 형성되며 제1 절연막을 게이트 절연막으로 하는 제1 박막 트랜지스터와, 상기 기판 상에 형성되며 상기 제1 절연막과 제2 절연막의 적층막을 게이트 절연막으로 하는 제2 박막 트랜지스터를 포함하고, 상기 제2 박막 트랜지스터의 게이트 전극이 상기 제1 박막 트랜지스터의 게이트 전극보다 저저항이며 저융점인 도전체로 이루어지는 것을 특징으로 하는 박막 트랜지스터 장치에 의해 해결한다.
상기한 박막 트랜지스터 장치는, 예를 들면, 기판의 제1 n형 박막 트랜지스터 형성 영역, 제1 p형 박막 트랜지스터 형성 영역, 제2 n형 박막 트랜지스터 형성 영역 및 제2 p형 박막 트랜지스터 형성 영역 위에 반도체막을 형성하는 제1 공정과, 상기 기판의 상측 전면에 제1 절연막을 형성하는 제2 공정과, 상기 제1 절연막 위에 제1 금속막을 형성하는 제3 공정과, 상기 제1 금속막을 패터닝하여 상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제1 p형 박막 트랜지스터 형성 영역에 제1 게이트 전극을 형성함과 함께, 상기 제2 n형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역 위에 적어도 채널로 되는 영역을 피복하는 마스크막을 형성하는 제4 공정과, 상기 제1 게이트 전극 및 상기 마스크막을 마스크로 하여 상기 제1 n형 박막 트랜지스터 형성 영역, 상기 제1 p형 박막 트랜지스터 형성 영역, 상기 제2 n형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 반도체막에 n형 불순물을 주입하여 n형 저농도 불순물 영역을 형성하는 제5 공정과, 상기 제2 n형 박막 트랜지스터 형성 영역의 마스크막 및 그 근방의 영역을 피복함과 함께, 상기 제1 p형 박막 트랜지스터 형성 영역 전체 및 상기 제2 p형 박막 트랜지스터 형성 영역 전체를 피복하는 제1 레지스트막을 형성하는 제6 공정과, 상기 제1 게이트 전극과 상기 제1 레지스트막을 마스크로 하여, 상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제2 n형 박막 트랜지스터 형성 영역의 상기 반도체막에 n형 불순물을 주입하여, 상기 n형 저농도 불순물 영역보다 불순물 농도가 높은 n형 고농도 불순물 영역을 형성하는 제7 공정과, 상기 제1 레지스트막을 제거하는 제8 공정과, 상기 제1 n형 박막 트랜지스터 형성 영역 전체 및 상기 제2 n형 박막 트랜지스터 형성 영역 전체를 피복하는 제2 레지스트막을 형성하는 제9 공정과, 상기 제1 게이트 전극과 상기 제2 레지스트막을 마스크로 하여 상기 제1 p형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 반도체막에 p형 불순물을 주입하여 소스/드레인으로 되는 p형 고농도 불순물 영역을 형성하는 제10 공정과, 상기 제2 레지스트막을 제거하는 제11 공정과, 상기 제2 n형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 마스크막을 제거하는 제12 공정과, 상기 기판의 상측 전체에 제2 절연막을 형성하는 제13 공정과, 상기 제2 절연막 위에, 상기 제1 금속막에 비해 저저항이며 저융점의 금속으로 이루어지는 제2 금속막을 형성하는 제14 공정과, 상기 제2 금속막을 패터닝하여 상기 제2 n형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역에 제2 게이트 전극을 형성하는 제15 공정을 갖고, 상기 제11 공정의 종료로부터 상기 제14 공정의 개시까지의 사이에, 상기 제1 금속막을 구성하는 금속의 융점보다 낮은 온도에서 상기 반도체막에 주입한 불순물을 활성화하는 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법에 의해 제조된다.
이 방법에서는, 제1 금속막에 의해 저전압 구동 박막 트랜지스터의 게이트 전극과 고전압 구동 박막 트랜지스터의 채널로 되는 영역을 피복하는 마스크막을 형성하고, 게이트 전극, 마스크막 및 레지스트막을 마스크로 하여, 소스/드레인으로 되는 n형 고농도 불순물 영역 및 p형 고농도 불순물 영역을 형성한다. 그리고, 예를 들면 이들 n형 고농도 불순물 영역 및 p형 고농도 불순물 영역에 주입한 불순물을 열처리에 의해 활성화한 후, 기판의 상측 전면에 제2 절연막을 형성하고, 그 위에 고전압 구동 박막 트랜지스터의 게이트 전극을 형성한다.
이에 의해, 고전압 구동 박막 트랜지스터의 게이트 전극 재료로서 Al 등의 저저항이며 저융점의 금속을 사용하는 것이 가능하게 된다. 따라서, 액정 표시 패널을 대형화해도, 버스 라인을 Al 등의 저저항이며 저융점의 금속으로 형성할 수 있으므로, 신호의 감쇠에 의한 문제점의 발생이 회피되어, 신뢰성을 확보할 수 있다.
이 방법에서는, 저전압 구동 박막 트랜지스터에는 LDD 영역이 없고, n형 고전압 구동 박막 트랜지스터는 LDD 영역을 갖는 구조로 된다. 그리고, n형 고전압 구동 박막 트랜지스터는 LDD 영역의 일부와 게이트 전극이 오버랩된 구조(게이트 오버랩 구조: GOLD 구조), 또는 LDD 영역과 채널 영역 사이에 불순물이 도입되어 있지 않은 반도체로 이루어지는 영역을 갖는 오프셋 구조로 된다. 온 저항을 유지하면서 신뢰성을 높이기 위해서는, 게이트 오버랩 구조로 하는 것이 바람직하다.
또한, p형 고전압 구동 박막 트랜지스터는, 고농도 불순물 영역의 일부와 게이트 전극이 오버랩된 구조, 또는 고농도 불순물 영역과 채널 영역 사이에 불순물이 도입되어 있지 않은 반도체로 이루어지는 영역을 갖는 오프셋 구조로 된다.
상기한 박막 트랜지스터 장치는, 예를 들면, 기판의 제1 n형 박막 트랜지스터 형성 영역, 제1 p형 박막 트랜지스터 형성 영역, 제2 n형 박막 트랜지스터 형성 영역 및 제2 p형 박막 트랜지스터 형성 영역 위에 반도체막을 형성하는 제1 공정과, 상기 기판의 상측 전면에 제1 절연막을 형성하는 제2 공정과, 포토레지스트법에 의해, 상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제2 n형 박막 트랜지스터 형성 영역의 채널로 되는 영역 위와, 상기 제1 p형 박막 트랜지스터 형성 영역 전체 및 상기 제2 p형 박막 트랜지스터 형성 영역 전체를 피복하는 레지스트막을 형성하는 제3 공정과, 상기 레지스트막을 마스크로 하여 상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제2 n형 박막 트랜지스터 형성 영역의 상기 반도체막에 n형 불순물을 주입하여 n형 저농도 불순물 영역을 형성하는 제4 공정과, 상기 레지스트막을 제거하는 제5 공정과, 상기 제1 절연막 위에 제1 금속막을 형성하는 제6 공정과, 상기 제1 p형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 제1 금속막을 패터닝하여 상기 제1 p형 박막 트랜지스터 형성 영역에 제1 게이트 전극을 형성함과 함께, 상기 제2 p형 박막 트랜지스터 형성 영역의 채널로 되는 영역을 피복하는 제1 마스크막을 형성하는 제7 공정과, 상기 제1 게이트 전극 및 상기 제1 마스크막을 마스크로 하여 상기 제1 p형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 반도체막에 p형 불 순물을 주입하여, 소스/드레인으로 되는 p형 고농도 불순물 영역을 형성하는 제8 공정과, 상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제2 n형 박막 트랜지스터 형성 영역의 상기 제1 금속막을 패터닝하여 상기 제1 n형 박막 트랜지스터 형성 영역에 제2 게이트 전극을 형성함과 함께, 상기 제2 n형 박막 트랜지스터 형성 영역의 LDD로 되는 영역의 일부와 채널로 되는 영역을 피복하는 제2 마스크막을 형성하는 제9 공정과, 상기 제2 게이트 전극 및 상기 제2 마스크막을 마스크로 하여 상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제2 n형 박막 트랜지스터 형성 영역의 상기 반도체막에 n형 불순물을 주입하여, 상기 n형 저농도 불순물 영역보다 불순물 농도가 높은 n형 고농도 불순물 영역을 형성하는 제10 공정과, 상기 제2 n형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 제1 및 제2 마스크막을 제거하는 제11 공정과, 상기 기판의 상측 전면에 제2 절연막을 형성하는 제12 공정과, 상기 제2 절연막 위에, 상기 제1 금속막에 비해 저저항이며 저융점의 금속으로 이루어지는 제2 금속막을 형성하는 제13 공정과, 상기 제2 금속막을 패터닝하여 상기 제2 n형 박막 트랜지스터 형성 영역에 제3 게이트 전극을 형성함과 함께, 상기 제2 p형 박막 트랜지스터 형성 영역에 제4 게이트 전극을 형성하는 제14 공정을 갖고, 상기 제10 공정의 종료로부터 상기 제13 공정의 개시까지의 사이에, 상기 제1 금속막을 구성하는 금속의 융점보다 낮은 온도에서 상기 반도체막에 주입한 불순물을 활성화하는 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법에 의해 제조된다.
이 방법에서도, 제1 금속막에 의해 저전압 구동 박막 트랜지스터의 게이트 전극과 고전압 구동 박막 트랜지스터의 채널로 되는 영역을 피복하는 마스크막을 형성하고, 게이트 전극 및 마스크막을 마스크로 하여, 소스/드레인으로 되는 n형 고농도 불순물 영역 및 p형 고농도 불순물 영역을 형성한다. 그리고, 예를 들면 이들 n형 고농도 불순물 영역 및 p형 고농도 불순물 영역에 주입한 불순물을 열처리에 의해 활성화한 후, 기판의 상측 전면에 제2 절연막을 형성하고, 그 위에 고전압 구동 박막 트랜지스터의 게이트 전극을 형성한다.
이에 의해, 고전압 구동 박막 트랜지스터의 게이트 전극 재료로서 Al 등의 저저항이며 저융점의 금속을 사용하는 것이 가능하게 된다. 따라서, 액정 표시 패널을 대형화해도, 버스 라인을 Al 등의 저저항이며 저융점의 금속으로 형성할 수 있으므로, 신호의 감쇠에 의한 문제점의 발생이 회피되어, 신뢰성을 확보할 수 있다.
이 방법에서는, n형 저전압 구동 박막 트랜지스터는 LDD 영역을 갖지 않는 구조, 또는 LDD 영역과 게이트 전극이 오버랩된 구조로 된다. 또한, n형 고전압 구동 박막 트랜지스터는, LDD 영역을 갖고, 또한 LDD 영역의 일부와 게이트 전극이 오버랩된 구조, 또는 LDD 영역과 채널 영역 사이에 불순물이 도입되어 있지 않은 반도체로 이루어지는 영역을 갖는 오프셋 구조로 된다.
상기한 박막 트랜지스터 장치는, 예를 들면, 기판의 제1 n형 박막 트랜지스터 형성 영역, 제1 p형 박막 트랜지스터 형성 영역, 제2 n형 박막 트랜지스터 형성 영역 및 제2 p형 박막 트랜지스터 형성 영역 위에 반도체막을 형성하는 제1 공정과, 상기 기판의 상측 전면에 제1 절연막을 형성하는 제2 공정과, 상기 제1 절연막 위에 제1 금속막을 형성하는 제3 공정과, 상기 제1 p형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 제1 금속막을 패터닝하여, 상기 제1 p형 박막 트랜지스터 형성 영역에 제1 게이트 전극을 형성함과 함께, 상기 제2 p형 박막 트랜지스터 형성 영역의 채널로 되는 영역을 피복하는 제1 마스크막을 형성하는 제4 공정과, 상기 제1 게이트 전극 및 상기 제1 마스크막을 마스크로 하여 상기 제1 p형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 반도체막에 p형 불순물을 주입하여, 소스/드레인으로 되는 p형 고농도 불순물 영역을 형성하는 제5 공정과, 상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제2 n형 박막 트랜지스터 형성 영역의 상기 제1 금속막을 패터닝하여, 상기 제1 n형 박막 트랜지스터 형성 영역에 제2 게이트 전극을 형성함과 함께, 상기 제2 n형 박막 트랜지스터 형성 영역의 LDD로 되는 영역 및 채널로 되는 영역을 피복하는 제2 마스크막을 형성하는 제6 공정과, 상기 제2 게이트 전극 및 상기 제2 마스크막을 마스크로 하여 상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제2 n형 박막 트랜지스터 형성 영역의 상기 반도체막에 n형 불순물을 주입하여, 소스/드레인으로 되는 n형 고농도 불순물 영역을 형성하는 제7 공정과, 상기 제2 n형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 제1 및 제2 마스크막을 제거하는 제8 공정과, 상기 기판의 상측 전면에 제2 절연막을 형성하는 제9 공정과, 상기 제2 절연막 위에, 상기 제1 금속막에 비해 저저항이며 저융점의 금속으로 이루어지는 제2 금속막을 형성하는 제10 공정과, 상기 제2 금속막을 패터닝하여 상기 제2 n형 박막 트랜지스터 형성 영역에 제3 게이트 전극을 형 성함과 함께, 상기 제2 p형 박막 트랜지스터 형성 영역에 제4 게이트 전극을 형성하는 제11 공정과, 상기 제3 게이트 전극을 마스크로 하여 상기 제2 n형 박막 트랜지스터 형성 영역의 상기 반도체막에 n형 불순물을 주입하여, 상기 채널로 되는 영역과 상기 n형 고농도 불순물 영역 사이에 상기 n형 고농도 불순물 영역보다 불순물 농도가 낮은 n형 저농도 불순물 영역을 형성하는 제12 공정을 갖고, 상기 제7 공정의 종료로부터 상기 제10 공정의 개시까지의 사이에, 상기 제1 금속막을 구성하는 금속의 융점보다 낮은 온도에서 상기 반도체막에 주입한 불순물을 활성화하는 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법에 의해 제조된다.
이 방법에서도, 제1 금속막에 의해 저전압 구동 박막 트랜지스터의 게이트 전극과 고전압 구동 박막 트랜지스터의 채널로 되는 영역을 피복하는 마스크막을 형성하고, 게이트 전극 및 마스크막을 마스크로 하여, 소스/드레인으로 되는 n형 고농도 불순물 영역 및 p형 고농도 불순물 영역을 형성한다. 그리고, 예를 들면 이들 n형 고농도 불순물 영역 및 p형 고농도 불순물 영역에 주입한 불순물을 열처리에 의해 활성화한 후, 기판의 상측 전면에 제2 절연막을 형성하고, 그 위에 고전압 구동 박막 트랜지스터의 게이트 전극을 형성한다.
이에 의해, 고전압 구동 박막 트랜지스터의 게이트 전극 재료로서 Al 등의 저저항이며 저융점의 금속을 사용하는 것이 가능하게 된다. 따라서, 액정 표시 패널을 대형화해도, 버스 라인을 Al 등의 저저항이며 저융점의 금속으로 형성할 수 있으므로, 신호의 감쇠에 의한 문제점의 발생이 회피되어, 신뢰성을 확보할 수 있 다.
이 방법에서는, 저전압 구동 박막 트랜지스터에는 LDD 영역이 없고, n형 고전압 구동 박막 트랜지스터는 LDD 영역을 갖는 구조로 된다. 또한, p형 고전압 구동 박막 트랜지스터는 고농도 불순물 영역의 일부와 게이트 전극이 오버랩된 구조, 또는 고농도 불순물 영역과 채널 영역 사이에 불순물이 도입되어 있지 않은 반도체로 이루어지는 영역을 갖는 오프셋 구조로 된다. 또한, 이 방법에서는, 저농도 불순물 영역의 불순물의 활성화는 Al 등의 저저항 배선 재료에서도 문제가 발생하지 않을 정도의 온도(예를 들면 350℃ 정도)에 의한 열처리로 충분히 활성화할 수 있는 것을 이용하여, 고전압 구동 박막 트랜지스터의 게이트 전극을 형성한 후에 저농도 불순물 영역을 형성하고 있다. 이에 의해, 상술한 방법에 비해 포토레지스트 공정을 1회 삭감할 수 있다.
<실시예>
이하에, 본 발명의 실시예를 도면에 기초하여 설명한다.
(제1 실시예)
(박막 트랜지스터 장치의 전체 구성)
도 2는 본 발명의 제1 실시예의 박막 트랜지스터 장치(투과형 액정 표시 패널)의 전체 구성을 도시하는 블록도이다.
본 실시예의 박막 트랜지스터 장치(액정 표시 패널)는, 제어 회로(101), 데이터 드라이버(102), 게이트 드라이버(103) 및 표시부(104)에 의해 구성되어 있다. 이 액정 표시 장치에는, 컴퓨터 등의 외부 장치(도시 생략)로부터 표시 신호 RGB, 수평 동기 신호 Hsync 및 수직 동기 신호 Vsync 등의 신호가 공급되고, 전원(도시 생략)으로부터 고전압 VH(예를 들면, 18V), 저전압 VL(예를 들면, 3.3V 또는 5V) 및 접지 전위 Vgnd가 공급된다.
표시부(104)에는, 복수의 화소가 매트릭스 형상으로 배열되어 있다. 각 화소는 TFT(박막 트랜지스터)(105)와, 이 TFT(105)의 소스 전극에 접속된 표시 셀(액정 셀)(106) 및 보조 용량(107)에 의해 구성되어 있다.
표시 셀(106)은, 후술하는 화소 전극과, 공통 전극과, 이들 사이의 액정에 의해 구성된다. 또한, 보조 용량(107)은, 후술하는 보조 용량 버스 라인과, 보조 용량 전극과, 이들 사이의 절연막에 의해 구성된다.
표시부(104)에는, 수직 방향으로 연장되는 복수의 데이터 버스 라인(108)과, 수평 방향으로 연장되는 복수의 게이트 버스 라인(109)이 설치되어 있다. 수평 방향으로 배열되는 화소의 각 TFT(105)의 게이트 전극은 동일한 게이트 버스 라인(109)에 접속되며, 수직 방향으로 배열되는 각 화소의 TFT(105)의 드레인 전극은 동일한 데이터 버스 라인(108)에 접속되어 있다.
제어 회로(101)는, 수평 동기 신호 Hsync 및 수직 동기 신호 Vsync를 입력하고, 1수평 동기 기간의 개시 시에 액티브하게 되는 데이터 스타트 신호 DSI와, 1수평 기간을 일정한 간격으로 분할하는 데이터 클럭 DCLK와, 1수직 동기 기간의 개시 시에 액티브하게 되는 게이트 스타트 신호 GSI와, 1수직 동기 기간을 일정한 간격으로 분할하는 게이트 클럭 GCLK를 출력한다. 이 제어 회로(101)는, 저전압 VL에서 구동하는 n형 TFT 및 p형 TFT에 의해 구성되어 있다.
데이터 드라이버(102)는, 시프트 레지스터(102a), 레벨 시프터(102b) 및 아날로그 스위치(102c)에 의해 구성되어 있다.
시프트 레지스터(102a)는, 데이터 버스 라인(108)의 수와 동일한 수의 출력 단자를 갖고 있다. 이 시프트 레지스터(102a)는 데이터 스타트 신호 DSI에 의해 초기화되며, 데이터 클럭 DCLK에 동기한 타이밍에서 각 출력 단자로부터 순서대로 저전압의 액티브 신호를 출력한다. 이 시프트 레지스터(102a)는 저전압 VL에서 구동하는 n형 TFT 및 p형 TFT에 의해 구성되어 있다.
레벨 시프터(102b)는, 데이터 버스 라인(108)의 수와 동일한 수의 입력 단자와 출력 단자를 구비하고 있다. 그리고, 시프트 레지스터(102a)로부터 출력된 저전압의 액티브 신호를, 고전압의 액티브 신호로 변환하여 출력한다. 이 레벨 시프터(102b)는, 저전압 VL에서 구동하는 n형 TFT 및 p형 TFT와, 고전압 VH에서 구동하는 n형 TFT 및 p형 TFT에 의해 구성되어 있다.
아날로그 스위치(102c)도, 데이터 버스 라인(108)의 수와 동일한 수의 입력 단자와 출력 단자를 갖고 있다. 아날로그 스위치(102c)의 각 출력 단자는, 각각 대응하는 데이터 버스 라인(108)에 접속되어 있다. 아날로그 스위치(102c)는, 레벨 시프터(102b)로부터 액티브 신호를 입력하면, 액티브 신호를 입력한 입력 단자에 대응하는 출력 단자에 표시 신호 RGB(R 신호, G 신호 및 B 신호 중 어느 하나)를 출력한다. 이 아날로그 스위치(102c)는, 고전압 VH에서 구동하는 n형 TFT 및 p형 TFT에 의해 구성되어 있다.
한편, 게이트 드라이버(103)는, 시프트 레지스터(103a), 레벨 시프터(103b) 및 출력 버퍼(103c)에 의해 구성되어 있다.
시프트 레지스터(103a)는, 게이트 버스 라인(109)의 수와 동일한 수의 출력 단자를 갖고 있다. 이 시프트 레지스터(103a)는 게이트 스타트 신호 GSI에 의해 초기화되며, 게이트 클럭 GCLK에 동기한 타이밍에서 각 출력 단자로부터 순서대로 저전압의 주사 신호를 출력한다. 이 시프트 레지스터(103a)는, 저전압 VL에서 구동하는 n형 TFT 및 p형 TFT에 의해 구성되어 있다.
레벨 시프터(103b)는, 게이트 버스 라인(109)의 수와 동일한 수의 입력 단자와 출력 단자를 갖고 있다. 그리고, 시프트 레지스트(103a)로부터 출력된 저전압의 주사 신호를 고전압의 주사 신호로 변환하여 출력한다. 이 레벨 시프터(103b)는, 저전압 VL에서 구동하는 n형 TFT 및 p형 TFT과, 고전압 VH에서 구동하는 n형 TFT 및 p형 TFT에 의해 구성되어 있다.
출력 버퍼(103c)도, 게이트 버스 라인(109)의 수와 동일한 수의 입력 단자와 출력 단자를 갖고 있다. 출력 버퍼(103c)의 각 출력 단자는, 각각 대응하는 게이트 버스 라인(109)에 접속되어 있다. 출력 버퍼(103c)는, 레벨 시프터(103b)로부터 입력된 주사 신호를, 입력 단자에 대응하는 출력 단자를 통해 게이트 버스 라인(109)에 공급한다. 이 출력 버퍼(103c)는, 고전압 VH에서 구동하는 n형 TFT 및 p형 TFT에 의해 구성되어 있다.
표시부(104)의 TFT(105)는, 게이트 버스 라인(109)에 주사 신호가 공급되면 온으로 된다. 이 때, 데이터 버스 라인(108)에 표시 신호 RGB(R 신호, G 신호 및 B 신호 중 어느 하나)가 공급되면, 표시 셀(106) 및 보조 용량(107)에 표시 신호 RGB가 기입된다. 표시 셀(106)에서는, 기입된 표시 신호 RGB에 의해 액정 분자의 기울기가 변화되고, 그 결과 표시 셀(106)의 광 투과율이 변화된다. 각 화소마다 표시 셀(106)의 광 투과율을 제어함으로써, 원하는 화상이 표시된다.
(액정 표시 패널)
도 3의 (a)는 액정 표시 패널의 1화소를 도시하는 평면도, 도 3의 (b)는 도 3의 (a)의 A-A'선의 위치에서의 모식 단면을 도시하는 도면이다.
이 도 3의 (a), (b)에 도시한 바와 같이, 액정 표시 패널은, TFT 기판(110)과, 대향 기판(150)과, 이들 TFT 기판(110) 및 대향 기판(150) 사이에 봉입된 액정(160)에 의해 구성되어 있다.
TFT 기판(110)의 베이스로 되는 글래스 기판(111) 위에는, 상술한 바와 같이 수평 방향(X축 방향)으로 연장되는 복수의 게이트 버스 라인(109)과, 수직 방향(Y축 방향)으로 연장되는 복수의 데이터 버스 라인(108)이 형성되어 있다. 이들 게이트 버스 라인(109) 및 데이터 버스 라인(108)에 의해 구획되는 사각형의 영역이 각각 화소 영역이다. 또한, 글래스 기판(111) 위에는, 게이트 버스 라인(109)과 평행하게 배치되어 화소 영역을 횡단하는 보조 용량 버스 라인(174)이 형성되어 있다.
각 화소 영역에는, TFT(105)와, ITO(Indium-Tin Oxide) 등의 투명 도전체로 이루어지는 화소 전극(139)과, 보조 용량 전극(175)이 형성되어 있다. TFT(105)의 활성층으로 되는 다결정 실리콘막(115)은 제1 절연막(게이트 절연막)(172)으로 피복되어 있고, 게이트 버스 라인(109), 게이트 전극(105g) 및 보조 용량 버스 라인 (174)은 제1 절연막(171) 위에 형성되어 있다. 또한, 제1 절연막(171), 게이트 버스 라인(109), 게이트 전극(105g) 및 보조 용량 버스 라인(174) 위에는 제2 절연막(172)이 형성되어 있고, 이 제2 절연막(172) 위에는 TFT(105)의 소스 전극(105s) 및 드레인 전극(105d)과, 데이터 버스 라인(108)과, 보조 용량 전극(175)이 형성되어 있다. 이들 소스 전극(105s), 드레인 전극(105d), 데이터 버스 라인(108) 및 보조 용량 전극(175) 위에는 제3 절연막(173)이 형성되어 있고, 이 제3 절연막(173) 위에는 화소 전극(139)이 형성되어 있다. 또한, 화소 전극(139) 위에는, 예를 들면 폴리이미드로 이루어지는 배향막(도시 생략)이 형성되어 있다.
TFT(105)의 게이트 전극(105g)은 게이트 버스 라인(109)에 접속되어 있고, 드레인 전극(105d)은 데이터 버스 라인(108)에 접속되어 있다. 또한, TFT(105)의 소스 전극(105s)은, 컨택트홀(176a)을 통해 화소 전극(139)과 전기적으로 접속되어 있다. 또한, 보조 용량 전극(175)은, 컨택트홀(176b)을 통해 화소 전극(139)과 전기적으로 접속되어 있다.
한편, 대향 기판(150)의 베이스로 되는 글래스 기판(151)에는, 블랙 매트릭스(152)와, 컬러 필터(153)와, 공통 전극(154)이 형성되어 있다. 블랙 매트릭스(152)는 예를 들면 Cr(크롬) 등의 금속의 막에 의해 형성되며, 게이트 버스 라인(109), 데이터 버스 라인(108), 보조 용량 버스 라인(174) 및 TFT(105)의 형성 영역을 차광한다. 컬러 필터(153)에는 적색, 녹색 및 청색의 3종류가 있으며, 각 화소마다 어느 한색의 컬러 필터가 배치된다. 인접하는 적색 화소, 녹색 화소 및 청색 화소에 의해 1개의 픽셀이 구성되어, 다양한 색이 표시 가능하게 된다.
공통 전극(154)은, 예를 들면 ITO 등의 투명 도전체에 의해 형성되며, TFT 기판(110)측의 화소 전극(139)에 대향하고 있다. 공통 전극(154)의 표면은, 예를 들면 폴리이미드로 이루어지는 배향막(도시 생략)으로 피복되어 있다.
(박막 트랜지스터 장치의 제조 방법)
도 4∼도 18은, 본 발명의 제1 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 공정순으로 도시하는 단면도이다. 이들 도 4∼도 18에서, (a)는 n형 저전압 구동 TFT 형성 영역에서의 단면을 도시하고, (b)는 n형 고전압 구동 TFT 형성 영역에서의 단면을 도시하며, (c)는 p형 저전압 구동 TFT 형성 영역에서의 단면을 도시하고, (d)는 p형 고전압 구동 TFT 형성 영역에서의 단면을 도시하고 있다. 또한, 실제로는, 오프 누설 전류를 저감함과 함께 신뢰성을 확보하기 위해, 주변 회로부에서는 2개의 TFT가 접속된 구조로 하는 경우가 많다. 그러나, 여기서는 설명을 간단하게 하기 위해, 각 TFT가 개별로 형성되어 있는 것으로 한다.
우선, 도 4의 (a)∼(d)에 도시한 바와 같이, 글래스 기판(투명 절연성 기판)(111) 위에, 예를 들면 두께가 50㎚인 SiN막(112)을 형성하고, 다시 그 위에 두께가 200㎚인 SiO2막(113)을 형성하여 기초막으로 한다. 그리고, SiO2막(113) 위에, 예를 들면 플라즈마 CVD법에 의해, 두께가 40∼100㎚인 비정질 실리콘막(114)을 형성한다.
다음으로, 도 5의 (a)∼도 5의 (d)에 도시한 바와 같이, 엑시머 레이저 또는 연속 발진의 고체 레이저(CW 레이저)를 사용하여, 글래스 기판(111)의 상측 전면에 레이저광을 주사함으로써 비정질 실리콘을 결정화하여, 다결정 실리콘막(115)을 형성한다. 또한, 레이저광을 조사하기 전에, 글래스 기판(111)이 변형되지 않을 정도의 온도(예를 들면 450℃∼550℃)에서 어닐링하는 것이 바람직하다. 이에 의해, 비정질 실리콘막(114) 내의 수소가 제거되어, 레이저광을 조사하였을 때에 어블레이션(ablation)이 발생하는 것을 회피할 수 있다. 또한, 글래스 기판(111)의 전면에 레이저광을 주사하는 것이 아니라, TFT 형성 영역에만 레이저광을 주사하여 다결정 실리콘막(115)을 부분적으로 형성해도 된다.
다음으로, 도 6의 (a)∼도 6의 (d)에 도시한 바와 같이, 포토레지스트법에 의해, 다결정 실리콘막(115)의 TFT 형성 영역 위에 레지스트막(116)을 형성한다. 그리고, 이 레지스트막(116)을 마스크로 하여, 불소계 에칭 가스를 이용하여 다결정 실리콘막(115)을 건식 에칭한다. 그 후, 레지스트막(116)을 제거한다.
다음으로, 도 7의 (a)∼도 7의 (d)에 도시한 바와 같이, 예를 들면 플라즈마 CVD법에 의해, 글래스 기판(111)의 상측 전면에 저전압 구동 TFT의 게이트 절연막으로 되는 두께가 약 30㎚인 SiO2막(117)을 형성한다. 그 후, 스퍼터법에 의해, SiO2막(117) 위에 저전압 구동 TFT의 게이트 전극으로 되는 두께가 약 300㎚인 Mo(몰리브덴)막(118)을 형성한다. 또한, Mo막(118) 대신에, Ti(티탄), Cr(크롬), W(텅스텐) 및 Ta(탄탈) 등의 다른 고융점 금속을 주성분으로 하는 금속막을 형성해도 된다.
다음으로, 도 8의 (a)∼도 8의 (d)에 도시한 바와 같이, 포토레지스트법에 의해, Mo막(118) 위에 소정의 패턴의 레지스트막(119)을 형성한다. 이 레지스트막(119)은, 각 TFT의 채널 영역으로 되는 부분의 상방에 형성된다. 그리고, 이 레지스트막(119)을 마스크로 하여 Mo막(118)을 에칭한다. Mo막(118)의 에칭은, 예를 들면 불소계 에칭 가스를 이용한 건식 에칭, 또는 인산 염산계 에천트를 이용한 습식 에칭에 의해 행한다. Mo막(118)의 에칭이 종료된 후, 레지스트막(119)을 제거한다.
다음으로, n형 고전압 구동 TFT의 LDD 영역으로 되는 n형 저농도 불순물 영역(120)을 형성한다. 즉, 도 9의 (a)∼도 9의 (d)에 도시한 바와 같이, Mo막(118)을 마스크로 하여, SiO2막(117)을 관통하여 다결정 실리콘막(115)에 n형 불순물(예를 들면, P(인))을 저농도로 주입한다. 이 n형 불순물의 주입에는 이온 도핑 장치를 사용하고, 예를 들면 가속 전압을 30kV, 도우즈량을 1014/㎠로 한다.
도 19의 (a)에, 이 때의 화소부의 고전압 구동 TFT(n형 TFT) 형성 영역의 상면도를 도시한다. 또한, 도 19의 (b)에 도 19의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 19의 (c)에 도 19의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 19의 (a)∼도 19의 (c)에 도시한 바와 같이, 다결정 실리콘막(115)은 양단부의 폭이 넓고, 중앙부의 폭이 좁은 형상으로 하고, Mo막(118)은 다결정 실리콘막(115)의 중앙부에 직각으로 교차하는 형상으로 한다.
다음으로, 도 10의 (a)∼도 10의 (d)에 도시한 바와 같이, n형 고전압 구동 TFT의 채널 영역 및 LDD 영역과, p형 저전압 구동 TFT 형성 영역 전체 및 p형 고전 압 구동 TFT 형성 영역 전체를 포토레지스트막(121)으로 피복한다. 그리고, n형 저전압 구동 TFT 형성 영역 및 n형 고전압 구동 TFT 형성 영역의 다결정 실리콘막(115)에, SiO2막(117)을 관통하여 n형 불순물(예를 들면, P)을 고농도로 주입하여, n형 저전압 구동 TFT 및 n형 고전압 구동 TFT의 소스/드레인으로 되는 n형 고농도 불순물 영역(122)을 형성한다. 이 n형 불순물의 주입에는 이온 도핑 장치를 사용하고, 예를 들면 가속 전압을 30kV, 도우즈량을 1015/㎠로 한다. 또한, 도 10의 (a)에 파선으로 도시한 바와 같이, n형 저전압 구동 TFT 형성 영역에도 레지스트막(121)을 형성하고, n형 저농도 불순물 영역(120)(LDD 영역)을 남기도록 해도 된다.
도 20의 (a)에, 이 때의 화소부의 고전압 구동 TFT(n형 TFT) 형성 영역의 상면도를 도시한다. 또한, 도 20의 (b)에 도 20의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 20의 (c)에 도 20의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 20의 (a)∼도 20의 (c)에 도시한 바와 같이, 레지스트막(121)에 의해 Mo막(118)과 실리콘막(115)의 교차부 및 그 근방을 피복한다. 그리고, 레지스트막(121)으로 피복되어 있지 않은 부분의 다결정 실리콘막(115)에 n형 불순물을 주입한다.
이와 같이 하여 n형 저전압 구동 TFT 형성 영역 및 n형 고전압 구동 TFT 형성 영역에 각각 n형 고농도 불순물 영역(122)을 형성한 후, 레지스트막(121)을 애싱에 의해 제거한다.
다음으로, 도 11의 (a)∼도 11의 (d)에 도시한 바와 같이, n형 고전압 구동 TFT 형성 영역 전체 및 n형 저전압 구동 TFT 형성 영역 전체를 포토레지스트막(123)으로 피복한다. 그리고, p형 고전압 구동 TFT 형성 영역 및 p형 저전압 구동 TFT 형성 영역의 다결정 실리콘막(115)에 p형 불순물(예를 들면, B(붕소))을 고농도로 주입하여, p형 저전압 구동 TFT 및 p형 고전압 구동 TFT의 소스/드레인으로 되는 p형 고농도 불순물 영역(124)을 형성한다. 이 p형 불순물의 주입에는 이온 도핑 장치를 사용하고, 예를 들면 가속 전압을 30kV, 도우즈량을 2×1015/㎠로 한다. 그 후, 레지스트막(123)을 애싱에 의해 제거한다.
또한, 도 10에 도시한 공정과 도 11에 도시한 공정의 순서를 반대로 해도 된다.
다음으로, 도 12의 (a)∼도 12의 (d)에 도시한 바와 같이, n형 저전압 구동 TFT 형성 영역 및 p형 저전압 구동 TFT 형성 영역의 Mo막(118)을 레지스트막(125)으로 피복한다. 그리고, 인산 질산계 에천트를 이용하여 n형 고전압 구동 TFT 형성 영역 및 p형 고전압 구동 TFT 형성 영역의 Mo막(118)을 에칭 제거한다. 그 후, 레지스트막(125)을 제거한다.
다음으로, 다결정 실리콘막(115)에 도입한 불순물을 활성화하는 열 활성화 처리를 실시한다. 예를 들면, 500℃의 온도에서 2시간 정도의 열처리를 실시하여, 불순물을 활성화한다. 이 열 활성화 처리는, RTA(Rapid Thermal Annealing) 장치 등을 이용하여 단시간에 행해도 된다. 또한, 불순물 활성화 처리는, n형 고농도 불순물 영역(122) 및 p형 고농도 불순물 영역(124)을 형성하고 나서 후술하는 Al- Nd막(127)을 형성하기 전까지의 사이에 행하면 된다.
다음으로, 도 13의 (a)∼도 13의 (d)에 도시한 바와 같이, 예를 들면 플라즈마 CVD 장치를 사용하여, 글래스 기판(111)의 상측 전면에 예를 들면 두께가 80㎚인 SiO2막(126)을 형성한다. 그 후, 스퍼터 장치를 이용하여, SiO2막(126) 위에 예를 들면 두께가 300㎚인 Al-Nd막(127)을 형성한다. 또한, Al-Nd막(127) 대신에, Al, Ag(은) 및 Cu(구리) 중 어느 한 종의 원소를 주성분으로 하는 저저항 금속으로 이루어지는 막을 형성해도 된다.
다음으로, 도 14의 (a)∼도 14의 (d)에 도시한 바와 같이, 포토레지스트법에 의해 n형 고전압 구동 TFT 형성 영역 및 p형 고전압 구동 TFT 형성 영역의 각 채널 영역 위를 피복하는 레지스트막(128)을 형성한다. 그리고, 이 레지스트막(128)을 마스크로 하여, 인산 질산계 에천트를 이용하여 Al-Nd막(127)을 에칭하여, n형 고전압 구동 TFT 및 p형 고전압 구동 TFT의 게이트 전극을 형성한다. 또한, 이들 게이트 전극과 동시에, 표시부에는 게이트 버스 라인 및 보조 용량 버스 라인을 형성한다.
도 21의 (a)에, 이 때의 화소부의 고전압 구동 TFT 형성 영역의 상면도를 도시한다. 또한, 도 21의 (b)에 도 21의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 21의 (c)에 도 21의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 21의 (a)∼도 21의 (c)에 도시한 바와 같이, 게이트 전극(127a)은 게이트 버스 라인(127b)에 접속하여 형성된다. 이 경우, 게이트 전극(127a)이 LDD 영역(n형 저농 도 불순물 영역(120))의 일부를 피복하도록 형성하는 것이 바람직하다. 또한, 고전압 구동 TFT는, 채널 영역과 LDD 영역 사이에 불순물 주입을 행하고 있지 않는 영역을 갖는 오프셋 구조로 해도 된다.
다음으로, 도 15의 (a)∼도 15의 (d)에 도시한 바와 같이, 예를 들면 플라즈마 CVD법에 의해, 글래스 기판(111)의 상측 전면에 두께가 370㎚인 SiN막(129)을 형성한다. 그 후, 포토레지스트법에 의해, SiN막(129) 위에 소정 패턴의 레지스트막(도시 생략)을 형성한다. 그리고, 이 레지스트막을 마스크로 하여, 불소계 에칭 가스에 의해 SiN막(129), SiO2막(126) 및 SiO2막(117)을 순서대로 건식 에칭하여, n형 고농도 불순물 영역(122) 및 p형 고농도 불순물 영역(124)이 노출되는 컨택트홀(130)을 형성한다. 그 후, 레지스트막을 제거한다.
다음으로, 예를 들면 스퍼터 장치를 사용하여, 글래스 기판(111)의 상측 전면에 두께가 50㎚인 Ti막, 두께가 200㎚인 Al막 및 두께가 100㎚인 Ti막을 이 순서로 성막하여, Ti/Al/Ti의 3층 구조의 도전막을 형성한다. 그 후, 포토레지스트법에 의해 도전막 위에 소정 패턴의 레지스트막(도시 생략)을 형성한다. 그리고, 이 레지스트막을 마스크로 하여, 염소계 에칭 가스를 이용한 건식 에칭에 의해 도전막을 에칭하여, 도 16의 (a)∼도 16의 (d)에 도시한 바와 같이, 소스/드레인 전극(131), 데이터 버스 라인(도시 생략) 및 보조 용량 전극(도시 생략)을 형성한다. 그 후, 레지스트막을 제거한다.
도 22의 (a)에, 이 때의 화소부의 고전압 구동 TFT 형성 영역의 상면도를 도 시한다. 또한, 도 22의 (b)에 도 22의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 22의 (c)에 도 22의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 22의 (a)∼도 22의 (c)에 도시한 바와 같이, 표시부의 TFT의 드레인 전극(131d)은 데이터 버스 라인(131b)과 접속하여 형성된다. 또한, TFT의 소스 전극(131s)으로서, 투명 화소 전극과 접속하기 위한 패드도 동시에 형성한다. 이것은, 다결정 실리콘막과 투명 화소 전극(예를 들면 ITO막)을 직접 접속하면, 전류 특성으로서 선형성을 유지하는 것이 곤란하여, 충분한 패널 성능을 얻을 수 없기 때문이다.
다음으로, 도 17의 (a)∼도 17의 (d)에 도시한 바와 같이, 글래스 기판(111)의 상측 전면에 예를 들면 감광성의 투명 유기 절연 수지를 도포하여 유기 절연막(137)을 형성한다. 그 후, 도 17의 (a)에 도시한 바와 같이, 표시부의 TFT 형성 영역의 소스 전극을 관통하는 컨택트홀(138)을 형성한다. 계속해서, 열처리를 실시하여, 유기 절연막(137)을 경화시킨다.
또한, 주변 회로부에서는 투명 화소 전극을 형성할 필요가 거의 없기 때문에, 유기 절연막(137)에 컨택트홀을 형성할 필요는 없다. 그러나, 회로 동작의 검사를 행하기 위해 검사 단자를 설치하는 경우에는, 이 공정에서 검사 단자를 관통하는 컨택트홀을 형성하면 된다.
다음으로, 스퍼터 장치를 사용하여, 글래스 기판(111)의 상측 전면에 예를 들면 두께가 70㎚인 ITO막을 형성한다. 이 ITO막은 컨택트홀(138)을 통해 표시 영역의 TFT의 n형 고농도 불순물 영역(122)(소스 영역)과 전기적으로 접속된다. 그리고, 이 ITO막 위에 포토레지스트법에 의해 소정의 패턴의 레지스트막을 형성한 후, ITO막을 습식 에칭하여, 도 18의 (a)∼도 18의 (d)에 도시한 바와 같이, 투명 화소 전극(139)을 형성한다. 그 후, 레지스트막을 제거한다.
도 23의 (a)에, 이 때의 화소부의 고전압 구동 TFT 형성 영역의 상면도를 도시한다. 또한, 도 23의 (b)에 도 23의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 23의 (c)에 도 23의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 23의 (a)∼(c)에 도시한 바와 같이, 화소 전극(139)은 컨택트홀(138)을 통해 TFT의 소스 전극(131s)에 전기적으로 접속된다.
또한, 도 23의 (a)∼도 23의 (c)에서, 게이트 버스 라인(127b), 데이터 버스 라인(131b), 게이트 전극(127a), 소스 전극(131s) 및 드레인 전극(131d)은, 각각 도 3의 (a), 도 3의 (b)의 게이트 버스 라인(109), 데이터 버스 라인(108), 게이트 전극(105g), 소스 전극(105s) 및 드레인 전극(105d)에 대응하고 있다. 또한, 도 23의 (a)∼도 23의 (c)의 SiO2막(117, 126), SiN막(129) 및 유기 절연막(137)이 각각 도 3의 (b)의 제1 절연막(171), 제2 절연막(172) 및 제3 절연막(173)에 대응하고 있다.
이와 같이 하여, 본 실시예의 박막 트랜지스터 장치(액정 표시 패널)가 완성된다.
또한, TFT의 특성을 향상시키기 위해, 열 활성화 처리 후에 수소화 처리를 실시하여, 다결정 실리콘막(115) 내에 수소를 도입하는 것이 바람직하다. 예를 들면, SiN막(129)을 형성한 후에 대기 중에서 350℃의 온도에서 열처리하거나, 또는 H2-N2 분위기 중에서 300∼400℃의 온도에서 열처리하면 된다.
상술한 제1 실시예에서는, 저전압 구동 TFT의 게이트 전극은 고융점 금속(Mo)에 의해 형성하고 있지만, 고전압 구동 TFT의 게이트 전극 및 게이트 버스 라인은 저저항의 Al-Nd막에 의해 형성하고 있다. 또한, 고전압 구동 TFT의 소스 전극, 드레인 전극 및 데이터 버스 라인도, 저저항의 Ti/Al/Ti 적층막에 의해 형성하고 있다. 따라서, 대형의 액정 표시 패널을 제조하는 경우에도, 게이트 버스 라인 및 데이터 버스 라인에 흐르는 신호의 감쇠가 억제되어, 신뢰성이 높고, 소비 전력이 적은 주변 회로 일체형 액정 표시 패널을 제조할 수 있다.
또한, 본 실시예에서는, 다결정 실리콘막(115)에 주입한 불순물을 활성화 처리할 때에는 Al-Nd 등의 저융점 금속막이 형성되어 있지 않다. 이 때문에, 열 활성화 처리에 의해 불순물을 활성화할 수 있어, 레이저 활성화 처리에 의해 불순물을 활성화하는 경우에 비해 신뢰성이 높은 TFT를 형성할 수 있다.
또한, 본 실시예에서는, n형 고전압 구동 TFT의 게이트 전극을 형성하기 전에 다결정 실리콘막(115)에 불순물 주입을 행하기 때문에, n형 고전압 구동 TFT에는 LDD 영역이 없고, n형 고농도 불순물 영역의 일부를 피복하는 게이트 전극 구조(게이트 오버랩 구조; 이하, GOLD 구조라고도 함)로 되거나, 또는 오프셋 영역을 갖는 구조로 된다. 온 저항을 유지하면서 신뢰성을 향상시키기 위해서는 GOLD 구조로 하는 것이 바람직하다. 또한, 본 실시예에서는, n형 저전압 구동 TFT 및 p형 저전압 구동 TFT는 LDD 영역을 갖지 않는 구조로 된다.
(제2 실시예)
도 24∼도 37은 본 발명의 제2 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 공정순으로 도시하는 단면도이다. 이들 도 24∼도 37에서, (a)는 n형 저전압 구동 TFT 형성 영역에서의 단면을 도시하고, (b)는 n형 고전압 구동 TFT 형성 영역에서의 단면을 도시하며, (c)는 p형 저전압 구동 TFT 형성 영역에서의 단면을 도시하고, (d)는 p형 고전압 구동 TFT 형성 영역에서의 단면을 도시하고 있다. 또한, 본 실시예에서도, 액정 표시 패널의 전체 구성은 도 2에 도시한 제1 실시예와 기본적으로 동일하기 때문에, 중복되는 부분의 설명은 생략한다.
우선, 도 24의 (a)∼도 24의 (d)에 도시한 바와 같이, 글래스 기판(투명 절연 기판)(211) 위에, 예를 들면 두께가 50㎚인 SiN막(212)을 형성하고, 다시 그 위에 두께가 200㎚인 SiO2막(213)을 형성하여 기초막으로 한다. 그 후, 제1 실시예와 마찬가지의 방법에 의해, SiO2막(213) 상에 다결정 실리콘막(215)을 형성한다.
다음으로, 도 25의 (a)∼도 25의 (b)에 도시한 바와 같이, 포토레지스트법에 의해, 다결정 실리콘막(215)의 TFT 형성 영역 위에 레지스트막(216)을 형성한다. 그리고, 이 레지스트막(216)을 마스크로 하여, 불소계 에칭 가스를 이용하여 다결정 실리콘막(215)을 건식 에칭한다. 그 후, 레지스트막(216)을 제거한다.
다음으로, 도 26의 (a)∼도 26의 (d)에 도시한 바와 같이, 예를 들면 플라즈마 CVD 장치를 사용하여, 글래스 기판(211)의 상측 전면에, 저전압 구동 TFT의 게이트 절연막으로 되는 두께가 30㎚인 SiO2막(217)을 형성한다. 그 후, 포토레지스 트법에 의해, SiO2막(217) 상에 레지스트막(218)을 소정의 패턴으로 형성한다. 이 레지스트막(218)에 의해, n형 저전압 구동 TFT 및 n형 고전압 구동 TFT의 채널로 되는 영역과, p형 저전압 구동 TFT 형성 영역 전체 및 p형 고전압 구동 TFT 형성 영역 전체를 보호한다.
다음으로, n형 저전압 구동 TFT 형성 영역 및 n형 고전압 구동 TFT 형성 영역의 다결정 실리콘막(215)에, SiO2막(217)을 관통하여 n형 불순물(예를 들면, P)을 저농도로 주입하여, n형 저전압 구동 TFT 및 n형 고전압 구동 TFT의 LDD 영역으로 되는 n형 저농도 불순물 영역(219)을 형성한다. 이 n형 불순물의 주입은 이온 도핑 장치를 사용하고, 예를 들면 가속 전압을 30kV, 도우즈량을 1014/㎠로 한다. 그 후, 레지스트막(218)을 제거한다.
또한, 다결정 실리콘막(215) 위에 직접 레지스트막을 형성하고, n형 저전압 구동 TFT 형성 영역 및 p형 고전압 구동 TFT 형성 영역의 다결정 실리콘막(215)에 n형 불순물을 주입한 후, 레지스트막을 제거하여 SiO2막(217)을 형성해도 된다.
도 38의 (a)에, 이 때의 화소부의 고전압 구동 TFT(n형 TFT) 형성 영역의 상면도를 도시한다. 또한, 도 38의 (b)에, 도 38의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 38의 (c)에, 도 38의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 38의 (a)∼(c)에 도시하는 바와 같이, 다결정 실리콘막(215)은 양 단부의 폭이 넓고, 중앙부의 폭이 좁은 형상으로 하고, 레지스트막(218)은 다결정 실리콘막(215)의 중앙부에 직각으로 교차하는 형상으로 한다.
다음으로, 도 27의 (a)∼(d)에 도시하는 바와 같이, 예를 들면 스퍼터법에 의해, SiO2막(217) 상에, 저전압 구동 TFT의 게이트 전극으로 되는 두께가 300㎚인 Mo막(220)을 형성한다. 또한, Mo막(220) 대신에, Ti, Cr, W 및 Ta 등의 다른 고융점 금속을 주성분으로 하는 금속막을 형성하여도 된다.
그 후, 포토레지스트법에 의해, n형 저전압 구동 TFT 형성 영역의 전체, n형 고전압 TFT 형성 영역의 전체, p형 저전압 구동 TFT의 게이트 전극 형성 영역 및 p형 고전압 구동 TFT의 게이트 전극 형성 영역을 피복하는 레지스트막(221)을 형성한다. 그리고, 이 레지스트막(221)을 마스크로 하여, 불소계의 에칭 가스를 사용하여 Mo막(220)을 건식 에칭한다. Mo막(220)의 에칭은, 예를 들면 인산 질산계 에천트를 사용하여, 습식 에칭에 의해 행하여도 된다.
다음으로, 레지스트막(221)을 제거한 후, 도 28의 (a)∼(d)에 도시하는 바와 같이, p형 저전압 구동 TFT 형성 영역 및 p형 고전압 구동 TFT 형성 영역의 다결정 실리콘막(215)에 p형 불순물(예를 들면, B)을 이온 주입하여, p형 저전압 구동 TFT 및 p형 고전압 구동 TFT의 소스/드레인으로 되는 p형 고농도 불순물 영역(222)을 형성한다. 이 p형 불순물의 주입에는 이온 도핑 장치를 사용하여, 예를 들면 가속 전압을 30keV, 도우즈량을 1015/㎠로 한다. 이 때, Mo막(220)이 마스크로 되기 때문에, n형 저전압 구동 TFT 형성 영역 및 n형 고전압 구동 TFT 형성 영역의 다결정 실리콘막(215)에는 p형 불순물이 주입되지 않는다.
또한, 여기서는 레지스트막(221)을 제거하고 나서, 다결정 실리콘막(215)에 의 p형 불순물의 이온 주입을 행하는 경우에 대해 설명하였지만, 다결정 실리콘막(215)에 p형 불순물을 주입한 후에, 레지스트막(221)을 제거하여도 된다. 이 경우, Mo막(220)의 에칭 시에 오버 에칭을 행하여, p형 저전압 구동 TFT 형성 영역 및 p형 고전압 구동 TFT 형성 영역의 레지스트막(221)의 폭보다 Mo막(220)의 폭을 좁게 하고, 레지스트막(221)과 Mo막(220)과의 폭의 차이를 이용하여, 오프셋 영역을 형성하여도 된다.
다음으로, 도 29의 (a)∼(d)에 도시하는 바와 같이, 포토레지스트법에 의해, 소정의 패턴의 레지스트막(223)을 형성한다. 이 레지스트막(223)은, n형 저전압 구동 TFT의 채널 영역의 위쪽의 Mo막(220)과, n형 고전압 구동 TFT의 채널 영역 및 LDD 영역의 위쪽의 Mo막(220)과, p형 저전압 구동 TFT 형성 영역의 전체 및 p형 고전압 구동 TFT 형성 영역의 전체를 피복한다. 그 후, 이 포토레지스트막(223)을 마스크로 하여 Mo막(220)을, 예를 들면 인산 질산계 에천트를 이용하여 습식 에칭한다.
다음으로, 도 30의 (a)∼(d)에 도시하는 바와 같이, 레지스트막(223)을 마스크로 하여 n형 저전압 구동 TFT 형성 영역 및 n형 고전압 구동 TFT 형성 영역의 다결정 실리콘막(215)에 n형 불순물(예를 들면, P)을 고농도로 이온 주입하여, n형 저전압 구동 TFT 및 n형 고전압 구동 TFT의 소스/드레인으로 되는 n형 고농도 불순물 영역(224)을 형성한다. 이 n형 불순물의 주입에는 이온 도핑 장치를 사용하여, 예를 들면 가속 전압을 30kV, 도우즈량을 1015/㎠로 한다. 그 후, 레지스트막(223) 을 애싱에 의해 제거한다.
도 39의 (a)에, 이 때의 화소부의 고전압 구동 TFT 형성 영역의 상면도를 도시한다. 또한, 도 39의 (b)에, 도 39의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 39의 (c)에, 도 39의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 39의 (a)∼(c)에 도시하는 바와 같이, 레지스트막(223)에 의해 채널 영역 및 LDD 영역 상을 피복하고, 다결정 실리콘막(215)에 n형 불순물을 고농도로 주입하여, 레지스트막(223)의 양측에 n형 고농도 불순물 영역(224)을 형성한다.
또한, 도 27, 도 28에 도시하는 공정과, 도 29, 도 30에 도시하는 공정의 순서를 반대로 하여도 된다.
다음으로, 다결정 실리콘막(215)에 도입한 불순물을 활성화하는 열 활성화 처리를 실시한다. 예를 들면, 500℃의 온도에서 2 시간 정도의 열처리를 실시하여, 불순물을 활성화한다. 이 열 활성화 처리는 RTA 장치 등을 이용하여 단시간에 행하여도 된다. 또한, 불순물 활성화 처리는, p형 고농도 불순물 영역(222) 및 n형 고농도 불순물 형성 영역(224)을 형성하고 나서, 후술하는 Al-Nd막(227)을 형성하기 전까지의 사이에 행하면 된다.
다음으로, 도 31의 (a)∼(d)에 도시하는 바와 같이, n형 저전압 구동 TFT 형성 영역의 전체 및 p형 저전압 구동 TFT 형성 영역의 전체의 위에 레지스트막(225)을 형성하고, 이 레지스트막(225)을 마스크로 하여, n형 고전압 구동 TFT 형성 영역 및 p형 고전압 구동 TFT 형성 영역의 Mo막(220)을 에칭에 의해 제거한다. 그 후, 레지스트막(225)을 제거한다.
다음으로, 도 32의 (a)∼(d)에 도시하는 바와 같이, 예를 들면 플라즈마 CVD 장치를 사용하여, 글래스 기판(211)의 상측의 전면에, SiO2막(226)을 80㎚의 두께로 형성한다. 그리고, 스퍼터 장치를 사용하여, SiO2막(226) 상에 Al-Nd막(227)을 300㎚의 두께로 형성한다. 또한, Al-Nd막(227) 대신에, Al, Ag 및 Cu 중 어느 1종의 원소를 주성분으로 하는 저저항 금속으로 이루어지는 막을 형성하여도 된다.
다음으로, 도 33의 (a)∼(d)에 도시하는 바와 같이, 포토레지스트법에 의해, n형 고전압 구동 TFT의 게이트 전극 형성 영역 상 및 p형 고전압 구동 TFT의 게이트 전극 형성 영역 상에 레지스트막(228)을 형성한다. 그리고, 이 레지스트막(228)을 마스크로 하여 Al-Nd막(227)을 에칭하여, n형 고전압 구동 TFT 및 p형 고전압 구동 TFT의 게이트 전극을 형성한다. 또한, 이들 게이트 전극과 동시에, 표시부에 게이트 버스 라인 및 보조 용량 버스 라인을 형성한다. 그 후, 레지스트막(228)을 제거한다.
도 40의 (a)에, 이 때의 화소부의 고전압 구동 TFT 형성 영역의 상면도를 도시한다. 또한, 도 40의 (b)에, 도 40의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 40의 (c)에, 도 40의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 40의 (a)∼(c)에 도시하는 바와 같이, 게이트 전극(227a)은 게이트 버스 라인(227b)과 접속하여 형성된다.
다음으로, 도 34의 (a)∼(d)에 도시하는 바와 같이, 예를 들면 플라즈마 CVD 장치를 사용하여, 글래스 기판(211)의 상측의 전면에, 예를 들면 두께가 370㎚인 SiN막(229)을 형성한다. 그 후, 포토레지스트법에 의해, SiN막(229) 상에 소정의 패턴의 레지스트막(도시 생략)을 형성한다. 그리고, 이 레지스트막을 마스크로 하여, 불소계 에칭 가스에 의해 SiN막(229), SiO2막(226) 및 SiO2막(217)을 순서대로 건식 에칭하여, n형 고농도 불순물 영역(224) 및 p형 고농도 불순물 영역(222)이 노출되는 컨택트홀(230)을 형성한다. 그 후, 레지스트막을 제거한다.
다음으로, 예를 들면 스퍼터 장치를 사용하여, 글래스 기판(211)의 상측의 전면에, 두께가 50㎚인 Ti막, 두께가 200㎚인 Al막 및 두께가 100㎚인 Ti막을 이 순서대로 성막하여, Ti/Al/Ti의 3층 구조의 도전막을 형성한다. 그 후, 포토레지스트법에 의해, 도전막 상에 소정의 패턴의 레지스트막을 형성한다. 그리고, 이 레지스트막을 마스크로 하여, 염소계 에칭 가스를 이용한 건식 에칭에 의해 도전막을 에칭하여, 도 35의 (a)∼(d)에 도시하는 바와 같이, 소스/드레인 전극(231), 데이터 버스 라인 및 보조 용량 전극(도시 생략)을 형성한다. 그 후, 레지스트막을 제거한다.
도 41의 (a)에, 이 때의 화소부의 고전압 구동 TFT 형성 영역의 상면도를 도시한다. 또한, 도 41의 (b)에, 도 41의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 41의 (c)에, 도 41의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 41의 (a)∼(c)에 도시하는 바와 같이, 표시부의 TFT의 드레인 전극(231d)은 데이터 버스 라인(231b)과 접속된다. 또한, TFT의 소스 전극(231s)으로서, 투명 화소 전극과 접속하기 위한 패드도 동시에 형성한다.
다음으로, 도 36의 (a)∼(d)에 도시하는 바와 같이, 글래스 기판(211)의 상측의 전면에, 예를 들면 감광성의 투명 유기 절연 수지를 도포하여 유기 절연막(237)을 형성한다. 그 후, 도 36의 (a)에 도시하는 바와 같이, 표시부의 TFT 형성 영역의 소스 전극에 통하는 컨택트홀(238)을 형성한다. 그 후, 열처리를 실시하여, 유기 절연막(237)을 경화시킨다.
다음으로, 스퍼터 장치를 사용하여, 글래스 기판(211)의 상측의 전면에, 예를 들면 두께가 70㎚인 ITO막을 형성한다. 이 ITO막은 컨택트홀(238)을 통하여 표시 영역의 TFT의 n형 고농도 불순물 영역(222)(소스 영역)과 전기적으로 접속된다. 그리고, 이 ITO막 상에, 포토레지스트법에 의해 소정의 패턴의 레지스트막을 형성한 후, ITO막을 습식 에칭하여, 도 37의 (a)∼(d)에 도시하는 바와 같이, 투명 화소 전극(239)을 형성한다. 그 후, 레지스트막을 제거한다.
도 42의 (a)에, 이 때의 화소부의 고전압 구동 TFT 형성 영역의 상면도를 도시한다. 또한, 도 42의 (b)에, 도 42의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 42의 (c)에, 도 42의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 42의 (a)∼(c)에 도시하는 바와 같이, 화소 전극(239)은 컨택트홀(238)을 통하여 TFT의 소스 전극(231s)에 전기적으로 접속된다.
또한, 도 42의 (a)∼(c)에서, 게이트 버스 라인(227b), 데이터 버스 라인(231b), 게이트 전극(227a), 소스 전극(231s) 및 드레인 전극(231d)은 각각 도 3의 (a), (b)의 게이트 버스 라인(109), 데이터 버스 라인(108), 게이트 전극(105g), 소스 전극(105s) 및 드레인 전극(105d)에 대응하고 있다. 또한, 도 42의 (a)∼(c) 의 SiO2막(217, 226), SiN막(229) 및 유기 절연막(237)이 각각 도 3의 (b)의 제1 절연막(171), 제2 절연막(172) 및 제3 절연막(173)에 대응하고 있다.
이와 같이 하여, 본 실시예의 박막 트랜지스터 장치(액정 표시 패널)가 완성된다.
본 실시예에서도, 제1 실시예와 마찬가지로, 저전압 구동 TFT의 게이트 전극은 고융점 금속(Mo)에 의해 형성되고 있지만, 고전압 구동 TFT의 게이트 전극 및 게이트 버스 라인은 저저항의 Al-Nd막에 의해 형성되고 있다. 또한, 데이터 버스 라인도, 저저항의 Ti/Al/Ti 적층막에 의해 형성되고 있다. 따라서, 대형의 액정 표시 패널을 제조하는 경우에도, 게이트 버스 라인 및 데이터 버스 라인에 흐르는 신호의 감쇠가 억제되어, 신뢰성이 높고, 소비 전력이 적은 액정 표시 패널을 제조할 수 있다.
또한, 본 실시예에서도, 다결정 실리콘막(215)에 주입한 불순물을 활성화 처리할 때에는, Al-Nd 등의 저융점 금속막이 형성되어 있지 않다. 이 때문에, 열 활성화 처리에 의해 불순물을 활성화할 수 있어, 레이저 활성화 처리에 의해 불순물을 활성화하는 경우에 비해, 신뢰성이 높은 TFT를 형성할 수 있다.
또한, 본 실시예에서는, 저전압 구동 TFT 및 고전압 구동 TFT의 게이트 전극을 형성하기 전에 불순물 주입을 행하므로, n형 고전압 구동 TFT 뿐만 아니라, n형 저전압 구동 TFT에서도, 불순물을 주입한 영역의 일부를 피복하는 게이트 전극 구조를 갖는다. 따라서, 제1 실시예보다 더욱 신뢰성이 높은 TFT를 형성하는 것이 가능하게 된다. 단, n형 저전압 구동 TFT의 게이트 길이가 저농도 불순물 영역을 포함하는 분만큼 길게 되므로, 제1 실시예의 박막 트랜지스터 장치에 비해, 회로 면적이 크게 된다. 이 때문에, 본 실시예는 레이아웃 면적에 어느 정도의 여유가 있는 경우에 적합하다.
(제3 실시예)
도 43∼도 56은 본 발명의 제3 실시예의 박막 트랜지스터 장치(액정 표시 패널)의 제조 방법을 공정순으로 도시하는 단면도이다. 이들 도 43∼도 56에서, (a)는 n형 저전압 구동 TFT 형성 영역에서의 단면을 도시하고, (b)는 n형 고전압 구동 TFT 형성 영역에서의 단면을 도시하며, (c)는 p형 저전압 구동 TFT 형성 영역에서의 단면을 도시하고, (d)는 p형 고전압 구동 TFT 형성 영역에서의 단면을 도시하고 있다. 또한, 본 실시예에서도, 액정 표시 패널의 전체 구성은 도 2에 도시하는 제1 실시예와 기본적으로 동일하기 때문에, 중복하는 부분의 설명은 생략한다.
우선, 도 43의 (a)∼(d)에 도시하는 바와 같이, 글래스 기판(투명 절연 기판)(311) 상에, 예를 들면 두께가 50㎚인 SiN막(312)을 형성하고, 또한 그 위에 두께가 200㎚인 SiO2막(313)을 형성하여, 기초막으로 한다. 그 후, 제1 실시예와 마찬가지인 방법에 의해, SiO2막(313) 상에 다결정 실리콘막(315)을 형성한다.
다음으로, 도 44의 (a)∼(b)에 도시하는 바와 같이, 포토레지스트법에 의해, 다결정 실리콘막(315)의 TFT 형성 영역 상에 레지스트막(316)을 형성한다. 그리고, 이 레지스트막(316)을 마스크로 하여, 불소계 에칭 가스를 이용하여 다결정 실 리콘막(315)을 건식 에칭한다. 그 후, 레지스트막(316)을 제거한다.
도 57의 (a)에, 이 때의 화소부의 고전압 구동 TFT(n형 TFT) 형성 영역의 상면도를 도시한다. 또한, 도 57의 (b)에, 도 57의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 57의 (c)에, 도 57의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 57의 (a)∼(c)에 도시하는 바와 같이, 다결정 실리콘막(315)은 양 단부의 폭이 넓고, 중앙부의 폭이 좁은 형상으로 한다.
다음으로, 도 45의 (a)∼(d)에 도시하는 바와 같이, 예를 들면 플라즈마 CVD법에 의해, 글래스 기판(311)의 상측의 전면에, 저전압 구동 TFT의 게이트 절연막으로 되는 두께가 약 30㎚인 SiO2막(317)을 형성한다. 그 후, 스퍼터법에 의해, SiO2막(317) 상에, 저전압 구동 TFT의 게이트 전극으로 되는 두께가 약 300㎚인 Mo막(318)을 형성한다. 또한, Mo막(318) 대신에, Ti, Cr, W 및 Ta 등의 다른 고융점 금속을 주성분으로 하는 금속막을 형성하여도 된다.
다음으로, 도 46의 (a)∼(d)에 도시하는 바와 같이, 포토레지스트법에 의해, n형 저전압 구동 TFT 형성 영역의 전체 및 n형 고전압 구동 TFT 형성 영역의 전체를 피복함과 함께, p형 저전압 구동 TFT 형성 영역의 채널 영역 상 및 p형 고전압 구동 TFT 형성 영역의 채널 영역 상을 피복하는 레지스트막(319)을 형성한다. 그리고, 이 레지스트막(319)을 마스크로 하여 Mo막(318)을 에칭한다. Mo막(318)의 에칭은, 예를 들면 불소계 에칭 가스를 이용한 건식 에칭, 또는 인산 염산계 에천트를 이용한 습식 에칭에 의해 행한다. Mo막(318)의 에칭이 종료한 후, 레지스트 막(319)을 제거한다.
다음으로, 도 47의 (a)∼(c)에 도시하는 바와 같이, Mo막(318)을 마스크로 하여 p형 저전압 구동 TFT 형성 영역 및 p형 고전압 구동 TFT 형성 영역의 다결정 실리콘막(315)에 p형 불순물(예를 들면 B)을 고농도로 이온 주입하여, p형 저전압 구동 TFT 및 p형 고전압 구동 TFT의 소스/드레인으로 되는 p형 고농도 불순물 영역(320)을 형성한다. 이 경우, n형 저전압 구동 TFT 형성 영역 및 n형 고전압 구동 TFT 형성 영역에서는, Mo막(318)이 마스크로 되어, 다결정 실리콘막(315)에의 p형 불순물의 주입이 회피된다. p형 불순물의 주입에는, 이온 도핑 장치를 사용하여, 예를 들면 가속 전압을 30kV, 도우즈량을 1015/㎠로 한다.
또한, 도 46의 (a)∼(d)에 도시하는 공정에서, 레지스트막(319)에 대하여 Mo막(318)을 오버 에칭하여 폭을 좁게 하고, 그 후 레지스트막(319)을 마스크로 하여 다결정 실리콘막(315)에 불순물을 주입함으로써, 채널 영역과 p형 고농도 불순물 영역(320)(소스/드레인) 사이에 불순물이 도입되어 있지 않은 오프셋 영역을 갖는 구조로 하여도 된다.
다음으로, 도 48의 (a)∼(d)에 도시하는 바와 같이, 포토레지스트법에 의해, n형 저전압 구동 TFT의 채널 영역 상 및 n형 고전압 구동 TFT의 채널 영역 상을 피복함과 함께, p형 저전압 구동 TFT 형성 영역의 전체 및 p형 고전압 구동 TFT 형성 영역의 전체를 피복하는 레지스트막(321)을 형성한다. 그리고, 이 레지스트막(321)을 마스크로 하여 n형 저전압 구동 TFT 형성 영역 및 n형 고전압 구동 TFT 형 성 영역의 Mo막(318)을 에칭한다.
그 후, 레지스트막(321)을 마스크로 하여 n형 저전압 구동 TFT 형성 영역 및 n형 고전압 구동 TFT 형성 영역의 다결정 실리콘막(315)에 n형 불순물(예를 들면 P)을 고농도로 주입하여, n형 저전압 구동 TFT 및 n형 고전압 구동 TFT의 소스/드레인으로 되는 n형 고농도 불순물 영역(322)을 형성한다. 이 n형 불순물의 주입에는 이온 도핑 장치를 사용하여, 예를 들면 가속 전압을 30kV, 도우즈량을 1015/㎠로 한다. 계속해서, 레지스트막(321)을 애싱에 의해 제거한다.
도 58의 (a)에, 이 때의 화소부의 고전압 구동 TFT(n형 TFT) 형성 영역의 상면도를 도시한다. 또한, 도 58의 (b)에, 도 58의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 58의 (c)에, 도 58의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 58의 (a)∼(c)에 도시하는 바와 같이, 레지스트막(321)에 의해, 다결정 실리콘막(315)의 채널로 되는 영역 및 LDD 영역으로 되는 영역의 위를 피복한다. 그리고, 레지스트막(321)으로 피복되어 있지 않은 부분의 다결정 실리콘막(315)에 n형 불순물을 주입한다.
또한, 레지스트막(321)에 대하여 Mo막(318)을 오버 에칭하여 폭을 좁게 하고, 그 후 레지스트막(321)을 마스크로 하여 다결정 실리콘막(315)에 불순물을 주입함으로써, 채널 영역과 소스/드레인 사이에 불순물이 도입되어 있지 않은 오프셋 영역을 갖는 구조로 하여도 된다. 또한, 도 46, 도 47에 도시하는 공정과 도 48에 도시하는 공정의 순서를 반대로 하여도 된다.
다음으로, 도 49의 (a)∼(d)에 도시하는 바와 같이, 포토레지스트법에 의해, n형 저전압 구동 TFT 형성 영역의 전체 및 p형 저전압 구동 TFT 형성 영역의 전체를 피복하는 레지스트막(323)을 형성한다. 그리고, 이 레지스트막(323)을 마스크로 하여, 예를 들면 인산 질산계 에천트를 이용하여, n형 고전압 구동 TFT 형성 영역 및 p형 고전압 구동 TFT 형성 영역의 Mo막(318)을 제거한다.
다음으로, 다결정 실리콘막(315)에 도입한 불순물을 활성화하는 열 활성화 처리를 실시한다. 예를 들면, 500℃의 온도에서 2 시간 정도의 열처리를 실시하여, 불순물을 활성화한다. 이 열처리는 RTA 장치 등을 이용하여 단시간에 행하여도 된다. 또한, 불순물의 활성화 처리는, p형 고농도 불순물 영역(320) 및 n형 고농도 불순물 영역(322)을 형성하고 나서, 후술하는 Al-Nd막(327)을 형성하기 전까지의 사이에 행하면 된다.
다음으로, 도 50의 (a)∼(d)에 도시하는 바와 같이, 예를 들면 플라즈마 CVD법에 의해, 글래스 기판(311)의 상측의 전면에, 두께가 80㎚인 SiO2막(326)을 형성한다. 그 후, 스퍼터 장치를 이용하여, SiO2막(326) 상에, 예를 들면 두께가 300㎚인 Al-Nd막(327)을 형성한다. 또한, Al-Nd막(327) 대신에, Al, Ag 및 Cu 중의 어느 1종의 원소를 주성분으로 하는 저저항 금속으로 이루어지는 막을 형성하여도 된다.
다음으로, 도 51의 (a)∼(d)에 도시하는 바와 같이, 포토레지스트법에 의해 n형 고전압 구동 TFT 형성 영역 및 p형 고전압 구동 TFT 형성 영역의 각 채널 영역 의 위를 피복하는 레지스트막(328)을 형성한다. 이 경우, 도 51의 (b)에 도시하는 바와 같이, n형 고전압 구동 TFT 형성 영역에서는 레지스트막(328)의 폭을 다결정 실리콘막(315)의 불순물이 도입되어 있지 않은 영역의 폭보다 LDD 영역 분만큼 작게 형성한다. 그리고, 이 레지스트막(328)을 마스크로 하여, 인산 질산계 에천트를 이용하여 Al-Nd막(327)을 에칭하여, n형 고전압 구동 TFT 및 p형 고전압 구동 TFT의 게이트 전극을 형성한다. 또한, 이들 게이트 전극과 동시에, 표시부에는 Al-Nd막(327)으로 이루어지는 게이트 버스 라인 및 보조 용량 버스 라인을 형성한다.
도 59의 (a)에, 이 때의 화소부의 고전압 구동 TFT 형성 영역의 상면도를 도시한다. 또한, 도 59의 (b)에, 도 59의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 59의 (c)에, 도 59의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 59의 (a)∼(c)에 도시하는 바와 같이, 게이트 전극(327a)은 게이트 버스 라인(327b)에 접속하여 형성된다. 이 경우, 게이트 전극(327a)의 폭은, 다결정 실리콘막(315) 중 n형 불순물이 주입되어 있지 않은 영역의 폭보다 약간 좁게 형성된다.
다음으로, 도 52의 (a)∼(d)에 도시하는 바와 같이, 레지스트막(328)을 제거한 후, 기판의 전면에 n형 불순물(예를 들면 P)을 저농도로 주입하여, n형 고전압 구동 TFT의 채널 영역과 n형 고농도 불순물 영역(322) 사이에 n형 저농도 불순물 영역(LDD 영역)(329)을 형성한다. 이 n형 불순물의 주입에는 이온 도핑 장치를 사용하여, 예를 들면 가속 전압을 90kV, 도우즈량을 5×1013/㎠로 한다. 이 경우, n 형 불순물의 주입량이 적기 때문에, p형 고농도 불순물 영역(320)의 도전형은 변화하지 않는다.
그 후, Al-Nd막(327)이 열화하지 않는 조건, 예를 들면 N2 분위기 속에서 360℃의 온도로 2 시간 정도의 열처리를 실시하여, n형 저농도 불순물 영역(LDD 영역)(329)에 주입된 불순물을 활성화한다.
다음으로, 도 53의 (a)∼(d)에 도시하는 바와 같이, 예를 들면 플라즈마 CVD법에 의해, 글래스 기판(311)의 상측의 전면에, 두께가 370㎚인 SiN막(330)을 형성한다. 그 후, 포토레지스트법에 의해, SiN막(330) 상에 소정의 패턴의 레지스트막(도시 생략)을 형성한다. 그리고, 이 레지스트막을 마스크로 하여, 불소계 에칭 가스에 의해 SiN막(330), SiO2막(326) 및 SiO2막(317)을 순서대로 건식 에칭하여, n형 고농도 불순물 영역(322) 및 p형 고농도 불순물 영역(320)이 노출되는 컨택트홀(331)을 형성한다. 그 후, 레지스트막을 제거한다.
다음으로, 예를 들면 스퍼터 장치를 사용하여, 글래스 기판(311)의 상측의 전면에, 두께가 50㎚인 Ti막, 두께가 200㎚인 Al막 및 두께가 100㎚인 Ti막을 이 순서대로 성막하여, Ti/Al/Ti의 3층 구조의 도전막을 형성한다. 그 후, 포토레지스트법에 의해, 도전막 상에 소정의 패턴의 레지스트막(도시 생략)을 형성한다. 그리고, 이 레지스트막을 마스크로 하여, 염소계 에칭 가스를 이용한 건식 에칭에 의해 도전막을 에칭하여, 도 54의 (a)∼(d)에 도시하는 바와 같이, 소스/드레인 전극(332), 데이터 버스 라인(도시 생략) 및 보조 용량 전극(도시 생략)을 형성한다. 그 후, 레지스트막을 제거한다.
도 60의 (a)에, 이 때의 화소부의 고전압 구동 TFT 형성 영역의 상면도를 도시한다. 또한, 도 60의 (b)에, 도 60의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 60의 (c)에, 도 60의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 60의 (a)∼(c)에 도시하는 바와 같이, 표시부의 TFT의 드레인 전극(332d)은 데이터 버스 라인(332b)과 접속하여 형성된다. 또한, TFT의 소스 전극(332s)로서, 투명 화소 전극과 접속하기 위한 패드도 동시에 형성한다.
다음으로, 도 55의 (a)∼(d)에 도시하는 바와 같이, 글래스 기판(311)의 상측의 전면에, 예를 들면 감광성의 투명 유기 절연 수지를 도포하여 유기 절연막(337)을 형성한다. 그 후, 도 55의 (a)에 도시하는 바와 같이, 표시부의 TFT 형성 영역의 소스 전극에 통하는 컨택트홀(338)을 형성한다. 계속해서, 열처리를 실시하여, 유기 절연막(337)을 경화시킨다.
또한, 주변 회로부에서는 투명 화소 전극을 형성할 필요가 거의 없으므로, 유기 절연막(337)에 컨택트홀을 형성할 필요는 없다. 그러나, 회로 동작의 검사를 행하기 위해서 검사 단자를 설치하는 경우에는, 이 공정에서 검사 단자에 통하는 컨택트홀을 형성하면 된다.
다음으로, 스퍼터 장치를 사용하여, 글래스 기판(311)의 상측의 전면에, 예를 들면 두께가 70㎚인 ITO막을 형성한다. 이 ITO막은 컨택트홀(338)을 통하여 표시 영역의 TFT의 n형 고농도 불순물 영역(322)(소스 영역)과 전기적으로 접속된다. 그리고, 이 ITO막 상에, 포토레지스트법에 의해 소정의 패턴의 레지스트막(도시 생 략)을 형성한 후, ITO막을 습식 에칭하여, 도 56의 (a)∼(d)에 도시하는 바와 같이, 투명 화소 전극(339)을 형성한다. 그 후, 레지스트막을 제거한다.
도 61의 (a)에, 이 때의 화소부의 고전압 구동 TFT 형성 영역의 상면도를 도시한다. 또한, 도 61의 (b)에, 도 61의 (a)의 A-A'선의 위치에서의 단면을 도시하고, 도 61의 (c)에, 도 61의 (a)의 B-B'선의 위치에서의 단면을 도시한다. 이들 도 61의 (a)∼(c)에 도시하는 바와 같이, 화소 전극(339)은 컨택트홀(338)을 통하여 TFT의 소스 전극(332s)에 전기적으로 접속된다.
또한, 도 61의 (a)∼(c)에서, 게이트 버스 라인(327b), 데이터 버스 라인(332b), 게이트 전극(327a), 소스 전극(332s) 및 드레인 전극(332d)은 각각 도 3의 (a), (b)의 게이트 버스 라인(109), 데이터 버스 라인(108), 게이트 전극(105g), 소스 전극(105s) 및 드레인 전극(105d)에 대응하고 있다. 또한, 도 61의 (a)∼(c)의 SiO2막(317, 326), SiN막(330) 및 유기 절연막(337)이 각각 도 3의 (b)의 제1 절연막(171), 제2 절연막(172) 및 제3 절연막(173)에 대응하고 있다.
이와 같이 하여, 본 실시예의 박막 트랜지스터 장치(액정 표시 패널)가 완성된다.
본 실시예에서는, n형 저농도 불순물 영역(329)에서는, Al-Nd막(327)(게이트 전극)에 힐록 등의 문제가 발생하지 않을 정도의 온도(본 예에서는 360℃)에서 불순물의 활성화가 충분히 행해지는 것을 이용하고 있다. 본 발명에서는, 다결정 실리콘막(315) 상에 SiO2막(317, 326)을 형성하였지만, 이들 SiO2막(317, 326) 대신에 SiN막을 사용하고, 그 후 열처리를 실시하여 다결정 실리콘막(315)에 수소를 도입하는 경우에는, 이 때의 열처리에 의해 n형 저농도 불순물 영역(329)에 도입된 불순물을 활성화시키도록 하여도 된다.
본 실시예에서도, TFT의 소스/드레인으로 되는 n형 고농도 불순물 영역 및 p형 고농도 불순물 영역에 주입된 불순물을 활성화할 때에는 Al 등의 저융점 금속막이 형성되어 있지 않기 때문에, 열처리에 의해 불순물을 활성화할 수 있어, 레이저 활성화 처리에 의해 불순물을 활성화하는 경우에 비해, 신뢰성이 높은 TFT를 형성할 수 있다. 또한, 본 실시예에서는, 제2 실시예에 비해, 포토레지스트공정이 1회 적고, 제조 코스트가 저감된다고 하는 이점이 있다.
또한, 본 실시예에서는, 저전압 구동 TFT는 LDD 영역이 없고, n형 고전압 구동 TFT는 LDD 영역을 갖는 구조로 된다. 본 실시예는, 주변 회로부의 동작 전압이 충분히 낮아 신뢰성의 면에서 게이트 오버 랩 구조를 취할 필요가 없는 경우 등에 적합하다.
상술한 제1∼제3 실시예는 모두 본 발명을 주변 회로 일체형 액정 표시 패널의 제조에 적용한 예를 나타내었지만, 본 발명은 TN(Twisted Nematic)형 액정 표시 패널, MVA(Multi-domain Vertical Alignment)형 액정 및 IPS(In-Plane Switching)형 액정 표시 패널 등, 여러 가지 구조의 액정 표시 패널의 제조에 적용할 수 있다.
또한, 본 발명은 액정 표시 패널의 제조에 한정되는 것이 아니고, 저전압 구동 TFT와 고전압 구동 TFT를 갖는 액정 표시 패널 이외의 박막 트랜지스터 장치에 적용할 수도 있다.
본 발명에 따르면, 게이트 절연막이 얇은 저전압 구동 TFT와 게이트 절연막이 두꺼운 고전압 구동 TFT를 갖는 박막 트랜지스터 장치에서, 고전압 구동 TFT의 게이트 전극 및 소스/드레인 전극을 Al 합금 등의 저저항 금속으로 형성할 수 있으며, 또한 열 활성화 처리에 의해 불순물의 활성화를 행할 수 있는 박막 트랜지스터 장치 및 그 제조 방법이 제공된다.

Claims (18)

  1. 기판과,
    상기 기판 위에 형성되어 제1 절연막을 게이트 절연막으로 하는 제1 박막 트랜지스터와,
    상기 기판 위에 형성되어 상기 제1 절연막과 제2 절연막의 적층막을 게이트 절연막으로 하는 제2 박막 트랜지스터를 갖고,
    상기 제2 박막 트랜지스터의 게이트 전극이 상기 제1 박막 트랜지스터의 게이트 전극보다도 저저항이며 또한 저융점인 도전체로 이루어지는 것을 특징으로 하는 박막 트랜지스터 장치.
  2. 제1항에 있어서,
    상기 제1 박막 트랜지스터의 게이트 전극이, Mo, Ti, Cr, W 및 Ta 중 어느 한 종류의 원소를 주성분으로 하는 금속으로 이루어지고, 상기 제2 박막 트랜지스터의 게이트 전극이, Al, Ag 및 Cu 중 어느 한 종류의 원소를 주성분으로 하는 금속으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 장치.
  3. 제1항에 있어서,
    상기 제1 박막 트랜지스터에는 LDD 영역이 없고, 상기 제2 박막 트랜지스터는 LDD 영역을 갖는 것을 특징으로 하는 박막 트랜지스터 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 박막 트랜지스터는 모두 LDD 영역을 갖고, 상기 제1 박막 트랜지스터의 게이트 전극은 상기 LDD 영역의 상부 전체를 피복하고, 상기 제2 박막 트랜지스터의 게이트 전극은 상기 LDD 영역의 일부 영역 위를 피복하고 있는 것을 특징으로 하는 박막 트랜지스터 장치.
  5. 기판과,
    상기 기판 위에 형성되어 제1 절연막을 게이트 절연막으로 하는 제1 n형 박막 트랜지스터 및 제1 p형 박막 트랜지스터와,
    상기 기판 위에 형성되어 상기 제1 절연막과 제2 절연막의 적층막을 게이트 절연막으로 하는 제2 n형 박막 트랜지스터 및 제2 p형 박막 트랜지스터를 갖고,
    상기 제2 n형 박막 트랜지스터 및 상기 제2 p형 박막 트랜지스터의 게이트 전극이, 상기 제1 n형 박막 트랜지스터 및 상기 제1 p형 박막 트랜지스터의 게이트 전극보다도 저저항이며 또한 저융점인 도전체로 이루어지는 것을 특징으로 하는 박막 트랜지스터 장치.
  6. 제5항에 있어서,
    상기 제1 n형 박막 트랜지스터 및 상기 제1 p형 박막 트랜지스터의 게이트 전극이, Mo, Ti, Cr, W 및 Ta 중 어느 한 종류의 원소를 주성분으로 하는 금속으로 이루어지고, 상기 제2 n형 박막 트랜지스터 및 상기 제2 p형 박막 트랜지스터의 게이트 전극이, Al, Ag 및 Cu 중 어느 한 종류의 원소를 주성분으로 하는 금속으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 장치.
  7. 제5항에 있어서,
    상기 제1 n형 박막 트랜지스터 및 상기 제1 p형 박막 트랜지스터에는 LDD 영역이 없고, 상기 제2 n형 박막 트랜지스터는 LDD 영역을 갖고, 상기 제2 p형 박막 트랜지스터의 게이트 전극은 소스/드레인인 고농도 불순물 영역의 일부 영역 위를 피복하고 있는 것을 특징으로 하는 박막 트랜지스터 장치.
  8. 제5항에 있어서,
    상기 제1 n형 박막 트랜지스터 및 상기 제1 p형 박막 트랜지스터에는 LDD 영역이 없고, 상기 제2 n형 박막 트랜지스터는 LDD 영역을 갖고, 상기 제2 p형 박막 트랜지스터는, 소스/드레인인 고농도 불순물 영역과 채널 영역 사이에, 불순물이 도입되어 있지 않은 반도체로 이루어지는 오프셋 영역을 갖는 것을 특징으로 하는 박막 트랜지스터 장치.
  9. 제5항에 있어서,
    상기 제1 n형 박막 트랜지스터 및 상기 제2 n형 박막 트랜지스터는 모두 LDD 영역을 갖고, 상기 제1 p형 박막 트랜지스터 및 상기 제2 p형 박막 트랜지스터에는 모두 LDD 영역이 없고, 상기 제2 n형 박막 트랜지스터의 게이트 전극이 상기 LDD 영역의 일부 영역 위를 피복하고, 상기 제2 p형 박막 트랜지스터의 게이트 전극은, 소스/드레인인 고농도 불순물의 일부 영역 위를 피복하고 있는 것을 특징으로 하는 박막 트랜지스터 장치.
  10. 제5항에 있어서,
    상기 제1 n형 박막 트랜지스터 및 상기 제2 n형 박막 트랜지스터는 모두 LDD 영역을 갖고, 상기 제1 p형 박막 트랜지스터 및 상기 제2 p형 박막 트랜지스터에는 모두 LDD 영역이 없고, 상기 제2 n형 박막 트랜지스터의 게이트 전극이 상기 LDD 영역의 일부 영역 위를 피복하고, 상기 제2 p형 박막 트랜지스터는, 소스/드레인인 고농도 불순물 영역과 채널 영역 사이에, 불순물이 도입되어 있지 않은 반도체로 이루어지는 오프셋 영역을 갖는 것을 특징으로 하는 박막 트랜지스터 장치.
  11. 기판의 제1 및 제2 박막 트랜지스터 형성 영역 위에 반도체막을 형성하는 제1 공정과,
    상기 기판의 상측 전면에 제1 절연막을 형성하는 제2 공정과,
    상기 제1 절연막 위에 제1 금속막을 형성하는 제3 공정과,
    상기 제1 금속막을 패터닝하여 상기 제1 박막 트랜지스터 형성 영역에 제1 게이트 전극을 형성함과 함께, 상기 제2 박막 트랜지스터 형성 영역 위에 적어도 채널로 되는 영역을 피복하는 마스크막을 형성하는 제4 공정과,
    상기 제1 게이트 전극 및 상기 마스크막을 마스크로 하여 상기 제1 및 제2 박막 트랜지스터 형성 영역의 상기 반도체막에 불순물을 주입하여, 소스/드레인으로 되는 불순물 영역을 형성하는 제5 공정과,
    상기 마스크막을 제거하는 제6 공정과,
    상기 기판의 상측 전면에 제2 절연막을 형성하는 제7 공정과,
    상기 제2 절연막 위에, 상기 제1 금속막에 비하여 저저항이며 또한 저융점인 금속으로 이루어진 제2 금속막을 형성하는 제8 공정과,
    상기 제2 금속막을 패터닝하여 상기 제2 박막 트랜지스터 형성 영역에 제2 게이트 전극을 형성하는 제9 공정을 포함하고,
    상기 제5 공정의 종료로부터 상기 제8 공정의 개시까지의 동안에, 상기 제1 금속막을 구성하는 금속의 융점보다도 낮은 온도로 상기 반도체막에 주입한 불순물을 활성화하는 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  12. 기판의 제1 및 제2 박막 트랜지스터 형성 영역 위에 반도체막을 형성하는 제1 공정과,
    상기 기판의 상측 전면에 제1 절연막을 형성하는 제2 공정과,
    상기 제1 절연막 위에 제1 금속막을 형성하는 제3 공정과,
    상기 제1 금속막을 패터닝하여 상기 제1 박막 트랜지스터 형성 영역에 제1 게이트 전극을 형성함과 함께, 상기 제2 박막 트랜지스터 형성 영역 위에 적어도 채널로 되는 영역을 피복하는 마스크막을 형성하는 제4 공정과,
    상기 제1 게이트 전극 및 상기 마스크막을 마스크로 하여 상기 제1 및 제2 박막 트랜지스터 형성 영역의 상기 반도체막에 불순물을 주입하여 저농도 불순물 영역을 형성하는 제5 공정과,
    상기 마스크막 및 그 근방의 영역을 피복하는 레지스트막을 형성하는 제6 공정과,
    상기 제1 게이트 전극 및 상기 레지스트막을 마스크로 하여 상기 제1 및 제2 박막 트랜지스터 형성 영역의 상기 반도체막에 불순물을 주입하여, 상기 저농도 불순물 영역보다도 불순물 농도가 높은 고농도 불순물 영역을 형성하는 제7 공정과,
    상기 레지스트막을 제거하는 제8 공정과,
    상기 마스크막을 제거하는 제9 공정과,
    상기 기판의 상측 전면에 제2 절연막을 형성하는 제10 공정과,
    상기 제2 절연막 위에, 상기 제1 금속막에 비하여 저저항이며 또한 저융점인 금속으로 이루어진 제2 금속막을 형성하는 제11 공정과,
    상기 제2 금속막을 패터닝하여 상기 제2 박막 트랜지스터 형성 영역에 제2 게이트 전극을 형성하는 제12 공정을 포함하고,
    상기 제8 공정의 종료로부터 상기 제11 공정의 개시까지의 동안에, 상기 제1 금속막을 구성하는 금속의 융점보다도 낮은 온도로 상기 반도체막에 주입한 불순물을 활성화하는 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  13. 기판의 제1 및 제2 박막 트랜지스터 형성 영역 위에 반도체막을 형성하는 제1 공정과,
    상기 기판의 상측 전면에 제1 절연막을 형성하는 제2 공정과,
    포토레지스트법에 의해 상기 제1 및 제2 박막 트랜지스터 형성 영역의 채널로 되는 영역 위에 레지스트막을 형성하는 제3 공정과,
    상기 레지스트막을 마스크로 하여 상기 제1 및 제2 박막 트랜지스터 형성 영역의 상기 반도체막에 불순물을 주입하여 저농도 불순물 영역을 형성하는 제4 공정과,
    상기 레지스트막을 제거하는 제5 공정과,
    상기 제1 절연막 위에 제1 금속막을 형성하는 제6 공정과,
    상기 제1 금속막을 패터닝하여 상기 제1 박막 트랜지스터 형성 영역에 제1 게이트 전극을 형성함과 함께, 상기 제2 박막 트랜지스터 형성 영역의 LDD로 되는 영역의 일부와 채널로 되는 영역을 피복하는 마스크막을 형성하는 제7 공정과,
    상기 제1 게이트 전극 및 상기 마스크막을 마스크로 하여 상기 제1 및 제2 박막 트랜지스터 형성 영역의 상기 반도체막에 불순물을 주입하여 상기 저농도 불순물 영역보다도 불순물 농도가 높은 고농도 불순물 영역을 형성하는 제8 공정과,
    상기 마스크막을 제거하는 제9 공정과,
    상기 기판의 상측 전면에 제2 절연막을 형성하는 제10 공정과,
    상기 제2 절연막 위에, 상기 제1 금속막에 비해 저저항이며 또한 저융점인 금속으로 이루어지는 제2 금속막을 형성하는 제11 공정과,
    상기 제2 금속막을 패터닝하여 상기 제2 박막 트랜지스터 형성 영역에 제2 게이트 전극을 형성하는 제12 공정을 포함하며,
    상기 제8 공정의 종료에서부터 상기 제11 공정의 개시까지의 기간 동안에, 상기 제1 금속막을 구성하는 금속의 융점보다도 낮은 온도에서 상기 반도체막에 주입한 불순물을 활성화하는 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  14. 기판의 제1 및 제2 박막 트랜지스터 형성 영역 위에 반도체막을 형성하는 제1 공정과,
    상기 기판의 상측 전면에 제1 절연막을 형성하는 제2 공정과,
    상기 제1 절연막 위에 제1 금속막을 형성하는 제3 공정과,
    상기 제1 금속막을 패터닝하여 상기 제1 박막 트랜지스터 형성 영역에 제1 게이트 전극을 형성함과 함께, 상기 제2 박막 트랜지스터 형성 영역의 채널로 되는 영역 및 LDD로 되는 영역을 피복하는 마스크막을 형성하는 제4 공정과,
    상기 제1 게이트 절연막 및 상기 마스크막을 마스크로 하여 상기 제1 및 제2 박막 트랜지스터 형성 영역의 상기 반도체막에 불순물을 주입하여, 소스/드레인으로 되는 고농도 불순물 영역을 형성하는 제5 공정과,
    상기 마스크막을 제거하는 제6 공정과,
    상기 기판의 상측 전면에 제2 절연막을 형성하는 제7 공정과,
    상기 제2 절연막 위에, 상기 제1 금속막에 비해 저저항이며 또한 저융점인 금속으로 이루어지는 제2 금속막을 형성하는 제8 공정과,
    상기 제2 금속막을 패터닝하여 상기 제2 박막 트랜지스터 형성 영역에 제2 게이트 전극을 형성하는 제9 공정과,
    상기 제2 게이트 전극을 마스크로 하여 상기 제2 박막 트랜지스터 형성 영역의 상기 반도체막에 불순물을 주입하여, 상기 제2 박막 트랜지스터 형성 영역의 상기 채널로 되는 영역과 상기 고농도 불순물 영역 사이에 상기 고농도 불순물 영역보다도 불순물 농도가 낮은 저농도 불순물 영역을 형성하는 제10 공정을 포함하며,
    상기 제5 공정의 종료에서부터 상기 제8 공정의 개시까지의 기간 동안에, 상기 제1 금속막을 구성하는 금속의 융점보다도 낮은 온도에서 상기 반도체막에 주입한 불순물을 활성화하는 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  15. 기판의 제1 n형 박막 트랜지스터 형성 영역, 제1 p형 박막 트랜지스터 형성 영역, 제2 n형 박막 트랜지스터 형성 영역 및 제2 p형 박막 트랜지스터 형성 영역 위에 반도체막을 형성하는 제1 공정과,
    상기 기판의 상측 전면에 제1 절연막을 형성하는 제2 공정과,
    상기 제1 절연막 위에 제1 금속막을 형성하는 제3 공정과,
    상기 제1 금속막을 패터닝하여 상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제1 p형 박막 트랜지스터 형성 영역에 제1 게이트 전극을 형성함과 함께, 상 기 제2 n형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역 위에 적어도 채널로 되는 영역을 피복하는 마스크막을 형성하는 제4 공정과,
    상기 제1 게이트 전극 및 상기 마스크막을 마스크로 하여 상기 제1 n형 박막 트랜지스터 형성 영역, 상기 제1 p형 박막 트랜지스터 형성 영역, 상기 제2 n형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 반도체막에 n형 불순물을 주입하여 n형 저농도 불순물 영역을 형성하는 제5 공정과,
    상기 제2 n형 박막 트랜지스터 형성 영역의 마스크막 및 그 근방의 영역을 피복함과 함께, 상기 제1 p형 박막 트랜지스터 형성 영역 전체 및 상기 제2 p형 박막 트랜지스터 형성 영역 전체를 피복하는 제1 레지스트막을 형성하는 제6 공정과,
    상기 제1 게이트 전극과 상기 제1 레지스트막을 마스크로 하여, 상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제2 n형 박막 트랜지스터 형성 영역의 상기 반도체막에 n형 불순물을 주입하여, 상기 n형 저농도 불순물 영역보다도 불순물 농도가 높은 n형 고농도 불순물 영역을 형성하는 제7 공정과,
    상기 제1 레지스트막을 제거하는 제8 공정과,
    상기 제1 n형 박막 트랜지스터 형성 영역 전체 및 상기 제2 n형 박막 트랜지스터 형성 영역 전체를 피복하는 제2 레지스트막을 형성하는 제9 공정과,
    상기 제1 게이트 전극과 상기 제2 레지스트막을 마스크로 하여 상기 제1 p형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 반도체막에 p형 불순물을 주입하여 소스/드레인으로 되는 p형 고농도 불순물 영역을 형성하는 제10 공정과,
    상기 제2 레지스트막을 제거하는 제11 공정과,
    상기 제2 n형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 마스크막을 제거하는 제12 공정과,
    상기 기판의 상측 전체에 제2 절연막을 형성하는 제13 공정과,
    상기 제2 절연막 위에, 상기 제1 금속막에 비해 저저항이며 또한 저융점인 금속으로 이루어지는 제2 금속막을 형성하는 제14 공정과,
    상기 제2 금속막을 패터닝하여 상기 제2 n형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역에 제2 게이트 전극을 형성하는 제15 공정을 포함하며,
    상기 제11 공정의 종료에서부터 상기 제14 공정의 개시까지의 기간 동안에, 상기 제1 금속막을 구성하는 금속의 융점보다도 낮은 온도에서 상기 반도체막에 주입한 불순물을 활성화하는 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  16. 기판의 제1 n형 박막 트랜지스터 형성 영역, 제1 p형 박막 트랜지스터 형성 영역, 제2 n형 박막 트랜지스터 형성 영역 및 제2 p형 박막 트랜지스터 형성 영역 위에 반도체막을 형성하는 제1 공정과,
    상기 기판의 상측 전면에 제1 절연막을 형성하는 제2 공정과,
    포토레지스트법에 의해, 상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제2 n형 박막 트랜지스터 형성 영역의 채널로 되는 영역 위와, 상기 제1 p형 박막 트랜지스터 형성 영역 전체 및 상기 제2 p형 박막 트랜지스터 형성 영역 전체를 피복하는 레지스트막을 형성하는 제3 공정과,
    상기 레지스트막을 마스크로 하여 상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제2 n형 박막 트랜지스터 형성 영역의 상기 반도체막에 n형 불순물을 주입하여 n형 저농도 불순물 영역을 형성하는 제4 공정과,
    상기 레지스트막을 제거하는 제5 공정과,
    상기 제1 절연막 위에 제1 금속막을 형성하는 제6 공정과,
    상기 제1 p형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 제1 금속막을 패터닝하여 상기 제1 p형 박막 트랜지스터 형성 영역에 제1 게이트 전극을 형성함과 함께, 상기 제2 p형 박막 트랜지스터 형성 영역의 채널로 되는 영역을 피복하는 제1 마스크막을 형성하는 제7 공정과,
    상기 제1 게이트 전극 및 상기 제1 마스크막을 마스크로 하여 상기 제1 p형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 반도체막에 p형 불순물을 주입하여, 소스/드레인으로 되는 p형 고농도 불순물 영역을 형성하는 제8 공정과,
    상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제2 n형 박막 트랜지스터 형성 영역의 상기 제1 금속막을 패터닝하여 상기 제1 n형 박막 트랜지스터 형성 영역에 제2 게이트 전극을 형성함과 함께, 상기 제2 n형 박막 트랜지스터 형성 영역의 LDD로 되는 영역의 일부와 채널로 되는 영역을 피복하는 제2 마스크막을 형성하는 제9 공정과,
    상기 제2 게이트 전극 및 상기 제2 마스크막을 마스크로 하여 상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제2 n형 박막 트랜지스터 형성 영역의 상기 반도체막에 n형 불순물을 주입하여, 상기 n형 저농도 불순물 영역보다도 불순물 농도가 높은 n형 고농도 불순물 영역을 형성하는 제10 공정과,
    상기 제2 n형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 제1 및 제2 마스크막을 제거하는 제11 공정과,
    상기 기판의 상측 전면에 제2 절연막을 형성하는 제12공정과,
    상기 제2 절연막 위에, 상기 제1 금속막에 비해 저저항이며 또한 저융점인 금속으로 이루어지는 제2 금속막을 형성하는 제13 공정과,
    상기 제2 금속막을 패터닝하여 상기 제2 n형 박막 트랜지스터 형성 영역에 제3 게이트 전극을 형성함과 함께, 상기 제2 p형 박막 트랜지스터 형성 영역에 제4 게이트 전극을 형성하는 제14 공정을 포함하며,
    상기 제10 공정의 종료에서부터 상기 제13 공정의 개시까지의 기간 동안에, 상기 제1 금속막을 구성하는 금속의 융점보다도 낮은 온도에서 상기 반도체막에 주입한 불순물을 활성화하는 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  17. 기판의 제1 n형 박막 트랜지스터 형성 영역, 제1 p형 박막 트랜지스터 형성 영역, 제2 n형 박막 트랜지스터 형성 영역 및 제2 p형 박막 트랜지스터 형성 영역 위에 반도체막을 형성하는 제1 공정과,
    상기 기판의 상측 전면에 제1 절연막을 형성하는 제2 공정과,
    상기 제1 절연막 위에 제1 금속막을 형성하는 제3 공정과,
    상기 제1 p형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 제1 금속막을 패터닝하여, 상기 제1 p형 박막 트랜지스터 형성 영역에 제1 게이트 전극을 형성함과 함께, 상기 제2 p형 박막 트랜지스터 형성 영역의 채널로 되는 영역을 피복하는 제1 마스크막을 형성하는 제4 공정과,
    상기 제1 게이트 전극 및 상기 제1 마스크막을 마스크로 하여 상기 제1 p형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 반도체막에 p형 불순물을 주입하여, 소스/드레인으로 되는 p형 고농도 불순물 영역을 형성하는 제5 공정과,
    상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제2 n형 박막 트랜지스터 형성 영역의 상기 제1 금속막을 패터닝하여, 상기 제1 n형 박막 트랜지스터 형성 영역에 제2 게이트 전극을 형성함과 함께, 상기 제2 n형 박막 트랜지스터 형성 영역의 LDD로 되는 영역 및 채널로 되는 영역을 피복하는 제2 마스크막을 형성하는 제6 공정과,
    상기 제2 게이트 전극 및 상기 제2 마스크막을 마스크로 하여 상기 제1 n형 박막 트랜지스터 형성 영역 및 상기 제2 n형 박막 트랜지스터 형성 영역의 상기 반도체막에 n형 불순물을 주입하여, 소스/드레인으로 되는 n형 고농도 불순물 영역을 형성하는 제7 공정과,
    상기 제2 n형 박막 트랜지스터 형성 영역 및 상기 제2 p형 박막 트랜지스터 형성 영역의 상기 제1 및 제2 마스크막을 제거하는 제8 공정과,
    상기 기판의 상측 전면에 제2 절연막을 형성하는 제9 공정과,
    상기 제2 절연막 위에, 상기 제1 금속막에 비해 저저항이며 또한 저융점인 금속으로 이루어지는 제2 금속막을 형성하는 제10 공정과,
    상기 제2 금속막을 패터닝하여 상기 제2 n형 박막 트랜지스터 형성 영역에 제3 게이트 전극을 형성함과 함께, 상기 제2 p형 박막 트랜지스터 형성 영역에 제4 게이트 전극을 형성하는 제11 공정과,
    상기 제3 게이트 전극을 마스크로 하여 상기 제2 n형 박막 트랜지스터 형성 영역의 상기 반도체막에 n형 불순물을 주입하여, 상기 채널로 되는 영역과 상기 n형 고농도 불순물 영역 사이에 상기 n형 고농도 불순물 영역보다도 불순물 농도가 낮은 n형 저농도 불순물 영역을 형성하는 제12 공정을 포함하며,
    상기 제7 공정의 종료에서부터 상기 제10 공정의 개시까지의 기간 동안에, 상기 제1 금속막을 구성하는 금속의 융점보다도 낮은 온도에서 상기 반도체막에 주입한 불순물을 활성화하는 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서,
    상기 제2 n형 박막 트랜지스터 형성 영역에 형성되는 n형 박막 트랜지스터가 액정 표시 패널의 화소부의 스위칭 소자이며, 상기 제1 금속막에 의해 상기 액정 표시 패널에 게이트 버스 라인을 형성하고, 상기 제2 금속막에 의해 상기 액정 표 시 패널에 데이터 버스 라인을 형성하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101182445B1 (ko) * 2010-04-01 2012-09-12 삼성디스플레이 주식회사 평판 표시 장치 및 그 제조방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0506899D0 (en) * 2005-04-05 2005-05-11 Plastic Logic Ltd Multiple conductive layer TFT
KR101987320B1 (ko) 2012-12-31 2019-06-11 삼성디스플레이 주식회사 표시 장치
CN107408510B (zh) * 2015-03-25 2021-06-15 凸版印刷株式会社 薄膜晶体管、薄膜晶体管的制造方法及使用了薄膜晶体管的图像显示装置
CN113284910B (zh) * 2021-04-29 2023-09-19 合肥鑫晟光电科技有限公司 显示背板、制作方法以及显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332581A (ja) * 2002-05-10 2003-11-21 Hitachi Ltd 薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板
KR100411025B1 (ko) * 2001-12-11 2003-12-18 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420758B1 (en) * 1998-11-17 2002-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity region overlapping a gate electrode
JP3386017B2 (ja) * 1999-10-15 2003-03-10 日本電気株式会社 液晶表示装置用の薄膜トランジスタの製造方法
JP2002083691A (ja) * 2000-09-06 2002-03-22 Sharp Corp アクティブマトリックス駆動型有機ｌｅｄ表示装置及びその製造方法
US6509616B2 (en) * 2000-09-29 2003-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP4439766B2 (ja) * 2001-08-02 2010-03-24 シャープ株式会社 薄膜トランジスタ装置及びその製造方法
JP2003188183A (ja) 2001-12-20 2003-07-04 Fujitsu Display Technologies Corp 薄膜トランジスタ装置、その製造方法及び液晶表示装置
JP4638115B2 (ja) * 2002-07-05 2011-02-23 シャープ株式会社 薄膜トランジスタ装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100411025B1 (ko) * 2001-12-11 2003-12-18 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2003332581A (ja) * 2002-05-10 2003-11-21 Hitachi Ltd 薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101182445B1 (ko) * 2010-04-01 2012-09-12 삼성디스플레이 주식회사 평판 표시 장치 및 그 제조방법
US8610126B2 (en) 2010-04-01 2013-12-17 Samsung Display Co., Ltd. Flat panel display device with simplified efficient structure and method of manufacturing the same

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