JP4104754B2 - Ｄ／ａ変換回路、半導体装置及び電子機器 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
【０００２】
本発明は、Ｄ／Ａ変換（デジタル／アナログ変換）回路に関する。特に、半導体装置の駆動回路に用いられるＤ／Ａ変換回路に関する。
【０００３】
【従来の技術】
【０００４】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型半導体表示装置（特にアクティブマトリクス型液晶表示装置）の需要が高まってきたことによる。
【０００５】
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素領域にそれぞれＴＦＴが配置され、各画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。
【０００６】
その中でも、表示装置の高精細化、高画質化に伴い、高速駆動が可能なデジタル駆動方式のアクティブマトリクス型液晶表示装置が注目されてきている。
【０００７】
従来のデジタル駆動方式のアクティブマトリクス型液晶表示装置を図１４に示す。従来のデジタル駆動方式のアクティブマトリクス型液晶表示装置は、図１４に示すようにソース信号線側シフトレジスタ１４０１、デジタルデコーダのアドレス線（ａ〜ｄ）１４０２、ラッチ回路（ＬＡＴ１）１４０３、ラッチ回路（ＬＡＴ２）１４０４、ラッチパルス線１４０５、Ｄ／Ａ変換回路１４０６、階調電圧線１４０７、ソース信号線１４０８、ゲイト信号線側シフトレジスタ１４０９、ゲイト信号線（走査線）１４１０、および画素ＴＦＴ１４１１などによって構成されている。ここでは、４ビットのデジタル駆動方式のアクティブマトリクス型液晶表示装置を例にとっている。なお、ラッチ回路（ＬＡＴ１およびＬＡＴ２）は、４個のラッチ回路が便宜上一まとめに示されている。
【０００８】
デジタルデコーダのアドレス線（ａ〜ｄ）１４０２に供給されるデジタル信号（デジタル階調信号）が、ソース信号線側シフトレジスタからのタイミング信号によりＬＡＴ１群に順次書き込まれる。
【０００９】
ＬＡＴ１群に対するデジタル信号の書き込みが一通り終了するまでの時間は、１ライン期間と呼ばれる。すなわち、一番左側のＬＡＴ１に対してデジタルデコーダからのデジタル信号の書き込みが開始される時点から、一番右側のＬＡＴ１に対してデジタルデコーダからのデジタル信号の書き込みが終了する時点までの時間間隔が１ライン期間である。
【００１０】
ＬＡＴ１群に対するデジタル信号の書き込みが終了した後、ラッチ１群に書き込まれたデジタル信号は、シフトレジスタの動作タイミングに合わせて、ラッチパルス線にラッチパルスが流れた時にＬＡＴ２群に一斉に送出され、書き込まれる。
【００１１】
デジタル信号をＬＡＴ２群に送出し終えたＬＡＴ１群には、ソース信号線側シフトレジスタからの信号により、再びデジタルデコーダに供給されるデジタル信号の書き込みが順次行なわれる。
【００１２】
この２順目の１ライン期間中には、２順目の１ライン期間の開始に合わせてＬＡＴ２群に送出されたデジタル信号に応じた電圧がソース信号線に供給される。ここで例に挙げている駆動回路は、デジタル信号の階調電圧への変換を、Ｄ／Ａ変換回路によって１６本の階調電圧のうちの一つを選択することによって実行している。
【００１３】
選択された階調電圧は、１ライン期間の間対応するソース信号線に供給される。ゲイト信号線側シフトレジスタからの走査信号によって対応するＴＦＴのスイッチングが行われ、液晶分子が駆動される。
【００１４】
上述した動作を走査線の数だけ繰り返すことによって１画面（１フレーム）が形成される。一般に、アクティブマトリクス型液晶表示装置装置では、１秒間に６０フレームの画像の書き換えが行われている。
【００１５】
【発明が解決しようとする課題】
【００１６】
ここで、上述したデジタル駆動回路に用いられている従来のＤ／Ａ変換回路を説明する。図１５を参照する。
【００１７】
従来の４ビットのＤ／Ａ変換回路は、複数のスイッチ（ｓｗ０〜ｓｗ１５）および階調電圧線（Ｖ０〜Ｖ１５）を備えている。ＬＡＴ２群から供給される４ビットのデジタル信号によって複数のスイッチ（ｓｗ０〜ｓｗ１５）のうち１つが選択され、選択されたスイッチに接続されている階調電圧線からソース信号線１４０７に電圧が供給される仕組みになっている。
【００１８】
このようなＤ／Ａ変換回路が、１本のソース信号線に対して１つ備えられている。
【００１９】
ここで説明している従来の４ビットのＤ／Ａ変換回路の場合、スイッチの数は１６個であり、階調電圧線の数は１６本である。実際のアクティブマトリクス型液晶表示装置においては、スイッチの面積は大きく、駆動回路全体の面積が大きくなってしまう。
【００２０】
ここで、従来用いられている４ビットのＤ／Ａ変換回路の別の例を取りあげてみる。図１６を参照する。図１６に示されている４ビットのＤ／Ａ変換回路は、先に説明した４ビットのＤ／Ａ変換回路と同じように、ＬＡＴ２群から供給される４ビットのデジタル信号によって複数のスイッチ（ｓｗ０〜ｓｗ１５）のうち１つが選択され、選択されたスイッチに接続されている階調電圧線からソース信号線に電圧が供給される仕組みになっている。
【００２１】
図１６に示されるＤ／Ａ変換回路は、階調電圧線の本数は、５本（Ｖ０〜Ｖ４）であり、先に説明した図１５に示されるような４ビットのＤ／Ａ変換回路よりも少ない。しかし、スイッチの数は１６個である。よって、駆動回路全体の面積の縮小を図ることはできない。
【００２２】
ここでは、４ビットのデジタル信号を扱うＤ／Ａ変換回路について説明しているが、ビット数が増えると、スイッチの数は指数関数的に増加していく。つまり、ｎビットのデジタル信号を扱う従来のＤ／Ａ変換回路においては、２n 個のスイッチが必要となってしまう。したがって、駆動回路の面積が大きくなってしまう。
【００２３】
上述したような駆動回路の面積が大きいことが、半導体表示装置、特にアクティブマトリクス型液晶表示装置の小型化の妨げの原因の一つとなっている。
【００２４】
また、半導体表示装置の高精細化のためには、画素数の増加、つまりはソース信号線の増加が必要となってくる。しかし、上述したように、ソース信号線が増加すると、Ｄ／Ａ変換回路の数も増加することになり、駆動回路の面積は増大し、このことが高精細化への妨げの原因の一つとなっている。
【００２５】
上述した理由により、面積の小さいＤ／Ａ変換回路が切望されている。
【００２６】
そこで、本発明は上述した問題を鑑みてなされたものであり、面積の小さいＤ／Ａ変換回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】
【００２８】
本発明のある実施形態によると、
入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路であって、
前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、
前記ｎビットのデジタル信号の上位ｘビットによって（２x ＋１）本の階調電圧線のうち隣り合う２本の階調電圧線が選択され、
選択された前記隣り合う２本の階調電圧線の階調電圧から、２y 通りの階調電圧が作り出され、
前記ｎビットのデジタル信号の下位ｙビットによって、前記２y 通りの階調電圧のうち対応する階調電圧が出力線に供給されることを特徴とするＤ／Ａ変換回路が提供される。このことによって上記目的が達成される。
【００２９】
前記Ｄ／Ａ変換回路は、薄膜トランジスタを用いて絶縁基板上に形成されてもよい。
【００３０】
また、本発明のある実施形態によると、
入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路であって、
前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、
前記ｎビットのデジタル信号の上位ｘビットによって（２x ＋１）本の階調電圧線のうち、第１〜第（２x ＋１）の階調電圧線に向かってより高い電圧が供給されている第ｚおよび第（ｚ＋１）の階調電圧線が選択され（１≦ｚ≦２x ；ｚは自然数）、
選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の階調電圧から、２y 通りの階調電圧が作り出され、
前記ｎビットのデジタル信号の下位ｙビットによって、前記２y 通りの階調電圧のうち対応する階調電圧が出力線に供給されることを特徴とするＤ／Ａ変換回路が提供される。このことによって上記目的が達成される。
【００３１】
前記Ｄ／Ａ変換回路は、薄膜トランジスタを用いて絶縁基板上に形成されてもよい。
【００３２】
また、本発明のある実施形態によると、
マトリクス状に配置された複数のＴＦＴと、
前記複数のＴＦＴを駆動するソース信号線側駆動回路とゲイト信号線側駆動回路と、
を備えた半導体装置であって、
前期ソース信号線側駆動回路は、入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路を備えており、
前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、
前記ｎビットのデジタル信号の上位ｘビットによって（２x ＋１）本の階調電圧線のうち隣り合う２本の階調電圧線が選択され、
選択された前記隣り合う２本の階調電圧線の階調電圧から、２y 通りの階調電圧が作り出され、
前記ｎビットのデジタル信号の下位ｙビットによって、前記２y 通りの階調電圧のうち対応する階調電圧が出力線に供給されることを特徴とする半導体装置が提供される。このことによって上記目的が達成される。
【００３３】
また、本発明のある実施形態によると、
マトリクス状に配置された複数のＴＦＴと、
前記複数のＴＦＴを駆動するソース信号線側駆動回路とゲイト信号線側駆動回路と、
を備えた半導体装置であって、
前記ソース信号線側駆動回路は、入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路を備えた駆動回路を有する半導体装置であって、
前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、
前記ｎビットのデジタル信号の上位ｘビットによって（２x ＋１）本の階調電圧線のうち、第１〜第（２x ＋１）の階調電圧線に向かってより高い電圧が供給されている第ｚおよび第（ｚ＋１）の階調電圧線が選択され（１≦ｚ≦２x ；ｚは自然数）、
選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の階調電圧から、２y 通りの階調電圧が作り出され、
前記ｎビットのデジタル信号の下位ｙビットによって、前記２y 通りの階調電圧のうち対応する階調電圧が出力線に供給されることを特徴とする半導体装置が提供される。このことによって上記目的が達成される。
【００３４】
また、本発明のある実施形態によると、
複数のＴＦＴと、
前記複数のＴＦＴを駆動するソース信号線側駆動回路とゲイト信号線側駆動回路と、
を備えた半導体装置であって、
前記ソース信号線側駆動回路は、入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路を備えた駆動回路を有する半導体装置であって、
前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、
前記ｎビットのデジタル信号の上位ｘビットによって（２x ＋１）本の階調電圧線のうち、第１〜第（２x ＋１）の階調電圧線に向かってより高い電圧が供給されている第ｚおよび第（ｚ＋１）の階調電圧線が選択され（１≦ｚ≦２x ；ｚは自然数）、
選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の階調電圧から、２y 通りの階調電圧が作り出され、
前記ｎビットのデジタル信号の下位ｙビットによって、前記２y 通りの階調電圧のうち対応する階調電圧が出力線に供給されることを特徴とする半導体装置が提供される。このことによって上記目的が達成される。
【００３５】
前記複数のＴＦＴと、前記ソース信号線側駆動回路と、前記ゲイト信号線側駆動回路とは、薄膜トランジスタを用いて絶縁基板上に一体形成されてもよい。
【００３６】
ここで、以下の実施例をもって本発明のＤ／Ａ変換回路の詳細について説明する。ただし、以下の実施例に記載されているＤ／Ａ変換回路は、本発明のある実施形態であり、本発明のＤ／Ａ変換回路は、これらに限定されるわけではない。
【００３７】
【実施例】
【００３８】
（実施例１）
【００３９】
本実施例では、本発明のＤ／Ａ変換回路のある実施形態について説明する。本実施例では、画素数が、横８００×縦６００であるアクティブマトリクス型液晶表示装置を用いて、そのソース信号線側駆動回路に備えられたデジタル信号をアナログ階調信号（階調電圧）に変換するＤ／Ａ変換回路の詳細について説明する。
【００４０】
また、本実施例では４ビットのデジタル信号を処理するＤ／Ａ変換回路を例にとって説明するが、本発明のＤ／Ａ変換回路は、これに限定されるわけではなく、２ビット以上のデジタル信号を処理するＤ／Ａ変換回路が実現される。
【００４１】
まず、図１及び図２９を参照する。図１及び図２９には本実施例のアクティブマトリクス型液晶表示装置の概略構成図が示されている。本実施例のアクティブマトリクス型液晶表示装置は、第１のソース信号線側シフトレジスタ１０１、デジタルデコーダのアドレス線（ａ、ｂ）１０２、ラッチ回路（ＬＡＴ１, ０〜ＬＡＴ１, ７９９）１０３、ラッチ回路（ＬＡＴ２, ０〜ＬＡＴ２, ７９９）１０４、ラッチパルス線１０５、第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０〜７９９）１０６、階調電圧線（Ｖ０〜Ｖ４）１０７、第１の出力線１０８、第２のソース信号線側シフトレジスタ１０９、デジタルデコーダのアドレス線（ｃ、ｄ）１１０、ラッチ回路（ＬＡＴ３, ０〜ＬＡＴ３, ７９９）１１１、ラッチ回路（ＬＡＴ４, ０〜ＬＡＴ４, ７９９）１１２、ラッチパルス線１１３、第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ７９９）１１４、第２の出力線１１５、ゲイト信号線側駆動回路としてゲイト信号線側シフトレジスタ１１６、ソース信号線１１７、ゲイト信号線（走査線）１１８、および画素ＴＦＴ１１９などによって構成されている。
【００４２】
まお、図１及び図２９では省略してあるが、その他バッファやアナログスイッチなどが適時設けられる。
【００４３】
外部から供給される４ビットのデジタル信号のうち、上位２ビットのデジタル信号がアドレス線１０２のａおよびｂに供給され、下位２ビットのデジタル信号がアドレス線１１０のｃおよびｄに供給されるようになっている。
【００４４】
５本の階調電圧線（Ｖ０〜Ｖ４）１０７には、Ｖ０〜Ｖ４間に印加される電圧を抵抗分割することによって、異なる電圧が供給されるようになっている。また、最も高い電圧がＶ４に印加されており、最も低い電圧がＶ０に印加されている。
【００４５】
ここで、最も低い電圧が供給される階調電圧線を第１の階調電圧線とし、最も高い電圧が供給される階調電圧線を第５の階調電圧線とする。よって、５本の階調電圧線は、第１〜第５の階調電圧線に向かってより高い電圧が供給されていることがわかる。
【００４６】
第１のソース線側シフトレジスタ１０１は、ラッチ回路ＬＡＴ１, ０〜ＬＡＴ１, ７９９にラッチ信号（タイミング信号）を順次供給する。ラッチ回路ＬＡＴ１, ０〜ＬＡＴ１, ７９９は、第１のソース線側シフトレジスタから供給されるラッチ信号により、アドレス線１０２のａおよびｂからデジタル信号を順次取り込み、保持する。
【００４７】
ラッチ回路ＬＡＴ１, ７９９へのデジタル信号の取り込みが終了した瞬間に、ラッチパルス線１０５にラッチ信号が供給され、ＬＡＴ２, ０〜ＬＡＴ２, ７９９の全てのラッチ回路に、ＬＡＴ１, ０〜ＬＡＴ１, ７９９からデジタル信号が同時に取り込まれ、保持される。ＬＡＴ２, ０〜ＬＡＴ２, ７９９に取り込まれたデジタル信号は、１ライン期間の間、第１のＤ／Ａ変換回路１０６に送出される。
【００４８】
ここで、１つのラッチ回路（ＬＡＴ１, ０およびＬＡＴ２, ０）の回路図を図２に示す。ラッチ回路（ＬＡＴ１, ０）およびラッチ回路（ＬＡＴ２, ０）は、それぞれ同じ回路から成っている。
【００４９】
ＬＡＴ１, ０は、クロックドインバータ２０１、２０３、２０４および２０６、ならびにインバータ２０２および２０５から成り、 アドレス線１０２のａおよびｂよりデジタル信号を取り込み、保持する。クロックドインバータ２０１、２０３、２０４および２０６のスイッチングには、第１のソース信号線側シフトレジスタ１０１からのラッチ信号（ｌａｔ１, ０）およびその反転信号（反転ｌａｔ１,0）が使用される。
【００５０】
ＬＡＴ２, ０は、クロックドインバータ２０７、２０９、２１０および２１２、ならびにインバータ２０８および２１１から成り、 ＬＡＴ１,0からデジタル信号を取り込み、保持する。クロックドインバータ２０７、２０９、２１０および２１２のスイッチングには、ラッチパルス線１０５からのラッチ信号（ｌａｔ２）およびその反転信号（反転ｌａｔ２）が使用される。ＬＡＴ２, ０は、第１のＤ／Ａ変換回路にデジタル信号を送出する。
【００５１】
なお、アドレス線１０２のａおよびｂに供給されるデジタル信号が２段のラッチ回路を経て第１のＤ／Ａ変換回路１０６に供給されることから、本実施例では、説明の便宜上、第１のＤ／Ａ変換回路に接続される信号線をａおよびｂと呼んでいる。
【００５２】
第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０〜１ｓｔ−Ｄ／Ａ, ７９９）１０６には、ＬＡＴ２, ０〜ＬＡＴ２, ７９９から２ビットのデジタル信号がそれぞれ供給される。第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０〜１ｓｔ−Ｄ／Ａ, ７９９）１０６は、供給される２ビットのデジタル信号をアナログ信号（階調電圧）に変換し、第１の出力線１０８（１０８−１および１０８−２）を通じて第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ７９９）１１４に供給する。
【００５３】
第１のソース線側シフトレジスタ１０１がＬＡＴ１, ０〜７９９へラッチ信号を順次送出するタイミングに同期して、第２のソース線側シフトレジスタ１０９は、ＬＡＴ３, ０〜７９９へラッチ信号を順次送出する。つまり、第１のソース信号線側シフトレジスタがＬＡＴ１, ０にラッチ信号を送出するタイミングと、第２のソース信号線側シフトレジスタがＬＡＴ３, ０にラッチ信号を送出するタイミングとは同じである。また、第１のソース信号線側シフトレジスタがＬＡＴ１, １にラッチ信号を送出するタイミングと、第２のソース信号線側シフトレジスタがＬＡＴ３, １にラッチ信号を送出するタイミングとも同じである。
【００５４】
第２のソース信号線側シフトレジスタ１０９からのラッチ信号によって、ＬＡＴ３, ０〜ＬＡＴ３. ７９９は、アドレス線１１０のｃおよびｄから２ビットのデジタル信号を順次取り込み、保持する。ラッチ回路ＬＡＴ３, ７９９へデジタル信号の取り込みが終了した瞬間に、ラッチパルス線１１３にラッチ信号が供給され、ＬＡＴ４, ０〜ＬＡＴ４, ７９９の全てのラッチ回路がＬＡＴ３, ０〜ＬＡＴ３, ７９９からデジタル信号を同時に取り込み、保持する。ＬＡＴ４, ０〜ＬＡＴ４, ７９９に取り込まれたデジタル信号は、第２のＤ／Ａ変換回路１１４に送出される。
【００５５】
第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ７９９）は、第１のＤ／Ａ変換回路の出力線１０８から供給される階調電圧と、供給される２ビットのデジタル信号とに基づき、ソース信号線につながる第２の出力線１１５へ階調電圧を供給する。
【００５６】
第２の出力線１１５へ供給される階調電圧は、バッファ（図示せず）などを通してソース信号線１１７に供給される。ゲイト信号線側シフトレジスタ１１６からの走査信号に応じて、対応するゲイト信号線１１８に接続されている画素ＴＦＴ１１９がＯＮとなり、階調電圧が液晶分子に印加される。
【００５７】
このようにして、選択された走査線に接続されている全ての画素ＴＦＴが一度にＯＮとなり、液晶分子が駆動される。そして、全ての走査線が順次選択され、１フレームの画像が形成される。本実施例では、１秒間に６０フレームの画像の形成を行う。
【００５８】
ここで、本実施例の第１のＤ／Ａ変換回路１０６および第２のＤ／Ａ変換回路１１４について、図３および図４を用いて詳しく説明する。
【００５９】
図３を参照する。図３は、第１のＤ／Ａ変換回路１０６および第２のＤ／Ａ変換回路１１４の概略図である。まず、図３を用いて第１のＤ／Ａ変換回路１０６および第２のＤ／Ａ変換回路１１４の動作を説明する。
【００６０】
第１のＤ／Ａ変換回路１０６は、４つの内部スイッチ（ｓｗＡ１〜ｓｗＡ４）を含むスイッチ回路ｓｗＡと、４つの内部スイッチ（ｓｗＢ１〜ｓｗＢ４）を含むスイッチ回路ｓｗＢと、階調電圧線１０７（Ｖ０〜Ｖ４）とによって構成される。第２のＤ／Ａ変換回路１１４は、４つの内部スイッチ（ｓｗＣ１〜ｓｗＣ４）を含むスイッチ回路ｓｗＣと、４つの抵抗（Ｒ１〜Ｒ４）とによって構成される。なお、ここでは、配線自体が有する固有抵抗は便宜上考慮していない。
【００６１】
本実施例においては、ｓｗＡ４はＶ４に接続されている。ｓｗＡ３およびｓｗＢ４はＶ３に接続されている。ｓｗＡ２およびｓｗＢ３はＶ２に接続されている。ｓｗＡ１およびｓｗＢ２はＶ１に接続されている。また、ｓｗＢ１はＶ０に接続されている。
【００６２】
第１のＤ／Ａ変換回路１０６においては、ラッチ回路を経てアドレス線ａおよびｂから供給される２ビットのデジタル信号が、ｓｗＡおよびｓｗＢを制御する。ラッチ回路を経てアドレス線ａおよびｂから供給されるデジタル信号に応じて、ｓｗＡの４つの内部スイッチ（ｓｗＡ１〜ｓｗＡ４）のうち、いずれか一つのスイッチだけが閉じるように設計されており、同時に２以上のスイッチが閉じることはない。また、アドレス線ａおよびｂから供給されるデジタル信号に応じて、ｓｗＢの４つの内部スイッチ（ｓｗＢ１〜ｓｗＢ４）のうち、いずれか一つのスイッチだけが閉じるように設計されており、 これらも同時に２以上のスイッチが閉じることはない。さらに、ｓｗＡの４つの内部スイッチ（ｓｗＡ１〜ｓｗＡ４）とｓｗＢの４つの内部スイッチ（ｓｗＢ１〜ｓｗＢ４）とが閉じるタイミングには、次のような関係がある。すなわち、ｓｗＡ１が閉じる時はｓｗＢ１が閉じ、ｓｗＡ２が閉じる時はｓｗＢ２が閉じ、ｓｗＡ３が閉じる時はｓｗＢ３が閉じ、かつｓｗＡ４が閉じる時はｓｗＢ４が閉じるように設計されている。従って、ｓｗＡとｓｗＢとによって、常に隣り合う２本の階調電圧線が選択されることになる。このようにして、いかなる２ビットのデジタル信号が入力された場合でも、ｓｗＡとｓｗＢとによって２つの隣り合う階調電圧線が選択され、階調電圧が第１の出力線１０８（１０８−１および１０８−２）に供給される。ここで、ｓｗＡの４つの内部スイッチによって選択される第１の出力線を、第１の出力線（Ｈ）１０８−１と呼ぶことにし、ｓｗＢの４つの内部スイッチによって選択される第１の出力線を、第１の出力線（Ｌ）１０８−２と呼ぶことにする。
【００６３】
第２のＤ／Ａ変換回路１１４においては、ラッチ回路を経てアドレス線ｃおよびｄから供給される２ビットのデジタル信号が、ｓｗＣを制御する。ラッチ回路を経てアドレス線ｃおよびｄから供給されるデジタル信号に応じて、ｓｗＣの４つの内部スイッチ（ｓｗＣ１〜ｓｗＣ４）のうち、いずれか一つのスイッチだけが閉じるように設計されている。第１の出力線（Ｈ）１０８−１と第１の出力線（Ｌ）１０８−２とに供給されている階調電圧が第２のＤ／Ａ変換回路１１４に印加される。第１の出力線（Ｈ）１０８−１と第１の出力線（Ｌ）１０８−２とは、４つの直列に接続された抵抗（Ｒ１〜Ｒ４）によって接続されている。第１の出力線（Ｈ）１０８−１と第１の出力線（Ｌ）１０８−２とに供給されている階調電圧から、第２のＤ／Ａ変換回路の４つの抵抗（Ｒ１〜Ｒ４）によって異なる４つの階調電圧が作られる。よって、ｓｗＣの４つの内部スイッチ（ｓｗＣ１〜ｓｗＣ４）のうち、いずれか一つのスイッチが閉じると、対応する階調電圧が第２の出力線１１５に供給される。第２の出力線１１５へ供給される階調電圧は、バッファ（図示せず）などを通してソース信号線１１７に供給される。
【００６４】
次に、図４を用いて、本実施例の第１のＤ／Ａ変換回路１０６および第２のＤ／Ａ変換回路１１４の回路構成について説明する。ただし、図４に示される回路構成は、第１のＤ／Ａ変換回路および第２のＤ／Ａ変換回路を実現するための一実施形態にすぎず、これに限定されるわけではない。
【００６５】
図４に示されるように本実施例の第１のＤ／Ａ変換回路１０６は、１６個のＮチャネル型ＴＦＴ（Tr4,1 、Tr4,2 、Tr3,1 、Tr3,2 、Tr3,5 、Tr3,6 、Tr2,1 、Tr2,2 、Tr2,5 、Tr2,6 、Tr1,1 、Tr1,2 、Tr1,5 、Tr1,6 、Tr0,1 、およびTr0,2 ）と、１６個のＰチャネル型ＴＦＴ（Tr4,3 、Tr4,4 、Tr3,3 、Tr3,4 、Tr3,7 、Tr3,8 、Tr2,3 、Tr2,4 、Tr2,7 、Tr2,8 、Tr1,3 、Tr1,4 、Tr1,7 、Tr1,8 、Tr0,3 、およびTr0,4 ）と、５本の階調電圧線（Ｖ０〜Ｖ４）とを含んでいる。
【００６６】
５本の階調電圧線（Ｖ０〜Ｖ４）１０７においては、最も高い電圧がＶ４に印加されており、最も低い電圧がＶ０に印加されている。
【００６７】
５本の階調電圧線（Ｖ０〜Ｖ４）１０７には、独立して電圧が供給されても良い。ただし、この場合においても、最も高い電圧がＶ４に印加され、最も低い電圧がＶ０に印加されるようにする必要がある。
【００６８】
階調電圧線Ｖ４に注目すると、２個のＮチャネル型ＴＦＴ（Tr4,1 およびTr4,2 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr4,3 およびTr4,4 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が階調電圧線Ｖ４に並列に接続されている。また、アドレス線ａおよびｂからのデジタル信号が、ラッチ回路を経て第１のＤ／Ａ変換回路に供給されることから、ここでは、説明の便宜上、ラッチ回路から供給される信号線をａおよびｂとし、これらの反転信号（反転ａおよび反転ｂ）を考える。信号線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr4,1 、Tr4,2 、Tr4,3 、Tr4,4 のゲイト電極に接続されている。これらの信号線ａ、ｂ、反転ａ、および反転ｂに供給されるデジタル信号によって、Tr4,1 、Tr4,2 、Tr4,3 、Tr4,4 のスイッチングが制御され、これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ４に供給される電圧が第１の出力線（Ｈ）１０８−１に供給される。
【００６９】
次に階調電圧線Ｖ３に注目すると、２個のＮチャネル型ＴＦＴ（Tr3,1 およびTr3,2 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr3,3 およびTr3,4 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が階調電圧線Ｖ３に並列に接続されている。また、ラッチ回路からの信号線ａ、ｂ、反転ａ、および反転ｂは、それぞれTr3,1 、Tr3,4 、Tr3,3 、Tr3,2 のゲイト電極に接続されている。これらの信号線ａ、ｂ、反転ａ、および反転ｂに供給されるデジタル信号によって、Tr3,1 、Tr3,2 、Tr3,3 、Tr3,4 のスイッチングが制御され、これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ３に供給される電圧が第１の出力線（Ｈ）１０８−１に供給される。
【００７０】
また階調電圧線Ｖ３においては、２個のＮチャネル型ＴＦＴ（Tr3,5 およびTr3,6 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr3,7 およびTr3,8 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が階調電圧線Ｖ３にさらに並列に接続されている。また、ラッチ回路からの信号線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr3,5 、Tr3,6 、Tr3,7 、Tr3,8 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ３に供給される電圧が第１の出力線（Ｌ）１０８−２に供給される。
【００７１】
次に階調電圧線Ｖ２に注目すると、２個のＮチャネル型ＴＦＴ（Tr2,1 およびTr2,2 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr2,3 およびTr2,4 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が階調電圧線Ｖ２に並列に接続されている。また、ラッチ回路からの信号線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr2,3 、Tr2,2 、Tr2,1 、Tr2,4 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ２に供給される電圧が第１の出力線（Ｈ）１０８−１に供給される。
【００７２】
また階調電圧線Ｖ２においては、２個のＮチャネル型ＴＦＴ（Tr2,5 およびTr2,6 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr2,7 およびTr2,8 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が階調電圧線Ｖ２にさらに並列に接続されている。また、ラッチ回路からの信号線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr2,5 、Tr2,8 、Tr2,7 、Tr2,6 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ２に供給される電圧が第１の出力線（Ｌ）１０８−２に供給される。
【００７３】
階調電圧線Ｖ１においても、上述したような構成の回路が並列に接続されている。そして、ラッチ回路からの信号線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr1,3 、Tr1,4 、Tr1,1 、Tr1,2 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ１に供給される電圧が第１の出力線（Ｈ）１０８−１に供給される。また、ラッチ回路からの信号線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr1,7 、Tr1,6 、Tr1,5 、Tr1,８のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ１に供給される電圧が第１の出力線（Ｌ）１０８−２に供給される。
【００７４】
階調電圧線Ｖ０においても、上述したような構成の回路が並列に接続されている。そして、ラッチ回路からの信号線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr0,3 、Tr0,4 、Tr0,1 、Tr0,2 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ０に供給される電圧が第１の出力線（Ｌ）１０８−２に供給される。
【００７５】
以下の表１に、信号線ａ、ｂ、反転ａおよび反転ｂに供給されるデジタル信号の組合わせによる、第１の出力線（Ｈ）１０８−１および（Ｌ）１０８−２に出力される階調電圧線の組合わせを示す。
【００７６】
【表１】
【００７７】
信号線ａ、ｂ、反転ａおよび反転ｂに入力されるデジタル信号によって、隣り合う２本の階調電圧線が選択され、第１の出力線（Ｈ）１０８−１および第１の出力線（Ｌ）１０８−２に供給されることが表1 に示されている。
【００７８】
一方、第２のＤ／Ａ変換回路１１４は、８個のＮチャネルＴＦＴ（Tr5,1 、Tr5,2 、Tr6,1 、Tr6,2 、Tr7,1 、Tr7,2 、Tr8,1 、Tr8,2 ）と８個のＰチャネルＴＦＴ（Tr5,3 、Tr5,4 、Tr6,3 、Tr6,4 、Tr7,3 、Tr7,4 、Tr8,3 、Tr8,4 ）と４つの抵抗（Ｒ１〜Ｒ４）とを含んでいる。
【００７９】
第２のＤ／Ａ変換回路１１４においては、第１のＤ／Ａ変換回路１０６の第１の出力線（Ｈ）１０８−１と第１の出力線（Ｌ）１０８−２とが４つの直列に接続された抵抗（Ｒ１〜Ｒ４）によって接続されている。このような構成によって、第２のＤ／Ａ変換回路１１４は、４つの異なる電圧を作り出している。
【００８０】
抵抗Ｒ１と抵抗Ｒ２との接続点に注目すると、２個のＮチャネル型ＴＦＴ（Tr8,1 およびTr8,2 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr8,3 およびTr8,4 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が抵抗Ｒ１とＲ２との接続点に接続されている。また、アドレス線ｃおよびｄからのデジタル信号が、ラッチ回路を経て第２のＤ／Ａ変換回路に供給されることから、ここでは、説明の便宜上、ラッチ回路から供給される信号線をｃおよびｄとし、これらの反転信号（反転ｃおよび反転ｄ）を考える。
【００８１】
また、ラッチ回路からの信号線ｃ、ｄ、反転ｃおよび反転ｄは、それぞれTr8,1 、Tr8,２、Tr8,3 、Tr8,4 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、第１の出力線（Ｈ）１０８−１に供給される電圧から抵抗Ｒ１で電圧降下する分だけを引いた電圧が第２の出力線１１５に供給される。言い換えると、第２の出力線１１５に供給される電圧は、第１の出力線（Ｌ）１０８−２に供給される電圧に抵抗（Ｒ２＋Ｒ３＋Ｒ４）で電圧降下する分だけをたした電圧となる。従って、 第２の出力線に供給される電圧は、出力先の画素ＴＦＴの電位にかかわらず一定に保たれる。
【００８２】
次に、抵抗Ｒ２とＲ３との接続点に注目すると、２個のＮチャネル型ＴＦＴ（Tr7,1 およびTr7,2 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr7,3 およびTr7,4 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が抵抗Ｒ２とＲ３との接続点に接続されている。また、ラッチ回路からの信号線ｃ、ｄ、反転ｃおよび反転ｄは、それぞれTr7,1 、Tr7,4 、Tr7,3 、Tr7,2 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、第１の出力線（Ｈ）１０８−１に供給される電圧から抵抗（Ｒ１＋Ｒ２）で電圧降下する分だけを引いた電圧が第２の出力線１１５に供給される。言い換えると、第２の出力線１１５に供給される電圧は、第１の出力線（Ｌ）１０８−２に供給される電圧に抵抗（Ｒ３＋Ｒ４）で電圧降下する分だけをたした電圧となる。従って、 この場合も、第２の出力線に供給される電圧は、出力先の画素ＴＦＴの電位にかかわらず一定に保たれる。
【００８３】
次に、抵抗Ｒ３とＲ４との接続点に注目すると、２個のＮチャネル型ＴＦＴ（Tr6,1 およびTr６,2）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr6,3 およびTr6,4 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が抵抗Ｒ３とＲ４との接続点に接続されている。また、ラッチ回路からの信号線ｃ、ｄ、反転ｃおよび反転ｄは、それぞれTr6,4 、Tr6,2 、Tr6,1 、Tr6,3 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、第１の出力線（Ｈ）１０８−１に供給される電圧から抵抗（Ｒ１＋Ｒ２＋Ｒ３）で電圧降下する分だけを引いた電圧が第２の出力線１１５に供給される。言い換えると、第２の出力線１１５に供給される電圧は、第１の出力線（Ｌ）１０８−２に供給される電圧に抵抗Ｒ４で電圧降下する分だけをたした電圧となる。従って、 この場合も、第２の出力線に供給される電圧は、出力先の画素ＴＦＴの電位にかかわらず一定に保たれる。
【００８４】
次に、抵抗Ｒ４と第１の出力線（Ｌ）１０８−２との接続点に注目すると、２個のＮチャネル型ＴＦＴ（Tr5,1 およびTr5,2 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr5,3 およびTr5,4 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が抵抗Ｒ４と第１の出力線（Ｌ）１０８−２との接続点に接続されている。また、ラッチ回路からの信号線ｃ、ｄ、反転ｃおよび反転ｄは、それぞれTr5,4 、Tr5,3 、Tr5,2 、Tr5,1 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、第１の出力線（Ｈ）１０８−１に供給される電圧から抵抗（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）で電圧降下する分だけを引いた電圧が第２の出力線１１５に供給される。言い換えると、第２の出力線１１５に供給される電圧は、第１の出力線（Ｌ）１０８−２に供給される電圧となる。従って、 この場合も、第２の出力線に供給される電圧は、出力先の画素ＴＦＴの電位にかかわらず一定に保たれる。
【００８５】
なお、第１のＤ／Ａ変換回路１０６の第１の出力線（Ｈ）１０８−１と（Ｌ）１０８−２とから出力される階調電圧線の組み合わせによって、第２のＤ／Ａ変換回路１１４に流れる電流は変化する。そこで、第２のＤ／Ａ変換回路１１４に流れる電流を表２にＩ1 〜Ｉ4 のように定義する。
【００８６】
【表２】
【００８７】
ここで、以下の表３に、信号線ａ、ｂ、ｃ、ｄ、反転ａ、反転ｂ、反転ｃおよび反転ｄに供給されるデジタル信号の組み合わせによる、最終的に第２出力線１１５に出力される電圧を示す。
【００８８】
【表３】
【００８９】
信号線ａ、ｂ、ｃ、ｄ、反転ａ、反転ｂ、反転ｃおよび反転ｄに入力されるデジタル信号によって、１６通りの異なる電圧が第２の出力線１１５に出力されることが表３に示されている。
【００９０】
よって、本実施例では、４ビットのデジタル信号のうち上位２ビットのデジタル信号によって４通りの階調電圧を選択することができ、下位４ビットによって選択された階調電圧から更に４通りの階調電圧を出力することができる。よって、４（上位２ビット）×４（下位２ビット）＝１６通りの階調電圧を任意に選択することができる。
【００９１】
また、本実施例のＤ／Ａ変換回路は、図３からも理解されるように、階調電圧線の本数が５本であり、 しかもスイッチの数が１２個である。これは、従来のＤ／Ａ変換回路と比較して、面積が小さくて済み、駆動回路全体の小型化を実現することができる。さらに、Ｄ／Ａ変換回路の小型化が図れることより、アクティブマトリクス液晶表示装置の高精細化をも実現することができる。
【００９２】
また、本実施例のＤ／Ａ変換回路は、上述したように、画素ＴＦＴの電位が変化しても第２のＤ／Ａ変換回路の第２の出力線から供給される電圧は常に安定しているので、安定した電圧を画素ＴＦＴに供給することができる。
【００９３】
なお、本実施例では、４ビットのデジタル信号を上位２ビットと下位２ビットとに分割し、それぞれがｓｗＡおよびｓｗＢとｓｗＣとのスイッチングを制御するようにしたが、４ビットのデジタル信号の分割はこれに限定されるわけではない。
【００９４】
例えば、 上位３ビットをｓｗＡおよびｓｗＢのスイッチングに使用し、下位１ビットをｓｗＣのスイッチングに使用することもできる。この場合、ｓｗＡおよびｓｗＢの内部スイッチの数は、それぞれ８個となり（ｓｗＡ１〜ｓｗＡ８、ｓｗＢ１〜ｓｗＢ８）、階調電圧線の本数は９本（Ｖ０〜Ｖ８）となる。また、ｓｗＣの内部スイッチの数は２個（ｓｗＣ１およびｓｗＣ２）となり、抵抗の数は２個（Ｒ１およびＲ２）となる。ｓｗＡに３ビットのデジタル信号が入力され、ｓｗＡの８個の内部スイッチのうち１つが閉じ、１つの階調電圧線が選択され、その電圧が第１の出力線（Ｈ）に供給される。また、ｓｗＢに３ビットのデジタル信号が入力され、ｓｗＢの８個の内部スイッチのうち１つが閉じ、１つの階調電圧線が選択され、その電圧が第１の出力線（Ｌ）に供給される。ｓｗＣには１ビットのデジタル信号が入力され、ｓｗＣの２個の内部スイッチのうち１つが閉じ、対応する階調電圧が第２の出力線に供給される。第２の出力線へ供給される階調電圧は、バッファなどを通してソース信号線に供給される。
【００９５】
また、本実施例では、４ビットのデジタル信号を扱うＤ／Ａ変換回路について説明したが、本発明によると、ｎビット（ｎは２以上の自然数）のデジタル信号を扱うＤ／Ａ変換回路が実現され得る。この場合、ｎビットのデジタル信号を、上位ｘビットと下位ｙビットとに分割して捉えることができる（ｘ＋ｙ＝ｎ）。この場合、ｓｗＡの内部スイッチの数は２x 個（ｓｗＡ１〜ｓｗＡ２x ）となり、ｓｗＢの内部スイッチの数も同じく２x 個（ｓｗＢ１〜ｓｗＢ２x ）となる。また、階調電圧線の本数は（２x ＋１）本となる。さらに、ｓｗＣの内部スイッチの数は２y 個（ｓｗＣ１〜ｓｗＣ２y ）となり、抵抗の数も２y 個（Ｒ１〜Ｒ２y ）となる。
【００９６】
ここで、（２x ＋１）本の階調電圧線において、最も低い電圧が印加されている階調電圧線を第１の階調電圧線とし、最も高い電圧が印加されている階調電圧線を第（２x ＋１）の階調電圧線とすることができる。この場合、 第１〜第（２x ＋１）の階調電圧線に向かってより高い電圧が供給されていることになる。
【００９７】
ｎビットのデジタル信号の上位ｘビットによって（２x ＋１）本の階調電圧線のうち、第ｚおよび第（ｚ＋１）の階調電圧線が選択され（１≦ｚ≦２x ；ｚは自然数）、第１の出力線（Ｈ）および（Ｌ）にそれらの階調電圧が出力されるとすると、 選択された第ｚと第（ｚ＋１）との階調電圧線に供給されている階調電圧から、第２のＤ／Ａ変換回路の２y 個の抵抗（Ｒ１〜Ｒ２y ）によって異なる２y の階調電圧が作られる。そして、ｎビットのデジタル信号の下位ｙビットによって、２y の電圧のうち対応する電圧が選択され、第２の出力線に供給される。
【００９８】
また、上述したように、ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割して用いた場合、選択され得る階調電圧の数は、２x （上位ｘビット）×２y （下位ｙビット）＝２(x+y) ＝２n となり、この場合も、階調電圧の数を減少させることはない。
【００９９】
ここで、本実施例のＤ／Ａ変換回路を備えたアクティブマトリクス型液晶表示装置の製造方法について以下に述べることにする。なお、以下の製造方法は、本発明の一実施例にすぎず、他の製造方法によっても本発明のＤ／Ａ変換回路が実現され得る。
【０１００】
ここでは、絶縁表面を有する基板上に複数のＴＦＴを形成し、画素マトリクス回路、上述したＤ／Ａ変換回路を備えた駆動回路、およびロジック回路等をモノリシックに構成する例を図１０〜図１３に示す。なお、本実施例では、画素マトリクス回路の１つの画素と、他の回路（Ｄ／Ａ変換回路を備えた駆動回路、ロジック回路等）の基本回路であるＣＭＯＳ回路とが同時に形成される様子を示す。また、本実施例では、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとがそれぞれ１つのゲイト電極を備えている場合について、その作製工程を説明するが、ダブルゲイト型やトリプルゲイト型のような複数のゲイト電極を備えたＴＦＴによるＣＭＯＳ回路をも同様に作製することができる。
【０１０１】
図１０を参照する。まず、絶縁表面を有する基板として石英基板１００１を準備する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。また、石英基板上に一旦非晶質珪素膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板またはシリコン基板を用いても良い。
【０１０２】
１００２は非晶質珪素膜であり、最終的な膜厚（熱酸化後の膜減りを考慮した膜厚）が１０〜７５ｎｍ（好ましくは１５〜４５ｎｍ）となる様に調節する。なお、成膜に際して膜中の不純物濃度の管理を徹底的に行うことは重要である。
【０１０３】
本実施例の場合、非晶質珪素膜１００２中では結晶化を阻害する不純物であるＣ（炭素）およびＮ（窒素）の濃度はいずれも５×１０18ａｔｏｍｓ／ｃｍ3 未満（代表的には５×１０17ａｔｏｍｓ／ｃｍ3 以下、好ましくは２×１０17ａｔｏｍｓ／ｃｍ3 以下）、Ｏ（酸素）は１．５×１０19ａｔｏｍｓ／ｃｍ3 未満（代表的には１×１０18ａｔｏｍｓ／ｃｍ3 以下、好ましくは５×１０17ａｔｏｍｓ／ｃｍ3 以下）となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中において膜中の上記の不純物元素濃度は、ＳＩＭＳ（質量２次イオン分析）の測定結果における最小値で定義される。
【０１０４】
上記構成を得るため、本実施例で用いる減圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、２００〜４００℃程度に加熱した炉内に１００〜３００ｓｃｃｍのＣｌＦ3 （フッ化塩素）ガスを流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。
【０１０５】
なお、本出願人の知見によれば炉内温度３００℃とし、ＣｌＦ3 （フッ化塩素）ガスの流量を３００ｓｃｃｍとした場合、約２μｍ厚の付着物（主に珪素を主成分する）を４時間で完全に除去することができる。
【０１０６】
また、非晶質珪素膜１００２中の水素濃度も非常に重要なパラメータであり、水素含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質珪素膜１００２の成膜は減圧熱ＣＶＤ法であることが好ましい。なお、成膜条件を最適化することでプラズマＣＶＤ法を用いることも可能である。
【０１０７】
次に、非晶質珪素膜１００２の結晶化工程を行う。結晶化の手段としては特開平７−１３０６５２号公報記載の技術を用いる。同公報の実施例１および実施例２のどちらの手段でも良いが、本実施例では、同広報の実施例２に記載した技術内容（特開平８−７８３２９号公報に詳しい）を利用するのが好ましい。
【０１０８】
特開平８−７８３２９号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜１００３を形成する。マスク絶縁膜１００３は触媒元素を添加するために複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定することができる。
【０１０９】
そして、非晶質珪素膜の結晶化を助長する触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピンコート法により塗布し、Ｎｉ含有層１００４を形成する。なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、ゲルマニウム（Ｇｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることができる（図１０（Ａ））。
【０１１０】
また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。
【０１１１】
次に、触媒元素の添加工程が終了したら、４５０℃で１時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において５００〜７００℃（代表的には５５０〜６５０℃）の温度で４〜２４時間の加熱処理を加えて非晶質珪素膜１００２の結晶化を行う。本実施例では窒素雰囲気で５７０℃で１４時間の加熱処理を行う。
【０１１２】
この時、非晶質珪素膜１００２の結晶化はニッケルを添加した領域１００５および１００６で発生した核から優先的に進行し、基板１００１の基板面に対してほぼ平行に成長した結晶領域１００７および１００８が形成される。この結晶領域１００７および１００８を横成長領域と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある（図１０（Ｂ））。
【０１１３】
なお、上述の特開平７−１３０６５２号公報の実施例１に記載された技術を用いた場合も微視的には横成長領域と呼びうる領域が形成されている。しかしながら、核発生が面内において不均一に起こるので結晶粒界の制御性の面で難がある。
【０１１４】
結晶化のための加熱処理が終了したら、マスク絶縁膜１００３を除去してパターニングを行い、横成長領域１００７および１００８でなる島状半導体層（活性層）１００９、１０１０、および１０１１を形成する（図１０（Ｃ））。
【０１１５】
ここで１００９はＣＭＯＳ回路を構成するＮチャネル型ＴＦＴの活性層、１０１０はＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性層、１０１１は画素マトリクス回路を構成するＮチャネル型ＴＦＴ（画素ＴＦＴ）の活性層である。
【０１１６】
活性層１００９、１０１０、および１０１１を形成したら、その上に珪素を含む絶縁膜でなるゲイト絶縁膜１０１２を成膜する（図１０（Ｃ））。
【０１１７】
そして、次に図１０（Ｄ）に示す様に触媒元素（ニッケル）を除去または低減するための加熱処理（触媒元素のゲッタリングプロセス）を行う。この加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用するものである。
【０１１８】
なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。
【０１１９】
そのため本実施例ではこの加熱処理を７００℃を超える温度で行い、好ましくは８００〜１０００℃（代表的には９５０℃）とし、処理時間は０．１〜６ｈｒ、代表的には０．５〜１ｈｒとする。
【０１２０】
なお、本実施例では酸素雰囲気中に対して塩化水素（ＨＣｌ）を０．５〜１０体積％（本実施例では３体積％）の濃度で含有させた雰囲気中において、９５０℃で、３０分の加熱処理を行う例を示す。ＨＣｌ濃度を上記濃度以上とすると、活性層１００９、１０１０、および１０１１の表面に膜厚程度の凹凸が生じてしまうため好ましくない。
【０１２１】
また、ハロゲン元素を含む化合物してＨＣｌガスを用いる例を示したが、それ以外のガスとして、代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、ＢＣｌ2 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。
【０１２２】
この工程においては活性層１００９、１０１０、および１０１１中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。そして、この工程により活性層１００９、１０１０、および１０１１中のニッケルの濃度は５×１０17ａｔｏｍｓ／ｃｍ3 以下にまで低減される。
【０１２３】
なお、５×１０17ａｔｏｍｓ／ｃｍ3 という値はＳＩＭＳ（質量二次イオン分析）の検出下限である。本出願人が試作したＴＦＴを解析した結果、１×１０18ａｔｏｍｓ／ｃｍ3 以下（好ましくは５×１０17ａｔｏｍｓ／ｃｍ3 以下）ではＴＦＴ特性に対するニッケルの影響は確認されなかった。ただし、本明細書中における不純物濃度は、ＳＩＭＳ分析の測定結果の最小値でもって定義される。
【０１２４】
また、上記加熱処理により活性層１００９、１０１０、および１０１１とゲイト絶縁膜１０１２との界面では熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜１０１２の膜厚は増加する。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体／絶縁膜界面を得ることができる。また、活性層端部における熱酸化膜の形成不良（エッジシニング）を防ぐ効果もある。
【０１２５】
また、触媒元素のゲッタリングプロセスを、マスク絶縁膜１００３を除去した後、活性層をパターンニングする前に行なってもよい。また、触媒元素のゲッタリングプロセスを、活性層をパターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わせて行なってもよい。
【０１２６】
なお、触媒元素のゲッタリングプロセスを、Ｐ（リン）を用いることによって行うこともできる。このリンによるゲッタリングプロセスを上述したゲッタリングプロセスに組み合わせても良い。また、リンによるゲッタリングプロセスのみを用いても良い。
【０１２７】
さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で９５０℃で１時間程度の加熱処理を行なうことで、ゲイト絶縁膜１０１２の膜質の向上を図ることも有効である。
【０１２８】
なお、ＳＩＭＳ分析により活性層１００９、１０１０、および１０１１中にはゲッタリング処理に使用したハロゲン元素が、１×１０15ａｔｏｍｓ／ｃｍ3 〜１×１０20ａｔｏｍｓ／ｃｍ3 の濃度で残存することも確認されている。また、その際、活性層１００９、１０１０、および１０１１と加熱処理によって形成される熱酸化膜との間に前述のハロゲン元素が高濃度に分布することがＳＩＭＳ分析によって確かめられている。
【０１２９】
また、他の元素についてもＳＩＭＳ分析を行った結果、代表的な不純物であるＣ（炭素）、Ｎ（窒素）、Ｏ（酸素）、Ｓ（硫黄）はいずれも５×１０18ａｔｏｍｓ／ｃｍ3 未満（典型的には１×１０18ａｔｏｍｓ／ｃｍ3 以下）であることが確認された。
【０１３０】
次に、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングすることによって後のゲイト電極の原型１０１３、１０１４、および１０１５を形成する。本実施例では２ｗｔ％のスカンジウムを含有したアルミニウム膜を用いる（図１１（Ａ））。
【０１３１】
なお、このアルミニウムを主成分とする金属膜のかわりに、ゲイト電極に不純物が添加された多結晶珪素膜を用いてもよい。
【０１３２】
次に、特開平７−１３５３１８号公報記載の技術により多孔性の陽極酸化膜１０１６、１０１７、および１０１８、無孔性の陽極酸化膜１０１９、１０２０、および１０２１、ゲイト電極１０２２、１０２３、および１０２４を形成する（図１１（Ｂ））。
【０１３３】
こうして図１１（Ｂ）の状態が得られたら、次にゲイト電極１０２２、１０２３、および１０２４、多孔性の陽極酸化膜１０１６、１０１７、および１０１８をマスクとしてゲイト絶縁膜１０１２をエッチングする。そして、多孔性の陽極酸化膜１０１６、１０１７、および１０１８を除去して図１１（Ｃ）の状態を得る。なお、図１１（Ｃ）において１０２５、１０２６、および１０２７で示されるのは加工後のゲイト絶縁膜である。
【０１３４】
次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはＮチャネル型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロン）またはＧａ（ガリウム）を用いれば良い。
【０１３５】
本実施例では、Ｎチャネル型およびＰチャネル型のＴＦＴを形成するための不純物添加をそれぞれ２回の工程に分けて行う。
【０１３６】
最初に、Ｎチャネル型のＴＦＴを形成するための不純物添加を行う。まず、１回目の不純物添加（本実施例ではＰ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行い、 ｎ- 領域を形成する。このｎ- 領域は、Ｐイオン濃度が１×１０18ａｔｏｍｓ／ｃｍ3 〜１×１０19ａｔｏｍｓ／ｃｍ3 となるように調節する。
【０１３７】
さらに、２回目の不純物添加を低加速電圧１０ｋe Ｖ程度で行い、ｎ+ 領域を形成する。この時は、 加速電圧が低いので、ゲイト絶縁膜がマスクとして機能する。また、このｎ+ 領域は、シート抵抗が５００Ω以下（好ましくは３００Ω以下）となるように調節する。
【０１３８】
以上の工程を経て、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのソース領域１０２８、ドレイン領域１０２９、低濃度不純物領域１０３０、チャネル形成領域１０３１が形成される。また、画素ＴＦＴを構成するＮチャネル型ＴＦＴのソース領域１０３２、ドレイン領域１０３３、低濃度不純物領域１０３４、チャネル形成領域１０３５が確定する（図１１（Ｄ））。
【０１３９】
なお、図１１（Ｄ）に示す状態ではＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性層は、Ｎチャネル型ＴＦＴの活性層と同じ構成となっている。
【０１４０】
次に、図１２（Ａ）に示すように、Ｎチャネル型ＴＦＴを覆ってレジストマスク１０３６を設け、Ｐ型を付与する不純物イオン（本実施例ではボロンを用いる）の添加を行う。
【０１４１】
この工程も前述の不純物添加工程と同様に２回に分けて行うが、Ｎチャネル型をＰチャネル型に反転させる必要があるため、前述のＰイオンの添加濃度の数倍程度の濃度のＢ（ボロン）イオンを添加する。
【０１４２】
こうしてＣＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域１０３７、ドレイン領域１０３８、低濃度不純物領域１０３９、チャネル形成領域１０４０が形成される（図１２（Ａ））。
【０１４３】
以上の様にして活性層が完成したら、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。
【０１４４】
次に、層間絶縁膜１０４１として酸化珪素膜と窒化珪素膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極１０４２、１０４３、および１０４４、ドレイン電極１０４５、１０４６を形成して図１２（Ｂ）に示す状態を得る。なお、層間絶縁膜１０４１として有機性樹脂膜を用いることもできる。
【０１４５】
図１２（Ｂ）に示す状態が得られたら、有機性樹脂膜からなる第１の層間絶縁膜１０４７を０．５〜３μｍの厚さに形成する。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。なお、上述した以外の有機性樹脂膜を用いることもできる。
【０１４６】
次に、第１の層間絶縁膜１０４７上に遮光性を有する膜でなるブラックマスク１０４８を１００ｎｍの厚さに形成する。なお、本実施例では、ブラックマスク１０４８としてチタン膜を用いるが、黒色顔料を含む樹脂膜等を用いることもできる。
【０１４７】
なお、ブラックマスク１０４８にチタン膜を用いる場合には、 駆動回路や他の周辺回路部の配線の一部をチタンによって形成することができる。このチタンの配線は、ブラックマスク１０４８の形成時に、同時に形成され得る。
【０１４８】
ブラックマスク１０４８を形成したら、第２の層間絶縁膜１０４９として酸化珪素膜、窒化珪素膜、有機性樹脂膜のいずれかまたはそれらの積層膜を０．１〜０．３μｍの厚さに形成する。そして層間絶縁膜１０４７および層間絶縁膜１０４９にコンタクトホールを形成し、画素電極１０５０を１２０ｎｍの厚さに形成する。本実施例の構成によると、ブラックマスク１０４８と画素電極１０５０とが重畳する領域で補助容量が形成されている（図１２（Ｃ））。なお、本実施例は透過型のアクティブマトリクス液晶表示装置の例であるため画素電極１０５０を構成する導電膜としてＩＴＯ等の透明導電膜を用いる。
【０１４９】
次に、基板全体を３５０℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（不対結合手）を補償する。以上の工程を経て同一基板上にＣＭＯＳ回路および画素マトリクス回路を作製することができる。
【０１５０】
次に、図１３に示すように、上記の工程によって作製されたアクティブマトリクス基板をもとに、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【０１５１】
図１２（Ｃ）の状態のアクティブマトリクス基板に配向膜１０５１を形成する。本実施例では、配向膜１０５１には、ポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板１０５２、透明導電膜１０５３、配向膜１０５４とで構成される。
【０１５２】
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１５３】
次に、 上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶材料１０５５を注入し、封止剤（図示せず）によって完全に封止する。よって、図１３に示すような透過型のアクティブマトリクス型液晶表示装置が完成する。
【０１５４】
なお本実施例では、液晶パネルがＴＮ（ツイストネマチック）モードによって表示を行うようにした。そのため、１対の偏光板（図示せず）がクロスニコル（１対の偏光板が、それぞれの偏光軸を直交させるような状態）で、液晶パネルを挟持するように配置された。
【０１５５】
よって、本実施例では、液晶表示装置に電圧が印加されていないとき白表示となる、いわゆるノーマリホワイトモードで表示を行うことが理解される。
【０１５６】
なお、本実施例の液晶パネルは、ＦＰＣを取り付ける端面のみアクティブマトリクス基板が外部に出ており、残りの３つの端面は揃っている。
【０１５７】
上述した製造方法によって、本実施例のＤ／Ａ変換回路は、アクティブマトリクス液晶表示装置の他の駆動回路、他の周辺装置と共に、石英基板やガラス基板などの絶縁基板上に一体形成され得ることが理解される。また、本実施例のＤ／Ａ変換回路のそれぞれの階調電圧線に接続される２個のＰチャネル型ＴＦＴと２個のＮチャネル型ＴＦＴとは、同一半導体層上に形成されても良い。あるいは、２個の独立したＰチャネル型ＴＦＴと２個の独立したＮチャネル型ＴＦＴとがコンタクトを介して金属配線などによって接続されるようにしても良い。しかし、前者の場合の方がよりＤ／Ａ変換回路の小面積化が図れるので好ましい。
【０１５８】
ここで、本実施例の作製方法によって作製され半導体薄膜について説明する。上述した本実施例の作製方法によると、非晶質珪素膜を結晶化させて、連続粒界結晶シリコン（いわゆるContinuous Grain Silicon：ＣＧＳ）と呼ばれる結晶シリコン膜を得ることができる。
【０１５９】
本実施例の作製方法によって得られた半導体薄膜の横成長領域は棒状または偏平棒状結晶の集合体からなる特異な結晶構造を示す。以下にその特徴について示す。
【０１６０】
〔横成長領域の結晶構造に関する知見〕
【０１６１】
上記実施例の作製工程に従って形成した横成長領域は、微視的に見れば複数の棒状（または偏平棒状）結晶が互いに概略平行に特定方向への規則性をもって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認することができる。
【０１６２】
また、本発明者らは上述した本実施例の作製方法によって得られた半導体薄膜の結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）で詳細に観察した（図２４）。ただし、本明細書中において結晶粒界とは、断りがない限り異なる棒状結晶同士が接した境界に形成される粒界を指すものと定義する。従って、例えば別々の横成長領域がぶつかりあって形成される様なマクロな意味あいでの粒界とは区別して考える。
【０１６３】
ところで前述のＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）とは、試料に対して垂直に電子線を照射し、透過電子や弾性散乱電子の干渉を利用して原子・分子配列を評価する手法である。同手法を用いることで結晶格子の配列状態を格子縞として観察することが可能である。従って、結晶粒界を観察することで、結晶粒界における原子同士の結合状態を推測することができる。
【０１６４】
本出願人らが得たＴＥＭ写真（図２４）では異なる二つの結晶粒（棒状結晶粒）が結晶粒界で接した状態が明瞭に観察された。また、この時、二つの結晶粒は結晶軸に多少のずれが含まれているものの概略｛１１０｝配向であることが電子線回折により確認されている。
【０１６５】
ところで、前述の様なＴＥＭ写真による格子縞観察では｛１１０｝面内に｛１１１｝面に対応する格子縞が観察された。なお、｛１１１｝面に対応する格子縞とは、その格子縞に沿って結晶粒を切断した場合に断面に｛１１１｝面が現れる様な格子縞を指している。格子縞がどの様な面に対応するかは、簡易的には格子縞間の距離により確認できる。
【０１６６】
この時、本出願人らは上述した本実施例の作製方法によって得られた半導体薄膜のＴＥＭ写真を詳細に観察した結果、非常に興味深い知見を得た。写真に見える異なる二つの結晶粒ではどちらにも｛１１１｝面に対応する格子縞が見えていた。そして、互いの格子縞が明らかに平行に走っているのが観察されたのである。
【０１６７】
さらに、結晶粒界の存在と関係なく、結晶粒界を横切る様にして異なる二つの結晶粒の格子縞が繋がっていた。即ち、結晶粒界を横切る様にして観測される格子縞の殆どが、異なる結晶粒の格子縞であるにも拘らず直線的に連続していることが確認できた。これは任意の結晶粒界で同様であった。
【０１６８】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。換言すれば、結晶粒界において結晶格子に連続性があるとも言える。
【０１６９】
なお、図２５に、本発明者らはリファレンスとして従来の多結晶珪素膜（いわゆる高温ポリシリコン膜）についても電子線回折およびＨＲ−ＴＥＭ観察による解析を行った。その結果、異なる二つの結晶粒において互いの格子縞は全くバラバラに走っており、結晶粒界で整合性よく連続する様な接合は殆どなかった。即ち、結晶粒界では格子縞が途切れた部分が多く、結晶欠陥が多いことが判明した。
【０１７０】
本出願人らは、本願発明のアクティブマトリクス型液晶表示装置の液晶パネルに利用する半導体薄膜の様に格子縞が整合性良く対応した場合の原子の結合状態を整合結合と呼び、その時の結合手を整合結合手と呼ぶ。また、逆に従来の多結晶珪素膜に多く見られる様に格子縞が整合性良く対応しない場合の原子の結合状態を不整合結合と呼び、その時の結合手を不整合結合手（又は不対結合手）と呼ぶ。
【０１７１】
本願発明で利用する半導体薄膜は結晶粒界における整合性が極めて優れているため、上述の不整合結合手が極めて少ない。本発明者らが任意の複数の結晶粒界について調べた結果、全体の結合手に対する不整合結合手の存在割合は10％以下（好ましくは５％以下、さらに好ましくは３％以下）であった。即ち、全体の結合手の90％以上（好ましくは95％以上、さらに好ましくは97％以上）が整合結合手によって構成されているのである。
【０１７２】
また、本実施例の作製工程に従って作製した横成長領域を電子線回折で観察した結果を図２６（ａ）に示す。なお、図２６（ｂ）は比較のために観察した従来のポリシリコン膜（高温ポリシリコン膜と呼ばれるもの）の電子線回折パターンである。
【０１７３】
図２６（ａ）、（ｂ）に示す電子線回折パターンは電子線の照射エリアの径が4.25μｍであり、十分に広い領域の情報を拾っている。ここで示している写真は任意の複数箇所を調べた結果の代表的な回折パターンである。
【０１７４】
図２６（ａ）の場合、〈１１０〉入射に対応する回折スポット（回折斑点）が比較的きれいに現れており、電子線の照射エリア内では殆ど全ての結晶粒が｛１１０｝配向していることが確認できる。一方、図２６（ｂ）に示す従来の高温ポリシリコン膜の場合、回折スポットには明瞭な規則性が見られず、｛１１０｝面以外の面方位の結晶粒が不規則に混在することが判明した。
【０１７５】
この様に、結晶粒界を有する半導体薄膜でありながら、｛１１０｝配向に特有の規則性を有する電子線回折パターンを示す点が本願発明で利用する半導体薄膜の特徴であり、電子線回折パターンを比較すれば従来の半導体薄膜との違いは明白である。
【０１７６】
以上の様に、本実施例の作製工程で作製された半導体薄膜は従来の半導体薄膜とは全く異なる結晶構造（正確には結晶粒界の構造）を有する半導体薄膜であった。本出願人らは本願発明で利用する半導体薄膜について解析した結果を特願平9-55633 号、同9-165216号、同9-212428号でも説明している。
【０１７７】
また、上述の様な本願発明で利用する半導体薄膜の結晶粒界は、90％以上が整合結合手によって構成されているため、キャリアの移動を阻害する障壁（バリア）としては機能は殆どない。即ち、本願発明で利用する半導体薄膜は実質的に結晶粒界が存在しないとも言える。
【０１７８】
従来の半導体薄膜では結晶粒界がキャリアの移動を妨げる障壁として機能していたのだが、本願発明で利用する半導体薄膜ではその様な結晶粒界が実質的に存在しないので高いキャリア移動度が実現される。そのため、本願発明で利用する半導体薄膜を用いて作製したＴＦＴの電気特性は非常に優れた値を示す。この事については以下に示す。
【０１７９】
〔ＴＦＴの電気特性に関する知見〕
【０１８０】
本願発明で利用する半導体薄膜は実質的に単結晶と見なせる（実質的に結晶粒界が存在しない）ため、それを活性層とするＴＦＴは単結晶シリコンを用いたＭＯＳＦＥＴに匹敵する電気特性を示す。本発明者らが試作したＴＦＴからは次に示す様なデータが得られている。
【０１８１】
（１）ＴＦＴのスイッチング性能（オン／オフ動作の切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで200 〜650cm2/Vs （代表的には250 〜300cm2/Vs ）、Ｐチャネル型ＴＦＴで100 〜300cm2/Vs （代表的には150 〜200cm2/Vs ）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１８２】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１８３】
なお、ＣＧＳを形成するにあたって前述した結晶化温度以上の温度（７００〜１１００℃）でのアニール工程は、結晶粒内の欠陥低減に関して重要な役割を果たしている。そのことについて以下に説明する。
【０１８４】
図２７（ａ）は、前述の結晶化工程までを終了した時点での結晶シリコン膜を２５万倍に拡大したＴＥＭ写真であり、結晶粒内（黒い部分と白い部分はコントラストの差に起因して現れる）に矢印で示されるようなジグザグ上に見える欠陥が確認される。
【０１８５】
このような欠陥としては主としてシリコン結晶格子面の原子の積み重ね順序が食い違っている積層欠陥であるが、転位などの場合もある。図２７（ａ）は｛１１１｝面に平行な欠陥面を有する積層欠陥と思われる。そのことは、ジグザグ状に見える欠陥が約７０°の角度をなして折れ曲がっていることからも確認できる。
【０１８６】
一方、図２７（ｂ）に示すように、同倍率で見た本発明に用いた結晶シリコン膜は、結晶粒内にはほとんど積層欠陥や転位などに起因する欠陥が見られず、非常に結晶性が高いことが確認できる。この傾向は膜面全体について言えることであり、欠陥数をゼロにすることは現状では困難であるものの、実質的にはゼロと見なせる程度にまで低減することができる。
【０１８７】
即ち、本発明のアクティブマトリクス型液晶表示装置の液晶パネルに用いた結晶シリコン膜は、結晶粒内の欠陥がほとんど無視し得る程度にまで低減され、且つ、結晶粒界が高い連続性によってキャリア移動の障壁になりえないため、単結晶または実質的に単結晶と見なせる。
【０１８８】
このように図２７（ａ）と（ｂ）との写真が示した結晶シリコン膜はどちらも結晶粒界にほぼ同等の連続性を有しているが、結晶粒内の欠陥数には大きな差がある。図２７（ｂ）に示した結晶シリコン膜が図２７（ａ）に示した結晶シリコン膜よりも遥かに高い電気特性を示す理由はこの欠陥数の差による所が大きい。
【０１８９】
以上のことから、ＣＧＳを作製するにあたって、触媒元素のゲッタリングプロセスは必要不可欠な工程であることが判る。本発明者らは、この工程によって起こる現象について次のようなモデルを考えている。
【０１９０】
まず、図２７（ａ）に示す状態では結晶粒内の欠陥（主として積層欠陥）には触媒元素（代表的にはニッケル）が偏析している。即ち、Si-Ni-Siといった形の結合が多数存在していると考えられる。
【０１９１】
しかしながら、触媒元素のゲッタリングプロセスを行うことで欠陥に存在するNiが除去されるとSi-Ni 結合は切れる。そのため、シリコンの余った結合手は、すぐにSi-Si 結合を形成して安定する。こうして欠陥が消滅する。
【０１９２】
勿論、高い温度での熱アニールによって結晶シリコン膜中の欠陥が消滅することは知られているが、ニッケルとの結合が切れて、未結合手が多く発生するためのシリコンの再結合がスムーズに行われると推測できる。
【０１９３】
また、本発明者らは結晶化温度以上の温度（７００〜１１００℃）で加熱処理を行うことで結晶シリコン膜とその下地との間が固着し、密着性が高まることで欠陥が消滅するというモデルも考えている。
【０１９４】
こうして得られた結晶シリコン膜（図２７（ｂ））は、単に結晶化をおこなっただけの結晶シリコン膜（図２７（ａ）と比較して格段に結晶粒内の欠陥数が少ないという特徴を有している。この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本発明に用いた結晶シリコン膜のスピン密度は少なくとも１×１０18個／ｃｍ3 以下（代表的には５×１０17個／ｃｍ3 以下）である。
【０１９５】
以上のような結晶構造および特徴を有する本発明に用いた結晶シリコン膜を、連続粒界結晶シリコン（Continuous Grain Silicon：ＣＧＳ）と呼んでいる。
【０１９６】
（実施例２）
【０１９７】
本実施例では、本発明のＤ／Ａ変換回路の別の実施形態について説明する。なお、本実施例では８ビットのＤ／Ａ変換回路を例にとって説明するが、本発明はこれに限定されるわけではなく、２ビット以上の信号を扱うＤ／Ａ変換回路が実現される。
【０１９８】
また、本実施例においては、画素数が、横１９２０×縦１０８０である液晶表示装置の駆動回路に備えられたＤ／Ａ変換回路を例にとって説明する。
【０１９９】
図５を参照する。図５には本実施例の液晶表示装置の概略構成図が示されている。本実施例の液晶表示装置は、第１のソース信号線側シフトレジスタ５０１、デジタルデコーダのアドレス線（ａ、ｂ、ｃ、ｄ）５０２、ラッチ回路（ＬＡＴ１, ０〜ＬＡＴ１, １９１９）５０３、ラッチ回路（ＬＡＴ２, ０〜ＬＡＴ２, １９１９）５０４、ラッチパルス線５０５、スイッチング回路５０６、第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０〜１ｓｔ−Ｄ／Ａ, ４７９）５０７、階調電圧線（Ｖ０〜Ｖ１６）５０８、第１のＤ／Ａ変換回路の第１の出力線５０９（５０９−１および５０９−２）、第２のソース信号線側シフトレジスタ５１０、デジタルデコーダのアドレス線（ｅ、ｆ、ｇ、ｈ）５１１、ラッチ回路（ＬＡＴ３, ０〜ＬＡＴ３, １９１９）５１２、ラッチ回路（ＬＡＴ４, ０〜ＬＡＴ４, １９１９）５１３、ラッチパルス線５１４、スイッチング回路５１５、第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ４７９）５１６、第２のＤ／Ａ変換回路の第２の出力線５１７、スイッチング回路５１８、ゲイト信号線側シフトレジスタ５１９、ソース信号線５２０、ゲイト信号線（走査線）５２１、および画素ＴＦＴ５２２などによって構成されている。
【０２００】
外部から供給される８ビットのデジタル信号のうち、上位４ビットのデジタル信号がアドレス線ａ、ｂ、ｃおよびｄに供給され、下位４ビットのデジタル信号がアドレス線ｅ、ｆ、ｇおよびｈに供給されるようになっている。
【０２０１】
１７本の階調電圧線（Ｖ０〜Ｖ１６）５０８には、Ｖ０〜Ｖ１６間に印加される電圧を抵抗分割することによって、それぞれ異なる電圧が供給されるようになっている。また、Ｖ１６の方がＶ０よりも高い電圧がに印加されている。つまり、本実施例においても、実施例１と同様にＶ１６、Ｖ１５、………、Ｖ１、Ｖ０の順に高い電圧が印加されている。
【０２０２】
第１のソース信号線側シフトレジスタ５０１が、ラッチ回路５０３（ＬＡＴ１, ０〜ＬＡＴ１, １９１９）にラッチ信号を順次供給し、ラッチ信号が入力されるタイミングでラッチ回路５０３がアドレス線５０２（ａ、ｂ、ｃ、ｄ）からデジタル信号が取り込まれ、保持されるむステップ、およびラッチ回路５０４（ＬＡ２, ０〜ＬＡＴ２, １９１９）にラッチ信号が入力され、ラッチ回路５０３からデジタル信号が取り込まれ、保持されるステップは、実施例１に従うのでここでは省略する。
【０２０３】
ラッチ回路５０４（ＬＡＴ２, ０〜ＬＡＴ２, １９１９）に取り込み、保持された４ビットのデジタル信号は、スイッチング回路５０６に入力される。本実施例では、第１のＤ／Ａ変換回路５０１および第２のＤ／Ａ変換回路５１０がソース信号線４本に１つの割合で備わっている。そのため、スイッチング回路５０６による、ラッチ回路の選択が必要となっている。実際には、それぞれのラッチ回路は、４分の１ライン期間づつ選択されることになる。なお、スイッチング回路５０６の機能の詳細については、本出願人による特願平９−２８６０９８号の実施例１に記載されているので参照されたい。
【０２０４】
本実施例では、４本のソース信号線に対して１組のＤ／Ａ変換回路（第１のＤ／Ａ変換回路および第２のＤ／Ａ変換回路）が備わっているので、４つのラッチ回路ＬＡＴ２, ０〜３においては、それぞれ１ライン期間の４分の１の期間ずつだけ、スイッチング回路５０６によって選択され、 第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０）に４ビットのデジタル信号を供給する。
【０２０５】
４ビットのデジタル信号は、第１のＤ／Ａ変換回路５０７によって、階調電圧に変換され、第２のＤ／Ａ変換回路５１６に供給される。
【０２０６】
第２のソース線側シフトレジスタ５１０が、ラッチ回路５１２（ＬＡＴ３, ０〜ＬＡＴ３, １９１９）にラッチ信号を順次供給し、ラッチ信号が入力されるタイミングでアドレス線５１１（ｅ、ｆ、ｇ、ｈ）からデジタル信号を取り込み、保持するステップは、およびラッチ回路５１３（ＬＡＴ４, ０〜ＬＡＴ４, １９１９）にラッチ信号が入力され、ラッチ回路５１２からデジタル信号が取り込まれ、保持されるステップは、実施例１に従うのでここでは省略する。なお、本実施例においても、第１のソース信号線側シフトレジスタがラッチ回路５０３（ＬＡＴ１, ０〜ＬＡＴ１, １９１９）にラッチ信号を送出するタイミングと、第２のソース信号線側シフトレジスタがラッチ回路５１２（ＬＡＴ３, ０〜ＬＡＴ３, １９１９）にラッチ信号を送出するタイミングとは同じである。
【０２０７】
ラッチ回路（ＬＡＴ４, ０〜ＬＡＴ４, １９１９）に取り込み、保持された４ビットのデジタル信号は、スイッチング回路５１５に入力される。ここでも、スイッチング回路５０６による、ラッチ回路の選択が必要となっている。ここでも、ラッチ回路は、４分の１ライン期間づつ選択される。こうして、第２のＤ／Ａ変換回路５１６には、ラッチ回路から４ビットのデジタル信号が順次取り込まれる。
【０２０８】
第２のＤ／Ａ変換回路５１６は、入力されるデジタル信号に応じた階調電圧を出力線５１７に供給する。
【０２０９】
ここで、本実施例の第１および第２のＤ／Ａ変換回路について説明する。図６を参照する。図６は、第１のＤ／Ａ変換回路５０７および第２のＤ／Ａ変換回路５１６の概略図である。まず、図６を用いて第１のＤ／Ａ変換回路５０７および第２のＤ／Ａ変換回路５１６の動作を説明する。
【０２１０】
第１のＤ／Ａ変換回路５０７は、１６個のスイッチ（ｓｗＡ１〜ｓｗＡ１６）を含むスイッチ回路ｓｗＡと、１６個のスイッチ（ｓｗＢ１〜ｓｗＢ１６）を含むスイッチ回路ｓｗＢと、１７本の階調電圧線（Ｖ０〜Ｖ１６）とによって構成される。第２のＤ／Ａ変換回路５１６は、１６個のスイッチ（ｓｗＣ１〜ｓｗＣ１６）を含むスイッチ回路ｓｗＣと、１６個の抵抗（Ｒ１〜Ｒ１６）とによって構成される。なお、ここでは、配線自体が有する固有抵抗については便宜上考慮していない。
【０２１１】
第１のＤ／Ａ変換回路５０７において、スイッチング回路５０６によって選択されたラッチ回路を経てアドレス線ａ、ｂ、ｃおよびｄから供給される４ビットのデジタル信号が、ｓｗＡおよびｓｗＢを制御する。ｓｗＡの１６個のスイッチ（ｓｗＡ１〜ｓｗＡ１６）において、ラッチ回路を経てアドレス線ａ、ｂ、ｃおよびｄから供給されるデジタル信階調号に応じて、いずれか一つのスイッチだけが閉じるようになっており、 同時に２以上のスイッチが閉じることはない。また、ｓｗＢの１６個のスイッチ（ｓｗＢ１〜ｓｗＢ１６）においても、ラッチ回路を経てアドレス線ａ、ｂ、ｃおよびｄから供給されるデジタル信号に応じて、いずれか一つのスイッチだけが閉じるようになっており、 同時に２以上のスイッチが閉じることはない。さらに、ｓｗＡの４つのスイッチとｓｗＢの４つのスイッチとが閉じるタイミングには、次のような関係がある。すなわち、ｓｗＡ１が閉じる時はｓｗＢ１が閉じ、ｓｗＡ２が閉じる時はｓｗＢ２が閉じ、ｓｗＡ３が閉じる時はｓｗＢ３が閉じ、かつｓｗＡ４が閉じる時はｓｗＢ４が閉じるように設計されている。他のスイッチに関しても、ｓｗＡｎとｓｗＢｎと（１≦ｎ≦１６；ｎは自然数）が同時に閉じるようになっている。従って、ｓｗＡとｓｗＢとによって、常に２つの隣り合う階調電圧線が選択されることになる。このようにして、ｓｗＡとｓｗＢとによって２つの隣り合う階調電圧線が選択され、第１の出力線（Ｈ）５０９−１と第１の出力線（Ｌ）５０９−２とに供給される。
【０２１２】
第２のＤ／Ａ変換回路５１６において、ラッチ回路を経てアドレス線ｅ、ｆ、ｇおよびｈから供給される４ビットのデジタル信号が、ｓｗＣを制御する。ｓｗＣの１６個のスイッチ（ｓｗＣ１〜ｓｗＣ１６）において、アドレス線ｅ、ｆ、ｇおよびｈから供給されるデジタル信号に応じて、いずれか一つのスイッチだけが閉じるようになっている。
【０２１３】
第１の出力線（Ｈ）５０９−１に供給されている階調電圧と、第１の出力線（Ｌ）５０９−２に供給されている階調電圧から、１６個の抵抗（Ｒ１〜Ｒ１６）によって１６の異なる階調電圧が作られる。ｓｗＣの１６個のスイッチのうち、いずれか一つのスイッチが閉じ、対応する階調電圧が第２の出力線５１７に供給される。第２の出力線５１７へ供給される階調電圧は、バッファ（図示せず）などを通してソース信号線５２０に供給される。
【０２１４】
よって、本実施例では、８ビットのデジタル信号のうち上位４ビットによって１６通りの階調電圧を選択することができ、下位４ビットによって選択された階調電圧から更に１６通りの階調電圧を出力することができる。よって、１６（上位４ビット）×１６（下位４ビット）＝２５６通りの階調電圧を選択することができる。
【０２１５】
図７および図８には、本実施例の第１のＤ／Ａ変換回路５０７および第２のＤ／Ａ変換回路５１６の回路構成の１例が挙げられている。
【０２１６】
次に図９を参照する。図９には、図７および図８に示されている本実施例のＤ／Ａ変換回路の回路パターンの一部（図７に示されている第１のＤ／Ａ変換回路の回路５０７パターンの一部）が示されている。図９において、９０１〜９０５は、Ｎ型の不純物が添加された半導体活性層である。９０６〜９１０は、Ｐ型の不純物が添加された半導体活性層である。９１１〜９１４はゲイト電極配線であり、本実施例では２ｗｔ％のＳｃ（スカンジウム）を含有したＡｌ（アルミニウム）が用いられている。９１５〜９１７および９１８〜９３１は第２配線であり、本実施例ではＡｌが用いられている。９３２および９３３は第３配線である。代表的に９３４で示されているような黒く塗りつぶされている部分は、ゲイト電極と第２配線と、あるいは第２配線と第３配線との接続（コンタクト）をとっている部分である。
【０２１７】
なお、図中で同じ模様の配線は、それぞれ同じ配線層にあるものとする。また、図中で破線によって示されている部分は、上部の配線によって隠れている下部の配線を示す。
【０２１８】
なお、９１５は階調電圧線Ｖ１６であり、９１６は階調電圧線Ｖ１５であり、９１７は階調電圧線Ｖ１４である。
【０２１９】
本実施例では、この第３配線は、液晶表示装置のアクティブマトリクス基板側のＢＭ（ブラックマスク）層を形成する時に同時に形成されているが、別の配線層を用いて形成されても良い。その場合、用いられる材料（Ａｌ、Ｔｉ等）によってその線幅や膜厚を変えることが望ましい。例えば、 第３配線の材料にＴｉを用いた場合、ＴｉはＡｌと比較して抵抗率が高いので、線幅を太くしたり、膜厚を厚くしたりすることが望ましい。また、第３配線に、例えばＡｌとＴｉといったような２種類以上の金属の積層構造を用いても良い。
【０２２０】
ここで、本実施例のＤ／Ａ変換回路を従来のＤ／Ａ変換回路と比較してみる。本実施例の８ビットのＤ／Ａ変換回路は、図６からも理解されるように、階調電圧線の本数が１７本であり、しかもスイッチの数が４８個である。従来の８ビットのＤ／Ａ変換回路は、階調電圧数が２５６あるいは１７であり、スイッチの数も２５６個である。したがって、従来のＤ／Ａ変換回路と比較して、スイッチの数を極端に減少させることができ、面積が小さくて済み、駆動回路全体の小型化を実現することができる。さらに、Ｄ／Ａ変換回路の小型化が図れることより、アクティブマトリクス液晶表示装置の高精細化をも実現することができる。
【０２２１】
なお、本実施例では、８ビットのデジタル信号を上位４ビットと下位４ビットとに分割し、それぞれがｓｗＡおよびｓｗＢとｓｗＣとのスイッチングを制御するようにしたが、８ビットのデジタル信号の分割はこれに限定されるわけではない。たとえば、８ビットのデジタル信号を上位６ビットと下位２ビットとに分割し、それぞれがｓｗＡおよびｓｗＢとｓｗＣとのスイッチングを制御するようにすることもできる。
【０２２２】
また、本実施例のＤ／Ａ変換回路においても、画素ＴＦＴの電位が変化しても第２のＤ／Ａ変換回路の第２の出力線から供給される電圧は常に安定しているので、安定した電圧を画素ＴＦＴに供給することができる。
【０２２３】
なお、本実施例のＤ／Ａ変換回路も、液晶表示装置の他の駆動回路、他の周辺装置と共に、石英基板やガラス基板などの絶縁基板上に一体形成され得る。本発明のＤ／Ａ変換回路は、実施例１の製造方法によって作成され得る。また、他の製造方法によっても作成され得る。
【０２２４】
また、本実施例のＤ／Ａ変換回路のそれぞれの階調電圧線に接続される４個のＰチャネル型ＴＦＴと４個のＮチャネル型ＴＦＴとは、同一半導体層上に形成されているが、４個の独立したＰチャネル型ＴＦＴと４個の独立したＮチャネル型ＴＦＴとがコンタクトを介して金属配線などによって接続されるようにしても良い。しかし、前者の場合の方がよりＤ／Ａ変換回路の小面積化が図れるので好ましい。
【０２２５】
ここで図２１に、本実施例のアクティブマトリクス型液晶表示装置の写真を示す。図２１（Ａ）によると、良好なチェックパターンの表示が行われていることがわかる。また図２１（Ｂ）によると、良好な２５６の階調表示が行なわれていることがわかる。
【０２２６】
図２２および図２３は、本実施例のＤ／Ａ変換回路を動作させ、データを測定した時のオシロスコープ図である。
【０２２７】
図２２は、本実施例の第１のＤ／Ａ変換回路に供給される階調電圧線Ｖ０〜Ｖ１６（図６参照）の電圧データを示している。階調電圧線Ｖ０〜Ｖ１６の１７通りの安定した電圧が供給されていることがわかる。
【０２２８】
図２３は、本実施例の第２のＤ／Ａ変換回路の第２の出力線に出力される電圧データを示している。下位４ビットのでデジタル信号によって１６通りの安定した電圧が第２の出力線に出力されていることがわかる。なお、出力信号に見られるグリッチは、ＤＥ信号によるものであり、ソース信号線のアナログデータ信号のチャージには影響はない。
【０２２９】
（実施例３）
【０２３０】
本実施例では、実施例１に記載されているスイッチ回路の具体的な回路構成の一例について説明する。本実施例では、４ビットのデジタルビデオデータを扱うアクティブマトリクス型液晶表示装置の主用部のブロック図を示すことにする。シフトレジスタ回路、ラッチ回路、Ｄ／Ａ変換回路等については実施例１を参照することができる。なお、本実施例で説明するスイッチ回路は、実施例２で述べたアクティブマトリクス型液晶表示装置にも用いられ得る。
【０２３１】
図１７を参照する。図１７には、本実施例のアクティブマトリクス型液晶表示装置の主要部のブロック図が示されている。実施例１と記載が異なる点は、ソース信号線側駆動回路が、画素マトリクス回路を挟んで上下に用いられていること、ゲイト信号線側駆動回路が画素マトリクス回路を挟んで左右に用いられていること、ソース信号線側駆動回路にレベルシフタ回路が用いられていること、デジタルビデオデータ分割回路が設けられていること等がある。また、レベルシフタ回路は必要に応じて用いればよく、必ずしも用いなくても良い。
【０２３２】
本実施例のアクティブマトリクス型液晶表示装置は、ソース信号線側駆動回路Ａ１７０１、ソース信号線側駆動回路Ａ１７０２、ゲイト信号線側駆動回路Ａ１７１２、ソース信号線側駆動回路Ａ１７１５、画素マトリクス回路１７１６、およびデジタルビデオデータ分割回路１７１０を有している。
【０２３３】
ソース信号線側駆動回路Ａ１７０１は、シフトレジスタ回路１７０２、バッファ回路１７０２、ラッチ回路（１）１７０４、ラッチ回路（２）１７０５、セレクタ（スイッチ）回路（１）１７０８、レベルシフタ回路１７０７、Ｄ／Ａ変換回路１７０８、セレクタ（スイッチ）回路（２）１７０９を備えている。ソース信号線側駆動回路Ａ１０１は、奇数番目のソース信号線に映像信号（階調電圧信号）を供給する。なお、本実施例では、上記実施例１で説明したスイッチ回路に相当する回路をセレクタ回路と呼ぶことにする。説明の都合上、第１および第２のＤ／Ａ変換回路をＤ／Ａ変換回路１７０８としてひとまとめに記載している。
【０２３４】
ソース信号線側駆動回路において、ラッチ回路（２）１７０５までの動作については、実施例１あるいは実施例２を参照することができる。
【０２３５】
セレクタ回路（１）１７０６で選択された、ラッチ回路から４ビットのデジタルビデオデータのうち上位２ビットのデジタルビデオデータがレベルシフタ１７０７に供給される。レベルシフタ１７０７によってデジタルビデオデータの電圧レベルは上げられ、Ｄ／Ａ変換回路１７０８の第１のＤ／Ａ変換回路に供給する。Ｄ／Ａ変換回路１７０８は、２ビットのデジタルビデオデータをアナログ信号（階調電圧）に変換し、第２のＤ／Ａ変換回路に供給する。第２のＤ／Ａ変換回路は、４ビットのデジタルビデオデータの下位２ビットのデジタルビデオデータによって第１のＤ／Ａ変換回路より供給される階調電圧よりさらに階調電圧を選択し、セレクタ回路（２）１７０９に供給する。セレクタ回路（２）１７０９によって選択されるソース信号線に順次供給される。ソース信号線に供給されるアナログ信号は、ソース信号線に接続されている画素マトリクス回路の画素ＴＦＴのソース領域に供給される。この一連の動作は、実施例１を参照されたい。
【０２３６】
１７１１はソース信号線側駆動回路Ｂであり、構成はソース信号線側駆動回路Ａ１７０１と同じである。ソース信号線側駆動回路Ｂ１７１１は、偶数番目のソース信号線に映像信号を供給する。
【０２３７】
１７１５はゲイト信号線側駆動回路Ｂであり、ゲイト信号線側駆動回路Ａ１７１２と同じ構成をとる。本実施例では、このようにゲイト信号線側駆動回路を画素マトリクス回路１７１６の両端に設け、両方のゲイト信号線側駆動回路を動作させることによって、片方が動作しない場合にも表示不良を引き起こすことが無い。
【０２３８】
１７１０はデジタルビデオデータ分割回路である。デジタルビデオデータ分割回路１７１０は、外部から入力されるデジタルビデオデータの周波数を１／ｍに落とすための回路である。デジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1 ／ｍに落とすことができる。なおデジタルビデオデータ分割回路を画素マトリクス回路や他の駆動回路と同じ基板上に一体形成することは、本出願人による特許出願である特願平９−３５６２３８号に開示されている。前記特許出願には、デジタルビデオデータ分割回路の動作の説明が詳細になされており、本実施例のデジタルビデオデータ分割回路の動作を理解する上で参考にされたい。
【０２３９】
ここで、本実施例のセレクタ回路（１）１７０６およびセレクタ回路（２）１７０９の構成ならびに動作について説明する。セレクタ回路の基本概念は、実施例１で説明したスイッチ回路と同じである。本実施例では、ソース信号線４本毎に一つのセレクタ回路（１）およびセレクタ回路（２）が用いられている。よって、ソース信号線側駆動回路（Ａ）には、２４０個のセレクタ回路（１）および２４０個のセレクタ回路（２）が用いられており、ソース信号線側駆動回路（Ｂ）には、２４０個のセレクタ回路（１）および２４０個のセレクタ回路（２）が用いられている。
【０２４０】
図１８を参照する。図１８には、説明の便宜上、ソース信号線側駆動回路（Ａ）の最も左のセレクタ回路（１）のみが示されている。実際のソース信号線側駆動回路には、このセレクタ回路が２４０個用いられている。
【０２４１】
本実施例のセレクタ回路（１）の一つは、図１８に示されるように、８個の３入力ＮＡＮＤ回路と、２個の４入力ＮＡＮＤ回路と、２個のインバータを有している。本実施例のセレクタ回路（１）１５０６には、ラッチ回路（２）１５０５からの信号が入力され、ラッチ回路（２）１５０５からの信号線Ｌ０, ０、Ｌ０, １、Ｌ１, ０、Ｌ１, １、．．．、Ｌ１９１９, ０、Ｌ１９１９, １のうち、信号線Ｌ０, ０、Ｌ０, １、Ｌ１, ０、Ｌ１, １、Ｌ２, ０、Ｌ２, １、Ｌ３, ０、Ｌ３, １が図１６に示されるセレクタ回路（１）に接続されている。Ｌａ, ｂという記載は、左からａ番目のソース信号線に供給されるデジタルビデオデータのｂビット目の信号が供給されることを意味する。また、セレクタ回路（１）には、信号線ＳＳ１およびＳＳ２からタイミング信号が入力される。セレクタ回路（１）からの信号は、レベルシフタ１５０７に入力され、その後Ｄ／Ａ変換回路１５０８に入力される。
【０２４２】
ここで、図１９を参照する。図１９には、セレクタ回路（２）が示されている。図１９には、説明の便宜上、最も左のセレクタ回路（２）が示されている。実際のソース信号線側駆動回路には、このセレクタ回路が２４０個用いられている。
【０２４３】
本実施例のセレクタ回路（２）は、図１９に示されるように、３個のＰチャネル型ＴＦＴと３個のＮチャネル型ＴＦＴとを有するアナログスイッチ４個と、３個のインバータを有している。セレクタ回路（２）には、Ｄ／Ａ変換回路１７０８によってアナログ信号に変換されたアナログ映像信号（階調電圧）が入力される。
【０２４４】
図２０には、セレクタ回路（１）１７０６入力される２ビットのデジタルビデオデータおよびセレクタ回路（１）１７０６ならびにセレクタ回路（１）１７０９に入力されるタイミング信号のタイミングチャートが示されている。ＬＳはラッチ信号であり、１ライン期間（horizontal scanning period）の開始時に、ラッチ回路（２）に供給される信号である。ｂｉｔ−０およびｂｉｔ−１は、ラッチ回路（２）から出力されるデジタル画像信号の０ビット目、１ビット目のデータをそれぞれ示す。なお、ここでは、図１６に示されるセレクタ回路（１）に接続されているラッチ回路（２）からの信号線Ｌ０, １およびＬ０, ０にはそれぞれ、Ａ１およびＡ０というデジタル信号が供給され、信号線Ｌ１, １およびＬ１, ０にはそれぞれ、Ｂ１およびＢ０というデジタル信号が供給され、信号線Ｌ２, １およびＬ２, ０にはそれぞれ、Ｃ１およびＣ０というデジタル信号が供給され、信号線Ｌ３, １およびＬ３, ０にはそれぞれ、Ｄ１およびＤ０というデジタル信号が供給されるとする。
【０２４５】
セレクタ回路（１）において、ＳＳ１およびＳＳ２に供給されるタイミング信号に基づいて、ｂｉｔ−１およびｂｉｔ−０に出力される信号が選択される。つまり、最初の（１／４）ライン期間には、ｂｉｔ−１にはＡ１が出力され、かつｂｉｔ−０にはＡ０が出力される。次の（１／４）ライン期間には、ｂｉｔ−１にはＢ１が出力され、かつｂｉｔ- ０にはＢ０が出力される。次の（１／４）ライン期間には、ｂｉｔ−１にはＣ１が出力され、かつｂｉｔ−０にはＣ０が出力される。そして、最後の（１／４）ライン期間には、ｂｉｔ−１にはＤ１が出力され、かつｂｉｔ−０にはＤ０が出力される。このように、（１／４）ライン期間づつラッチ回路（２）からのデータがレベルシフタ回路に供給されることになる。
【０２４６】
Ｄ／Ａ変換回路から供給されるアナログ映像信号は、セレクタ回路（２）によって選択され、ソース信号線に供給される。この場合も、（１／４）ライン期間ずつ対応するソース信号線にアナログ映像信号が供給されるが、デコードイネイブル信号（ＤＥ）によってアナログ信号の電圧が完全に確定している間だけ、ソース信号線にアナログ映像信号が供給されることになる。
【０２４７】
なお、本実施例では、４ビットのデジタルビデオデータを扱ったが、４ビット以上のデジタルビデオデータを扱うこともできる。
【０２４８】
また、本実施例では、ソース信号線４本に一つＤ／Ａ変換回路を設けるため、スイッチ回路を用い、Ｄ／Ａ変換回路の数を従来の４分の１としたが、、Ｄ／Ａ変換回路の数をこれ以外の数にする事も出来る。たとえば、ソース信号線８本につき１つのＤ／Ａ変換回路を割り当てた場合、本実施例のアクティブマトリクス型液晶表示装置ではＤ／Ａ変換回路の数は２４０個となり、駆動回路のさらなる面積縮小が実現される。このように、何本のソース信号線につき１つのＤ／Ａ変換回路を割り当てるかは、本実施例に限定されるものではない。
【０２４９】
上記実施例では、代表的に実施例１あるいは２に示された本発明のＤ／Ａ変換回路を液晶表示装置の駆動回路に用いる例を説明した。この場合、液晶表示装置に用いられる表示方法としては、ネマチック液晶を用いたＴＮモードや電界制御複屈折を利用したモード、液晶と高分子との混合層、いわゆる高分子分散モードなどにも用いることができる。なお、上記実施例では、透過型のアクティブマトリクス型液晶表示装置の駆動回路に本発明のＤ／Ａ変換回路を用いる場合について説明したが、本発明のＤ／Ａ変換回路は、反射型のアクティブマトリクス型液晶表示装置の駆動回路にも用いられ得る。
【０２５０】
さらに、代表的に実施例１あるいは２に示された本発明のＤ／Ａ変換回路を備えたデジタル駆動方式の駆動回路は、上述したように画素ＴＦＴの線順次走査を行い、その画素数は今後のＡＴＶ（Ａｄｖａｎｃｅｄ ＴＶ）に対応できる程莫大である。よって、応答速度の速い無しきい値反強誘電性液晶を用いたアクティブマトリクス型液晶表示装置に用いると、さらにその効果を発揮する。
【０２５１】
また、代表的に実施例１あるいは２に示された本発明のＤ／Ａ変換回路を、印加電圧に応答して光学的特性が変調され得るその他のいかなる表示媒体を備えた表示装置の駆動回路に用いてもよい。例えば、エレクトロルミネセンス素子などを用いた表示装置の駆動回路に用いても良い。
【０２５２】
また、代表的に実施例１あるいは２に示された本発明のＤ／Ａ変換回路を、イメージセンサなどの半導体装置の駆動回路に用いることもできる。この場合、イメージセンサの受光部と、受光部で電気信号に変換された映像を表示する画像表示部とが一体形成されたイメージセンサにも適応させることができる。また、イメージセンサは、ラインセンサあるいはエリアセンサのどちらにでも適応可能である。
【０２５３】
（実施例４）
本実施例では、本発明を用いた様々な電子機器について説明する。なお、本実施例に挙げる電子機器とは、本発明のＤ/Ａ変換回路を搭載した製品と定義する。
【０２５４】
その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ（ノート型を含む）、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。それらの一例を図２８に示す。これらの電子機器には、上述の実施例１〜３の本発明のＤ/Ａ変換回路を用いた表示装置を用いることができる。
【０２５５】
図２８（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本発明のＤ/Ａ変換回路は音声出力部２００２、音声入力部２００３、表示装置２００４等に適用することができる。
【０２５６】
図２８（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６、で構成される。本発明のＤ/Ａ変換回路は表示装置２１０２、音声入力部２１０３、受像部２１０６に適用することができる。
【０２５７】
図２８（Ｃ）はモバイルコンピューター（モービルコンピューター）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明のＤ/Ａ変換回路は受像部２２０３、表示装置２２０５等に適用できる。
【０２５８】
図２８（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明のＤ/Ａ変換回路は表示装置２３０２に適用することができる。
【０２５９】
図２８（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッター２４０４、リフレクター２４０５、２４０６、スクリーン２４０７、で構成される。本発明のＤ/Ａ変換回路は表示装置２４０３に適用することができる。
【０２６０】
図２８（Ｆ）はフロンと型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明のＤ/Ａ変換回路は表示装置２５０３に適用することができる。
【０２６１】
以上の様に、本発明のＤ/Ａ変換回路の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、他にも電光掲示板、宣伝広告用ディスプレイなどにも活用することができる。
【０２６２】
【発明の効果】
【０２６３】
本発明によると、スイッチの少ないＤ／Ａ変換回路が実現できる。また、デジタル信号のビット数が大きくなるに従って、スイッチの数を従来と比較して極端に減少させることができる。よって、大画面、高精細な半導体表示装置における、大きなビット数のデジタル信号を扱うＤ／Ａ変換回路でさえも、小面積で実現できる。
【図面の簡単な説明】
【図１】 本発明のＤ／Ａ変換回路を備えたアクティブマトリクス型液晶表示装置の概略構成図である。
【図２】 ラッチ回路の回路図である。
【図３】 本発明のＤ／Ａ変換回路の構成図である。
【図４】 本発明のＤ／Ａ変換回路の回路例である。
【図５】 本発明のＤ／Ａ変換回路を備えたアクティブマトリクス型液晶表示装置の構成図である。
【図６】 本発明のＤ／Ａ変換回路の構成図である。
【図７】 本発明のＤ／Ａ変換回路の回路例である。
【図８】 本発明のＤ／Ａ変換回路の回路例である。
【図９】 本発明のＤ／Ａ変換回路の回路パターン図である。
【図１０】 本発明のＤ／Ａ変換回路を備えた液晶表示装置の一製造方法を示す図である。
【図１１】 本発明のＤ／Ａ変換回路を備えた液晶表示装置の一製造方法を示す図である。
【図１２】 本発明のＤ／Ａ変換回路を備えた液晶表示装置の一製造方法を示す図である。
【図１３】 本発明のＤ／Ａ変換回路を備えた液晶表示装置の一実施例である。
【図１４】 従来のデジタル駆動方式の液晶表示装置の構成図である。
【図１５】 従来のデジタル駆動方式の液晶表示装置に用いられているＤ／Ａ変換回路である。
【図１６】 従来のデジタル駆動方式の液晶表示装置に用いられているＤ／Ａ変換回路である。
【図１７】 本発明のある実施形態による半導体表示装置のブロック図である。
【図１８】 本発明のある実施形態によるセレクタ回路（スイッチ回路）の回路構成図である。
【図１９】 本発明のある実施形態によるセレクタ回路（スイッチ回路）の回路構成図である。
【図２０】 本発明のある実施形態によるセレクタ回路のタイミングチャートである。
【図２１】 本発明のある実施形態によるアクティブマトリクス型液晶表示装置の写真図である。
【図２２】 本発明のある実施形態によるＤ／Ａ変換回路の出力信号のオシロスコープ図である。
【図２３】 本発明のある実施形態によるＤ／Ａ変換回路の出力信号のオシロスコープ図である。
【図２４】 ＣＧＳのＴＥＭ写真図である。
【図２５】 高温ポリシリコンのＴＥＭ写真図である。
【図２６】 ＣＧＳおよび高温ポリシリコンの電子線回折パターンを示す写真図である。
【図２７】 ＣＧＳおよび高温ポリシリコンのＴＥＭ写真図である。
【図２８】 本願発明を用いた様々な電子機器の図
【図２９】 本発明のＤ／Ａ変換回路を備えたアクティブマトリクス型液晶表示装置の概略構成図である。
【符号の説明】
１０６ 第１のＤ／Ａ変換回路
１０７ 階調電圧線
１０８−１ 第１の出力線（Ｈ）
１０８−２ 第１の出力線（Ｌ）
１１４ 第２のＤ／Ａ変換回路
１１５ 第２の出力線
【発明が属する技術分野】
【０００２】
本発明は、Ｄ／Ａ変換（デジタル／アナログ変換）回路に関する。特に、半導体装置の駆動回路に用いられるＤ／Ａ変換回路に関する。
【０００３】
【従来の技術】
【０００４】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型半導体表示装置（特にアクティブマトリクス型液晶表示装置）の需要が高まってきたことによる。
【０００５】
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素領域にそれぞれＴＦＴが配置され、各画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。
【０００６】
その中でも、表示装置の高精細化、高画質化に伴い、高速駆動が可能なデジタル駆動方式のアクティブマトリクス型液晶表示装置が注目されてきている。
【０００７】
従来のデジタル駆動方式のアクティブマトリクス型液晶表示装置を図１４に示す。従来のデジタル駆動方式のアクティブマトリクス型液晶表示装置は、図１４に示すようにソース信号線側シフトレジスタ１４０１、デジタルデコーダのアドレス線（ａ〜ｄ）１４０２、ラッチ回路（ＬＡＴ１）１４０３、ラッチ回路（ＬＡＴ２）１４０４、ラッチパルス線１４０５、Ｄ／Ａ変換回路１４０６、階調電圧線１４０７、ソース信号線１４０８、ゲイト信号線側シフトレジスタ１４０９、ゲイト信号線（走査線）１４１０、および画素ＴＦＴ１４１１などによって構成されている。ここでは、４ビットのデジタル駆動方式のアクティブマトリクス型液晶表示装置を例にとっている。なお、ラッチ回路（ＬＡＴ１およびＬＡＴ２）は、４個のラッチ回路が便宜上一まとめに示されている。
【０００８】
デジタルデコーダのアドレス線（ａ〜ｄ）１４０２に供給されるデジタル信号（デジタル階調信号）が、ソース信号線側シフトレジスタからのタイミング信号によりＬＡＴ１群に順次書き込まれる。
【０００９】
ＬＡＴ１群に対するデジタル信号の書き込みが一通り終了するまでの時間は、１ライン期間と呼ばれる。すなわち、一番左側のＬＡＴ１に対してデジタルデコーダからのデジタル信号の書き込みが開始される時点から、一番右側のＬＡＴ１に対してデジタルデコーダからのデジタル信号の書き込みが終了する時点までの時間間隔が１ライン期間である。
【００１０】
ＬＡＴ１群に対するデジタル信号の書き込みが終了した後、ラッチ１群に書き込まれたデジタル信号は、シフトレジスタの動作タイミングに合わせて、ラッチパルス線にラッチパルスが流れた時にＬＡＴ２群に一斉に送出され、書き込まれる。
【００１１】
デジタル信号をＬＡＴ２群に送出し終えたＬＡＴ１群には、ソース信号線側シフトレジスタからの信号により、再びデジタルデコーダに供給されるデジタル信号の書き込みが順次行なわれる。
【００１２】
この２順目の１ライン期間中には、２順目の１ライン期間の開始に合わせてＬＡＴ２群に送出されたデジタル信号に応じた電圧がソース信号線に供給される。ここで例に挙げている駆動回路は、デジタル信号の階調電圧への変換を、Ｄ／Ａ変換回路によって１６本の階調電圧のうちの一つを選択することによって実行している。
【００１３】
選択された階調電圧は、１ライン期間の間対応するソース信号線に供給される。ゲイト信号線側シフトレジスタからの走査信号によって対応するＴＦＴのスイッチングが行われ、液晶分子が駆動される。
【００１４】
上述した動作を走査線の数だけ繰り返すことによって１画面（１フレーム）が形成される。一般に、アクティブマトリクス型液晶表示装置装置では、１秒間に６０フレームの画像の書き換えが行われている。
【００１５】
【発明が解決しようとする課題】
【００１６】
ここで、上述したデジタル駆動回路に用いられている従来のＤ／Ａ変換回路を説明する。図１５を参照する。
【００１７】
従来の４ビットのＤ／Ａ変換回路は、複数のスイッチ（ｓｗ０〜ｓｗ１５）および階調電圧線（Ｖ０〜Ｖ１５）を備えている。ＬＡＴ２群から供給される４ビットのデジタル信号によって複数のスイッチ（ｓｗ０〜ｓｗ１５）のうち１つが選択され、選択されたスイッチに接続されている階調電圧線からソース信号線１４０７に電圧が供給される仕組みになっている。
【００１８】
このようなＤ／Ａ変換回路が、１本のソース信号線に対して１つ備えられている。
【００１９】
ここで説明している従来の４ビットのＤ／Ａ変換回路の場合、スイッチの数は１６個であり、階調電圧線の数は１６本である。実際のアクティブマトリクス型液晶表示装置においては、スイッチの面積は大きく、駆動回路全体の面積が大きくなってしまう。
【００２０】
ここで、従来用いられている４ビットのＤ／Ａ変換回路の別の例を取りあげてみる。図１６を参照する。図１６に示されている４ビットのＤ／Ａ変換回路は、先に説明した４ビットのＤ／Ａ変換回路と同じように、ＬＡＴ２群から供給される４ビットのデジタル信号によって複数のスイッチ（ｓｗ０〜ｓｗ１５）のうち１つが選択され、選択されたスイッチに接続されている階調電圧線からソース信号線に電圧が供給される仕組みになっている。
【００２１】
図１６に示されるＤ／Ａ変換回路は、階調電圧線の本数は、５本（Ｖ０〜Ｖ４）であり、先に説明した図１５に示されるような４ビットのＤ／Ａ変換回路よりも少ない。しかし、スイッチの数は１６個である。よって、駆動回路全体の面積の縮小を図ることはできない。
【００２２】
ここでは、４ビットのデジタル信号を扱うＤ／Ａ変換回路について説明しているが、ビット数が増えると、スイッチの数は指数関数的に増加していく。つまり、ｎビットのデジタル信号を扱う従来のＤ／Ａ変換回路においては、２n 個のスイッチが必要となってしまう。したがって、駆動回路の面積が大きくなってしまう。
【００２３】
上述したような駆動回路の面積が大きいことが、半導体表示装置、特にアクティブマトリクス型液晶表示装置の小型化の妨げの原因の一つとなっている。
【００２４】
また、半導体表示装置の高精細化のためには、画素数の増加、つまりはソース信号線の増加が必要となってくる。しかし、上述したように、ソース信号線が増加すると、Ｄ／Ａ変換回路の数も増加することになり、駆動回路の面積は増大し、このことが高精細化への妨げの原因の一つとなっている。
【００２５】
上述した理由により、面積の小さいＤ／Ａ変換回路が切望されている。
【００２６】
そこで、本発明は上述した問題を鑑みてなされたものであり、面積の小さいＤ／Ａ変換回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】
【００２８】
本発明のある実施形態によると、
入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路であって、
前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、
前記ｎビットのデジタル信号の上位ｘビットによって（２x ＋１）本の階調電圧線のうち隣り合う２本の階調電圧線が選択され、
選択された前記隣り合う２本の階調電圧線の階調電圧から、２y 通りの階調電圧が作り出され、
前記ｎビットのデジタル信号の下位ｙビットによって、前記２y 通りの階調電圧のうち対応する階調電圧が出力線に供給されることを特徴とするＤ／Ａ変換回路が提供される。このことによって上記目的が達成される。
【００２９】
前記Ｄ／Ａ変換回路は、薄膜トランジスタを用いて絶縁基板上に形成されてもよい。
【００３０】
また、本発明のある実施形態によると、
入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路であって、
前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、
前記ｎビットのデジタル信号の上位ｘビットによって（２x ＋１）本の階調電圧線のうち、第１〜第（２x ＋１）の階調電圧線に向かってより高い電圧が供給されている第ｚおよび第（ｚ＋１）の階調電圧線が選択され（１≦ｚ≦２x ；ｚは自然数）、
選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の階調電圧から、２y 通りの階調電圧が作り出され、
前記ｎビットのデジタル信号の下位ｙビットによって、前記２y 通りの階調電圧のうち対応する階調電圧が出力線に供給されることを特徴とするＤ／Ａ変換回路が提供される。このことによって上記目的が達成される。
【００３１】
前記Ｄ／Ａ変換回路は、薄膜トランジスタを用いて絶縁基板上に形成されてもよい。
【００３２】
また、本発明のある実施形態によると、
マトリクス状に配置された複数のＴＦＴと、
前記複数のＴＦＴを駆動するソース信号線側駆動回路とゲイト信号線側駆動回路と、
を備えた半導体装置であって、
前期ソース信号線側駆動回路は、入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路を備えており、
前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、
前記ｎビットのデジタル信号の上位ｘビットによって（２x ＋１）本の階調電圧線のうち隣り合う２本の階調電圧線が選択され、
選択された前記隣り合う２本の階調電圧線の階調電圧から、２y 通りの階調電圧が作り出され、
前記ｎビットのデジタル信号の下位ｙビットによって、前記２y 通りの階調電圧のうち対応する階調電圧が出力線に供給されることを特徴とする半導体装置が提供される。このことによって上記目的が達成される。
【００３３】
また、本発明のある実施形態によると、
マトリクス状に配置された複数のＴＦＴと、
前記複数のＴＦＴを駆動するソース信号線側駆動回路とゲイト信号線側駆動回路と、
を備えた半導体装置であって、
前記ソース信号線側駆動回路は、入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路を備えた駆動回路を有する半導体装置であって、
前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、
前記ｎビットのデジタル信号の上位ｘビットによって（２x ＋１）本の階調電圧線のうち、第１〜第（２x ＋１）の階調電圧線に向かってより高い電圧が供給されている第ｚおよび第（ｚ＋１）の階調電圧線が選択され（１≦ｚ≦２x ；ｚは自然数）、
選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の階調電圧から、２y 通りの階調電圧が作り出され、
前記ｎビットのデジタル信号の下位ｙビットによって、前記２y 通りの階調電圧のうち対応する階調電圧が出力線に供給されることを特徴とする半導体装置が提供される。このことによって上記目的が達成される。
【００３４】
また、本発明のある実施形態によると、
複数のＴＦＴと、
前記複数のＴＦＴを駆動するソース信号線側駆動回路とゲイト信号線側駆動回路と、
を備えた半導体装置であって、
前記ソース信号線側駆動回路は、入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧が出力線に供給されるＤ／Ａ変換回路を備えた駆動回路を有する半導体装置であって、
前記ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割し（ｘ＋ｙ＝ｎ；ｘ、ｙは共に自然数）、
前記ｎビットのデジタル信号の上位ｘビットによって（２x ＋１）本の階調電圧線のうち、第１〜第（２x ＋１）の階調電圧線に向かってより高い電圧が供給されている第ｚおよび第（ｚ＋１）の階調電圧線が選択され（１≦ｚ≦２x ；ｚは自然数）、
選択された前記第ｚおよび第（ｚ＋１）の階調電圧線の階調電圧から、２y 通りの階調電圧が作り出され、
前記ｎビットのデジタル信号の下位ｙビットによって、前記２y 通りの階調電圧のうち対応する階調電圧が出力線に供給されることを特徴とする半導体装置が提供される。このことによって上記目的が達成される。
【００３５】
前記複数のＴＦＴと、前記ソース信号線側駆動回路と、前記ゲイト信号線側駆動回路とは、薄膜トランジスタを用いて絶縁基板上に一体形成されてもよい。
【００３６】
ここで、以下の実施例をもって本発明のＤ／Ａ変換回路の詳細について説明する。ただし、以下の実施例に記載されているＤ／Ａ変換回路は、本発明のある実施形態であり、本発明のＤ／Ａ変換回路は、これらに限定されるわけではない。
【００３７】
【実施例】
【００３８】
（実施例１）
【００３９】
本実施例では、本発明のＤ／Ａ変換回路のある実施形態について説明する。本実施例では、画素数が、横８００×縦６００であるアクティブマトリクス型液晶表示装置を用いて、そのソース信号線側駆動回路に備えられたデジタル信号をアナログ階調信号（階調電圧）に変換するＤ／Ａ変換回路の詳細について説明する。
【００４０】
また、本実施例では４ビットのデジタル信号を処理するＤ／Ａ変換回路を例にとって説明するが、本発明のＤ／Ａ変換回路は、これに限定されるわけではなく、２ビット以上のデジタル信号を処理するＤ／Ａ変換回路が実現される。
【００４１】
まず、図１及び図２９を参照する。図１及び図２９には本実施例のアクティブマトリクス型液晶表示装置の概略構成図が示されている。本実施例のアクティブマトリクス型液晶表示装置は、第１のソース信号線側シフトレジスタ１０１、デジタルデコーダのアドレス線（ａ、ｂ）１０２、ラッチ回路（ＬＡＴ１, ０〜ＬＡＴ１, ７９９）１０３、ラッチ回路（ＬＡＴ２, ０〜ＬＡＴ２, ７９９）１０４、ラッチパルス線１０５、第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０〜７９９）１０６、階調電圧線（Ｖ０〜Ｖ４）１０７、第１の出力線１０８、第２のソース信号線側シフトレジスタ１０９、デジタルデコーダのアドレス線（ｃ、ｄ）１１０、ラッチ回路（ＬＡＴ３, ０〜ＬＡＴ３, ７９９）１１１、ラッチ回路（ＬＡＴ４, ０〜ＬＡＴ４, ７９９）１１２、ラッチパルス線１１３、第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ７９９）１１４、第２の出力線１１５、ゲイト信号線側駆動回路としてゲイト信号線側シフトレジスタ１１６、ソース信号線１１７、ゲイト信号線（走査線）１１８、および画素ＴＦＴ１１９などによって構成されている。
【００４２】
まお、図１及び図２９では省略してあるが、その他バッファやアナログスイッチなどが適時設けられる。
【００４３】
外部から供給される４ビットのデジタル信号のうち、上位２ビットのデジタル信号がアドレス線１０２のａおよびｂに供給され、下位２ビットのデジタル信号がアドレス線１１０のｃおよびｄに供給されるようになっている。
【００４４】
５本の階調電圧線（Ｖ０〜Ｖ４）１０７には、Ｖ０〜Ｖ４間に印加される電圧を抵抗分割することによって、異なる電圧が供給されるようになっている。また、最も高い電圧がＶ４に印加されており、最も低い電圧がＶ０に印加されている。
【００４５】
ここで、最も低い電圧が供給される階調電圧線を第１の階調電圧線とし、最も高い電圧が供給される階調電圧線を第５の階調電圧線とする。よって、５本の階調電圧線は、第１〜第５の階調電圧線に向かってより高い電圧が供給されていることがわかる。
【００４６】
第１のソース線側シフトレジスタ１０１は、ラッチ回路ＬＡＴ１, ０〜ＬＡＴ１, ７９９にラッチ信号（タイミング信号）を順次供給する。ラッチ回路ＬＡＴ１, ０〜ＬＡＴ１, ７９９は、第１のソース線側シフトレジスタから供給されるラッチ信号により、アドレス線１０２のａおよびｂからデジタル信号を順次取り込み、保持する。
【００４７】
ラッチ回路ＬＡＴ１, ７９９へのデジタル信号の取り込みが終了した瞬間に、ラッチパルス線１０５にラッチ信号が供給され、ＬＡＴ２, ０〜ＬＡＴ２, ７９９の全てのラッチ回路に、ＬＡＴ１, ０〜ＬＡＴ１, ７９９からデジタル信号が同時に取り込まれ、保持される。ＬＡＴ２, ０〜ＬＡＴ２, ７９９に取り込まれたデジタル信号は、１ライン期間の間、第１のＤ／Ａ変換回路１０６に送出される。
【００４８】
ここで、１つのラッチ回路（ＬＡＴ１, ０およびＬＡＴ２, ０）の回路図を図２に示す。ラッチ回路（ＬＡＴ１, ０）およびラッチ回路（ＬＡＴ２, ０）は、それぞれ同じ回路から成っている。
【００４９】
ＬＡＴ１, ０は、クロックドインバータ２０１、２０３、２０４および２０６、ならびにインバータ２０２および２０５から成り、 アドレス線１０２のａおよびｂよりデジタル信号を取り込み、保持する。クロックドインバータ２０１、２０３、２０４および２０６のスイッチングには、第１のソース信号線側シフトレジスタ１０１からのラッチ信号（ｌａｔ１, ０）およびその反転信号（反転ｌａｔ１,0）が使用される。
【００５０】
ＬＡＴ２, ０は、クロックドインバータ２０７、２０９、２１０および２１２、ならびにインバータ２０８および２１１から成り、 ＬＡＴ１,0からデジタル信号を取り込み、保持する。クロックドインバータ２０７、２０９、２１０および２１２のスイッチングには、ラッチパルス線１０５からのラッチ信号（ｌａｔ２）およびその反転信号（反転ｌａｔ２）が使用される。ＬＡＴ２, ０は、第１のＤ／Ａ変換回路にデジタル信号を送出する。
【００５１】
なお、アドレス線１０２のａおよびｂに供給されるデジタル信号が２段のラッチ回路を経て第１のＤ／Ａ変換回路１０６に供給されることから、本実施例では、説明の便宜上、第１のＤ／Ａ変換回路に接続される信号線をａおよびｂと呼んでいる。
【００５２】
第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０〜１ｓｔ−Ｄ／Ａ, ７９９）１０６には、ＬＡＴ２, ０〜ＬＡＴ２, ７９９から２ビットのデジタル信号がそれぞれ供給される。第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０〜１ｓｔ−Ｄ／Ａ, ７９９）１０６は、供給される２ビットのデジタル信号をアナログ信号（階調電圧）に変換し、第１の出力線１０８（１０８−１および１０８−２）を通じて第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ７９９）１１４に供給する。
【００５３】
第１のソース線側シフトレジスタ１０１がＬＡＴ１, ０〜７９９へラッチ信号を順次送出するタイミングに同期して、第２のソース線側シフトレジスタ１０９は、ＬＡＴ３, ０〜７９９へラッチ信号を順次送出する。つまり、第１のソース信号線側シフトレジスタがＬＡＴ１, ０にラッチ信号を送出するタイミングと、第２のソース信号線側シフトレジスタがＬＡＴ３, ０にラッチ信号を送出するタイミングとは同じである。また、第１のソース信号線側シフトレジスタがＬＡＴ１, １にラッチ信号を送出するタイミングと、第２のソース信号線側シフトレジスタがＬＡＴ３, １にラッチ信号を送出するタイミングとも同じである。
【００５４】
第２のソース信号線側シフトレジスタ１０９からのラッチ信号によって、ＬＡＴ３, ０〜ＬＡＴ３. ７９９は、アドレス線１１０のｃおよびｄから２ビットのデジタル信号を順次取り込み、保持する。ラッチ回路ＬＡＴ３, ７９９へデジタル信号の取り込みが終了した瞬間に、ラッチパルス線１１３にラッチ信号が供給され、ＬＡＴ４, ０〜ＬＡＴ４, ７９９の全てのラッチ回路がＬＡＴ３, ０〜ＬＡＴ３, ７９９からデジタル信号を同時に取り込み、保持する。ＬＡＴ４, ０〜ＬＡＴ４, ７９９に取り込まれたデジタル信号は、第２のＤ／Ａ変換回路１１４に送出される。
【００５５】
第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ７９９）は、第１のＤ／Ａ変換回路の出力線１０８から供給される階調電圧と、供給される２ビットのデジタル信号とに基づき、ソース信号線につながる第２の出力線１１５へ階調電圧を供給する。
【００５６】
第２の出力線１１５へ供給される階調電圧は、バッファ（図示せず）などを通してソース信号線１１７に供給される。ゲイト信号線側シフトレジスタ１１６からの走査信号に応じて、対応するゲイト信号線１１８に接続されている画素ＴＦＴ１１９がＯＮとなり、階調電圧が液晶分子に印加される。
【００５７】
このようにして、選択された走査線に接続されている全ての画素ＴＦＴが一度にＯＮとなり、液晶分子が駆動される。そして、全ての走査線が順次選択され、１フレームの画像が形成される。本実施例では、１秒間に６０フレームの画像の形成を行う。
【００５８】
ここで、本実施例の第１のＤ／Ａ変換回路１０６および第２のＤ／Ａ変換回路１１４について、図３および図４を用いて詳しく説明する。
【００５９】
図３を参照する。図３は、第１のＤ／Ａ変換回路１０６および第２のＤ／Ａ変換回路１１４の概略図である。まず、図３を用いて第１のＤ／Ａ変換回路１０６および第２のＤ／Ａ変換回路１１４の動作を説明する。
【００６０】
第１のＤ／Ａ変換回路１０６は、４つの内部スイッチ（ｓｗＡ１〜ｓｗＡ４）を含むスイッチ回路ｓｗＡと、４つの内部スイッチ（ｓｗＢ１〜ｓｗＢ４）を含むスイッチ回路ｓｗＢと、階調電圧線１０７（Ｖ０〜Ｖ４）とによって構成される。第２のＤ／Ａ変換回路１１４は、４つの内部スイッチ（ｓｗＣ１〜ｓｗＣ４）を含むスイッチ回路ｓｗＣと、４つの抵抗（Ｒ１〜Ｒ４）とによって構成される。なお、ここでは、配線自体が有する固有抵抗は便宜上考慮していない。
【００６１】
本実施例においては、ｓｗＡ４はＶ４に接続されている。ｓｗＡ３およびｓｗＢ４はＶ３に接続されている。ｓｗＡ２およびｓｗＢ３はＶ２に接続されている。ｓｗＡ１およびｓｗＢ２はＶ１に接続されている。また、ｓｗＢ１はＶ０に接続されている。
【００６２】
第１のＤ／Ａ変換回路１０６においては、ラッチ回路を経てアドレス線ａおよびｂから供給される２ビットのデジタル信号が、ｓｗＡおよびｓｗＢを制御する。ラッチ回路を経てアドレス線ａおよびｂから供給されるデジタル信号に応じて、ｓｗＡの４つの内部スイッチ（ｓｗＡ１〜ｓｗＡ４）のうち、いずれか一つのスイッチだけが閉じるように設計されており、同時に２以上のスイッチが閉じることはない。また、アドレス線ａおよびｂから供給されるデジタル信号に応じて、ｓｗＢの４つの内部スイッチ（ｓｗＢ１〜ｓｗＢ４）のうち、いずれか一つのスイッチだけが閉じるように設計されており、 これらも同時に２以上のスイッチが閉じることはない。さらに、ｓｗＡの４つの内部スイッチ（ｓｗＡ１〜ｓｗＡ４）とｓｗＢの４つの内部スイッチ（ｓｗＢ１〜ｓｗＢ４）とが閉じるタイミングには、次のような関係がある。すなわち、ｓｗＡ１が閉じる時はｓｗＢ１が閉じ、ｓｗＡ２が閉じる時はｓｗＢ２が閉じ、ｓｗＡ３が閉じる時はｓｗＢ３が閉じ、かつｓｗＡ４が閉じる時はｓｗＢ４が閉じるように設計されている。従って、ｓｗＡとｓｗＢとによって、常に隣り合う２本の階調電圧線が選択されることになる。このようにして、いかなる２ビットのデジタル信号が入力された場合でも、ｓｗＡとｓｗＢとによって２つの隣り合う階調電圧線が選択され、階調電圧が第１の出力線１０８（１０８−１および１０８−２）に供給される。ここで、ｓｗＡの４つの内部スイッチによって選択される第１の出力線を、第１の出力線（Ｈ）１０８−１と呼ぶことにし、ｓｗＢの４つの内部スイッチによって選択される第１の出力線を、第１の出力線（Ｌ）１０８−２と呼ぶことにする。
【００６３】
第２のＤ／Ａ変換回路１１４においては、ラッチ回路を経てアドレス線ｃおよびｄから供給される２ビットのデジタル信号が、ｓｗＣを制御する。ラッチ回路を経てアドレス線ｃおよびｄから供給されるデジタル信号に応じて、ｓｗＣの４つの内部スイッチ（ｓｗＣ１〜ｓｗＣ４）のうち、いずれか一つのスイッチだけが閉じるように設計されている。第１の出力線（Ｈ）１０８−１と第１の出力線（Ｌ）１０８−２とに供給されている階調電圧が第２のＤ／Ａ変換回路１１４に印加される。第１の出力線（Ｈ）１０８−１と第１の出力線（Ｌ）１０８−２とは、４つの直列に接続された抵抗（Ｒ１〜Ｒ４）によって接続されている。第１の出力線（Ｈ）１０８−１と第１の出力線（Ｌ）１０８−２とに供給されている階調電圧から、第２のＤ／Ａ変換回路の４つの抵抗（Ｒ１〜Ｒ４）によって異なる４つの階調電圧が作られる。よって、ｓｗＣの４つの内部スイッチ（ｓｗＣ１〜ｓｗＣ４）のうち、いずれか一つのスイッチが閉じると、対応する階調電圧が第２の出力線１１５に供給される。第２の出力線１１５へ供給される階調電圧は、バッファ（図示せず）などを通してソース信号線１１７に供給される。
【００６４】
次に、図４を用いて、本実施例の第１のＤ／Ａ変換回路１０６および第２のＤ／Ａ変換回路１１４の回路構成について説明する。ただし、図４に示される回路構成は、第１のＤ／Ａ変換回路および第２のＤ／Ａ変換回路を実現するための一実施形態にすぎず、これに限定されるわけではない。
【００６５】
図４に示されるように本実施例の第１のＤ／Ａ変換回路１０６は、１６個のＮチャネル型ＴＦＴ（Tr4,1 、Tr4,2 、Tr3,1 、Tr3,2 、Tr3,5 、Tr3,6 、Tr2,1 、Tr2,2 、Tr2,5 、Tr2,6 、Tr1,1 、Tr1,2 、Tr1,5 、Tr1,6 、Tr0,1 、およびTr0,2 ）と、１６個のＰチャネル型ＴＦＴ（Tr4,3 、Tr4,4 、Tr3,3 、Tr3,4 、Tr3,7 、Tr3,8 、Tr2,3 、Tr2,4 、Tr2,7 、Tr2,8 、Tr1,3 、Tr1,4 、Tr1,7 、Tr1,8 、Tr0,3 、およびTr0,4 ）と、５本の階調電圧線（Ｖ０〜Ｖ４）とを含んでいる。
【００６６】
５本の階調電圧線（Ｖ０〜Ｖ４）１０７においては、最も高い電圧がＶ４に印加されており、最も低い電圧がＶ０に印加されている。
【００６７】
５本の階調電圧線（Ｖ０〜Ｖ４）１０７には、独立して電圧が供給されても良い。ただし、この場合においても、最も高い電圧がＶ４に印加され、最も低い電圧がＶ０に印加されるようにする必要がある。
【００６８】
階調電圧線Ｖ４に注目すると、２個のＮチャネル型ＴＦＴ（Tr4,1 およびTr4,2 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr4,3 およびTr4,4 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が階調電圧線Ｖ４に並列に接続されている。また、アドレス線ａおよびｂからのデジタル信号が、ラッチ回路を経て第１のＤ／Ａ変換回路に供給されることから、ここでは、説明の便宜上、ラッチ回路から供給される信号線をａおよびｂとし、これらの反転信号（反転ａおよび反転ｂ）を考える。信号線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr4,1 、Tr4,2 、Tr4,3 、Tr4,4 のゲイト電極に接続されている。これらの信号線ａ、ｂ、反転ａ、および反転ｂに供給されるデジタル信号によって、Tr4,1 、Tr4,2 、Tr4,3 、Tr4,4 のスイッチングが制御され、これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ４に供給される電圧が第１の出力線（Ｈ）１０８−１に供給される。
【００６９】
次に階調電圧線Ｖ３に注目すると、２個のＮチャネル型ＴＦＴ（Tr3,1 およびTr3,2 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr3,3 およびTr3,4 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が階調電圧線Ｖ３に並列に接続されている。また、ラッチ回路からの信号線ａ、ｂ、反転ａ、および反転ｂは、それぞれTr3,1 、Tr3,4 、Tr3,3 、Tr3,2 のゲイト電極に接続されている。これらの信号線ａ、ｂ、反転ａ、および反転ｂに供給されるデジタル信号によって、Tr3,1 、Tr3,2 、Tr3,3 、Tr3,4 のスイッチングが制御され、これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ３に供給される電圧が第１の出力線（Ｈ）１０８−１に供給される。
【００７０】
また階調電圧線Ｖ３においては、２個のＮチャネル型ＴＦＴ（Tr3,5 およびTr3,6 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr3,7 およびTr3,8 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が階調電圧線Ｖ３にさらに並列に接続されている。また、ラッチ回路からの信号線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr3,5 、Tr3,6 、Tr3,7 、Tr3,8 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ３に供給される電圧が第１の出力線（Ｌ）１０８−２に供給される。
【００７１】
次に階調電圧線Ｖ２に注目すると、２個のＮチャネル型ＴＦＴ（Tr2,1 およびTr2,2 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr2,3 およびTr2,4 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が階調電圧線Ｖ２に並列に接続されている。また、ラッチ回路からの信号線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr2,3 、Tr2,2 、Tr2,1 、Tr2,4 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ２に供給される電圧が第１の出力線（Ｈ）１０８−１に供給される。
【００７２】
また階調電圧線Ｖ２においては、２個のＮチャネル型ＴＦＴ（Tr2,5 およびTr2,6 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr2,7 およびTr2,8 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が階調電圧線Ｖ２にさらに並列に接続されている。また、ラッチ回路からの信号線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr2,5 、Tr2,8 、Tr2,7 、Tr2,6 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ２に供給される電圧が第１の出力線（Ｌ）１０８−２に供給される。
【００７３】
階調電圧線Ｖ１においても、上述したような構成の回路が並列に接続されている。そして、ラッチ回路からの信号線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr1,3 、Tr1,4 、Tr1,1 、Tr1,2 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ１に供給される電圧が第１の出力線（Ｈ）１０８−１に供給される。また、ラッチ回路からの信号線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr1,7 、Tr1,6 、Tr1,5 、Tr1,８のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ１に供給される電圧が第１の出力線（Ｌ）１０８−２に供給される。
【００７４】
階調電圧線Ｖ０においても、上述したような構成の回路が並列に接続されている。そして、ラッチ回路からの信号線ａ、ｂ、反転ａおよび反転ｂは、それぞれTr0,3 、Tr0,4 、Tr0,1 、Tr0,2 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、階調電圧線Ｖ０に供給される電圧が第１の出力線（Ｌ）１０８−２に供給される。
【００７５】
以下の表１に、信号線ａ、ｂ、反転ａおよび反転ｂに供給されるデジタル信号の組合わせによる、第１の出力線（Ｈ）１０８−１および（Ｌ）１０８−２に出力される階調電圧線の組合わせを示す。
【００７６】
【表１】
信号線ａ、ｂ、反転ａおよび反転ｂに入力されるデジタル信号によって、隣り合う２本の階調電圧線が選択され、第１の出力線（Ｈ）１０８−１および第１の出力線（Ｌ）１０８−２に供給されることが表1 に示されている。
【００７８】
一方、第２のＤ／Ａ変換回路１１４は、８個のＮチャネルＴＦＴ（Tr5,1 、Tr5,2 、Tr6,1 、Tr6,2 、Tr7,1 、Tr7,2 、Tr8,1 、Tr8,2 ）と８個のＰチャネルＴＦＴ（Tr5,3 、Tr5,4 、Tr6,3 、Tr6,4 、Tr7,3 、Tr7,4 、Tr8,3 、Tr8,4 ）と４つの抵抗（Ｒ１〜Ｒ４）とを含んでいる。
【００７９】
第２のＤ／Ａ変換回路１１４においては、第１のＤ／Ａ変換回路１０６の第１の出力線（Ｈ）１０８−１と第１の出力線（Ｌ）１０８−２とが４つの直列に接続された抵抗（Ｒ１〜Ｒ４）によって接続されている。このような構成によって、第２のＤ／Ａ変換回路１１４は、４つの異なる電圧を作り出している。
【００８０】
抵抗Ｒ１と抵抗Ｒ２との接続点に注目すると、２個のＮチャネル型ＴＦＴ（Tr8,1 およびTr8,2 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr8,3 およびTr8,4 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が抵抗Ｒ１とＲ２との接続点に接続されている。また、アドレス線ｃおよびｄからのデジタル信号が、ラッチ回路を経て第２のＤ／Ａ変換回路に供給されることから、ここでは、説明の便宜上、ラッチ回路から供給される信号線をｃおよびｄとし、これらの反転信号（反転ｃおよび反転ｄ）を考える。
【００８１】
また、ラッチ回路からの信号線ｃ、ｄ、反転ｃおよび反転ｄは、それぞれTr8,1 、Tr8,２、Tr8,3 、Tr8,4 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、第１の出力線（Ｈ）１０８−１に供給される電圧から抵抗Ｒ１で電圧降下する分だけを引いた電圧が第２の出力線１１５に供給される。言い換えると、第２の出力線１１５に供給される電圧は、第１の出力線（Ｌ）１０８−２に供給される電圧に抵抗（Ｒ２＋Ｒ３＋Ｒ４）で電圧降下する分だけをたした電圧となる。従って、 第２の出力線に供給される電圧は、出力先の画素ＴＦＴの電位にかかわらず一定に保たれる。
【００８２】
次に、抵抗Ｒ２とＲ３との接続点に注目すると、２個のＮチャネル型ＴＦＴ（Tr7,1 およびTr7,2 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr7,3 およびTr7,4 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が抵抗Ｒ２とＲ３との接続点に接続されている。また、ラッチ回路からの信号線ｃ、ｄ、反転ｃおよび反転ｄは、それぞれTr7,1 、Tr7,4 、Tr7,3 、Tr7,2 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、第１の出力線（Ｈ）１０８−１に供給される電圧から抵抗（Ｒ１＋Ｒ２）で電圧降下する分だけを引いた電圧が第２の出力線１１５に供給される。言い換えると、第２の出力線１１５に供給される電圧は、第１の出力線（Ｌ）１０８−２に供給される電圧に抵抗（Ｒ３＋Ｒ４）で電圧降下する分だけをたした電圧となる。従って、 この場合も、第２の出力線に供給される電圧は、出力先の画素ＴＦＴの電位にかかわらず一定に保たれる。
【００８３】
次に、抵抗Ｒ３とＲ４との接続点に注目すると、２個のＮチャネル型ＴＦＴ（Tr6,1 およびTr６,2）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr6,3 およびTr6,4 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が抵抗Ｒ３とＲ４との接続点に接続されている。また、ラッチ回路からの信号線ｃ、ｄ、反転ｃおよび反転ｄは、それぞれTr6,4 、Tr6,2 、Tr6,1 、Tr6,3 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、第１の出力線（Ｈ）１０８−１に供給される電圧から抵抗（Ｒ１＋Ｒ２＋Ｒ３）で電圧降下する分だけを引いた電圧が第２の出力線１１５に供給される。言い換えると、第２の出力線１１５に供給される電圧は、第１の出力線（Ｌ）１０８−２に供給される電圧に抵抗Ｒ４で電圧降下する分だけをたした電圧となる。従って、 この場合も、第２の出力線に供給される電圧は、出力先の画素ＴＦＴの電位にかかわらず一定に保たれる。
【００８４】
次に、抵抗Ｒ４と第１の出力線（Ｌ）１０８−２との接続点に注目すると、２個のＮチャネル型ＴＦＴ（Tr5,1 およびTr5,2 ）が直列に接続された回路と、２個のＰチャネル型ＴＦＴ（Tr5,3 およびTr5,4 ）が直列に接続された回路とが直列に接続されており、前記２つの回路が直列に接続されてできた回路の両端が抵抗Ｒ４と第１の出力線（Ｌ）１０８−２との接続点に接続されている。また、ラッチ回路からの信号線ｃ、ｄ、反転ｃおよび反転ｄは、それぞれTr5,4 、Tr5,3 、Tr5,2 、Tr5,1 のゲイト電極に接続されている。これら全てのＴＦＴがＯＮとなった時、第１の出力線（Ｈ）１０８−１に供給される電圧から抵抗（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）で電圧降下する分だけを引いた電圧が第２の出力線１１５に供給される。言い換えると、第２の出力線１１５に供給される電圧は、第１の出力線（Ｌ）１０８−２に供給される電圧となる。従って、 この場合も、第２の出力線に供給される電圧は、出力先の画素ＴＦＴの電位にかかわらず一定に保たれる。
【００８５】
なお、第１のＤ／Ａ変換回路１０６の第１の出力線（Ｈ）１０８−１と（Ｌ）１０８−２とから出力される階調電圧線の組み合わせによって、第２のＤ／Ａ変換回路１１４に流れる電流は変化する。そこで、第２のＤ／Ａ変換回路１１４に流れる電流を表２にＩ1 〜Ｉ4 のように定義する。
【００８６】
【表２】
ここで、以下の表３に、信号線ａ、ｂ、ｃ、ｄ、反転ａ、反転ｂ、反転ｃおよび反転ｄに供給されるデジタル信号の組み合わせによる、最終的に第２出力線１１５に出力される電圧を示す。
【００８８】
【表３】
信号線ａ、ｂ、ｃ、ｄ、反転ａ、反転ｂ、反転ｃおよび反転ｄに入力されるデジタル信号によって、１６通りの異なる電圧が第２の出力線１１５に出力されることが表３に示されている。
【００９０】
よって、本実施例では、４ビットのデジタル信号のうち上位２ビットのデジタル信号によって４通りの階調電圧を選択することができ、下位４ビットによって選択された階調電圧から更に４通りの階調電圧を出力することができる。よって、４（上位２ビット）×４（下位２ビット）＝１６通りの階調電圧を任意に選択することができる。
【００９１】
また、本実施例のＤ／Ａ変換回路は、図３からも理解されるように、階調電圧線の本数が５本であり、 しかもスイッチの数が１２個である。これは、従来のＤ／Ａ変換回路と比較して、面積が小さくて済み、駆動回路全体の小型化を実現することができる。さらに、Ｄ／Ａ変換回路の小型化が図れることより、アクティブマトリクス液晶表示装置の高精細化をも実現することができる。
【００９２】
また、本実施例のＤ／Ａ変換回路は、上述したように、画素ＴＦＴの電位が変化しても第２のＤ／Ａ変換回路の第２の出力線から供給される電圧は常に安定しているので、安定した電圧を画素ＴＦＴに供給することができる。
【００９３】
なお、本実施例では、４ビットのデジタル信号を上位２ビットと下位２ビットとに分割し、それぞれがｓｗＡおよびｓｗＢとｓｗＣとのスイッチングを制御するようにしたが、４ビットのデジタル信号の分割はこれに限定されるわけではない。
【００９４】
例えば、 上位３ビットをｓｗＡおよびｓｗＢのスイッチングに使用し、下位１ビットをｓｗＣのスイッチングに使用することもできる。この場合、ｓｗＡおよびｓｗＢの内部スイッチの数は、それぞれ８個となり（ｓｗＡ１〜ｓｗＡ８、ｓｗＢ１〜ｓｗＢ８）、階調電圧線の本数は９本（Ｖ０〜Ｖ８）となる。また、ｓｗＣの内部スイッチの数は２個（ｓｗＣ１およびｓｗＣ２）となり、抵抗の数は２個（Ｒ１およびＲ２）となる。ｓｗＡに３ビットのデジタル信号が入力され、ｓｗＡの８個の内部スイッチのうち１つが閉じ、１つの階調電圧線が選択され、その電圧が第１の出力線（Ｈ）に供給される。また、ｓｗＢに３ビットのデジタル信号が入力され、ｓｗＢの８個の内部スイッチのうち１つが閉じ、１つの階調電圧線が選択され、その電圧が第１の出力線（Ｌ）に供給される。ｓｗＣには１ビットのデジタル信号が入力され、ｓｗＣの２個の内部スイッチのうち１つが閉じ、対応する階調電圧が第２の出力線に供給される。第２の出力線へ供給される階調電圧は、バッファなどを通してソース信号線に供給される。
【００９５】
また、本実施例では、４ビットのデジタル信号を扱うＤ／Ａ変換回路について説明したが、本発明によると、ｎビット（ｎは２以上の自然数）のデジタル信号を扱うＤ／Ａ変換回路が実現され得る。この場合、ｎビットのデジタル信号を、上位ｘビットと下位ｙビットとに分割して捉えることができる（ｘ＋ｙ＝ｎ）。この場合、ｓｗＡの内部スイッチの数は２x 個（ｓｗＡ１〜ｓｗＡ２x ）となり、ｓｗＢの内部スイッチの数も同じく２x 個（ｓｗＢ１〜ｓｗＢ２x ）となる。また、階調電圧線の本数は（２x ＋１）本となる。さらに、ｓｗＣの内部スイッチの数は２y 個（ｓｗＣ１〜ｓｗＣ２y ）となり、抵抗の数も２y 個（Ｒ１〜Ｒ２y ）となる。
【００９６】
ここで、（２x ＋１）本の階調電圧線において、最も低い電圧が印加されている階調電圧線を第１の階調電圧線とし、最も高い電圧が印加されている階調電圧線を第（２x ＋１）の階調電圧線とすることができる。この場合、 第１〜第（２x ＋１）の階調電圧線に向かってより高い電圧が供給されていることになる。
【００９７】
ｎビットのデジタル信号の上位ｘビットによって（２x ＋１）本の階調電圧線のうち、第ｚおよび第（ｚ＋１）の階調電圧線が選択され（１≦ｚ≦２x ；ｚは自然数）、第１の出力線（Ｈ）および（Ｌ）にそれらの階調電圧が出力されるとすると、 選択された第ｚと第（ｚ＋１）との階調電圧線に供給されている階調電圧から、第２のＤ／Ａ変換回路の２y 個の抵抗（Ｒ１〜Ｒ２y ）によって異なる２y の階調電圧が作られる。そして、ｎビットのデジタル信号の下位ｙビットによって、２y の電圧のうち対応する電圧が選択され、第２の出力線に供給される。
【００９８】
また、上述したように、ｎビットのデジタル信号を上位ｘビットと下位ｙビットとに分割して用いた場合、選択され得る階調電圧の数は、２x （上位ｘビット）×２y （下位ｙビット）＝２(x+y) ＝２n となり、この場合も、階調電圧の数を減少させることはない。
【００９９】
ここで、本実施例のＤ／Ａ変換回路を備えたアクティブマトリクス型液晶表示装置の製造方法について以下に述べることにする。なお、以下の製造方法は、本発明の一実施例にすぎず、他の製造方法によっても本発明のＤ／Ａ変換回路が実現され得る。
【０１００】
ここでは、絶縁表面を有する基板上に複数のＴＦＴを形成し、画素マトリクス回路、上述したＤ／Ａ変換回路を備えた駆動回路、およびロジック回路等をモノリシックに構成する例を図１０〜図１３に示す。なお、本実施例では、画素マトリクス回路の１つの画素と、他の回路（Ｄ／Ａ変換回路を備えた駆動回路、ロジック回路等）の基本回路であるＣＭＯＳ回路とが同時に形成される様子を示す。また、本実施例では、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとがそれぞれ１つのゲイト電極を備えている場合について、その作製工程を説明するが、ダブルゲイト型やトリプルゲイト型のような複数のゲイト電極を備えたＴＦＴによるＣＭＯＳ回路をも同様に作製することができる。
【０１０１】
図１０を参照する。まず、絶縁表面を有する基板として石英基板１００１を準備する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。また、石英基板上に一旦非晶質珪素膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板またはシリコン基板を用いても良い。
【０１０２】
１００２は非晶質珪素膜であり、最終的な膜厚（熱酸化後の膜減りを考慮した膜厚）が１０〜７５ｎｍ（好ましくは１５〜４５ｎｍ）となる様に調節する。なお、成膜に際して膜中の不純物濃度の管理を徹底的に行うことは重要である。
【０１０３】
本実施例の場合、非晶質珪素膜１００２中では結晶化を阻害する不純物であるＣ（炭素）およびＮ（窒素）の濃度はいずれも５×１０18ａｔｏｍｓ／ｃｍ3 未満（代表的には５×１０17ａｔｏｍｓ／ｃｍ3 以下、好ましくは２×１０17ａｔｏｍｓ／ｃｍ3 以下）、Ｏ（酸素）は１．５×１０19ａｔｏｍｓ／ｃｍ3 未満（代表的には１×１０18ａｔｏｍｓ／ｃｍ3 以下、好ましくは５×１０17ａｔｏｍｓ／ｃｍ3 以下）となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中において膜中の上記の不純物元素濃度は、ＳＩＭＳ（質量２次イオン分析）の測定結果における最小値で定義される。
【０１０４】
上記構成を得るため、本実施例で用いる減圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、２００〜４００℃程度に加熱した炉内に１００〜３００ｓｃｃｍのＣｌＦ3 （フッ化塩素）ガスを流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。
【０１０５】
なお、本出願人の知見によれば炉内温度３００℃とし、ＣｌＦ3 （フッ化塩素）ガスの流量を３００ｓｃｃｍとした場合、約２μｍ厚の付着物（主に珪素を主成分する）を４時間で完全に除去することができる。
【０１０６】
また、非晶質珪素膜１００２中の水素濃度も非常に重要なパラメータであり、水素含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質珪素膜１００２の成膜は減圧熱ＣＶＤ法であることが好ましい。なお、成膜条件を最適化することでプラズマＣＶＤ法を用いることも可能である。
【０１０７】
次に、非晶質珪素膜１００２の結晶化工程を行う。結晶化の手段としては特開平７−１３０６５２号公報記載の技術を用いる。同公報の実施例１および実施例２のどちらの手段でも良いが、本実施例では、同広報の実施例２に記載した技術内容（特開平８−７８３２９号公報に詳しい）を利用するのが好ましい。
【０１０８】
特開平８−７８３２９号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜１００３を形成する。マスク絶縁膜１００３は触媒元素を添加するために複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定することができる。
【０１０９】
そして、非晶質珪素膜の結晶化を助長する触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピンコート法により塗布し、Ｎｉ含有層１００４を形成する。なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、ゲルマニウム（Ｇｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることができる（図１０（Ａ））。
【０１１０】
また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。
【０１１１】
次に、触媒元素の添加工程が終了したら、４５０℃で１時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において５００〜７００℃（代表的には５５０〜６５０℃）の温度で４〜２４時間の加熱処理を加えて非晶質珪素膜１００２の結晶化を行う。本実施例では窒素雰囲気で５７０℃で１４時間の加熱処理を行う。
【０１１２】
この時、非晶質珪素膜１００２の結晶化はニッケルを添加した領域１００５および１００６で発生した核から優先的に進行し、基板１００１の基板面に対してほぼ平行に成長した結晶領域１００７および１００８が形成される。この結晶領域１００７および１００８を横成長領域と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある（図１０（Ｂ））。
【０１１３】
なお、上述の特開平７−１３０６５２号公報の実施例１に記載された技術を用いた場合も微視的には横成長領域と呼びうる領域が形成されている。しかしながら、核発生が面内において不均一に起こるので結晶粒界の制御性の面で難がある。
【０１１４】
結晶化のための加熱処理が終了したら、マスク絶縁膜１００３を除去してパターニングを行い、横成長領域１００７および１００８でなる島状半導体層（活性層）１００９、１０１０、および１０１１を形成する（図１０（Ｃ））。
【０１１５】
ここで１００９はＣＭＯＳ回路を構成するＮチャネル型ＴＦＴの活性層、１０１０はＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性層、１０１１は画素マトリクス回路を構成するＮチャネル型ＴＦＴ（画素ＴＦＴ）の活性層である。
【０１１６】
活性層１００９、１０１０、および１０１１を形成したら、その上に珪素を含む絶縁膜でなるゲイト絶縁膜１０１２を成膜する（図１０（Ｃ））。
【０１１７】
そして、次に図１０（Ｄ）に示す様に触媒元素（ニッケル）を除去または低減するための加熱処理（触媒元素のゲッタリングプロセス）を行う。この加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用するものである。
【０１１８】
なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。
【０１１９】
そのため本実施例ではこの加熱処理を７００℃を超える温度で行い、好ましくは８００〜１０００℃（代表的には９５０℃）とし、処理時間は０．１〜６ｈｒ、代表的には０．５〜１ｈｒとする。
【０１２０】
なお、本実施例では酸素雰囲気中に対して塩化水素（ＨＣｌ）を０．５〜１０体積％（本実施例では３体積％）の濃度で含有させた雰囲気中において、９５０℃で、３０分の加熱処理を行う例を示す。ＨＣｌ濃度を上記濃度以上とすると、活性層１００９、１０１０、および１０１１の表面に膜厚程度の凹凸が生じてしまうため好ましくない。
【０１２１】
また、ハロゲン元素を含む化合物してＨＣｌガスを用いる例を示したが、それ以外のガスとして、代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、ＢＣｌ2 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。
【０１２２】
この工程においては活性層１００９、１０１０、および１０１１中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。そして、この工程により活性層１００９、１０１０、および１０１１中のニッケルの濃度は５×１０17ａｔｏｍｓ／ｃｍ3 以下にまで低減される。
【０１２３】
なお、５×１０17ａｔｏｍｓ／ｃｍ3 という値はＳＩＭＳ（質量二次イオン分析）の検出下限である。本出願人が試作したＴＦＴを解析した結果、１×１０18ａｔｏｍｓ／ｃｍ3 以下（好ましくは５×１０17ａｔｏｍｓ／ｃｍ3 以下）ではＴＦＴ特性に対するニッケルの影響は確認されなかった。ただし、本明細書中における不純物濃度は、ＳＩＭＳ分析の測定結果の最小値でもって定義される。
【０１２４】
また、上記加熱処理により活性層１００９、１０１０、および１０１１とゲイト絶縁膜１０１２との界面では熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜１０１２の膜厚は増加する。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体／絶縁膜界面を得ることができる。また、活性層端部における熱酸化膜の形成不良（エッジシニング）を防ぐ効果もある。
【０１２５】
また、触媒元素のゲッタリングプロセスを、マスク絶縁膜１００３を除去した後、活性層をパターンニングする前に行なってもよい。また、触媒元素のゲッタリングプロセスを、活性層をパターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わせて行なってもよい。
【０１２６】
なお、触媒元素のゲッタリングプロセスを、Ｐ（リン）を用いることによって行うこともできる。このリンによるゲッタリングプロセスを上述したゲッタリングプロセスに組み合わせても良い。また、リンによるゲッタリングプロセスのみを用いても良い。
【０１２７】
さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で９５０℃で１時間程度の加熱処理を行なうことで、ゲイト絶縁膜１０１２の膜質の向上を図ることも有効である。
【０１２８】
なお、ＳＩＭＳ分析により活性層１００９、１０１０、および１０１１中にはゲッタリング処理に使用したハロゲン元素が、１×１０15ａｔｏｍｓ／ｃｍ3 〜１×１０20ａｔｏｍｓ／ｃｍ3 の濃度で残存することも確認されている。また、その際、活性層１００９、１０１０、および１０１１と加熱処理によって形成される熱酸化膜との間に前述のハロゲン元素が高濃度に分布することがＳＩＭＳ分析によって確かめられている。
【０１２９】
また、他の元素についてもＳＩＭＳ分析を行った結果、代表的な不純物であるＣ（炭素）、Ｎ（窒素）、Ｏ（酸素）、Ｓ（硫黄）はいずれも５×１０18ａｔｏｍｓ／ｃｍ3 未満（典型的には１×１０18ａｔｏｍｓ／ｃｍ3 以下）であることが確認された。
【０１３０】
次に、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングすることによって後のゲイト電極の原型１０１３、１０１４、および１０１５を形成する。本実施例では２ｗｔ％のスカンジウムを含有したアルミニウム膜を用いる（図１１（Ａ））。
【０１３１】
なお、このアルミニウムを主成分とする金属膜のかわりに、ゲイト電極に不純物が添加された多結晶珪素膜を用いてもよい。
【０１３２】
次に、特開平７−１３５３１８号公報記載の技術により多孔性の陽極酸化膜１０１６、１０１７、および１０１８、無孔性の陽極酸化膜１０１９、１０２０、および１０２１、ゲイト電極１０２２、１０２３、および１０２４を形成する（図１１（Ｂ））。
【０１３３】
こうして図１１（Ｂ）の状態が得られたら、次にゲイト電極１０２２、１０２３、および１０２４、多孔性の陽極酸化膜１０１６、１０１７、および１０１８をマスクとしてゲイト絶縁膜１０１２をエッチングする。そして、多孔性の陽極酸化膜１０１６、１０１７、および１０１８を除去して図１１（Ｃ）の状態を得る。なお、図１１（Ｃ）において１０２５、１０２６、および１０２７で示されるのは加工後のゲイト絶縁膜である。
【０１３４】
次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはＮチャネル型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロン）またはＧａ（ガリウム）を用いれば良い。
【０１３５】
本実施例では、Ｎチャネル型およびＰチャネル型のＴＦＴを形成するための不純物添加をそれぞれ２回の工程に分けて行う。
【０１３６】
最初に、Ｎチャネル型のＴＦＴを形成するための不純物添加を行う。まず、１回目の不純物添加（本実施例ではＰ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行い、 ｎ- 領域を形成する。このｎ- 領域は、Ｐイオン濃度が１×１０18ａｔｏｍｓ／ｃｍ3 〜１×１０19ａｔｏｍｓ／ｃｍ3 となるように調節する。
【０１３７】
さらに、２回目の不純物添加を低加速電圧１０ｋe Ｖ程度で行い、ｎ+ 領域を形成する。この時は、 加速電圧が低いので、ゲイト絶縁膜がマスクとして機能する。また、このｎ+ 領域は、シート抵抗が５００Ω以下（好ましくは３００Ω以下）となるように調節する。
【０１３８】
以上の工程を経て、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのソース領域１０２８、ドレイン領域１０２９、低濃度不純物領域１０３０、チャネル形成領域１０３１が形成される。また、画素ＴＦＴを構成するＮチャネル型ＴＦＴのソース領域１０３２、ドレイン領域１０３３、低濃度不純物領域１０３４、チャネル形成領域１０３５が確定する（図１１（Ｄ））。
【０１３９】
なお、図１１（Ｄ）に示す状態ではＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性層は、Ｎチャネル型ＴＦＴの活性層と同じ構成となっている。
【０１４０】
次に、図１２（Ａ）に示すように、Ｎチャネル型ＴＦＴを覆ってレジストマスク１０３６を設け、Ｐ型を付与する不純物イオン（本実施例ではボロンを用いる）の添加を行う。
【０１４１】
この工程も前述の不純物添加工程と同様に２回に分けて行うが、Ｎチャネル型をＰチャネル型に反転させる必要があるため、前述のＰイオンの添加濃度の数倍程度の濃度のＢ（ボロン）イオンを添加する。
【０１４２】
こうしてＣＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域１０３７、ドレイン領域１０３８、低濃度不純物領域１０３９、チャネル形成領域１０４０が形成される（図１２（Ａ））。
【０１４３】
以上の様にして活性層が完成したら、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。
【０１４４】
次に、層間絶縁膜１０４１として酸化珪素膜と窒化珪素膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極１０４２、１０４３、および１０４４、ドレイン電極１０４５、１０４６を形成して図１２（Ｂ）に示す状態を得る。なお、層間絶縁膜１０４１として有機性樹脂膜を用いることもできる。
【０１４５】
図１２（Ｂ）に示す状態が得られたら、有機性樹脂膜からなる第１の層間絶縁膜１０４７を０．５〜３μｍの厚さに形成する。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。なお、上述した以外の有機性樹脂膜を用いることもできる。
【０１４６】
次に、第１の層間絶縁膜１０４７上に遮光性を有する膜でなるブラックマスク１０４８を１００ｎｍの厚さに形成する。なお、本実施例では、ブラックマスク１０４８としてチタン膜を用いるが、黒色顔料を含む樹脂膜等を用いることもできる。
【０１４７】
なお、ブラックマスク１０４８にチタン膜を用いる場合には、 駆動回路や他の周辺回路部の配線の一部をチタンによって形成することができる。このチタンの配線は、ブラックマスク１０４８の形成時に、同時に形成され得る。
【０１４８】
ブラックマスク１０４８を形成したら、第２の層間絶縁膜１０４９として酸化珪素膜、窒化珪素膜、有機性樹脂膜のいずれかまたはそれらの積層膜を０．１〜０．３μｍの厚さに形成する。そして層間絶縁膜１０４７および層間絶縁膜１０４９にコンタクトホールを形成し、画素電極１０５０を１２０ｎｍの厚さに形成する。本実施例の構成によると、ブラックマスク１０４８と画素電極１０５０とが重畳する領域で補助容量が形成されている（図１２（Ｃ））。なお、本実施例は透過型のアクティブマトリクス液晶表示装置の例であるため画素電極１０５０を構成する導電膜としてＩＴＯ等の透明導電膜を用いる。
【０１４９】
次に、基板全体を３５０℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（不対結合手）を補償する。以上の工程を経て同一基板上にＣＭＯＳ回路および画素マトリクス回路を作製することができる。
【０１５０】
次に、図１３に示すように、上記の工程によって作製されたアクティブマトリクス基板をもとに、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【０１５１】
図１２（Ｃ）の状態のアクティブマトリクス基板に配向膜１０５１を形成する。本実施例では、配向膜１０５１には、ポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板１０５２、透明導電膜１０５３、配向膜１０５４とで構成される。
【０１５２】
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１５３】
次に、 上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶材料１０５５を注入し、封止剤（図示せず）によって完全に封止する。よって、図１３に示すような透過型のアクティブマトリクス型液晶表示装置が完成する。
【０１５４】
なお本実施例では、液晶パネルがＴＮ（ツイストネマチック）モードによって表示を行うようにした。そのため、１対の偏光板（図示せず）がクロスニコル（１対の偏光板が、それぞれの偏光軸を直交させるような状態）で、液晶パネルを挟持するように配置された。
【０１５５】
よって、本実施例では、液晶表示装置に電圧が印加されていないとき白表示となる、いわゆるノーマリホワイトモードで表示を行うことが理解される。
【０１５６】
なお、本実施例の液晶パネルは、ＦＰＣを取り付ける端面のみアクティブマトリクス基板が外部に出ており、残りの３つの端面は揃っている。
【０１５７】
上述した製造方法によって、本実施例のＤ／Ａ変換回路は、アクティブマトリクス液晶表示装置の他の駆動回路、他の周辺装置と共に、石英基板やガラス基板などの絶縁基板上に一体形成され得ることが理解される。また、本実施例のＤ／Ａ変換回路のそれぞれの階調電圧線に接続される２個のＰチャネル型ＴＦＴと２個のＮチャネル型ＴＦＴとは、同一半導体層上に形成されても良い。あるいは、２個の独立したＰチャネル型ＴＦＴと２個の独立したＮチャネル型ＴＦＴとがコンタクトを介して金属配線などによって接続されるようにしても良い。しかし、前者の場合の方がよりＤ／Ａ変換回路の小面積化が図れるので好ましい。
【０１５８】
ここで、本実施例の作製方法によって作製され半導体薄膜について説明する。上述した本実施例の作製方法によると、非晶質珪素膜を結晶化させて、連続粒界結晶シリコン（いわゆるContinuous Grain Silicon：ＣＧＳ）と呼ばれる結晶シリコン膜を得ることができる。
【０１５９】
本実施例の作製方法によって得られた半導体薄膜の横成長領域は棒状または偏平棒状結晶の集合体からなる特異な結晶構造を示す。以下にその特徴について示す。
【０１６０】
〔横成長領域の結晶構造に関する知見〕
【０１６１】
上記実施例の作製工程に従って形成した横成長領域は、微視的に見れば複数の棒状（または偏平棒状）結晶が互いに概略平行に特定方向への規則性をもって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認することができる。
【０１６２】
また、本発明者らは上述した本実施例の作製方法によって得られた半導体薄膜の結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）で詳細に観察した（図２４）。ただし、本明細書中において結晶粒界とは、断りがない限り異なる棒状結晶同士が接した境界に形成される粒界を指すものと定義する。従って、例えば別々の横成長領域がぶつかりあって形成される様なマクロな意味あいでの粒界とは区別して考える。
【０１６３】
ところで前述のＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）とは、試料に対して垂直に電子線を照射し、透過電子や弾性散乱電子の干渉を利用して原子・分子配列を評価する手法である。同手法を用いることで結晶格子の配列状態を格子縞として観察することが可能である。従って、結晶粒界を観察することで、結晶粒界における原子同士の結合状態を推測することができる。
【０１６４】
本出願人らが得たＴＥＭ写真（図２４）では異なる二つの結晶粒（棒状結晶粒）が結晶粒界で接した状態が明瞭に観察された。また、この時、二つの結晶粒は結晶軸に多少のずれが含まれているものの概略｛１１０｝配向であることが電子線回折により確認されている。
【０１６５】
ところで、前述の様なＴＥＭ写真による格子縞観察では｛１１０｝面内に｛１１１｝面に対応する格子縞が観察された。なお、｛１１１｝面に対応する格子縞とは、その格子縞に沿って結晶粒を切断した場合に断面に｛１１１｝面が現れる様な格子縞を指している。格子縞がどの様な面に対応するかは、簡易的には格子縞間の距離により確認できる。
【０１６６】
この時、本出願人らは上述した本実施例の作製方法によって得られた半導体薄膜のＴＥＭ写真を詳細に観察した結果、非常に興味深い知見を得た。写真に見える異なる二つの結晶粒ではどちらにも｛１１１｝面に対応する格子縞が見えていた。そして、互いの格子縞が明らかに平行に走っているのが観察されたのである。
【０１６７】
さらに、結晶粒界の存在と関係なく、結晶粒界を横切る様にして異なる二つの結晶粒の格子縞が繋がっていた。即ち、結晶粒界を横切る様にして観測される格子縞の殆どが、異なる結晶粒の格子縞であるにも拘らず直線的に連続していることが確認できた。これは任意の結晶粒界で同様であった。
【０１６８】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。換言すれば、結晶粒界において結晶格子に連続性があるとも言える。
【０１６９】
なお、図２５に、本発明者らはリファレンスとして従来の多結晶珪素膜（いわゆる高温ポリシリコン膜）についても電子線回折およびＨＲ−ＴＥＭ観察による解析を行った。その結果、異なる二つの結晶粒において互いの格子縞は全くバラバラに走っており、結晶粒界で整合性よく連続する様な接合は殆どなかった。即ち、結晶粒界では格子縞が途切れた部分が多く、結晶欠陥が多いことが判明した。
【０１７０】
本出願人らは、本願発明のアクティブマトリクス型液晶表示装置の液晶パネルに利用する半導体薄膜の様に格子縞が整合性良く対応した場合の原子の結合状態を整合結合と呼び、その時の結合手を整合結合手と呼ぶ。また、逆に従来の多結晶珪素膜に多く見られる様に格子縞が整合性良く対応しない場合の原子の結合状態を不整合結合と呼び、その時の結合手を不整合結合手（又は不対結合手）と呼ぶ。
【０１７１】
本願発明で利用する半導体薄膜は結晶粒界における整合性が極めて優れているため、上述の不整合結合手が極めて少ない。本発明者らが任意の複数の結晶粒界について調べた結果、全体の結合手に対する不整合結合手の存在割合は10％以下（好ましくは５％以下、さらに好ましくは３％以下）であった。即ち、全体の結合手の90％以上（好ましくは95％以上、さらに好ましくは97％以上）が整合結合手によって構成されているのである。
【０１７２】
また、本実施例の作製工程に従って作製した横成長領域を電子線回折で観察した結果を図２６（ａ）に示す。なお、図２６（ｂ）は比較のために観察した従来のポリシリコン膜（高温ポリシリコン膜と呼ばれるもの）の電子線回折パターンである。
【０１７３】
図２６（ａ）、（ｂ）に示す電子線回折パターンは電子線の照射エリアの径が4.25μｍであり、十分に広い領域の情報を拾っている。ここで示している写真は任意の複数箇所を調べた結果の代表的な回折パターンである。
【０１７４】
図２６（ａ）の場合、〈１１０〉入射に対応する回折スポット（回折斑点）が比較的きれいに現れており、電子線の照射エリア内では殆ど全ての結晶粒が｛１１０｝配向していることが確認できる。一方、図２６（ｂ）に示す従来の高温ポリシリコン膜の場合、回折スポットには明瞭な規則性が見られず、｛１１０｝面以外の面方位の結晶粒が不規則に混在することが判明した。
【０１７５】
この様に、結晶粒界を有する半導体薄膜でありながら、｛１１０｝配向に特有の規則性を有する電子線回折パターンを示す点が本願発明で利用する半導体薄膜の特徴であり、電子線回折パターンを比較すれば従来の半導体薄膜との違いは明白である。
【０１７６】
以上の様に、本実施例の作製工程で作製された半導体薄膜は従来の半導体薄膜とは全く異なる結晶構造（正確には結晶粒界の構造）を有する半導体薄膜であった。本出願人らは本願発明で利用する半導体薄膜について解析した結果を特願平9-55633 号、同9-165216号、同9-212428号でも説明している。
【０１７７】
また、上述の様な本願発明で利用する半導体薄膜の結晶粒界は、90％以上が整合結合手によって構成されているため、キャリアの移動を阻害する障壁（バリア）としては機能は殆どない。即ち、本願発明で利用する半導体薄膜は実質的に結晶粒界が存在しないとも言える。
【０１７８】
従来の半導体薄膜では結晶粒界がキャリアの移動を妨げる障壁として機能していたのだが、本願発明で利用する半導体薄膜ではその様な結晶粒界が実質的に存在しないので高いキャリア移動度が実現される。そのため、本願発明で利用する半導体薄膜を用いて作製したＴＦＴの電気特性は非常に優れた値を示す。この事については以下に示す。
【０１７９】
〔ＴＦＴの電気特性に関する知見〕
【０１８０】
本願発明で利用する半導体薄膜は実質的に単結晶と見なせる（実質的に結晶粒界が存在しない）ため、それを活性層とするＴＦＴは単結晶シリコンを用いたＭＯＳＦＥＴに匹敵する電気特性を示す。本発明者らが試作したＴＦＴからは次に示す様なデータが得られている。
【０１８１】
（１）ＴＦＴのスイッチング性能（オン／オフ動作の切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで200 〜650cm2/Vs （代表的には250 〜300cm2/Vs ）、Ｐチャネル型ＴＦＴで100 〜300cm2/Vs （代表的には150 〜200cm2/Vs ）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１８２】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１８３】
なお、ＣＧＳを形成するにあたって前述した結晶化温度以上の温度（７００〜１１００℃）でのアニール工程は、結晶粒内の欠陥低減に関して重要な役割を果たしている。そのことについて以下に説明する。
【０１８４】
図２７（ａ）は、前述の結晶化工程までを終了した時点での結晶シリコン膜を２５万倍に拡大したＴＥＭ写真であり、結晶粒内（黒い部分と白い部分はコントラストの差に起因して現れる）に矢印で示されるようなジグザグ上に見える欠陥が確認される。
【０１８５】
このような欠陥としては主としてシリコン結晶格子面の原子の積み重ね順序が食い違っている積層欠陥であるが、転位などの場合もある。図２７（ａ）は｛１１１｝面に平行な欠陥面を有する積層欠陥と思われる。そのことは、ジグザグ状に見える欠陥が約７０°の角度をなして折れ曲がっていることからも確認できる。
【０１８６】
一方、図２７（ｂ）に示すように、同倍率で見た本発明に用いた結晶シリコン膜は、結晶粒内にはほとんど積層欠陥や転位などに起因する欠陥が見られず、非常に結晶性が高いことが確認できる。この傾向は膜面全体について言えることであり、欠陥数をゼロにすることは現状では困難であるものの、実質的にはゼロと見なせる程度にまで低減することができる。
【０１８７】
即ち、本発明のアクティブマトリクス型液晶表示装置の液晶パネルに用いた結晶シリコン膜は、結晶粒内の欠陥がほとんど無視し得る程度にまで低減され、且つ、結晶粒界が高い連続性によってキャリア移動の障壁になりえないため、単結晶または実質的に単結晶と見なせる。
【０１８８】
このように図２７（ａ）と（ｂ）との写真が示した結晶シリコン膜はどちらも結晶粒界にほぼ同等の連続性を有しているが、結晶粒内の欠陥数には大きな差がある。図２７（ｂ）に示した結晶シリコン膜が図２７（ａ）に示した結晶シリコン膜よりも遥かに高い電気特性を示す理由はこの欠陥数の差による所が大きい。
【０１８９】
以上のことから、ＣＧＳを作製するにあたって、触媒元素のゲッタリングプロセスは必要不可欠な工程であることが判る。本発明者らは、この工程によって起こる現象について次のようなモデルを考えている。
【０１９０】
まず、図２７（ａ）に示す状態では結晶粒内の欠陥（主として積層欠陥）には触媒元素（代表的にはニッケル）が偏析している。即ち、Si-Ni-Siといった形の結合が多数存在していると考えられる。
【０１９１】
しかしながら、触媒元素のゲッタリングプロセスを行うことで欠陥に存在するNiが除去されるとSi-Ni 結合は切れる。そのため、シリコンの余った結合手は、すぐにSi-Si 結合を形成して安定する。こうして欠陥が消滅する。
【０１９２】
勿論、高い温度での熱アニールによって結晶シリコン膜中の欠陥が消滅することは知られているが、ニッケルとの結合が切れて、未結合手が多く発生するためのシリコンの再結合がスムーズに行われると推測できる。
【０１９３】
また、本発明者らは結晶化温度以上の温度（７００〜１１００℃）で加熱処理を行うことで結晶シリコン膜とその下地との間が固着し、密着性が高まることで欠陥が消滅するというモデルも考えている。
【０１９４】
こうして得られた結晶シリコン膜（図２７（ｂ））は、単に結晶化をおこなっただけの結晶シリコン膜（図２７（ａ）と比較して格段に結晶粒内の欠陥数が少ないという特徴を有している。この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本発明に用いた結晶シリコン膜のスピン密度は少なくとも１×１０18個／ｃｍ3 以下（代表的には５×１０17個／ｃｍ3 以下）である。
【０１９５】
以上のような結晶構造および特徴を有する本発明に用いた結晶シリコン膜を、連続粒界結晶シリコン（Continuous Grain Silicon：ＣＧＳ）と呼んでいる。
【０１９６】
（実施例２）
【０１９７】
本実施例では、本発明のＤ／Ａ変換回路の別の実施形態について説明する。なお、本実施例では８ビットのＤ／Ａ変換回路を例にとって説明するが、本発明はこれに限定されるわけではなく、２ビット以上の信号を扱うＤ／Ａ変換回路が実現される。
【０１９８】
また、本実施例においては、画素数が、横１９２０×縦１０８０である液晶表示装置の駆動回路に備えられたＤ／Ａ変換回路を例にとって説明する。
【０１９９】
図５を参照する。図５には本実施例の液晶表示装置の概略構成図が示されている。本実施例の液晶表示装置は、第１のソース信号線側シフトレジスタ５０１、デジタルデコーダのアドレス線（ａ、ｂ、ｃ、ｄ）５０２、ラッチ回路（ＬＡＴ１, ０〜ＬＡＴ１, １９１９）５０３、ラッチ回路（ＬＡＴ２, ０〜ＬＡＴ２, １９１９）５０４、ラッチパルス線５０５、スイッチング回路５０６、第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０〜１ｓｔ−Ｄ／Ａ, ４７９）５０７、階調電圧線（Ｖ０〜Ｖ１６）５０８、第１のＤ／Ａ変換回路の第１の出力線５０９（５０９−１および５０９−２）、第２のソース信号線側シフトレジスタ５１０、デジタルデコーダのアドレス線（ｅ、ｆ、ｇ、ｈ）５１１、ラッチ回路（ＬＡＴ３, ０〜ＬＡＴ３, １９１９）５１２、ラッチ回路（ＬＡＴ４, ０〜ＬＡＴ４, １９１９）５１３、ラッチパルス線５１４、スイッチング回路５１５、第２のＤ／Ａ変換回路（２ｎｄ−Ｄ／Ａ, ０〜２ｎｄ−Ｄ／Ａ, ４７９）５１６、第２のＤ／Ａ変換回路の第２の出力線５１７、スイッチング回路５１８、ゲイト信号線側シフトレジスタ５１９、ソース信号線５２０、ゲイト信号線（走査線）５２１、および画素ＴＦＴ５２２などによって構成されている。
【０２００】
外部から供給される８ビットのデジタル信号のうち、上位４ビットのデジタル信号がアドレス線ａ、ｂ、ｃおよびｄに供給され、下位４ビットのデジタル信号がアドレス線ｅ、ｆ、ｇおよびｈに供給されるようになっている。
【０２０１】
１７本の階調電圧線（Ｖ０〜Ｖ１６）５０８には、Ｖ０〜Ｖ１６間に印加される電圧を抵抗分割することによって、それぞれ異なる電圧が供給されるようになっている。また、Ｖ１６の方がＶ０よりも高い電圧がに印加されている。つまり、本実施例においても、実施例１と同様にＶ１６、Ｖ１５、………、Ｖ１、Ｖ０の順に高い電圧が印加されている。
【０２０２】
第１のソース信号線側シフトレジスタ５０１が、ラッチ回路５０３（ＬＡＴ１, ０〜ＬＡＴ１, １９１９）にラッチ信号を順次供給し、ラッチ信号が入力されるタイミングでラッチ回路５０３がアドレス線５０２（ａ、ｂ、ｃ、ｄ）からデジタル信号が取り込まれ、保持されるむステップ、およびラッチ回路５０４（ＬＡ２, ０〜ＬＡＴ２, １９１９）にラッチ信号が入力され、ラッチ回路５０３からデジタル信号が取り込まれ、保持されるステップは、実施例１に従うのでここでは省略する。
【０２０３】
ラッチ回路５０４（ＬＡＴ２, ０〜ＬＡＴ２, １９１９）に取り込み、保持された４ビットのデジタル信号は、スイッチング回路５０６に入力される。本実施例では、第１のＤ／Ａ変換回路５０１および第２のＤ／Ａ変換回路５１０がソース信号線４本に１つの割合で備わっている。そのため、スイッチング回路５０６による、ラッチ回路の選択が必要となっている。実際には、それぞれのラッチ回路は、４分の１ライン期間づつ選択されることになる。なお、スイッチング回路５０６の機能の詳細については、本出願人による特願平９−２８６０９８号の実施例１に記載されているので参照されたい。
【０２０４】
本実施例では、４本のソース信号線に対して１組のＤ／Ａ変換回路（第１のＤ／Ａ変換回路および第２のＤ／Ａ変換回路）が備わっているので、４つのラッチ回路ＬＡＴ２, ０〜３においては、それぞれ１ライン期間の４分の１の期間ずつだけ、スイッチング回路５０６によって選択され、 第１のＤ／Ａ変換回路（１ｓｔ−Ｄ／Ａ, ０）に４ビットのデジタル信号を供給する。
【０２０５】
４ビットのデジタル信号は、第１のＤ／Ａ変換回路５０７によって、階調電圧に変換され、第２のＤ／Ａ変換回路５１６に供給される。
【０２０６】
第２のソース線側シフトレジスタ５１０が、ラッチ回路５１２（ＬＡＴ３, ０〜ＬＡＴ３, １９１９）にラッチ信号を順次供給し、ラッチ信号が入力されるタイミングでアドレス線５１１（ｅ、ｆ、ｇ、ｈ）からデジタル信号を取り込み、保持するステップは、およびラッチ回路５１３（ＬＡＴ４, ０〜ＬＡＴ４, １９１９）にラッチ信号が入力され、ラッチ回路５１２からデジタル信号が取り込まれ、保持されるステップは、実施例１に従うのでここでは省略する。なお、本実施例においても、第１のソース信号線側シフトレジスタがラッチ回路５０３（ＬＡＴ１, ０〜ＬＡＴ１, １９１９）にラッチ信号を送出するタイミングと、第２のソース信号線側シフトレジスタがラッチ回路５１２（ＬＡＴ３, ０〜ＬＡＴ３, １９１９）にラッチ信号を送出するタイミングとは同じである。
【０２０７】
ラッチ回路（ＬＡＴ４, ０〜ＬＡＴ４, １９１９）に取り込み、保持された４ビットのデジタル信号は、スイッチング回路５１５に入力される。ここでも、スイッチング回路５０６による、ラッチ回路の選択が必要となっている。ここでも、ラッチ回路は、４分の１ライン期間づつ選択される。こうして、第２のＤ／Ａ変換回路５１６には、ラッチ回路から４ビットのデジタル信号が順次取り込まれる。
【０２０８】
第２のＤ／Ａ変換回路５１６は、入力されるデジタル信号に応じた階調電圧を出力線５１７に供給する。
【０２０９】
ここで、本実施例の第１および第２のＤ／Ａ変換回路について説明する。図６を参照する。図６は、第１のＤ／Ａ変換回路５０７および第２のＤ／Ａ変換回路５１６の概略図である。まず、図６を用いて第１のＤ／Ａ変換回路５０７および第２のＤ／Ａ変換回路５１６の動作を説明する。
【０２１０】
第１のＤ／Ａ変換回路５０７は、１６個のスイッチ（ｓｗＡ１〜ｓｗＡ１６）を含むスイッチ回路ｓｗＡと、１６個のスイッチ（ｓｗＢ１〜ｓｗＢ１６）を含むスイッチ回路ｓｗＢと、１７本の階調電圧線（Ｖ０〜Ｖ１６）とによって構成される。第２のＤ／Ａ変換回路５１６は、１６個のスイッチ（ｓｗＣ１〜ｓｗＣ１６）を含むスイッチ回路ｓｗＣと、１６個の抵抗（Ｒ１〜Ｒ１６）とによって構成される。なお、ここでは、配線自体が有する固有抵抗については便宜上考慮していない。
【０２１１】
第１のＤ／Ａ変換回路５０７において、スイッチング回路５０６によって選択されたラッチ回路を経てアドレス線ａ、ｂ、ｃおよびｄから供給される４ビットのデジタル信号が、ｓｗＡおよびｓｗＢを制御する。ｓｗＡの１６個のスイッチ（ｓｗＡ１〜ｓｗＡ１６）において、ラッチ回路を経てアドレス線ａ、ｂ、ｃおよびｄから供給されるデジタル信階調号に応じて、いずれか一つのスイッチだけが閉じるようになっており、 同時に２以上のスイッチが閉じることはない。また、ｓｗＢの１６個のスイッチ（ｓｗＢ１〜ｓｗＢ１６）においても、ラッチ回路を経てアドレス線ａ、ｂ、ｃおよびｄから供給されるデジタル信号に応じて、いずれか一つのスイッチだけが閉じるようになっており、 同時に２以上のスイッチが閉じることはない。さらに、ｓｗＡの４つのスイッチとｓｗＢの４つのスイッチとが閉じるタイミングには、次のような関係がある。すなわち、ｓｗＡ１が閉じる時はｓｗＢ１が閉じ、ｓｗＡ２が閉じる時はｓｗＢ２が閉じ、ｓｗＡ３が閉じる時はｓｗＢ３が閉じ、かつｓｗＡ４が閉じる時はｓｗＢ４が閉じるように設計されている。他のスイッチに関しても、ｓｗＡｎとｓｗＢｎと（１≦ｎ≦１６；ｎは自然数）が同時に閉じるようになっている。従って、ｓｗＡとｓｗＢとによって、常に２つの隣り合う階調電圧線が選択されることになる。このようにして、ｓｗＡとｓｗＢとによって２つの隣り合う階調電圧線が選択され、第１の出力線（Ｈ）５０９−１と第１の出力線（Ｌ）５０９−２とに供給される。
【０２１２】
第２のＤ／Ａ変換回路５１６において、ラッチ回路を経てアドレス線ｅ、ｆ、ｇおよびｈから供給される４ビットのデジタル信号が、ｓｗＣを制御する。ｓｗＣの１６個のスイッチ（ｓｗＣ１〜ｓｗＣ１６）において、アドレス線ｅ、ｆ、ｇおよびｈから供給されるデジタル信号に応じて、いずれか一つのスイッチだけが閉じるようになっている。
【０２１３】
第１の出力線（Ｈ）５０９−１に供給されている階調電圧と、第１の出力線（Ｌ）５０９−２に供給されている階調電圧から、１６個の抵抗（Ｒ１〜Ｒ１６）によって１６の異なる階調電圧が作られる。ｓｗＣの１６個のスイッチのうち、いずれか一つのスイッチが閉じ、対応する階調電圧が第２の出力線５１７に供給される。第２の出力線５１７へ供給される階調電圧は、バッファ（図示せず）などを通してソース信号線５２０に供給される。
【０２１４】
よって、本実施例では、８ビットのデジタル信号のうち上位４ビットによって１６通りの階調電圧を選択することができ、下位４ビットによって選択された階調電圧から更に１６通りの階調電圧を出力することができる。よって、１６（上位４ビット）×１６（下位４ビット）＝２５６通りの階調電圧を選択することができる。
【０２１５】
図７および図８には、本実施例の第１のＤ／Ａ変換回路５０７および第２のＤ／Ａ変換回路５１６の回路構成の１例が挙げられている。
【０２１６】
次に図９を参照する。図９には、図７および図８に示されている本実施例のＤ／Ａ変換回路の回路パターンの一部（図７に示されている第１のＤ／Ａ変換回路の回路５０７パターンの一部）が示されている。図９において、９０１〜９０５は、Ｎ型の不純物が添加された半導体活性層である。９０６〜９１０は、Ｐ型の不純物が添加された半導体活性層である。９１１〜９１４はゲイト電極配線であり、本実施例では２ｗｔ％のＳｃ（スカンジウム）を含有したＡｌ（アルミニウム）が用いられている。９１５〜９１７および９１８〜９３１は第２配線であり、本実施例ではＡｌが用いられている。９３２および９３３は第３配線である。代表的に９３４で示されているような黒く塗りつぶされている部分は、ゲイト電極と第２配線と、あるいは第２配線と第３配線との接続（コンタクト）をとっている部分である。
【０２１７】
なお、図中で同じ模様の配線は、それぞれ同じ配線層にあるものとする。また、図中で破線によって示されている部分は、上部の配線によって隠れている下部の配線を示す。
【０２１８】
なお、９１５は階調電圧線Ｖ１６であり、９１６は階調電圧線Ｖ１５であり、９１７は階調電圧線Ｖ１４である。
【０２１９】
本実施例では、この第３配線は、液晶表示装置のアクティブマトリクス基板側のＢＭ（ブラックマスク）層を形成する時に同時に形成されているが、別の配線層を用いて形成されても良い。その場合、用いられる材料（Ａｌ、Ｔｉ等）によってその線幅や膜厚を変えることが望ましい。例えば、 第３配線の材料にＴｉを用いた場合、ＴｉはＡｌと比較して抵抗率が高いので、線幅を太くしたり、膜厚を厚くしたりすることが望ましい。また、第３配線に、例えばＡｌとＴｉといったような２種類以上の金属の積層構造を用いても良い。
【０２２０】
ここで、本実施例のＤ／Ａ変換回路を従来のＤ／Ａ変換回路と比較してみる。本実施例の８ビットのＤ／Ａ変換回路は、図６からも理解されるように、階調電圧線の本数が１７本であり、しかもスイッチの数が４８個である。従来の８ビットのＤ／Ａ変換回路は、階調電圧数が２５６あるいは１７であり、スイッチの数も２５６個である。したがって、従来のＤ／Ａ変換回路と比較して、スイッチの数を極端に減少させることができ、面積が小さくて済み、駆動回路全体の小型化を実現することができる。さらに、Ｄ／Ａ変換回路の小型化が図れることより、アクティブマトリクス液晶表示装置の高精細化をも実現することができる。
【０２２１】
なお、本実施例では、８ビットのデジタル信号を上位４ビットと下位４ビットとに分割し、それぞれがｓｗＡおよびｓｗＢとｓｗＣとのスイッチングを制御するようにしたが、８ビットのデジタル信号の分割はこれに限定されるわけではない。たとえば、８ビットのデジタル信号を上位６ビットと下位２ビットとに分割し、それぞれがｓｗＡおよびｓｗＢとｓｗＣとのスイッチングを制御するようにすることもできる。
【０２２２】
また、本実施例のＤ／Ａ変換回路においても、画素ＴＦＴの電位が変化しても第２のＤ／Ａ変換回路の第２の出力線から供給される電圧は常に安定しているので、安定した電圧を画素ＴＦＴに供給することができる。
【０２２３】
なお、本実施例のＤ／Ａ変換回路も、液晶表示装置の他の駆動回路、他の周辺装置と共に、石英基板やガラス基板などの絶縁基板上に一体形成され得る。本発明のＤ／Ａ変換回路は、実施例１の製造方法によって作成され得る。また、他の製造方法によっても作成され得る。
【０２２４】
また、本実施例のＤ／Ａ変換回路のそれぞれの階調電圧線に接続される４個のＰチャネル型ＴＦＴと４個のＮチャネル型ＴＦＴとは、同一半導体層上に形成されているが、４個の独立したＰチャネル型ＴＦＴと４個の独立したＮチャネル型ＴＦＴとがコンタクトを介して金属配線などによって接続されるようにしても良い。しかし、前者の場合の方がよりＤ／Ａ変換回路の小面積化が図れるので好ましい。
【０２２５】
ここで図２１に、本実施例のアクティブマトリクス型液晶表示装置の写真を示す。図２１（Ａ）によると、良好なチェックパターンの表示が行われていることがわかる。また図２１（Ｂ）によると、良好な２５６の階調表示が行なわれていることがわかる。
【０２２６】
図２２および図２３は、本実施例のＤ／Ａ変換回路を動作させ、データを測定した時のオシロスコープ図である。
【０２２７】
図２２は、本実施例の第１のＤ／Ａ変換回路に供給される階調電圧線Ｖ０〜Ｖ１６（図６参照）の電圧データを示している。階調電圧線Ｖ０〜Ｖ１６の１７通りの安定した電圧が供給されていることがわかる。
【０２２８】
図２３は、本実施例の第２のＤ／Ａ変換回路の第２の出力線に出力される電圧データを示している。下位４ビットのでデジタル信号によって１６通りの安定した電圧が第２の出力線に出力されていることがわかる。なお、出力信号に見られるグリッチは、ＤＥ信号によるものであり、ソース信号線のアナログデータ信号のチャージには影響はない。
【０２２９】
（実施例３）
【０２３０】
本実施例では、実施例１に記載されているスイッチ回路の具体的な回路構成の一例について説明する。本実施例では、４ビットのデジタルビデオデータを扱うアクティブマトリクス型液晶表示装置の主用部のブロック図を示すことにする。シフトレジスタ回路、ラッチ回路、Ｄ／Ａ変換回路等については実施例１を参照することができる。なお、本実施例で説明するスイッチ回路は、実施例２で述べたアクティブマトリクス型液晶表示装置にも用いられ得る。
【０２３１】
図１７を参照する。図１７には、本実施例のアクティブマトリクス型液晶表示装置の主要部のブロック図が示されている。実施例１と記載が異なる点は、ソース信号線側駆動回路が、画素マトリクス回路を挟んで上下に用いられていること、ゲイト信号線側駆動回路が画素マトリクス回路を挟んで左右に用いられていること、ソース信号線側駆動回路にレベルシフタ回路が用いられていること、デジタルビデオデータ分割回路が設けられていること等がある。また、レベルシフタ回路は必要に応じて用いればよく、必ずしも用いなくても良い。
【０２３２】
本実施例のアクティブマトリクス型液晶表示装置は、ソース信号線側駆動回路Ａ１７０１、ソース信号線側駆動回路Ａ１７０２、ゲイト信号線側駆動回路Ａ１７１２、ソース信号線側駆動回路Ａ１７１５、画素マトリクス回路１７１６、およびデジタルビデオデータ分割回路１７１０を有している。
【０２３３】
ソース信号線側駆動回路Ａ１７０１は、シフトレジスタ回路１７０２、バッファ回路１７０２、ラッチ回路（１）１７０４、ラッチ回路（２）１７０５、セレクタ（スイッチ）回路（１）１７０８、レベルシフタ回路１７０７、Ｄ／Ａ変換回路１７０８、セレクタ（スイッチ）回路（２）１７０９を備えている。ソース信号線側駆動回路Ａ１０１は、奇数番目のソース信号線に映像信号（階調電圧信号）を供給する。なお、本実施例では、上記実施例１で説明したスイッチ回路に相当する回路をセレクタ回路と呼ぶことにする。説明の都合上、第１および第２のＤ／Ａ変換回路をＤ／Ａ変換回路１７０８としてひとまとめに記載している。
【０２３４】
ソース信号線側駆動回路において、ラッチ回路（２）１７０５までの動作については、実施例１あるいは実施例２を参照することができる。
【０２３５】
セレクタ回路（１）１７０６で選択された、ラッチ回路から４ビットのデジタルビデオデータのうち上位２ビットのデジタルビデオデータがレベルシフタ１７０７に供給される。レベルシフタ１７０７によってデジタルビデオデータの電圧レベルは上げられ、Ｄ／Ａ変換回路１７０８の第１のＤ／Ａ変換回路に供給する。Ｄ／Ａ変換回路１７０８は、２ビットのデジタルビデオデータをアナログ信号（階調電圧）に変換し、第２のＤ／Ａ変換回路に供給する。第２のＤ／Ａ変換回路は、４ビットのデジタルビデオデータの下位２ビットのデジタルビデオデータによって第１のＤ／Ａ変換回路より供給される階調電圧よりさらに階調電圧を選択し、セレクタ回路（２）１７０９に供給する。セレクタ回路（２）１７０９によって選択されるソース信号線に順次供給される。ソース信号線に供給されるアナログ信号は、ソース信号線に接続されている画素マトリクス回路の画素ＴＦＴのソース領域に供給される。この一連の動作は、実施例１を参照されたい。
【０２３６】
１７１１はソース信号線側駆動回路Ｂであり、構成はソース信号線側駆動回路Ａ１７０１と同じである。ソース信号線側駆動回路Ｂ１７１１は、偶数番目のソース信号線に映像信号を供給する。
【０２３７】
１７１５はゲイト信号線側駆動回路Ｂであり、ゲイト信号線側駆動回路Ａ１７１２と同じ構成をとる。本実施例では、このようにゲイト信号線側駆動回路を画素マトリクス回路１７１６の両端に設け、両方のゲイト信号線側駆動回路を動作させることによって、片方が動作しない場合にも表示不良を引き起こすことが無い。
【０２３８】
１７１０はデジタルビデオデータ分割回路である。デジタルビデオデータ分割回路１７１０は、外部から入力されるデジタルビデオデータの周波数を１／ｍに落とすための回路である。デジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1 ／ｍに落とすことができる。なおデジタルビデオデータ分割回路を画素マトリクス回路や他の駆動回路と同じ基板上に一体形成することは、本出願人による特許出願である特願平９−３５６２３８号に開示されている。前記特許出願には、デジタルビデオデータ分割回路の動作の説明が詳細になされており、本実施例のデジタルビデオデータ分割回路の動作を理解する上で参考にされたい。
【０２３９】
ここで、本実施例のセレクタ回路（１）１７０６およびセレクタ回路（２）１７０９の構成ならびに動作について説明する。セレクタ回路の基本概念は、実施例１で説明したスイッチ回路と同じである。本実施例では、ソース信号線４本毎に一つのセレクタ回路（１）およびセレクタ回路（２）が用いられている。よって、ソース信号線側駆動回路（Ａ）には、２４０個のセレクタ回路（１）および２４０個のセレクタ回路（２）が用いられており、ソース信号線側駆動回路（Ｂ）には、２４０個のセレクタ回路（１）および２４０個のセレクタ回路（２）が用いられている。
【０２４０】
図１８を参照する。図１８には、説明の便宜上、ソース信号線側駆動回路（Ａ）の最も左のセレクタ回路（１）のみが示されている。実際のソース信号線側駆動回路には、このセレクタ回路が２４０個用いられている。
【０２４１】
本実施例のセレクタ回路（１）の一つは、図１８に示されるように、８個の３入力ＮＡＮＤ回路と、２個の４入力ＮＡＮＤ回路と、２個のインバータを有している。本実施例のセレクタ回路（１）１５０６には、ラッチ回路（２）１５０５からの信号が入力され、ラッチ回路（２）１５０５からの信号線Ｌ０, ０、Ｌ０, １、Ｌ１, ０、Ｌ１, １、．．．、Ｌ１９１９, ０、Ｌ１９１９, １のうち、信号線Ｌ０, ０、Ｌ０, １、Ｌ１, ０、Ｌ１, １、Ｌ２, ０、Ｌ２, １、Ｌ３, ０、Ｌ３, １が図１６に示されるセレクタ回路（１）に接続されている。Ｌａ, ｂという記載は、左からａ番目のソース信号線に供給されるデジタルビデオデータのｂビット目の信号が供給されることを意味する。また、セレクタ回路（１）には、信号線ＳＳ１およびＳＳ２からタイミング信号が入力される。セレクタ回路（１）からの信号は、レベルシフタ１５０７に入力され、その後Ｄ／Ａ変換回路１５０８に入力される。
【０２４２】
ここで、図１９を参照する。図１９には、セレクタ回路（２）が示されている。図１９には、説明の便宜上、最も左のセレクタ回路（２）が示されている。実際のソース信号線側駆動回路には、このセレクタ回路が２４０個用いられている。
【０２４３】
本実施例のセレクタ回路（２）は、図１９に示されるように、３個のＰチャネル型ＴＦＴと３個のＮチャネル型ＴＦＴとを有するアナログスイッチ４個と、３個のインバータを有している。セレクタ回路（２）には、Ｄ／Ａ変換回路１７０８によってアナログ信号に変換されたアナログ映像信号（階調電圧）が入力される。
【０２４４】
図２０には、セレクタ回路（１）１７０６入力される２ビットのデジタルビデオデータおよびセレクタ回路（１）１７０６ならびにセレクタ回路（１）１７０９に入力されるタイミング信号のタイミングチャートが示されている。ＬＳはラッチ信号であり、１ライン期間（horizontal scanning period）の開始時に、ラッチ回路（２）に供給される信号である。ｂｉｔ−０およびｂｉｔ−１は、ラッチ回路（２）から出力されるデジタル画像信号の０ビット目、１ビット目のデータをそれぞれ示す。なお、ここでは、図１６に示されるセレクタ回路（１）に接続されているラッチ回路（２）からの信号線Ｌ０, １およびＬ０, ０にはそれぞれ、Ａ１およびＡ０というデジタル信号が供給され、信号線Ｌ１, １およびＬ１, ０にはそれぞれ、Ｂ１およびＢ０というデジタル信号が供給され、信号線Ｌ２, １およびＬ２, ０にはそれぞれ、Ｃ１およびＣ０というデジタル信号が供給され、信号線Ｌ３, １およびＬ３, ０にはそれぞれ、Ｄ１およびＤ０というデジタル信号が供給されるとする。
【０２４５】
セレクタ回路（１）において、ＳＳ１およびＳＳ２に供給されるタイミング信号に基づいて、ｂｉｔ−１およびｂｉｔ−０に出力される信号が選択される。つまり、最初の（１／４）ライン期間には、ｂｉｔ−１にはＡ１が出力され、かつｂｉｔ−０にはＡ０が出力される。次の（１／４）ライン期間には、ｂｉｔ−１にはＢ１が出力され、かつｂｉｔ- ０にはＢ０が出力される。次の（１／４）ライン期間には、ｂｉｔ−１にはＣ１が出力され、かつｂｉｔ−０にはＣ０が出力される。そして、最後の（１／４）ライン期間には、ｂｉｔ−１にはＤ１が出力され、かつｂｉｔ−０にはＤ０が出力される。このように、（１／４）ライン期間づつラッチ回路（２）からのデータがレベルシフタ回路に供給されることになる。
【０２４６】
Ｄ／Ａ変換回路から供給されるアナログ映像信号は、セレクタ回路（２）によって選択され、ソース信号線に供給される。この場合も、（１／４）ライン期間ずつ対応するソース信号線にアナログ映像信号が供給されるが、デコードイネイブル信号（ＤＥ）によってアナログ信号の電圧が完全に確定している間だけ、ソース信号線にアナログ映像信号が供給されることになる。
【０２４７】
なお、本実施例では、４ビットのデジタルビデオデータを扱ったが、４ビット以上のデジタルビデオデータを扱うこともできる。
【０２４８】
また、本実施例では、ソース信号線４本に一つＤ／Ａ変換回路を設けるため、スイッチ回路を用い、Ｄ／Ａ変換回路の数を従来の４分の１としたが、、Ｄ／Ａ変換回路の数をこれ以外の数にする事も出来る。たとえば、ソース信号線８本につき１つのＤ／Ａ変換回路を割り当てた場合、本実施例のアクティブマトリクス型液晶表示装置ではＤ／Ａ変換回路の数は２４０個となり、駆動回路のさらなる面積縮小が実現される。このように、何本のソース信号線につき１つのＤ／Ａ変換回路を割り当てるかは、本実施例に限定されるものではない。
【０２４９】
上記実施例では、代表的に実施例１あるいは２に示された本発明のＤ／Ａ変換回路を液晶表示装置の駆動回路に用いる例を説明した。この場合、液晶表示装置に用いられる表示方法としては、ネマチック液晶を用いたＴＮモードや電界制御複屈折を利用したモード、液晶と高分子との混合層、いわゆる高分子分散モードなどにも用いることができる。なお、上記実施例では、透過型のアクティブマトリクス型液晶表示装置の駆動回路に本発明のＤ／Ａ変換回路を用いる場合について説明したが、本発明のＤ／Ａ変換回路は、反射型のアクティブマトリクス型液晶表示装置の駆動回路にも用いられ得る。
【０２５０】
さらに、代表的に実施例１あるいは２に示された本発明のＤ／Ａ変換回路を備えたデジタル駆動方式の駆動回路は、上述したように画素ＴＦＴの線順次走査を行い、その画素数は今後のＡＴＶ（Ａｄｖａｎｃｅｄ ＴＶ）に対応できる程莫大である。よって、応答速度の速い無しきい値反強誘電性液晶を用いたアクティブマトリクス型液晶表示装置に用いると、さらにその効果を発揮する。
【０２５１】
また、代表的に実施例１あるいは２に示された本発明のＤ／Ａ変換回路を、印加電圧に応答して光学的特性が変調され得るその他のいかなる表示媒体を備えた表示装置の駆動回路に用いてもよい。例えば、エレクトロルミネセンス素子などを用いた表示装置の駆動回路に用いても良い。
【０２５２】
また、代表的に実施例１あるいは２に示された本発明のＤ／Ａ変換回路を、イメージセンサなどの半導体装置の駆動回路に用いることもできる。この場合、イメージセンサの受光部と、受光部で電気信号に変換された映像を表示する画像表示部とが一体形成されたイメージセンサにも適応させることができる。また、イメージセンサは、ラインセンサあるいはエリアセンサのどちらにでも適応可能である。
【０２５３】
（実施例４）
本実施例では、本発明を用いた様々な電子機器について説明する。なお、本実施例に挙げる電子機器とは、本発明のＤ/Ａ変換回路を搭載した製品と定義する。
【０２５４】
その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ（ノート型を含む）、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。それらの一例を図２８に示す。これらの電子機器には、上述の実施例１〜３の本発明のＤ/Ａ変換回路を用いた表示装置を用いることができる。
【０２５５】
図２８（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本発明のＤ/Ａ変換回路は音声出力部２００２、音声入力部２００３、表示装置２００４等に適用することができる。
【０２５６】
図２８（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６、で構成される。本発明のＤ/Ａ変換回路は表示装置２１０２、音声入力部２１０３、受像部２１０６に適用することができる。
【０２５７】
図２８（Ｃ）はモバイルコンピューター（モービルコンピューター）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明のＤ/Ａ変換回路は受像部２２０３、表示装置２２０５等に適用できる。
【０２５８】
図２８（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明のＤ/Ａ変換回路は表示装置２３０２に適用することができる。
【０２５９】
図２８（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッター２４０４、リフレクター２４０５、２４０６、スクリーン２４０７、で構成される。本発明のＤ/Ａ変換回路は表示装置２４０３に適用することができる。
【０２６０】
図２８（Ｆ）はフロンと型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明のＤ/Ａ変換回路は表示装置２５０３に適用することができる。
【０２６１】
以上の様に、本発明のＤ/Ａ変換回路の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、他にも電光掲示板、宣伝広告用ディスプレイなどにも活用することができる。
【０２６２】
【発明の効果】
【０２６３】
本発明によると、スイッチの少ないＤ／Ａ変換回路が実現できる。また、デジタル信号のビット数が大きくなるに従って、スイッチの数を従来と比較して極端に減少させることができる。よって、大画面、高精細な半導体表示装置における、大きなビット数のデジタル信号を扱うＤ／Ａ変換回路でさえも、小面積で実現できる。
【図面の簡単な説明】
【図１】 本発明のＤ／Ａ変換回路を備えたアクティブマトリクス型液晶表示装置の概略構成図である。
【図２】 ラッチ回路の回路図である。
【図３】 本発明のＤ／Ａ変換回路の構成図である。
【図４】 本発明のＤ／Ａ変換回路の回路例である。
【図５】 本発明のＤ／Ａ変換回路を備えたアクティブマトリクス型液晶表示装置の構成図である。
【図６】 本発明のＤ／Ａ変換回路の構成図である。
【図７】 本発明のＤ／Ａ変換回路の回路例である。
【図８】 本発明のＤ／Ａ変換回路の回路例である。
【図９】 本発明のＤ／Ａ変換回路の回路パターン図である。
【図１０】 本発明のＤ／Ａ変換回路を備えた液晶表示装置の一製造方法を示す図である。
【図１１】 本発明のＤ／Ａ変換回路を備えた液晶表示装置の一製造方法を示す図である。
【図１２】 本発明のＤ／Ａ変換回路を備えた液晶表示装置の一製造方法を示す図である。
【図１３】 本発明のＤ／Ａ変換回路を備えた液晶表示装置の一実施例である。
【図１４】 従来のデジタル駆動方式の液晶表示装置の構成図である。
【図１５】 従来のデジタル駆動方式の液晶表示装置に用いられているＤ／Ａ変換回路である。
【図１６】 従来のデジタル駆動方式の液晶表示装置に用いられているＤ／Ａ変換回路である。
【図１７】 本発明のある実施形態による半導体表示装置のブロック図である。
【図１８】 本発明のある実施形態によるセレクタ回路（スイッチ回路）の回路構成図である。
【図１９】 本発明のある実施形態によるセレクタ回路（スイッチ回路）の回路構成図である。
【図２０】 本発明のある実施形態によるセレクタ回路のタイミングチャートである。
【図２１】 本発明のある実施形態によるアクティブマトリクス型液晶表示装置の写真図である。
【図２２】 本発明のある実施形態によるＤ／Ａ変換回路の出力信号のオシロスコープ図である。
【図２３】 本発明のある実施形態によるＤ／Ａ変換回路の出力信号のオシロスコープ図である。
【図２４】 ＣＧＳのＴＥＭ写真図である。
【図２５】 高温ポリシリコンのＴＥＭ写真図である。
【図２６】 ＣＧＳおよび高温ポリシリコンの電子線回折パターンを示す写真図である。
【図２７】 ＣＧＳおよび高温ポリシリコンのＴＥＭ写真図である。
【図２８】 本願発明を用いた様々な電子機器の図
【図２９】 本発明のＤ／Ａ変換回路を備えたアクティブマトリクス型液晶表示装置の概略構成図である。
【符号の説明】
１０６ 第１のＤ／Ａ変換回路
１０７ 階調電圧線
１０８−１ 第１の出力線（Ｈ）
１０８−２ 第１の出力線（Ｌ）
１１４ 第２のＤ／Ａ変換回路
１１５ 第２の出力線
Claims (5)
- 入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧を出力線に供給するＤ／Ａ変換回路であって、
２ ｘ 個の第１のスイッチ、２ ｘ 個の第２のスイッチ、２ ｙ 個の第３のスイッチ、２ ｙ 個の抵抗及び（２ ｘ ＋１）本の階調電圧線を有し（ｘ、ｙは自然数、ｘ＋ｙ＝ｎ）、
前記（２ ｘ ＋１）本の階調電圧線は、第１の階調電圧線から第（２ ｘ ＋１）の階調電圧線の順に高い電圧を供給しており、
前記ｎビットの上位ｘビットのデジタル信号によって、前記２ ｘ 個の第１のスイッチから選択された１つと、前記２ ｘ 個の第２のスイッチから選択された１つが導通状態になり、前記（２ｘ＋１）本の階調電圧線のうち第ｚ及び第（ｚ＋１）の階調電圧線（１≦ｚ≦２ ｘ 、ｚは自然数）の階調電圧が、前記２ ｙ 個の第３のスイッチと前記２ ｙ 個の抵抗を含む回路に供給され、
前記ｎビットの下位ｙビットのデジタル信号によって、前記２ ｙ 個の第３のスイッチから選択された１つが導通状態になり、前記第ｚ及び前記第（ｚ＋１）の階調電圧線の階調電圧と前記２ ｙ 個の抵抗を用いて生成された階調電圧が前記出力線に供給され、
前記２ ｘ 個の第１のスイッチと前記第２ ｘ 個の２のスイッチは、それぞれ、直列に接続されたＰチャネル型ＴＦＴとＮチャネル型ＴＦＴを有し、前記Ｐチャネル型ＴＦＴと前記Ｎチャネル型ＴＦＴは、同一の半導体層を用いて形成されることを特徴とするＤ／Ａ変換回路。 - 前記Ｄ／Ａ変換回路は、薄膜トランジスタを用いて絶縁基板上に形成されることを特徴とする請求項１に記載のＤ／Ａ変換回路。
- 複数のＴＦＴと、
前記複数のＴＦＴを駆動するソース信号線側駆動回路とゲイト信号線側駆動回路と、
を備えた半導体装置であって、
前記ソース信号線側駆動回路は、入力されるｎビット（ｎは２以上の自然数）のデジタル信号に対応する階調電圧を出力線に供給するＤ／Ａ変換回路を備えており、
２ ｘ 個の第１のスイッチ、２ ｘ 個の第２のスイッチ、２ ｙ 個の第３のスイッチ、２ ｙ 個の抵抗及び（２ ｘ ＋１）本の階調電圧線を有し（ｘ、ｙは自然数、ｘ＋ｙ＝ｎ）、
前記（２ ｘ ＋１）本の階調電圧線は、第１の階調電圧線から第（２ ｘ ＋１）の階調電圧線の順に高い電圧を供給しており、
前記ｎビットの上位ｘビットのデジタル信号によって、前記２ ｘ 個の第１のスイッチから選択された１つと、前記２ ｘ 個の第２のスイッチから選択された１つが導通状態になり、前記（２ｘ＋１）本の階調電圧線のうち第ｚ及び第（ｚ＋１）の階調電圧線（１≦ｚ≦２ ｘ 、ｚは自然数）の階調電圧が、前記２ ｙ 個の第３のスイッチと前記２ ｙ 個の抵抗を含む回路に供給され、
前記ｎビットの下位ｙビットのデジタル信号によって、前記２ ｙ 個の第３のスイッチから選択された１つが導通状態になり、前記第ｚ及び前記第（ｚ＋１）の階調電圧線の階調電圧と前記２ ｙ 個の抵抗を用いて生成された階調電圧が前記出力線に供給され、
前記２ ｘ 個の第１のスイッチと前記第２ ｘ 個の２のスイッチは、それぞれ、直列に接続されたＰチャネル型ＴＦＴとＮチャネル型ＴＦＴを有し、前記Ｐチャネル型ＴＦＴと前記Ｎチャネル型ＴＦＴは、同一の半導体層を用いて形成されることを特徴とする半導体装置。 - 前記複数のＴＦＴと、前記ソース信号線側駆動回路と、前記ゲイト信号線側駆動回路とは、薄膜トランジスタを用いて絶縁基板上に一体形成されることを特徴とする請求項３に記載の半導体装置。
- 請求項３または請求項４に記載の前記半導体装置を有する電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33479398A JP4104754B2 (ja) | 1997-12-19 | 1998-11-25 | Ｄ／ａ変換回路、半導体装置及び電子機器 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36505497 | 1997-12-19 | ||
| JP9-365054 | 1998-05-12 | ||
| JP10-146592 | 1998-05-12 | ||
| JP14659298 | 1998-05-12 | ||
| JP33479398A JP4104754B2 (ja) | 1997-12-19 | 1998-11-25 | Ｄ／ａ変換回路、半導体装置及び電子機器 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000036749A JP2000036749A (ja) | 2000-02-02 |
| JP2000036749A5 JP2000036749A5 (ja) | 2005-12-22 |
| JP4104754B2 true JP4104754B2 (ja) | 2008-06-18 |
Family
ID=27319206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33479398A Expired - Fee Related JP4104754B2 (ja) | 1997-12-19 | 1998-11-25 | Ｄ／ａ変換回路、半導体装置及び電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4104754B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001051661A (ja) | 1999-08-16 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路および半導体装置 |
| JP4700160B2 (ja) | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4836733B2 (ja) * | 2006-09-28 | 2011-12-14 | オンセミコンダクター・トレーディング・リミテッド | Ｄ／ａコンバータ |
| KR100836437B1 (ko) * | 2006-11-09 | 2008-06-09 | 삼성에스디아이 주식회사 | 데이터구동부 및 그를 이용한 유기전계발광표시장치 |
| KR100815754B1 (ko) | 2006-11-09 | 2008-03-20 | 삼성에스디아이 주식회사 | 구동회로 및 이를 이용한 유기전계발광표시장치 |
| KR101286226B1 (ko) | 2012-02-27 | 2013-07-15 | 한국과학기술원 | 디지털 아날로그 컨버터, 이를 포함하는 구동 장치 및 표시 장치 |
| JP2013164593A (ja) * | 2013-02-26 | 2013-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP5876947B2 (ja) * | 2015-01-15 | 2016-03-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP6468312B2 (ja) * | 2017-05-25 | 2019-02-13 | セイコーエプソン株式会社 | 表示装置のラッチ回路、表示装置及び電子機器 |
-
1998
- 1998-11-25 JP JP33479398A patent/JP4104754B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000036749A (ja) | 2000-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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