JP3725193B2 - 液晶駆動装置及び液晶表示装置 - Google Patents
液晶駆動装置及び液晶表示装置 Download PDFInfo
- Publication number
- JP3725193B2 JP3725193B2 JP33348194A JP33348194A JP3725193B2 JP 3725193 B2 JP3725193 B2 JP 3725193B2 JP 33348194 A JP33348194 A JP 33348194A JP 33348194 A JP33348194 A JP 33348194A JP 3725193 B2 JP3725193 B2 JP 3725193B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- liquid crystal
- display data
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、液晶表示装置に利用されるＲＡＭ内蔵型の信号電極ドライバの改良に関する。
【０００２】
【従来の技術】
従来より、単純マトリクス型液晶表示装置においては、ＭＰＵ（マイクロ・プロセッサ・ユニット）側からＬＣＤモジュール（液晶パネル、ＬＣＤパネル）内の信号電極駆動回路（Ｘドライバ）へ表示データを転送する手法として、ＲＡＭ内蔵型Ｘドライバを用いる手法が知られている。この手法においては、表示データをシフトクロックにより順次Ｘドライバに転送し、この表示データを一旦内蔵ＲＡＭに書き込む。そして、この内蔵ＲＡＭから一走査ライン分の表示データを同時に読み出すことで表示動作が行われる。この手法によれば、Ｘドライバの内蔵ＲＡＭに表示データが記憶されている。従って、表示変化がない場合には、Ｘドライバに新たに表示データを転送しなくても、内蔵ＲＡＭから表示データを読み出すことで表示リフレッシュが行える。この結果、表示変化がない場合には、シフトクロックによる表示データの転送の必要が無くなり、低消費電力動作が可能となる。
【０００３】
図１４に、従来のＲＡＭ内蔵型Ｘドライバの構成の一例を示す。このＸドライバは、ローアドレスカウンタデコーダ９０４、タイミング回路９０６、データ入力制御回路９０８、チップイネーブルコントロール回路９１０、双方向シフトレジスタ９１２、データレジスタ９１４、フレームメモリ（内蔵ＲＡＭ）９１６、ラッチ回路９１８、レベルシフタ９２０、電圧セレクタ９２２を含む。ローアドレスカウンタデコーダ９０４は、フレームメモリ９１６の１ラインを順次選択する機能を有する。選択アドレスの初期化はＹＤ信号に基づいて行われ、選択アドレスは、ＬＰ信号の立ち下がりエッジ後、フレームメモリ９１６へのデータ書き込みが終了するとインクリメントされる。タイミング回路９０６は、シフトクロックＸＳＣＬに基づいて、ローアドレスカウンタデコーダ９０４を制御する等の機能を有する。データ入力制御回路９０８は、ＭＰＵからの表示データＤ0〜Ｄnを取り込み、取り込んだデータをデータレジスタ９１４に転送する。チップイネーブルコントロール回路９１０は、複数チップ使用の場合のチップ単位の自動パワーセーブを、イネーブル信号ＣＥＩ、ＣＥ０に基づき行うものである。双方向シフトレジスタ９１２は、表示データＤ0〜Ｄnをデータレジスタ９１４に書き込むためのコントロール信号をデータレジスタ９１４に出力する。データレジスタ９１４に書き込む表示データの順序はＳＨＬ信号により反転される。データレジスタ９１４は、フレームメモリ９１６への表示データの書き込みをコントロールするレジスタであり、フレームメモリ９１６へのデータ書き込みはＬＰ信号の立ち下がりエッジで行われる。
【０００４】
ラッチ回路９１８は、ローアドレスカウンタデコーダ９０４により選択されたローアドレスの表示データを、ＬＰ信号の立ち下がりエッジでフレームメモリ９１６から読み出し、レベルシフタ９２０へと出力する。レベルシフタ９２０は、信号の電圧レベルをロジック系電源レベル（ＶDD、ＶSS）から、液晶駆動系電源レベル（Ｖ0〜Ｖ5）に変換するための回路である。電圧セレクタ９２２は、信号電極Ｘ1〜Ｘmを駆動する液晶駆動電圧をＶ0〜Ｖ5から選択する機能を有する。Ｖ0〜Ｖ5のいずれを選択するかは、表示データと液晶駆動を交流化するための信号であるＦＲ信号とにより決定される。
【０００５】
上記従来例においては、図１４に示すように、ローアドレスカウンタデコーダ９０４、タイミング回路９０６、データ入力制御回路９０８、チップイネーブルコントロール回路９１０、双方向シフトレジスタ９１２、データレジスタ９１４、フレームメモリ（内蔵ＲＡＭ）９１６、ラッチ回路９１８は低電圧振幅動作部分９０１に配置されている。一方、レベルシフタ９２０、電圧セレクタ９２２は高電圧振幅動作部分９０２に配置されている。低電圧振幅動作部分９０１では、高電位側の電源電圧と低電位側の電源電圧との電圧差が小さく、高電圧振幅動作部分９０２では、高電位側の電源電圧と低電位側の電源電圧との電圧差が大きい。
【０００６】
【発明が解決しようとする課題】
さて、上記従来例においては、ＬＣＤパネルの大型化とともにＸドライバに内蔵するＲＡＭ（フレームメモリ９１６）も大容量化してきており、それはそのままチップ面積の増大につながる。チップ面積の増大化を防止するために、内蔵ＲＡＭに、フルＣＭＯＳタイプのＲＡＭではなく、ハイレジタイプのＲＡＭを採用する対策が考えられる。フルＣＭＯＳタイプのＲＡＭセルでは、ＰチャネルトランジスタとＮチャネルトランジスタとが含まれるが、ハイレジタイプのＲＡＭセルでは、高抵抗素子とＮチャンネルトランジスタとが含まれる。そして、ハイレジタイプのＲＡＭでは、ＰチャネルトランジスタがＲＡＭセル内に存在しないため、ＰチャネルトランジスタとＮチャネルトランジスタとの素子分離の必要が無く、従って大幅な小面積化が図れる。このため、チップ面積を小規模化して装置のコストを低減するためには、内蔵ＲＡＭとしてハイレジタイプのＲＡＭを採用することが望まれる。
【０００７】
一方、液晶駆動装置は、携帯用の電子機器等における液晶表示装置に使用されるため、低消費電力か望まれており、このため使用される電源電圧も低電圧化される傾向にある。従って、Ｘドライバにおいても、低電圧振幅動作部分９０１の電源電圧の低電圧化が実現されつつある。そして、この低電圧化を完全なものとするためには、Ｘドライバの低電圧振幅動作部分９０１に配置される内蔵ＲＡＭ（フレームメモリ９１６）の電源電圧も低電圧化する必要がある。
【０００８】
以上のようにチップ面積の小規模化を図るためには内蔵ＲＡＭとしてハイレジタイプのＲＡＭを採用する必要がある一方で、低電圧振幅動作部分９０１の電源電圧を低電圧化し装置の低消費電力化を図るためには内蔵ＲＡＭの電源電圧を低電圧化しなければならないという課題がある。
【０００９】
しかしながら、ハイレジタイプのＲＡＭセルにおいては、動作電源電圧が３．０Ｖよりも小さくなると書き込み動作不良や読み出し動作不良が発生し、１．５Ｖよりも小さくなるとデータの保持自体ができなくなるリテンション不良が発生しデータ化けが起こるという問題があった。この問題について、図１５を用いて以下に詳細に説明する。
【００１０】
図１５には、ハイレジタイプ（高抵抗負荷型）のＲＡＭセルの構成の一例が示される。このＲＡＭセルは、ドライブ用のＮチャンネルトランジスタ８０１、８０２（Ｔ１、Ｔ２）と、高抵抗８０５、８０６（Ｒ１、Ｒ２）とを含む。これらのＴ１、Ｔ２、Ｒ１、Ｒ２がデータ保持部分を構成している。また、このＲＡＭセルは、トランスミッションゲート用のＮチャンネルトランジスタ８０３、８０４（Ｔ３、Ｔ４）も含む。Ｔ３、Ｔ４は、ワードラインＷＬ８０７が”Ｈ”でオン状態になり、ビットラインＢＬ８０８、ビットラインバーＢＬ８０９の電位を、Ｔ１、Ｔ２、Ｒ１、Ｒ２で構成されるデータ保持部分に伝達する。
【００１１】
次に、このＲＡＭセルの基本動作について説明する。データ書き込み時は、トランスミッションゲートＴ３およびＴ４がオンして、ＢＬおよびバーＢＬ（ＢＬの反転信号）の電位がデータ保持部分に伝達される。今、仮にＢＬ＝”Ｈ”、バーＢＬ＝”Ｌ”とすると、Ｍ１およびＭ２の電位がそれぞれ”Ｈ”および”Ｌ”になる。Ｍ１の電位が”Ｈ”になるとトランジスタＴ２がオンしてＭ２の電位が”Ｌ”に安定する。また、Ｍ２の電位は”Ｌ”なのでトランジスタＴ１はオフとなり、Ｍ１の電位は”Ｈ”に安定する。この後、トランスミッションゲートＴ３およびＴ４をオフしても、Ｍ１の電位は高抵抗Ｒ１によりＨレベルにプルアップされ、Ｍ２の電位はトランジスタＴ２によりＬレベルに固定されるため、Ｍ１およびＭ２の電位が保持される。これによりデータの書き込み動作が実現される。また、読み出し時は、トランスミッションゲートＴ３およびＴ４がオンし、Ｍ１およびＭ２の電位がＢＬおよびバーＢＬに伝達される。そして、この電位をセンスアンプ等により検出することでデータの読み出し動作が実現される。
【００１２】
次に、書き込み動作不良について説明する。書き込み時においては、トランスミッションゲートＴ３、Ｔ４を介して書き込み信号が伝達される。この際に、トランスミッションゲートのＮチャンネルトランジスタのスレッシュホルド電圧Ｖth分だけ、書き込み信号の電圧が低くなる事態が生じる。仮に、ＢＬ＝”Ｈ”、バーＢＬ＝”Ｌ”を書き込む場合を考えると、Ｍ１の電位がＨレベルよりもＴ３のしきい値電圧Ｖth分だけ低くなる。この時、Ｍ１の電位がトランジスタＴ２をオンできるレベルであれば問題は生じない。しかし、動作電源電圧の低下とともにＭ１の電位も低下し、動作電源電圧が所定電圧以下になるとＭ１の電位によりＴ２をオンできなくなる。その結果、バーＢＬ側によりＭ２に”Ｌ”を書き込んでも、Ｍ２の電位は安定的に”Ｌ”にはならず、これにより書き込み動作不良が生じる。
【００１３】
次に、読み出し動作不良について説明する。読み出し時においては、読み出し前にＢＬおよびバーＢＬを”Ｈ”にプリチャージした後にトランスミッションゲートＴ３およびＴ４がオンする。ここで、今、仮にＭ１＝”Ｈ”、Ｍ２＝”Ｌ”であったとする。すると、Ｍ１の電位がＴ３のＶth分だけ低下するとともに、Ｍ２の電位がバーＢＬによって若干上昇する。この結果、オン状態であったＴ２が少しだけオフ状態に移行するとともに、オフ状態であったＴ１も少しだけオン状態に移行する。そして、動作電源電圧が低下すると、Ｔ２がさらに大きくオフ状態に移行し、Ｔ１がさらに大きくオン状態に移行し、これによりオン・オフの状態が反転する現象が起き、読み出し動作不良が生じる。このように動作電源電圧が低電圧化すると、負荷Ｒ１、Ｒ２とトランジスタＴ１、Ｔ２とのインピーダンスバランスが崩れるとともに、トランジスタのＶthの変動が安定動作に大きく影響するようになる。このため動作電源電圧を低電圧化すると、広い動作マージンを確保しにくくなる。
【００１４】
以上のように従来例においては、ハイレジタイプのＲＡＭを採用することによるチップ面積の小規模化の課題と、低電圧振幅動作部分９０１を低電圧化することによる装置の低消費電力化の課題とを両立できないという問題があった。
【００１５】
この問題は、複数ライン同時選択駆動手法と呼ばれる手法においても同様に起こる問題である。複数ライン同時選択駆動手法については、特願平５−５１５５３１、特願平５−１５２５３３において本出願人により説明されている。
【００１６】
本発明は、以上述べたような課題を解決するためになされたものであり、その目的とするところは、内蔵される表示データ記憶手段に対する電源の供給手法を改善することにより、小規模化が可能な表示データ記憶手段を採用しながら該表示データ記憶手段の正常動作を確保すると共に、低電圧振幅動作部分の更なる低電圧化を実現することにある。
【００１７】
また、本発明の他の目的は、複数ライン同時選択駆動手法を採用する液晶駆動装置において、該駆動手法において液晶駆動電源電圧が低電圧化されることを利用して、内蔵される表示データ記憶手段に対する電源の供給手法を改善することにある。
【００１８】
また、本発明の他の目的は、内蔵される表示データ記憶手段に対する電源の供給手法を改善する場合において、該表示データ記憶手段に供給される電源電圧の安定化を図ることにある。
【００１９】
また、本発明の他の目的は、内蔵される表示データ記憶手段に対する電源の供給手法を改善した場合に、供給される電源電圧の異常事態を監視すると共に、異常事態が発生した場合に表示データ記憶手段に記憶された表示データが破壊されるのを有効に防止することにある。
【００２０】
【課題を解決するための手段及び作用】
上記課題を解決するために、本発明は、コントロールロジック部を少なくとも有し第１の電源電圧群が供給されて動作する低電圧振幅動作部分と、液晶パネル上にマトリクス状に配置される液晶素子を駆動するために使用される第２の電源電圧群が供給されて動作する高電圧振幅動作部分とを含む液晶駆動装置であって、
前記第２の電源電圧群に含まれる少なくとも１対の高電位側電源電圧と低電位側電源電圧との電圧差が、前記第１の電源電圧群に含まれる高電位側電源電圧と低電位側電源電圧との電圧差よりも大きく設定され、
前記液晶パネルに画像表示を行うための表示データを記憶する表示データ記憶手段と、
前記第２の電源電圧群、あるいは、該第２の電源電圧群を電源変換手段により変換することで得られる第３の電源電圧群を、前記表示データ記憶手段の動作電源として供給する手段とを含み、
前記表示データ記憶手段が、
その正常な動作が保証される電源電圧差の下限値が、前記低電圧振幅動作部分に供給される前記第１の電源電圧群の電圧差を上回るＲＡＭであり、
前記ＲＡＭである前記表示データ記憶手段が、随時書き込み読み出し可能な複数のＲＡＭセルを含み、該ＲＡＭセルが、データを保持するための少なくとも１対のトランジスタと、該１対のトランジスタの各々に接続され該トランジスタに動作電流を供給するための高抵抗素子とを含むことを特徴とする。
【００２１】
本発明によれば、表示データ記憶手段は高電圧振幅動作部分に配置され、その動作電源は第２又は第３の電源電圧群から供給される。従って、低電圧振幅動作部分に配置されると書き込み・読み出し動作不良等を起こすような表示データ記憶手段であっても、これを高電圧振幅動作部分に配置することで正常な動作を確保することができる。一方、低電圧振幅動作部分に配置され高速に動作するロジックコントロール部に関しては、表示データ記憶手段の動作電圧とは無関係に低電圧化することが可能となる。
【００２３】
また本発明によれば、表示データ記憶手段がハイレジタイプのＲＡＭセルにより構成される。そして、このようにハイレジタイプのＲＡＭセルを採用しても、これらのＲＡＭセルは高電圧振幅動作部分に配置されることになるため、書き込み・読み出し動作不良の発生が防止される。そして、ハイレジタイプのＲＡＭセルを採用すると、従来のフルＣＭＯＳタイプのＲＡＭセルを採用する場合に比べて、大幅にチップ面積を小規模化することができる。
【００２４】
また、本発明は、前記液晶パネルが複数の走査電極とこれらと交差する複数の信号電極を含み、
前記表示データ記憶手段から読み出される表示データをラッチする手段と、ラッチされた表示データの電圧レベル変換を行うレベルシフト手段と、電圧レベル変換された表示データに基づいて前記第２の電源電圧群から液晶駆動電圧を選択し、該液晶駆動電圧を前記信号電極に出力する電圧セレクト手段とを含み、
前記ラッチ手段、前記レベルシフト手段、前記電圧セレクト手段が前記高電圧振幅動作部分に配置されていることを特徴とする。
【００２５】
本発明によれば、電圧平均化法を採用する液晶駆動装置に対して本発明の原理を適用することが可能となる。これにより、低電圧振幅動作部分に配置されると書き込み・読み出し動作不良等を起こすような表示データ記憶手段を正常に動作させることができると共に、低電圧振幅動作部分の更なる低電圧化が可能となる。なお、電圧平均化法に本発明の原理を適用する場合には、表示データ記憶手段等には、第２の電源電圧を降圧した電圧を供給することが望ましく、また、レベルシフト手段により、この降圧された電圧を第２の電源電圧のレベルまで昇圧する変換を行うことが望ましい。
【００２６】
また、本発明は、前記液晶パネルが複数の走査電極とこれらと交差する複数の信号電極を含み、
前記表示データ記憶手段から読み出される表示データと複数本が同時に選択される前記走査電極の電圧状態とから前記信号電極への駆動電圧の情報を割り出す駆動信号決定手段と、該駆動信号決定手段の出力である駆動電圧情報をラッチする手段と、ラッチされた駆動電圧情報に基づいて前記第２の電源電圧群から液晶駆動電圧を選択し、該液晶駆動電圧を前記信号電極に出力する電圧セレクト手段とを含み、
前記駆動信号決定手段、前記ラッチ手段、前記電圧セレクト手段が前記高電圧振幅動作部分に配置されていることを特徴とする。
【００２７】
本発明によれば、複数ライン同時選択駆動手法を採用する液晶駆動装置に対して本発明の原理を適用することが可能となる。そして、複数ライン同時選択駆動手法によれば、第２の電源電圧を電圧平均化法に比べて低い電圧とすることができる。従って、第２の電源電圧を降圧することなく、表示データ記憶手段に対して適正な電源電圧を供給することが可能となる。更に、表示データ記憶手段、駆動信号決定手段、ラッチ手段、電圧セレクト手段を高耐圧のプロセスで製造する必要もなくなる。
【００２８】
また、本発明は、前記電源変換手段が、前記第２の電源電圧群から定電圧の前記第３の電源電圧群を得る定電圧生成手段を含み、前記表示データ記憶手段は、該定電圧生成手段により定電圧化された第３の電源電圧群が供給されて動作することを特徴とする。
【００２９】
本発明によれば、表示データ記憶手段に対して定電圧の電源電圧を供給できる。これにより、例えば電圧セレクト手段のスイッチ動作による電圧レベルの変動等が、表示データ記憶手段の安定動作に影響を与えることが防止される。
【００３６】
また、本発明の液晶表示装置は、上記液晶駆動装置と、液晶素子がマトリクス状に配置された液晶パネルとを少なくとも含むことを特徴とする。
【００３７】
本発明によれば、液晶駆動装置のチップ面積を小規模化し、消費電力を低く抑えることができるため、この液晶駆動装置を含む液晶表示装置のコスト、消費電力を低く抑えることが可能となる。
【００３８】
【実施例】
次に、図面に基づいて本発明の実施例を説明する。
【００３９】
（第１の実施例）
１．構成及び動作
図１は、本発明の第１の実施例に係る信号電極駆動回路（Ｘドライバ）の全体構成を示すブロック図である。図１に示すＸドライバは、第１の電源電圧群によって動作する低電圧振幅動作部分１０１と、第２の電源電圧群によって動作する高電圧振幅動作部分１０２とに分けられている。 そして、第２の電源電圧群に含まれる少なくとも１対の高電位側電源電圧と低電位側電源電圧との電圧差、例えばＶ2とＶCの電圧差が、第１の電源電圧群に含まれる高電位側電源電圧ＶDDと低電位側電源電圧ＶSSとの電圧差よりも大きく設定されている。
【００４０】
さて、図１に示すＸドライバは、チップイネーブルコントロール回路１０３、タイミング回路１０４、データ入力制御回路１０５、入力レジスタ１０６、書き込みレジスタ１０７、レベルシフタ１０８、フレームメモリ（内蔵ＲＡＭ）１０９、行アドレスレジスタ１１０、駆動信号決定回路（ＭＬＳデコーダ）１１１、ラッチ回路１１２、電圧セレクタ１１３を含む。ここで、チップイネーブルコントロール回路１０３は、複数チップを使用する場合のチップ単位の自動パワーセーブを、イネーブル信号ＣＥＩ、ＣＥＯに基づいて行うものである。タイミング回路１０４は、シフトクロックＸＳＣＬ、ＹＤ信号、ＬＰ信号等に基づいて所要のタイミング信号を形成等するものである。データ入力制御回路１０５は、イネーブル信号Ｅの発生を契機にＭＰＵからＸドライバに対して転送される表示データＤ0〜Ｄnを取り込み、取り込んだデータを入力レジスタ１０６に出力するものである。入力レジスタ１０６は、表示データをシフトクロックＸＳＣＬの立ち下がりエッジで順次取り込み、１走査ライン分の表示データを格納するものである。書き込みレジスタ１０７は、入力レジスタ１０６からの１走査ライン分の表示データをラッチパルスにより一括にラッチし、例えば２走査ライン分の表示データがラッチされた段階で、これらの表示データを出力しレベルシフタ１０８を介してフレームメモリ１０９内のメモリセルに書き込むものである。
【００４１】
レベルシフタ１０８は、低電圧振幅動作部分１０１からの信号を高電圧振幅動作部分１０２に伝達する場合に、信号のレベル変換を行う機能を有する。フレームメモリ１０９は、マトリクス状に配置されたメモリセルおよびその周辺回路を含んでおり、書き込みレジスタ１０７から入力される表示データを蓄積する。行アドレスレジスタ１１０は、信号走査スタート信号ＹＤおよび後述するフィールド識別信号ＦＩＳにより初期化され、タイミング回路１０４から書き込み制御信号ＷＲあるいは読み出し制御信号ＲＤが印加される毎にフレームメモリ１０９のライン（ワード線）を順次選択する。これによりフレームメモリ１０９からは２ライン分ずつの表示データが駆動信号決定回路１１１に出力される。駆動信号決定回路（ＭＬＳデコーダ）１１１は、ＦＩＳ信号、交流化信号ＦＲおよびフレームメモリ１０９からの表示データ（２ライン分）との組み合わせから、信号電極の駆動電圧情報を割り出す。ラッチ回路１１２は、駆動信号決定回路１１１からの駆動電圧情報をＬＰ信号の立ち下がりエッジにより一括ラッチする。電圧セレクタ１１３は、ラッチ回路１１２からの駆動電圧情報に基づき、第２の電源電圧群Ｖ2、ＶC、−Ｖ2から液晶駆動電圧を選択し、該液晶駆動電圧を各信号電極Ｘ1〜Ｘmに印加するものである。
【００４２】
なお、図１においてタイミング回路１０４から出力されるラッチパルスＬＰ’およびシフトクロックＸＳＣＬ’は、それぞれＸドライバに与えられるコントロール信号ＬＰおよびＸＳＣＬから生成されるものであるが、これらの信号はＬＣＤパネル上の表示変更がともなう場合にのみ出力する信号であるため、ＬＰ、ＸＳＣＬと区別して’を付してある。
【００４３】
次に、本実施例における電源電圧の供給手法について説明する。本実施例では、低電圧振幅動作部分１０１に対しては、端子ＶDD、ＶSSにより第１の電源電圧群が供給され、高電圧振幅動作部分１０２に対しては、端子Ｖ2、ＶC、−Ｖ2により第２の電源電圧群が供給される。これらの電源の電位の関係は、ＶDDとＶ2を共通電位として図２に示すような関係となっている。即ち、ＶDD＝Ｖ2＝０Ｖとし、ＶSS＝−２．７Ｖ、ＶC＝−４．０Ｖ、−Ｖ2＝−８．０Ｖとなっている。Ｘドライバ内部の各ブロックへの電源電圧の供給について、再度、図１を用いて説明する。低電圧振幅動作部分１０１内の行アドレスレジスタ１１０、タイミング回路１０４、データ入力制御回路１０５、書き込みレジスタ１０７、入力レジスタ１０６、チップイネーブルコントロール回路１０３の各ブロックの電源端子ＶDD、ＶSSは、第１の電源電圧群が供給される端子ＶDD、ＶSSと接続される。これにより、各ブロックのＶDD端子には０Ｖ、ＶSS端子には−２．７Ｖが供給される。この結果、これらの各ブロックは電圧差２．７Ｖの電源電圧で動作することになる。また、高電圧振幅動作部分１０２内の電圧セレクタ１１３の電源端子Ｖ2、ＶC、−Ｖ2は、第２の電源電圧群が供給される端子Ｖ2、ＶC、−Ｖ2が接続される。これにより、Ｖ2端子には０Ｖ、ＶC端子には−４．０Ｖ、−Ｖ2端子には−８．０Ｖが供給される。そして、これらの電圧を電圧セレクタ１１３により選択することでＸドライバの出力Ｘ1〜Ｘmが形成される。高電圧振幅動作部分１０２内のラッチ回路１１２、駆動信号決定回路１１１、フレームメモリ１０９、レベルシフタ１０８の各ブロックの電源端子ＶDD、ＶSSは、第２の電源電圧群が供給される端子Ｖ2、ＶCが接続される。これにより、ＶDD端子には０Ｖ、ＶSS端子には−４．０Ｖが供給される。この結果、これらの各ブロックは電圧差４．０Ｖの電源電圧で動作することになる。
【００４４】
以上説明したように、本実施例のＸドライバによれば、フレームメモリ１０９には、第２の電源電圧Ｖ2、ＶCにより、４．０Ｖの電圧差を持つ電源電圧が供給される。これにより、フレームメモリ１０９をハイレジタイプ（高抵抗負荷型）のＲＡＭで構成しても（図１５参照）、ＲＡＭの安定動作が確保される。そして、フレームメモリ１０９をハイレジタイプのＲＡＭで構成することで、チップ面積の小規模化が図れる。一方、高速に動作するロジックコントロール部を含む低電圧振幅動作部分１０１には、フレームメモリ１０９を配置する必要が無くなる。このため、低電圧振幅動作部分１０１に供給される第１の電源電圧群を、例えばＶDD＝０Ｖ、ＶSS＝−２．７Ｖというようにその電圧差を低電圧化することが可能となる。これにより、高速クロック（例えば高電圧振幅動作部分のｍ倍）で動作する部分の電源電圧を低電圧化できることになるため、消費電力を大幅に減少できる。そして、更に、このような低電圧化が可能になると、低電圧振幅動作部分１０１を構成するトランジスタを微細プロセスで製造することも可能となり、よりいっそうのチップ面積の小規模化が図れる。
【００４５】
さて、本実施例では、フレームメモリ１０９に対する電源電圧の供給手法を改善するのみならず、レベルシフタ１０８の配置位置についても改善している。図３には、低電圧振幅動作部分１０１から高電圧振幅動作部分１０２に信号を伝達する場合に、信号のレベル変換を行うレベルシフタ１０８の構成の一例が示される。このレベルシフタ１０８は、入力信号Ｉを反転するインバータ３０１、入力信号Ｉによってオン・オフするＮチャンネルトランジスタ３０２、３０３、これらのトランジスタのドレイン領域の電位状態によりオン・オフするＰチャンネルトランジスタ３０４、３０５を含んでいる。電源ＶDD、ＶSSは第２の電源電圧群から供給されている。次に、このレベルシフタ１０８の動作を説明する。まず、入力信号Ｉが例えば、”Ｌ”であるとトランジスタ３０２、３０３のゲート電極の電圧レベルは、それぞれ”Ｌ”および”Ｈ”となる。これによりトランジスタ３０２がオフ、トランジスタ３０３がオンとなる。従って、トランジスタ３０４のゲート電極の電圧レベルは”Ｌ”となり、トランジスタ３０４はオンする。一方、トランジスタ３０５のゲート電極の電圧レベルは”Ｈ”となり、トランジスタ３０５はオフする。この結果、出力ＯおよびバーＯ（Ｏの反転信号）は、それぞれ”Ｌ”および”Ｈ”となり、入力Ｉがレベル変換されて出力Ｏに伝達されることになる。入力Ｉが”Ｈ”の場合は、トランジスタ３０２、３０３、トランジスタ３０４、３０５のオン・オフの関係は、それぞれ逆になる。
【００４６】
次に、本実施例におけるレベルシフタ１０８の挿入位置について説明する。高電圧振幅動作部分１０２に配置されるラッチ回路１１２、駆動信号決定回路１１１については、図４に示すように低電圧振幅動作部分１０１に配置して、第１の電源電圧群で動作させることも可能である。しかしながら、この２つの回路を低電圧振幅動作させる構成とした場合、図４に示すように、信号ＬＰ、ＦＲ、ＦＩＳをレベル変換する必要がなくなる反面、次のように複数のレベルシフタが必要になるという欠点が生じる。即ち、図４の場合には、書き込みレジスタ１０７からフレームメモリ１０９への信号伝達にはレベルアップのためのレベルシフタ１２０が、フレームメモリ１０９から駆動信号決定回路１１１への信号伝達にはレベルダウンのためのレベルシフタ１２２が、ラッチ回路１１２から電圧セレクタ１１３への信号伝達にはレベルアップのためのレベルシフタ１２４が必要になる。これらのレベルシフタ１２０、１２２、１２４を通過する信号は、ドライバの出力数（ｍ本）分だけ必要になるため、レベルシフタの占める面積が大幅に増加してドライバのチップ面積を増大化させる。そこで、本実施例では、図１に示すようにレベルシフタ１０８を配置して、レベル変換は１回のみとし、ラッチ回路１１２と駆動信号決定回路１１１とを高電圧で動作させる構成とした。高電圧振幅動作部分１０２には、低電圧振幅動作部分１０１内のコントロールロジック部のように高速クロックＸＳＣＬで動作する部分がない。従って、このような構成としても、このことがＸドライバ全体の消費電力の増加に大きな影響を与えることはない。
【００４７】
２．複数ライン同時選択駆動手法
本実施例のＸドライバは、複数ライン同時選択（Multiple Lines Selection）駆動手法に適した構成となっている。複数ライン同時選択駆動手法では、従来の１ラインずつ選択して駆動する手法と同じオン・オフ比を実現した上で、Ｘドライバ側の駆動電圧を低く抑えることができる。例えば、液晶素子のしきい値Ｖthを２．１Ｖ、デューディ比１／２４０とした場合には、Ｘドライバの最大駆動電圧振幅は、従来の駆動手法では２０Ｖ程度必要であったのに対し、複数ライン同時選択駆動手法では本実施例に示すように８．０Ｖ（Ｖ2〜−Ｖ2間）で足りる。従って、高耐圧部である電圧セレクタ１１３、レベルシフタ１２４をモノシリック化する必要が無くなる。これにより、集積度の高いＲＡＭを製造できるプロセスを利用することが可能となり、大容量のＲＡＭをＸドライバに内蔵することが可能となる。また、複数ライン同時選択駆動手法を行うためには、電圧セレクタ１１３に対する給電に、（同時選択ライン数）＋１の電源電圧が必要となる。本実施例では、同時選択ライン数を２ラインとしているため３つの電源電圧Ｖ2、Ｖc、−Ｖ2が必要となる。そして、これらの電源電圧の電圧差は、最大でも８．０Ｖと低いため、これらの電源電圧を降圧することなくＲＡＭの動作電源として使用できる。本実施例では、Ｖ2とＶCの電圧差４．０ＶをＲＡＭの動作電源として使用している。
【００４８】
次に、複数ライン同時選択手法について説明する。電圧平均化法による駆動手法では、図５（Ａ）〜（Ｄ）に示すように、走査電極Ｙ1，Ｙ2〜Ｙnを１ラインずつ順次選択して走査電圧を印加すると共に、選択された走査電極上の各画素がオンかオフかによって、それに応じた信号電極波形を、各信号電極Ｘ1，Ｘ2〜Ｘmに印加する。しかし、この手法では、駆動電圧が比較的高くなり、また、コントラストが悪く、フレーム階調を行うとフリッカーが大きい等の問題がある。そこで、上記問題を解決する手法として複数ライン同時選択駆動手法が提案されている。
【００４９】
図６（Ａ）〜（Ｄ）には、複数ライン同時選択駆動手法を用いた場合の印加電圧波形の一例が示される。図６（Ａ）〜（Ｄ）では、走査電極を順次３本ずつ同時に選択する場合が示される。例えば図７（Ａ）に示すような画素表示を行う場合には、最初に３本の走査電極Ｙ1，Ｙ2，Ｙ3を同時選択して、それらの走査電極Ｙ1，Ｙ2，Ｙ3に図６（Ａ）に示すような走査電圧を印加する。次に、走査電極Ｙ4，Ｙ5，Ｙ6を選択して、それらの走査電極Ｙ4，Ｙ5，Ｙ6に図６（Ｂ）に示す走査電圧を印加する。そして、このような同時選択を全ての走査電極Ｙ1，Ｙ2〜Ｙnについて順次行う。更に次のフレームでは電位を逆転し、液晶の交流化駆動を行う。複数ライン同時選択駆動手法では、走査電極の選択の正規直交性を保ちながら選択期間を時間的に１フレーム内に均等分散し、これと同時に走査電極を特定本数の組（ブロック）にして選択する。ここで「正規」とは、すべての走査電圧がフレーム周期単位で同一の実効電圧値（振幅値）を持つことを意味する。また「直交」とは、ある走査電極に与えられる電圧振幅が、他の任意の走査電極に与えられる電圧振幅を１選択期間毎に積和したときに、フレーム周期単位では０になることを意味する。この正規直交性は、単純マトリクス型ＬＣＤにおいては、各画素を独立してオン・オフ制御するための大前提となるものである。例えば図６（Ａ）〜（Ｄ）で、選択時のＶ1レベルを「１」，−Ｖ1レベルを「−１」とし、１フレーム分の行列式をＦ＝ｆijとした場合に、第１行目（Ｙ1）と第２行目（Ｙ2）との直交性は、
Σ(j=1〜4)ｆ1j×ｆ2j＝１＋（−１）＋（−１）＋１＝０
と検証される。
【００５０】
一方、信号側電圧波形は、例えばｈ本を同時選択する場合には、（ｈ＋１）個の離散的な電圧レベルの中から１つの電圧レベルを表示データに応じて選択することで決められる。電圧平均化法では、図５（Ａ）〜（Ｄ）に示すように、１行の選択波形に対して信号電極（行）波形は１対１に対応していた。これに対してｈ本同時選択の場合は、ｈ本の組になった行選択波形に対して等価的なオン・オフ電圧レベルを出力する必要がある。この等価的なオン・オフ電圧レベルは、オン表示データを「１」、オフ表示データを「０」としたとき、信号電極側データパターンと行列式Ｆ＝ｆijの列パターン（走査電極選択パターン）との不一致数Ｃで決められる。例えば列パターンが（１，１，１）である場合を考えると、信号電極側データパターン及びＸドライバ出力電圧は図７（Ｂ）に示すようになる。従って、列パターンが決まっていれば、Ｘドライバの出力電圧は、不一致数又は信号電極データパターンから直接Ｘドライバの出力電圧をデコードすることで決定される。即ち、駆動信号決定回路１１１が、フレームメモリ１０９からの３行分の信号電極データパターンと、ＦＲ信号と、ＦＩＳ信号とに基づいて駆動電圧情報を求め、この駆動電圧情報に基づきＸドライバの出力電圧が求められる。具体的な信号電極電圧波形は図６（Ｃ）に示すようになる。図７（Ａ）における信号電極Ｘ1と走査電極Ｙ1，Ｙ2，Ｙ3との交差画素の表示は、順に１（オン），１（オン），０（オフ）で、これに対する最初の△ｔ内の走査電極の電圧値は、順に１（Ｖ1），１（Ｖ1），０（−Ｖ1）である。従って、不一致数は０であるから、信号電極Ｘ1の最初の△ｔ内の出力電圧は、図７（Ｂ）より−Ｖ3となる。以下、同様にして信号電極の出力電圧波形が決められる。
【００５１】
本出願人は、特願平５−５１５５３１において、上記複数ライン同時選択駆動手法の改良である均等分散型の複数ライン同時選択駆動手法について説明している。この均等分散型複数ライン同時選択駆動手法は、順次複数本の走査電極を同時に選択し、かつその選択期間を１フレームの中で複数回に分けて電圧印加を行うものである。即ち、１フレーム中に１回（まとめてｈ△ｔの期間）選択するのではなく、その選択期間を１フレーム中で複数回に分けて（分散して）電圧を印加する。これにより１フレーム中に、画素には複数回電圧が印加されることになるので、明るさが維持されコントラストを高めることができる。この場合、４つの列パターンを１つずつ４回に分けて電圧印加を行ってもよいし、例えば２つずつ２回に分けて電圧印加を行っても良い。
【００５２】
さて、以上説明した複数ライン同時選択手法では、３本の走査電極を同時に選択するため、第２の電源電圧群はＶ3、Ｖ2、−Ｖ2、−Ｖ3の４レベルになる。そして、ＶDD＝Ｖ3＝０Ｖとした場合には、フレームメモリ１０９等の電源端子ＶDD、ＶSSには、Ｖ3、Ｖ2あるいはＶ3、−Ｖ2あるいはＶ3、−Ｖ3のいずれかのペアが供給される。一方、ＶSS＝−Ｖ3＝０Ｖとした場合には、フレームメモリ１０９等の電源端子ＶDD、ＶSSには、−Ｖ2、−Ｖ3あるいはＶ2、−Ｖ3あるいはＶ3、−Ｖ3のいずれかのペアが供給される。いずれにせよ、これらのペア間における電圧差（例えばＶ3、−Ｖ3の電圧差）の少なくとも１つは、低電圧振幅動作部分１０１に供給されるＶDD、ＶSS間の電圧差よりも大きくなっており、これによりフレームメモリ１０９の正常動作が保証される。以上のことは、同時に選択する本数が４本以上になり、第２の電源電圧群が５レベル以上になった場合も同様である。
【００５３】
（第２の実施例）
図１に示す第１の実施例においては、高電圧振幅動作部分１０２のラッチ回路１１２、駆動信号決定回路１１１、フレームメモリ１０９、レベルシフタ１０８に対しては、第２の電源電圧群Ｖ2、ＶCが直接供給されていた。しかし、このように直接にＶ2、ＶCを供給すると、電圧セレクタ１１３のスイッチングによる電圧レベルの変動が、これらの回路、特にフレームメモリ１０９の安定動作に影響を与える。第２の実施例は、この点を考慮したもので、第２の電源電圧群を、直接にこれらの回路に供給せずに、定電圧回路を通じて供給するものである。図８に、第２の実施例に係るＸドライバの全体構成のブロック図を示す。図８では、図１で示した構成ブロックと同じ番号を付したものは第１の実施例で説明したものと同じである。ここでは、新たに定電圧回路４０１が付加されている。この定電圧回路４０１には、第２の電源電圧群Ｖ2、ＶC、−Ｖ2が入力され、定電圧化された電圧ＶDD2＝０Ｖ、ＶSS2＝−４．０Ｖが生成されてラッチ回路１１２、駆動信号決定回路１１１、フレームメモリ１０９、レベルシフタ１０８に供給される。これにより、これらの回路の安定動作が保証される。
【００５４】
図９に定電圧回路４０１の構成の一例を示す。この定電圧回路４０１は、Ｐチャンネルトランジスタ５０１、５０２（Ｐ１、Ｐ２）、Ｎチャネルトランジスタ５０３、５０４、５０５（Ｎ１、Ｎ２、Ｎ３）、同じ抵抗値を持つ抵抗５０６、５０７（Ｒ、Ｒ）、オペアンプ５０８（ＯＰ）を含む。次に動作を説明する。Ｐ１、Ｐ２、Ｎ１、Ｎ２から構成される基準電圧発生部では、Ｐ１とＰ２のＶthが等しくしなっており、Ｐ１とＰ２、Ｎ１とＮ２のトランジスタ能力が等しくなっている。この構成により、Ａ点に（Ｖth2−Ｖth1）の基準電圧が発生する。ここで、Ｖth1、Ｖth2はそれぞれＮ１およびＮ２のしきい値電圧である。今、仮にＶth1＝２．５Ｖ、Ｖth2＝０．５Ｖとすると、Ａ点の電圧はＶcの変動に係わらず常に一定であり、−２．０Ｖとなる。そして、Ａ点はオペアンプ５０８の反転入力端子に接続される。この時、トランジスタＮ３がオンして抵抗Ｒに電流が流れると、オペアンプ５０８のイマジナリショート機能により、Ｃ点の電圧が−２．０Ｖに固定される。抵抗５０６、５０７に流れる電流は等しく、抵抗５０６、５０７の抵抗値も同じである。従って、抵抗５０６、５０７における電圧降下は等しくなり、Ｂ点の電圧は−４．０Ｖとなる。この電圧は、−Ｖ2の変動に関わらず常に一定の定電圧となる。そして、この定電圧がＶSS2としてフレームメモリ１０９等に供給される。ＶDD2に関しては、基準電圧であるＶ2＝０Ｖがそのまま供給される。以上によりフレームメモリ１０９等の安定動作が保証される。
【００５５】
（第３の実施例）
液晶表示システムにおいては、低消費電力化のために液晶駆動用電源をオフさせる場合がある。例えばディスプレイオフと呼ばれるモードでは、全ての液晶電源電圧が同電圧に固定される。液晶駆動用電源がオフすると、図１に示す第１の実施例及び図８に示す第２の実施例のＸドライバでは、高電圧振幅動作部分１０２に供給される第２の電源がオフされることになる。すると、フレームメモリ１０９に記憶されている表示データがクリアされ、喪失される事態が生じる。
【００５６】
第３の実施例は、この点を考慮したもので、第２の電源電圧群の電圧状態（オフ状態）を監視し、第２の電源がオフした場合には、第１の電源をフレームメモリに供給して表示データを保持するものである。図１０に第３の実施例に係るＸドライバの全体構成のブロック図を示す。図１０では、図１、図８で示した構成ブロックと同じ番号を付したものは第１、第２の実施例で説明したものと同じである。ここでは、第２の実施例に比べて電源監視回路６０１が新たに付加されている。この電源監視回路６０１は、高電圧振幅動作部分１０２の中のフレームメモリ１０９、駆動信号決定回路１１１、ラッチ回路１１２に供給されているＶDD2、ＶSS2の電圧差を監視する。そして、第２の電源がオン状態にあるかオフ状態にあるかを端子ＭＯＮＩを介して外部のＭＰＵ等に知らせる。従って、外部のＭＰＵ等は、Ｘドライバに表示データを送る際に、このＭＯＮＩ端子をモニタすることで表示データの転送の可否判断が可能となる。即ち、第２の電源がオフになると、フレームメモリ１０９はデータ書き込み不可になる。従って、外部のＭＰＵ等が無駄なデータをフレームメモリ１０９に書き込まないように、あるいは、実際にはデータを書き込めないのに書き込んだと誤判断しないように、ＭＯＮＩ端子を用いて電源のオン・オフ状態を外部のＭＰＵ等に知らせるのである。
【００５７】
更に、電源監視回路６０１は、第２の電源がオン状態の場合には正常に第２の電源電圧群ＶDD2、ＶSS2をフレームメモリ１０９に供給し、第２の電源がオフした場合には第１の電源電圧群ＶDD、ＶSSをフレームメモリ１０９に供給する。これにより、フレームメモリ１０９内の表示データが保持される。これは、ハイレジタイプのＲＡＭでは、第１の電源電圧（電圧差２．７Ｖ）では書き込み動作、読み出し動作を行えないが、データの保持動作は可能であるという点を利用したものである。
【００５８】
図１１には、電源監視回路４０１の構成の一例が示される。この電源監視回路４０１は、Ｐチャンネルトランジスタ７０１、７０２（Ｐ１、Ｐ２）、Ｎチャンネルトランジスタ７０３、７０４、７０８（Ｎ１、Ｎ２、Ｎ３）、抵抗値の比が５：３である抵抗７０５、７０６（５Ｒ、３Ｒ）、コンパレータ７０７（ＣＯＭＰ）を含む。次に、電源監視回路４０１の動作について図１２に示す電圧波形図を用いて説明する。Ｐ１、Ｐ２、Ｎ１、Ｎ２で構成される部分が基準電圧発生部であり、動作は定電圧回路の説明で既に述べた通りである。この基準電圧発生部はＶA＝−２．０Ｖを発生し、このＶAはコンパレータ７０７の反転入力端子に入力される。一方、コンパレータ７０７の非反転入力端子にはＶBが入力される。ここで、Ｖ2＝ＶDD＝０Ｖであるため、第２の電源がオン状態の時は、ＶDDとＶSS2間の電圧差４．０Ｖを抵抗５Ｒと３Ｒで分割した電圧がＶB＝−２．５Ｖとなる。従って、図１２に示すように、ＶA＞ＶBよりコンパレータ７０７の出力ＭＯＮＩは−２．７Ｖとなり、トランジスタＮ３はオフする。そして、Ｎ３に接続される端子ＶOUTはＶSS2と接続されており、ＶSS2には−４．０Ｖが供給されている。従って、Ｎ３がオフの場合にはＶOUTには−４．０Ｖが出力される。これにより、フレームメモリ１０９の電源端子ＶDD、ＶSSには０Ｖ、−４．０Ｖが入力され、フレームメモリ１０９の正常な読み出し・書き込み動作が保証される。
【００５９】
一方、第２の電源がオフ状態の場合には以下のようになる。即ち、図９に示した定電圧回路４０１の構成を見れば理解されるように、ＶSS2は抵抗５０６、５０７を介してＶDD（Ｖ2と同一）と接続される。従って、電源監視回路６０１の出力ＶOUTも抵抗５０６、５０７を介してＶDDと接続される。しかし、コンパレータ７０７の非反転入力にはＶB＝０Ｖが入力されるため、コンパレータ７０７の出力ＭＯＮＩは０Ｖとなり、トランジスタＮ３がオンする。この結果、ＶOUTはＶSS＝−２．７Ｖに接続され、図１２に示すようにＶOUTには−２．７Ｖが出力される。これにより、フレームメモリ１０９の電源端子ＶDD、ＶSSには０Ｖ、−２．７Ｖが入力される。従って、フレームメモリ１０９は、書き込み動作・読み出し動作を行えないが、データの保持動作は可能となり、表示データのバックアップが可能となる。
【００６０】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００６１】
例えば、上記第１〜第３の実施例では、複数ライン同時選択駆動手法を採用したＸドライバを例にとり説明を行ったが、本発明はこれに限らず電圧平均化法を用いたＸドライバにも適用できる。図１３には、この場合の構成の一例が示される。図１４と異なるのは以下の点である、まず、高電圧振幅動作部分９０２には、レベルシフタ９２１、電圧セレクタ９２２以外に、フレームメモリ９１６、ラッチ回路９１８、レベルシフタ９３０が配置され、ローアドレスカウンタデコーダ９０４、データレジスタ９１４からの信号はレベルシフタ９３０によりレベル変換されフレームメモリ９１６に入力される。また、定電圧回路９３２が設けられ、高い電圧の第２の電源電圧群が、高集積化プロセスで作られるＲＡＭが動作できる電圧ＶDD3、ＶSS3まで降圧され、フレームメモリ９１６等に供給される。また、ラッチ回路９１８と電圧セレクタ９２２との間には、ラッチ回路９１８の出力信号を第２の電源電圧群Ｖ０〜Ｖ５のレベルまで昇圧するためのレベルシフタ９２１が設けられている。この場合、フレームメモリ９１６に供給される電源電圧ＶDD3、ＶSS3間の電圧差は、例えばＶ0、Ｖ5間の電圧差よりも小さく、低電圧振幅動作部分９０１に供給されるＶDD、ＶSS間の電圧差よりも大きく設定されている。このように設定することで、フレームメモリ９１６をハイレジタイプのＲＡＭセルで構成できると共に、フレームメモリ９１６、ラッチ回路９１８を高耐圧のプロセスで製造する必要が無くなる。これにより、チップ面積の小規模化、装置の低消費電力化を図ることができる。但し、電圧平均化法を用いた場合の本発明の構成は、図１３に示す構成に限られるものではない。更に、本発明は、単純マトリクス型の液晶表示装置のみならず、他のタイプの液晶表示装置にも適用できる。
【００６２】
また、本実施例ではハイレジタイプのＲＡＭを用いた例を示したが、本発明はこれに限らない。例えば、ハイレジタイプのＲＡＭよりも低電圧で動作するＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）タイプのＲＡＭを用いてもよい。この場合には、ＴＦＴで構成するＲＡＭの正常な動作が保証される電源電圧差の下限値が、低電圧振幅動作部分に供給する第１の電源電圧群の電圧差を上回ればよい。更に、本発明は、これ以外にも、フレームメモリを構成するメモリとして、ＳＲＡＭ、ＤＲＡＭ、Ｅ2ＰＲＯＭ等のメモリを採用することもできる。また、高抵抗素子の代わりにディプレッションタイプのトランジスタを用いる構成も考えられる。
【００６３】
【発明の効果】
本発明によれば、低電圧振幅動作では読み出し・書き込み不良となる表示データ記憶手段を正常に動作させることができると共に、低電圧振幅動作部分の動作電圧を低電圧化できる。これにより、表示データ記憶手段を小規模化することが可能になると共に、消費電力の低減化を図ることができる。この結果、装置のコスト低減を図れると共に、携帯用電子機器に採用される液晶表示装置に最適な液晶駆動装置を提供できる。
【００６４】
また、本発明によれば、従来のフルＣＭＯＳタイプのＲＡＭセルを採用する場合に比べて大幅にチップ面積を小規模化することができる。
【００６５】
また、本発明によれば、電圧平均化法を採用する液晶駆動装置において、表示データ記憶手段を小規模化できると共に、消費電力の低減化を図ることができる。
【００６６】
また、本発明によれば、複数ライン同時選択駆動手法を採用する液晶駆動装置において、表示データ記憶手段を小規模化できると共に、消費電力の低減化を図ることができる。そして、表示データ記憶手段、駆動信号決定手段、ラッチ手段、電圧セレクト手段を高耐圧のプロセスで製造する必要が無くなるため、チップ面積を更に小さくすることができる。
【００６７】
また、本発明によれば、表示データ記憶手段の安定動作を保証でき、表示データが喪失したり、誤ったデータに化けることを防止できる。
【００６８】
また、本発明によれば、例えばディスプレイオフ等により第２の電源がオフ状態になった場合等でも、データを正常に保持させておくことが可能となり、装置に表示データをバックアップする機能を持たすことが可能となる。
【００６９】
また、本発明によれば、外部にあるＭＰＵ等の装置が、無駄なデータを表示データ記憶手段に書き込んだり、あるいは、実際にはデータが書き込まれていないのに書き込んだと誤判断するような事態を防止できる。
【００７０】
また、本発明によれば、第２の電源の状態を監視すると共に、第２の電源等がオフとなった場合に確実に表示データ記憶手段に第１の電源電圧を供給することが可能となる。
【００７１】
また、本発明によれば、液晶表示装置のコスト、消費電力を低く抑えることが可能となり、携帯用の電子機器等に最適な液晶表示装置を提供することができる。
【００７２】
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る信号電極駆動回路（Ｘドライバ）の全体構成を表すブロック図である。
【図２】第２の電源電圧群の電位関係を表す図である。
【図３】レベルシフタの構成の一例を示す図である。
【図４】第１の実施例において駆動信号決定回路、ラッチ回路を低電圧振幅動作部分に配置した場合の信号電極駆動回路の構成の一例を示すブロック図である。
【図５】図５（Ａ）〜（Ｄ）は、電圧平均化法を用いた場合の走査電極、信号電極、液晶素子に印加される電圧の波形図である。
【図６】図６（Ａ）〜（Ｄ）は、複数ライン同時選択駆動手法を用いた場合の走査電極、信号電極、液晶素子に印加される電圧の波形図である。
【図７】図７（Ａ）は、画素のオン・オフ状態の一例を示す図であり、図７（Ｂ）は、不一致数と信号電極データパターンとデータパターン数とＸドライバ出力電圧の関係を表す図である。
【図８】本発明の第２の実施例に係る信号電極駆動回路の全体構成を表すブロック図である。
【図９】定電圧回路の構成の一例を示す図である。
【図１０】本発明の第３の実施例に係る信号電極駆動回路の全体構成を表すブロック図である。
【図１１】電源監視回路の構成の一例を示す図である。
【図１２】電源監視回路の動作を説明するための波形図である。
【図１３】電圧平均化法を用いた場合の本発明の構成の一例を示すブロック図である。
【図１４】従来の信号電極駆動回路の全体構成を示すブロック図である。
【図１５】ハイレジタイプ（高抵抗負荷型）のＲＡＭの構成の一例を示す図である。
【符号の説明】
１０１ 低電圧振幅動作部分
１０２ 高電圧振幅動作部分
１０３ チップイネーブルコントロール回路
１０４ タイミング回路
１０５ データ入力制御回路
１０６ 入力レジスタ
１０７ 書込みレジスタ
１０８ レベルシフタ
１０９ フレームメモリ
１１０ 行アドレスレジスタ
１１１ 駆動信号決定回路
１１２ ラッチ回路
１１３ 電圧セレクタ
３０１ インバータ
３０２ Ｎチャンネルトランジスタ
３０３ Ｎチャンネルトランジスタ
３０４ Ｐチャンネルトランジスタ
３０５ Ｐチャンネルトランジスタ
４０１ 定電圧回路
５０１ Ｐチャンネルトランジスタ
５０２ Ｐチャンネルトランジスタ
５０３ Ｎチャンネルトランジスタ
５０４ Ｎチャンネルトランジスタ
５０５ Ｎチャンネルトランジスタ
５０６ 抵抗
５０７ 抵抗
５０８ オペアンプ
６０１ 電源監視回路
７０１ Ｐチャンネルトランジスタ
７０２ Ｐチャンネルトランジスタ
７０３ Ｎチャンネルトランジスタ
７０４ Ｎチャンネルトランジスタ
７０５ 抵抗
７０６ 抵抗
７０７ コンパレータ
７０８ Ｎチャンネルトランジスタ
８０１ Ｎチャンネルトランジスタ
８０２ Ｎチャンネルトランジスタ
８０３ Ｎチャンネルトランジスタ
８０４ Ｎチャンネルトランジスタ
８０５ 抵抗
８０６ 抵抗
８０７ ワードライン
８０８ ビットライン
８０９ ビットラインバー
９０１ 低電圧振幅動作部分
９０２ 高電圧振幅動作部分
９０４ ローアドレスカウンタデコーダ
９０６ タイミング回路
９０８ データ入力制御回路
９１０ チップイネーブルコントロール回路
９１２ 双方向シフトレジスタ
９１４ データレジスタ
９１６ フレームメモリ
９１８ ラッチ回路
９２１ レベルシフタ
９２２ 電圧セレクタ
９３０ レベルシフタ
９３２ 定電圧回路
【産業上の利用分野】
本発明は、液晶表示装置に利用されるＲＡＭ内蔵型の信号電極ドライバの改良に関する。
【０００２】
【従来の技術】
従来より、単純マトリクス型液晶表示装置においては、ＭＰＵ（マイクロ・プロセッサ・ユニット）側からＬＣＤモジュール（液晶パネル、ＬＣＤパネル）内の信号電極駆動回路（Ｘドライバ）へ表示データを転送する手法として、ＲＡＭ内蔵型Ｘドライバを用いる手法が知られている。この手法においては、表示データをシフトクロックにより順次Ｘドライバに転送し、この表示データを一旦内蔵ＲＡＭに書き込む。そして、この内蔵ＲＡＭから一走査ライン分の表示データを同時に読み出すことで表示動作が行われる。この手法によれば、Ｘドライバの内蔵ＲＡＭに表示データが記憶されている。従って、表示変化がない場合には、Ｘドライバに新たに表示データを転送しなくても、内蔵ＲＡＭから表示データを読み出すことで表示リフレッシュが行える。この結果、表示変化がない場合には、シフトクロックによる表示データの転送の必要が無くなり、低消費電力動作が可能となる。
【０００３】
図１４に、従来のＲＡＭ内蔵型Ｘドライバの構成の一例を示す。このＸドライバは、ローアドレスカウンタデコーダ９０４、タイミング回路９０６、データ入力制御回路９０８、チップイネーブルコントロール回路９１０、双方向シフトレジスタ９１２、データレジスタ９１４、フレームメモリ（内蔵ＲＡＭ）９１６、ラッチ回路９１８、レベルシフタ９２０、電圧セレクタ９２２を含む。ローアドレスカウンタデコーダ９０４は、フレームメモリ９１６の１ラインを順次選択する機能を有する。選択アドレスの初期化はＹＤ信号に基づいて行われ、選択アドレスは、ＬＰ信号の立ち下がりエッジ後、フレームメモリ９１６へのデータ書き込みが終了するとインクリメントされる。タイミング回路９０６は、シフトクロックＸＳＣＬに基づいて、ローアドレスカウンタデコーダ９０４を制御する等の機能を有する。データ入力制御回路９０８は、ＭＰＵからの表示データＤ0〜Ｄnを取り込み、取り込んだデータをデータレジスタ９１４に転送する。チップイネーブルコントロール回路９１０は、複数チップ使用の場合のチップ単位の自動パワーセーブを、イネーブル信号ＣＥＩ、ＣＥ０に基づき行うものである。双方向シフトレジスタ９１２は、表示データＤ0〜Ｄnをデータレジスタ９１４に書き込むためのコントロール信号をデータレジスタ９１４に出力する。データレジスタ９１４に書き込む表示データの順序はＳＨＬ信号により反転される。データレジスタ９１４は、フレームメモリ９１６への表示データの書き込みをコントロールするレジスタであり、フレームメモリ９１６へのデータ書き込みはＬＰ信号の立ち下がりエッジで行われる。
【０００４】
ラッチ回路９１８は、ローアドレスカウンタデコーダ９０４により選択されたローアドレスの表示データを、ＬＰ信号の立ち下がりエッジでフレームメモリ９１６から読み出し、レベルシフタ９２０へと出力する。レベルシフタ９２０は、信号の電圧レベルをロジック系電源レベル（ＶDD、ＶSS）から、液晶駆動系電源レベル（Ｖ0〜Ｖ5）に変換するための回路である。電圧セレクタ９２２は、信号電極Ｘ1〜Ｘmを駆動する液晶駆動電圧をＶ0〜Ｖ5から選択する機能を有する。Ｖ0〜Ｖ5のいずれを選択するかは、表示データと液晶駆動を交流化するための信号であるＦＲ信号とにより決定される。
【０００５】
上記従来例においては、図１４に示すように、ローアドレスカウンタデコーダ９０４、タイミング回路９０６、データ入力制御回路９０８、チップイネーブルコントロール回路９１０、双方向シフトレジスタ９１２、データレジスタ９１４、フレームメモリ（内蔵ＲＡＭ）９１６、ラッチ回路９１８は低電圧振幅動作部分９０１に配置されている。一方、レベルシフタ９２０、電圧セレクタ９２２は高電圧振幅動作部分９０２に配置されている。低電圧振幅動作部分９０１では、高電位側の電源電圧と低電位側の電源電圧との電圧差が小さく、高電圧振幅動作部分９０２では、高電位側の電源電圧と低電位側の電源電圧との電圧差が大きい。
【０００６】
【発明が解決しようとする課題】
さて、上記従来例においては、ＬＣＤパネルの大型化とともにＸドライバに内蔵するＲＡＭ（フレームメモリ９１６）も大容量化してきており、それはそのままチップ面積の増大につながる。チップ面積の増大化を防止するために、内蔵ＲＡＭに、フルＣＭＯＳタイプのＲＡＭではなく、ハイレジタイプのＲＡＭを採用する対策が考えられる。フルＣＭＯＳタイプのＲＡＭセルでは、ＰチャネルトランジスタとＮチャネルトランジスタとが含まれるが、ハイレジタイプのＲＡＭセルでは、高抵抗素子とＮチャンネルトランジスタとが含まれる。そして、ハイレジタイプのＲＡＭでは、ＰチャネルトランジスタがＲＡＭセル内に存在しないため、ＰチャネルトランジスタとＮチャネルトランジスタとの素子分離の必要が無く、従って大幅な小面積化が図れる。このため、チップ面積を小規模化して装置のコストを低減するためには、内蔵ＲＡＭとしてハイレジタイプのＲＡＭを採用することが望まれる。
【０００７】
一方、液晶駆動装置は、携帯用の電子機器等における液晶表示装置に使用されるため、低消費電力か望まれており、このため使用される電源電圧も低電圧化される傾向にある。従って、Ｘドライバにおいても、低電圧振幅動作部分９０１の電源電圧の低電圧化が実現されつつある。そして、この低電圧化を完全なものとするためには、Ｘドライバの低電圧振幅動作部分９０１に配置される内蔵ＲＡＭ（フレームメモリ９１６）の電源電圧も低電圧化する必要がある。
【０００８】
以上のようにチップ面積の小規模化を図るためには内蔵ＲＡＭとしてハイレジタイプのＲＡＭを採用する必要がある一方で、低電圧振幅動作部分９０１の電源電圧を低電圧化し装置の低消費電力化を図るためには内蔵ＲＡＭの電源電圧を低電圧化しなければならないという課題がある。
【０００９】
しかしながら、ハイレジタイプのＲＡＭセルにおいては、動作電源電圧が３．０Ｖよりも小さくなると書き込み動作不良や読み出し動作不良が発生し、１．５Ｖよりも小さくなるとデータの保持自体ができなくなるリテンション不良が発生しデータ化けが起こるという問題があった。この問題について、図１５を用いて以下に詳細に説明する。
【００１０】
図１５には、ハイレジタイプ（高抵抗負荷型）のＲＡＭセルの構成の一例が示される。このＲＡＭセルは、ドライブ用のＮチャンネルトランジスタ８０１、８０２（Ｔ１、Ｔ２）と、高抵抗８０５、８０６（Ｒ１、Ｒ２）とを含む。これらのＴ１、Ｔ２、Ｒ１、Ｒ２がデータ保持部分を構成している。また、このＲＡＭセルは、トランスミッションゲート用のＮチャンネルトランジスタ８０３、８０４（Ｔ３、Ｔ４）も含む。Ｔ３、Ｔ４は、ワードラインＷＬ８０７が”Ｈ”でオン状態になり、ビットラインＢＬ８０８、ビットラインバーＢＬ８０９の電位を、Ｔ１、Ｔ２、Ｒ１、Ｒ２で構成されるデータ保持部分に伝達する。
【００１１】
次に、このＲＡＭセルの基本動作について説明する。データ書き込み時は、トランスミッションゲートＴ３およびＴ４がオンして、ＢＬおよびバーＢＬ（ＢＬの反転信号）の電位がデータ保持部分に伝達される。今、仮にＢＬ＝”Ｈ”、バーＢＬ＝”Ｌ”とすると、Ｍ１およびＭ２の電位がそれぞれ”Ｈ”および”Ｌ”になる。Ｍ１の電位が”Ｈ”になるとトランジスタＴ２がオンしてＭ２の電位が”Ｌ”に安定する。また、Ｍ２の電位は”Ｌ”なのでトランジスタＴ１はオフとなり、Ｍ１の電位は”Ｈ”に安定する。この後、トランスミッションゲートＴ３およびＴ４をオフしても、Ｍ１の電位は高抵抗Ｒ１によりＨレベルにプルアップされ、Ｍ２の電位はトランジスタＴ２によりＬレベルに固定されるため、Ｍ１およびＭ２の電位が保持される。これによりデータの書き込み動作が実現される。また、読み出し時は、トランスミッションゲートＴ３およびＴ４がオンし、Ｍ１およびＭ２の電位がＢＬおよびバーＢＬに伝達される。そして、この電位をセンスアンプ等により検出することでデータの読み出し動作が実現される。
【００１２】
次に、書き込み動作不良について説明する。書き込み時においては、トランスミッションゲートＴ３、Ｔ４を介して書き込み信号が伝達される。この際に、トランスミッションゲートのＮチャンネルトランジスタのスレッシュホルド電圧Ｖth分だけ、書き込み信号の電圧が低くなる事態が生じる。仮に、ＢＬ＝”Ｈ”、バーＢＬ＝”Ｌ”を書き込む場合を考えると、Ｍ１の電位がＨレベルよりもＴ３のしきい値電圧Ｖth分だけ低くなる。この時、Ｍ１の電位がトランジスタＴ２をオンできるレベルであれば問題は生じない。しかし、動作電源電圧の低下とともにＭ１の電位も低下し、動作電源電圧が所定電圧以下になるとＭ１の電位によりＴ２をオンできなくなる。その結果、バーＢＬ側によりＭ２に”Ｌ”を書き込んでも、Ｍ２の電位は安定的に”Ｌ”にはならず、これにより書き込み動作不良が生じる。
【００１３】
次に、読み出し動作不良について説明する。読み出し時においては、読み出し前にＢＬおよびバーＢＬを”Ｈ”にプリチャージした後にトランスミッションゲートＴ３およびＴ４がオンする。ここで、今、仮にＭ１＝”Ｈ”、Ｍ２＝”Ｌ”であったとする。すると、Ｍ１の電位がＴ３のＶth分だけ低下するとともに、Ｍ２の電位がバーＢＬによって若干上昇する。この結果、オン状態であったＴ２が少しだけオフ状態に移行するとともに、オフ状態であったＴ１も少しだけオン状態に移行する。そして、動作電源電圧が低下すると、Ｔ２がさらに大きくオフ状態に移行し、Ｔ１がさらに大きくオン状態に移行し、これによりオン・オフの状態が反転する現象が起き、読み出し動作不良が生じる。このように動作電源電圧が低電圧化すると、負荷Ｒ１、Ｒ２とトランジスタＴ１、Ｔ２とのインピーダンスバランスが崩れるとともに、トランジスタのＶthの変動が安定動作に大きく影響するようになる。このため動作電源電圧を低電圧化すると、広い動作マージンを確保しにくくなる。
【００１４】
以上のように従来例においては、ハイレジタイプのＲＡＭを採用することによるチップ面積の小規模化の課題と、低電圧振幅動作部分９０１を低電圧化することによる装置の低消費電力化の課題とを両立できないという問題があった。
【００１５】
この問題は、複数ライン同時選択駆動手法と呼ばれる手法においても同様に起こる問題である。複数ライン同時選択駆動手法については、特願平５−５１５５３１、特願平５−１５２５３３において本出願人により説明されている。
【００１６】
本発明は、以上述べたような課題を解決するためになされたものであり、その目的とするところは、内蔵される表示データ記憶手段に対する電源の供給手法を改善することにより、小規模化が可能な表示データ記憶手段を採用しながら該表示データ記憶手段の正常動作を確保すると共に、低電圧振幅動作部分の更なる低電圧化を実現することにある。
【００１７】
また、本発明の他の目的は、複数ライン同時選択駆動手法を採用する液晶駆動装置において、該駆動手法において液晶駆動電源電圧が低電圧化されることを利用して、内蔵される表示データ記憶手段に対する電源の供給手法を改善することにある。
【００１８】
また、本発明の他の目的は、内蔵される表示データ記憶手段に対する電源の供給手法を改善する場合において、該表示データ記憶手段に供給される電源電圧の安定化を図ることにある。
【００１９】
また、本発明の他の目的は、内蔵される表示データ記憶手段に対する電源の供給手法を改善した場合に、供給される電源電圧の異常事態を監視すると共に、異常事態が発生した場合に表示データ記憶手段に記憶された表示データが破壊されるのを有効に防止することにある。
【００２０】
【課題を解決するための手段及び作用】
上記課題を解決するために、本発明は、コントロールロジック部を少なくとも有し第１の電源電圧群が供給されて動作する低電圧振幅動作部分と、液晶パネル上にマトリクス状に配置される液晶素子を駆動するために使用される第２の電源電圧群が供給されて動作する高電圧振幅動作部分とを含む液晶駆動装置であって、
前記第２の電源電圧群に含まれる少なくとも１対の高電位側電源電圧と低電位側電源電圧との電圧差が、前記第１の電源電圧群に含まれる高電位側電源電圧と低電位側電源電圧との電圧差よりも大きく設定され、
前記液晶パネルに画像表示を行うための表示データを記憶する表示データ記憶手段と、
前記第２の電源電圧群、あるいは、該第２の電源電圧群を電源変換手段により変換することで得られる第３の電源電圧群を、前記表示データ記憶手段の動作電源として供給する手段とを含み、
前記表示データ記憶手段が、
その正常な動作が保証される電源電圧差の下限値が、前記低電圧振幅動作部分に供給される前記第１の電源電圧群の電圧差を上回るＲＡＭであり、
前記ＲＡＭである前記表示データ記憶手段が、随時書き込み読み出し可能な複数のＲＡＭセルを含み、該ＲＡＭセルが、データを保持するための少なくとも１対のトランジスタと、該１対のトランジスタの各々に接続され該トランジスタに動作電流を供給するための高抵抗素子とを含むことを特徴とする。
【００２１】
本発明によれば、表示データ記憶手段は高電圧振幅動作部分に配置され、その動作電源は第２又は第３の電源電圧群から供給される。従って、低電圧振幅動作部分に配置されると書き込み・読み出し動作不良等を起こすような表示データ記憶手段であっても、これを高電圧振幅動作部分に配置することで正常な動作を確保することができる。一方、低電圧振幅動作部分に配置され高速に動作するロジックコントロール部に関しては、表示データ記憶手段の動作電圧とは無関係に低電圧化することが可能となる。
【００２３】
また本発明によれば、表示データ記憶手段がハイレジタイプのＲＡＭセルにより構成される。そして、このようにハイレジタイプのＲＡＭセルを採用しても、これらのＲＡＭセルは高電圧振幅動作部分に配置されることになるため、書き込み・読み出し動作不良の発生が防止される。そして、ハイレジタイプのＲＡＭセルを採用すると、従来のフルＣＭＯＳタイプのＲＡＭセルを採用する場合に比べて、大幅にチップ面積を小規模化することができる。
【００２４】
また、本発明は、前記液晶パネルが複数の走査電極とこれらと交差する複数の信号電極を含み、
前記表示データ記憶手段から読み出される表示データをラッチする手段と、ラッチされた表示データの電圧レベル変換を行うレベルシフト手段と、電圧レベル変換された表示データに基づいて前記第２の電源電圧群から液晶駆動電圧を選択し、該液晶駆動電圧を前記信号電極に出力する電圧セレクト手段とを含み、
前記ラッチ手段、前記レベルシフト手段、前記電圧セレクト手段が前記高電圧振幅動作部分に配置されていることを特徴とする。
【００２５】
本発明によれば、電圧平均化法を採用する液晶駆動装置に対して本発明の原理を適用することが可能となる。これにより、低電圧振幅動作部分に配置されると書き込み・読み出し動作不良等を起こすような表示データ記憶手段を正常に動作させることができると共に、低電圧振幅動作部分の更なる低電圧化が可能となる。なお、電圧平均化法に本発明の原理を適用する場合には、表示データ記憶手段等には、第２の電源電圧を降圧した電圧を供給することが望ましく、また、レベルシフト手段により、この降圧された電圧を第２の電源電圧のレベルまで昇圧する変換を行うことが望ましい。
【００２６】
また、本発明は、前記液晶パネルが複数の走査電極とこれらと交差する複数の信号電極を含み、
前記表示データ記憶手段から読み出される表示データと複数本が同時に選択される前記走査電極の電圧状態とから前記信号電極への駆動電圧の情報を割り出す駆動信号決定手段と、該駆動信号決定手段の出力である駆動電圧情報をラッチする手段と、ラッチされた駆動電圧情報に基づいて前記第２の電源電圧群から液晶駆動電圧を選択し、該液晶駆動電圧を前記信号電極に出力する電圧セレクト手段とを含み、
前記駆動信号決定手段、前記ラッチ手段、前記電圧セレクト手段が前記高電圧振幅動作部分に配置されていることを特徴とする。
【００２７】
本発明によれば、複数ライン同時選択駆動手法を採用する液晶駆動装置に対して本発明の原理を適用することが可能となる。そして、複数ライン同時選択駆動手法によれば、第２の電源電圧を電圧平均化法に比べて低い電圧とすることができる。従って、第２の電源電圧を降圧することなく、表示データ記憶手段に対して適正な電源電圧を供給することが可能となる。更に、表示データ記憶手段、駆動信号決定手段、ラッチ手段、電圧セレクト手段を高耐圧のプロセスで製造する必要もなくなる。
【００２８】
また、本発明は、前記電源変換手段が、前記第２の電源電圧群から定電圧の前記第３の電源電圧群を得る定電圧生成手段を含み、前記表示データ記憶手段は、該定電圧生成手段により定電圧化された第３の電源電圧群が供給されて動作することを特徴とする。
【００２９】
本発明によれば、表示データ記憶手段に対して定電圧の電源電圧を供給できる。これにより、例えば電圧セレクト手段のスイッチ動作による電圧レベルの変動等が、表示データ記憶手段の安定動作に影響を与えることが防止される。
【００３６】
また、本発明の液晶表示装置は、上記液晶駆動装置と、液晶素子がマトリクス状に配置された液晶パネルとを少なくとも含むことを特徴とする。
【００３７】
本発明によれば、液晶駆動装置のチップ面積を小規模化し、消費電力を低く抑えることができるため、この液晶駆動装置を含む液晶表示装置のコスト、消費電力を低く抑えることが可能となる。
【００３８】
【実施例】
次に、図面に基づいて本発明の実施例を説明する。
【００３９】
（第１の実施例）
１．構成及び動作
図１は、本発明の第１の実施例に係る信号電極駆動回路（Ｘドライバ）の全体構成を示すブロック図である。図１に示すＸドライバは、第１の電源電圧群によって動作する低電圧振幅動作部分１０１と、第２の電源電圧群によって動作する高電圧振幅動作部分１０２とに分けられている。 そして、第２の電源電圧群に含まれる少なくとも１対の高電位側電源電圧と低電位側電源電圧との電圧差、例えばＶ2とＶCの電圧差が、第１の電源電圧群に含まれる高電位側電源電圧ＶDDと低電位側電源電圧ＶSSとの電圧差よりも大きく設定されている。
【００４０】
さて、図１に示すＸドライバは、チップイネーブルコントロール回路１０３、タイミング回路１０４、データ入力制御回路１０５、入力レジスタ１０６、書き込みレジスタ１０７、レベルシフタ１０８、フレームメモリ（内蔵ＲＡＭ）１０９、行アドレスレジスタ１１０、駆動信号決定回路（ＭＬＳデコーダ）１１１、ラッチ回路１１２、電圧セレクタ１１３を含む。ここで、チップイネーブルコントロール回路１０３は、複数チップを使用する場合のチップ単位の自動パワーセーブを、イネーブル信号ＣＥＩ、ＣＥＯに基づいて行うものである。タイミング回路１０４は、シフトクロックＸＳＣＬ、ＹＤ信号、ＬＰ信号等に基づいて所要のタイミング信号を形成等するものである。データ入力制御回路１０５は、イネーブル信号Ｅの発生を契機にＭＰＵからＸドライバに対して転送される表示データＤ0〜Ｄnを取り込み、取り込んだデータを入力レジスタ１０６に出力するものである。入力レジスタ１０６は、表示データをシフトクロックＸＳＣＬの立ち下がりエッジで順次取り込み、１走査ライン分の表示データを格納するものである。書き込みレジスタ１０７は、入力レジスタ１０６からの１走査ライン分の表示データをラッチパルスにより一括にラッチし、例えば２走査ライン分の表示データがラッチされた段階で、これらの表示データを出力しレベルシフタ１０８を介してフレームメモリ１０９内のメモリセルに書き込むものである。
【００４１】
レベルシフタ１０８は、低電圧振幅動作部分１０１からの信号を高電圧振幅動作部分１０２に伝達する場合に、信号のレベル変換を行う機能を有する。フレームメモリ１０９は、マトリクス状に配置されたメモリセルおよびその周辺回路を含んでおり、書き込みレジスタ１０７から入力される表示データを蓄積する。行アドレスレジスタ１１０は、信号走査スタート信号ＹＤおよび後述するフィールド識別信号ＦＩＳにより初期化され、タイミング回路１０４から書き込み制御信号ＷＲあるいは読み出し制御信号ＲＤが印加される毎にフレームメモリ１０９のライン（ワード線）を順次選択する。これによりフレームメモリ１０９からは２ライン分ずつの表示データが駆動信号決定回路１１１に出力される。駆動信号決定回路（ＭＬＳデコーダ）１１１は、ＦＩＳ信号、交流化信号ＦＲおよびフレームメモリ１０９からの表示データ（２ライン分）との組み合わせから、信号電極の駆動電圧情報を割り出す。ラッチ回路１１２は、駆動信号決定回路１１１からの駆動電圧情報をＬＰ信号の立ち下がりエッジにより一括ラッチする。電圧セレクタ１１３は、ラッチ回路１１２からの駆動電圧情報に基づき、第２の電源電圧群Ｖ2、ＶC、−Ｖ2から液晶駆動電圧を選択し、該液晶駆動電圧を各信号電極Ｘ1〜Ｘmに印加するものである。
【００４２】
なお、図１においてタイミング回路１０４から出力されるラッチパルスＬＰ’およびシフトクロックＸＳＣＬ’は、それぞれＸドライバに与えられるコントロール信号ＬＰおよびＸＳＣＬから生成されるものであるが、これらの信号はＬＣＤパネル上の表示変更がともなう場合にのみ出力する信号であるため、ＬＰ、ＸＳＣＬと区別して’を付してある。
【００４３】
次に、本実施例における電源電圧の供給手法について説明する。本実施例では、低電圧振幅動作部分１０１に対しては、端子ＶDD、ＶSSにより第１の電源電圧群が供給され、高電圧振幅動作部分１０２に対しては、端子Ｖ2、ＶC、−Ｖ2により第２の電源電圧群が供給される。これらの電源の電位の関係は、ＶDDとＶ2を共通電位として図２に示すような関係となっている。即ち、ＶDD＝Ｖ2＝０Ｖとし、ＶSS＝−２．７Ｖ、ＶC＝−４．０Ｖ、−Ｖ2＝−８．０Ｖとなっている。Ｘドライバ内部の各ブロックへの電源電圧の供給について、再度、図１を用いて説明する。低電圧振幅動作部分１０１内の行アドレスレジスタ１１０、タイミング回路１０４、データ入力制御回路１０５、書き込みレジスタ１０７、入力レジスタ１０６、チップイネーブルコントロール回路１０３の各ブロックの電源端子ＶDD、ＶSSは、第１の電源電圧群が供給される端子ＶDD、ＶSSと接続される。これにより、各ブロックのＶDD端子には０Ｖ、ＶSS端子には−２．７Ｖが供給される。この結果、これらの各ブロックは電圧差２．７Ｖの電源電圧で動作することになる。また、高電圧振幅動作部分１０２内の電圧セレクタ１１３の電源端子Ｖ2、ＶC、−Ｖ2は、第２の電源電圧群が供給される端子Ｖ2、ＶC、−Ｖ2が接続される。これにより、Ｖ2端子には０Ｖ、ＶC端子には−４．０Ｖ、−Ｖ2端子には−８．０Ｖが供給される。そして、これらの電圧を電圧セレクタ１１３により選択することでＸドライバの出力Ｘ1〜Ｘmが形成される。高電圧振幅動作部分１０２内のラッチ回路１１２、駆動信号決定回路１１１、フレームメモリ１０９、レベルシフタ１０８の各ブロックの電源端子ＶDD、ＶSSは、第２の電源電圧群が供給される端子Ｖ2、ＶCが接続される。これにより、ＶDD端子には０Ｖ、ＶSS端子には−４．０Ｖが供給される。この結果、これらの各ブロックは電圧差４．０Ｖの電源電圧で動作することになる。
【００４４】
以上説明したように、本実施例のＸドライバによれば、フレームメモリ１０９には、第２の電源電圧Ｖ2、ＶCにより、４．０Ｖの電圧差を持つ電源電圧が供給される。これにより、フレームメモリ１０９をハイレジタイプ（高抵抗負荷型）のＲＡＭで構成しても（図１５参照）、ＲＡＭの安定動作が確保される。そして、フレームメモリ１０９をハイレジタイプのＲＡＭで構成することで、チップ面積の小規模化が図れる。一方、高速に動作するロジックコントロール部を含む低電圧振幅動作部分１０１には、フレームメモリ１０９を配置する必要が無くなる。このため、低電圧振幅動作部分１０１に供給される第１の電源電圧群を、例えばＶDD＝０Ｖ、ＶSS＝−２．７Ｖというようにその電圧差を低電圧化することが可能となる。これにより、高速クロック（例えば高電圧振幅動作部分のｍ倍）で動作する部分の電源電圧を低電圧化できることになるため、消費電力を大幅に減少できる。そして、更に、このような低電圧化が可能になると、低電圧振幅動作部分１０１を構成するトランジスタを微細プロセスで製造することも可能となり、よりいっそうのチップ面積の小規模化が図れる。
【００４５】
さて、本実施例では、フレームメモリ１０９に対する電源電圧の供給手法を改善するのみならず、レベルシフタ１０８の配置位置についても改善している。図３には、低電圧振幅動作部分１０１から高電圧振幅動作部分１０２に信号を伝達する場合に、信号のレベル変換を行うレベルシフタ１０８の構成の一例が示される。このレベルシフタ１０８は、入力信号Ｉを反転するインバータ３０１、入力信号Ｉによってオン・オフするＮチャンネルトランジスタ３０２、３０３、これらのトランジスタのドレイン領域の電位状態によりオン・オフするＰチャンネルトランジスタ３０４、３０５を含んでいる。電源ＶDD、ＶSSは第２の電源電圧群から供給されている。次に、このレベルシフタ１０８の動作を説明する。まず、入力信号Ｉが例えば、”Ｌ”であるとトランジスタ３０２、３０３のゲート電極の電圧レベルは、それぞれ”Ｌ”および”Ｈ”となる。これによりトランジスタ３０２がオフ、トランジスタ３０３がオンとなる。従って、トランジスタ３０４のゲート電極の電圧レベルは”Ｌ”となり、トランジスタ３０４はオンする。一方、トランジスタ３０５のゲート電極の電圧レベルは”Ｈ”となり、トランジスタ３０５はオフする。この結果、出力ＯおよびバーＯ（Ｏの反転信号）は、それぞれ”Ｌ”および”Ｈ”となり、入力Ｉがレベル変換されて出力Ｏに伝達されることになる。入力Ｉが”Ｈ”の場合は、トランジスタ３０２、３０３、トランジスタ３０４、３０５のオン・オフの関係は、それぞれ逆になる。
【００４６】
次に、本実施例におけるレベルシフタ１０８の挿入位置について説明する。高電圧振幅動作部分１０２に配置されるラッチ回路１１２、駆動信号決定回路１１１については、図４に示すように低電圧振幅動作部分１０１に配置して、第１の電源電圧群で動作させることも可能である。しかしながら、この２つの回路を低電圧振幅動作させる構成とした場合、図４に示すように、信号ＬＰ、ＦＲ、ＦＩＳをレベル変換する必要がなくなる反面、次のように複数のレベルシフタが必要になるという欠点が生じる。即ち、図４の場合には、書き込みレジスタ１０７からフレームメモリ１０９への信号伝達にはレベルアップのためのレベルシフタ１２０が、フレームメモリ１０９から駆動信号決定回路１１１への信号伝達にはレベルダウンのためのレベルシフタ１２２が、ラッチ回路１１２から電圧セレクタ１１３への信号伝達にはレベルアップのためのレベルシフタ１２４が必要になる。これらのレベルシフタ１２０、１２２、１２４を通過する信号は、ドライバの出力数（ｍ本）分だけ必要になるため、レベルシフタの占める面積が大幅に増加してドライバのチップ面積を増大化させる。そこで、本実施例では、図１に示すようにレベルシフタ１０８を配置して、レベル変換は１回のみとし、ラッチ回路１１２と駆動信号決定回路１１１とを高電圧で動作させる構成とした。高電圧振幅動作部分１０２には、低電圧振幅動作部分１０１内のコントロールロジック部のように高速クロックＸＳＣＬで動作する部分がない。従って、このような構成としても、このことがＸドライバ全体の消費電力の増加に大きな影響を与えることはない。
【００４７】
２．複数ライン同時選択駆動手法
本実施例のＸドライバは、複数ライン同時選択（Multiple Lines Selection）駆動手法に適した構成となっている。複数ライン同時選択駆動手法では、従来の１ラインずつ選択して駆動する手法と同じオン・オフ比を実現した上で、Ｘドライバ側の駆動電圧を低く抑えることができる。例えば、液晶素子のしきい値Ｖthを２．１Ｖ、デューディ比１／２４０とした場合には、Ｘドライバの最大駆動電圧振幅は、従来の駆動手法では２０Ｖ程度必要であったのに対し、複数ライン同時選択駆動手法では本実施例に示すように８．０Ｖ（Ｖ2〜−Ｖ2間）で足りる。従って、高耐圧部である電圧セレクタ１１３、レベルシフタ１２４をモノシリック化する必要が無くなる。これにより、集積度の高いＲＡＭを製造できるプロセスを利用することが可能となり、大容量のＲＡＭをＸドライバに内蔵することが可能となる。また、複数ライン同時選択駆動手法を行うためには、電圧セレクタ１１３に対する給電に、（同時選択ライン数）＋１の電源電圧が必要となる。本実施例では、同時選択ライン数を２ラインとしているため３つの電源電圧Ｖ2、Ｖc、−Ｖ2が必要となる。そして、これらの電源電圧の電圧差は、最大でも８．０Ｖと低いため、これらの電源電圧を降圧することなくＲＡＭの動作電源として使用できる。本実施例では、Ｖ2とＶCの電圧差４．０ＶをＲＡＭの動作電源として使用している。
【００４８】
次に、複数ライン同時選択手法について説明する。電圧平均化法による駆動手法では、図５（Ａ）〜（Ｄ）に示すように、走査電極Ｙ1，Ｙ2〜Ｙnを１ラインずつ順次選択して走査電圧を印加すると共に、選択された走査電極上の各画素がオンかオフかによって、それに応じた信号電極波形を、各信号電極Ｘ1，Ｘ2〜Ｘmに印加する。しかし、この手法では、駆動電圧が比較的高くなり、また、コントラストが悪く、フレーム階調を行うとフリッカーが大きい等の問題がある。そこで、上記問題を解決する手法として複数ライン同時選択駆動手法が提案されている。
【００４９】
図６（Ａ）〜（Ｄ）には、複数ライン同時選択駆動手法を用いた場合の印加電圧波形の一例が示される。図６（Ａ）〜（Ｄ）では、走査電極を順次３本ずつ同時に選択する場合が示される。例えば図７（Ａ）に示すような画素表示を行う場合には、最初に３本の走査電極Ｙ1，Ｙ2，Ｙ3を同時選択して、それらの走査電極Ｙ1，Ｙ2，Ｙ3に図６（Ａ）に示すような走査電圧を印加する。次に、走査電極Ｙ4，Ｙ5，Ｙ6を選択して、それらの走査電極Ｙ4，Ｙ5，Ｙ6に図６（Ｂ）に示す走査電圧を印加する。そして、このような同時選択を全ての走査電極Ｙ1，Ｙ2〜Ｙnについて順次行う。更に次のフレームでは電位を逆転し、液晶の交流化駆動を行う。複数ライン同時選択駆動手法では、走査電極の選択の正規直交性を保ちながら選択期間を時間的に１フレーム内に均等分散し、これと同時に走査電極を特定本数の組（ブロック）にして選択する。ここで「正規」とは、すべての走査電圧がフレーム周期単位で同一の実効電圧値（振幅値）を持つことを意味する。また「直交」とは、ある走査電極に与えられる電圧振幅が、他の任意の走査電極に与えられる電圧振幅を１選択期間毎に積和したときに、フレーム周期単位では０になることを意味する。この正規直交性は、単純マトリクス型ＬＣＤにおいては、各画素を独立してオン・オフ制御するための大前提となるものである。例えば図６（Ａ）〜（Ｄ）で、選択時のＶ1レベルを「１」，−Ｖ1レベルを「−１」とし、１フレーム分の行列式をＦ＝ｆijとした場合に、第１行目（Ｙ1）と第２行目（Ｙ2）との直交性は、
Σ(j=1〜4)ｆ1j×ｆ2j＝１＋（−１）＋（−１）＋１＝０
と検証される。
【００５０】
一方、信号側電圧波形は、例えばｈ本を同時選択する場合には、（ｈ＋１）個の離散的な電圧レベルの中から１つの電圧レベルを表示データに応じて選択することで決められる。電圧平均化法では、図５（Ａ）〜（Ｄ）に示すように、１行の選択波形に対して信号電極（行）波形は１対１に対応していた。これに対してｈ本同時選択の場合は、ｈ本の組になった行選択波形に対して等価的なオン・オフ電圧レベルを出力する必要がある。この等価的なオン・オフ電圧レベルは、オン表示データを「１」、オフ表示データを「０」としたとき、信号電極側データパターンと行列式Ｆ＝ｆijの列パターン（走査電極選択パターン）との不一致数Ｃで決められる。例えば列パターンが（１，１，１）である場合を考えると、信号電極側データパターン及びＸドライバ出力電圧は図７（Ｂ）に示すようになる。従って、列パターンが決まっていれば、Ｘドライバの出力電圧は、不一致数又は信号電極データパターンから直接Ｘドライバの出力電圧をデコードすることで決定される。即ち、駆動信号決定回路１１１が、フレームメモリ１０９からの３行分の信号電極データパターンと、ＦＲ信号と、ＦＩＳ信号とに基づいて駆動電圧情報を求め、この駆動電圧情報に基づきＸドライバの出力電圧が求められる。具体的な信号電極電圧波形は図６（Ｃ）に示すようになる。図７（Ａ）における信号電極Ｘ1と走査電極Ｙ1，Ｙ2，Ｙ3との交差画素の表示は、順に１（オン），１（オン），０（オフ）で、これに対する最初の△ｔ内の走査電極の電圧値は、順に１（Ｖ1），１（Ｖ1），０（−Ｖ1）である。従って、不一致数は０であるから、信号電極Ｘ1の最初の△ｔ内の出力電圧は、図７（Ｂ）より−Ｖ3となる。以下、同様にして信号電極の出力電圧波形が決められる。
【００５１】
本出願人は、特願平５−５１５５３１において、上記複数ライン同時選択駆動手法の改良である均等分散型の複数ライン同時選択駆動手法について説明している。この均等分散型複数ライン同時選択駆動手法は、順次複数本の走査電極を同時に選択し、かつその選択期間を１フレームの中で複数回に分けて電圧印加を行うものである。即ち、１フレーム中に１回（まとめてｈ△ｔの期間）選択するのではなく、その選択期間を１フレーム中で複数回に分けて（分散して）電圧を印加する。これにより１フレーム中に、画素には複数回電圧が印加されることになるので、明るさが維持されコントラストを高めることができる。この場合、４つの列パターンを１つずつ４回に分けて電圧印加を行ってもよいし、例えば２つずつ２回に分けて電圧印加を行っても良い。
【００５２】
さて、以上説明した複数ライン同時選択手法では、３本の走査電極を同時に選択するため、第２の電源電圧群はＶ3、Ｖ2、−Ｖ2、−Ｖ3の４レベルになる。そして、ＶDD＝Ｖ3＝０Ｖとした場合には、フレームメモリ１０９等の電源端子ＶDD、ＶSSには、Ｖ3、Ｖ2あるいはＶ3、−Ｖ2あるいはＶ3、−Ｖ3のいずれかのペアが供給される。一方、ＶSS＝−Ｖ3＝０Ｖとした場合には、フレームメモリ１０９等の電源端子ＶDD、ＶSSには、−Ｖ2、−Ｖ3あるいはＶ2、−Ｖ3あるいはＶ3、−Ｖ3のいずれかのペアが供給される。いずれにせよ、これらのペア間における電圧差（例えばＶ3、−Ｖ3の電圧差）の少なくとも１つは、低電圧振幅動作部分１０１に供給されるＶDD、ＶSS間の電圧差よりも大きくなっており、これによりフレームメモリ１０９の正常動作が保証される。以上のことは、同時に選択する本数が４本以上になり、第２の電源電圧群が５レベル以上になった場合も同様である。
【００５３】
（第２の実施例）
図１に示す第１の実施例においては、高電圧振幅動作部分１０２のラッチ回路１１２、駆動信号決定回路１１１、フレームメモリ１０９、レベルシフタ１０８に対しては、第２の電源電圧群Ｖ2、ＶCが直接供給されていた。しかし、このように直接にＶ2、ＶCを供給すると、電圧セレクタ１１３のスイッチングによる電圧レベルの変動が、これらの回路、特にフレームメモリ１０９の安定動作に影響を与える。第２の実施例は、この点を考慮したもので、第２の電源電圧群を、直接にこれらの回路に供給せずに、定電圧回路を通じて供給するものである。図８に、第２の実施例に係るＸドライバの全体構成のブロック図を示す。図８では、図１で示した構成ブロックと同じ番号を付したものは第１の実施例で説明したものと同じである。ここでは、新たに定電圧回路４０１が付加されている。この定電圧回路４０１には、第２の電源電圧群Ｖ2、ＶC、−Ｖ2が入力され、定電圧化された電圧ＶDD2＝０Ｖ、ＶSS2＝−４．０Ｖが生成されてラッチ回路１１２、駆動信号決定回路１１１、フレームメモリ１０９、レベルシフタ１０８に供給される。これにより、これらの回路の安定動作が保証される。
【００５４】
図９に定電圧回路４０１の構成の一例を示す。この定電圧回路４０１は、Ｐチャンネルトランジスタ５０１、５０２（Ｐ１、Ｐ２）、Ｎチャネルトランジスタ５０３、５０４、５０５（Ｎ１、Ｎ２、Ｎ３）、同じ抵抗値を持つ抵抗５０６、５０７（Ｒ、Ｒ）、オペアンプ５０８（ＯＰ）を含む。次に動作を説明する。Ｐ１、Ｐ２、Ｎ１、Ｎ２から構成される基準電圧発生部では、Ｐ１とＰ２のＶthが等しくしなっており、Ｐ１とＰ２、Ｎ１とＮ２のトランジスタ能力が等しくなっている。この構成により、Ａ点に（Ｖth2−Ｖth1）の基準電圧が発生する。ここで、Ｖth1、Ｖth2はそれぞれＮ１およびＮ２のしきい値電圧である。今、仮にＶth1＝２．５Ｖ、Ｖth2＝０．５Ｖとすると、Ａ点の電圧はＶcの変動に係わらず常に一定であり、−２．０Ｖとなる。そして、Ａ点はオペアンプ５０８の反転入力端子に接続される。この時、トランジスタＮ３がオンして抵抗Ｒに電流が流れると、オペアンプ５０８のイマジナリショート機能により、Ｃ点の電圧が−２．０Ｖに固定される。抵抗５０６、５０７に流れる電流は等しく、抵抗５０６、５０７の抵抗値も同じである。従って、抵抗５０６、５０７における電圧降下は等しくなり、Ｂ点の電圧は−４．０Ｖとなる。この電圧は、−Ｖ2の変動に関わらず常に一定の定電圧となる。そして、この定電圧がＶSS2としてフレームメモリ１０９等に供給される。ＶDD2に関しては、基準電圧であるＶ2＝０Ｖがそのまま供給される。以上によりフレームメモリ１０９等の安定動作が保証される。
【００５５】
（第３の実施例）
液晶表示システムにおいては、低消費電力化のために液晶駆動用電源をオフさせる場合がある。例えばディスプレイオフと呼ばれるモードでは、全ての液晶電源電圧が同電圧に固定される。液晶駆動用電源がオフすると、図１に示す第１の実施例及び図８に示す第２の実施例のＸドライバでは、高電圧振幅動作部分１０２に供給される第２の電源がオフされることになる。すると、フレームメモリ１０９に記憶されている表示データがクリアされ、喪失される事態が生じる。
【００５６】
第３の実施例は、この点を考慮したもので、第２の電源電圧群の電圧状態（オフ状態）を監視し、第２の電源がオフした場合には、第１の電源をフレームメモリに供給して表示データを保持するものである。図１０に第３の実施例に係るＸドライバの全体構成のブロック図を示す。図１０では、図１、図８で示した構成ブロックと同じ番号を付したものは第１、第２の実施例で説明したものと同じである。ここでは、第２の実施例に比べて電源監視回路６０１が新たに付加されている。この電源監視回路６０１は、高電圧振幅動作部分１０２の中のフレームメモリ１０９、駆動信号決定回路１１１、ラッチ回路１１２に供給されているＶDD2、ＶSS2の電圧差を監視する。そして、第２の電源がオン状態にあるかオフ状態にあるかを端子ＭＯＮＩを介して外部のＭＰＵ等に知らせる。従って、外部のＭＰＵ等は、Ｘドライバに表示データを送る際に、このＭＯＮＩ端子をモニタすることで表示データの転送の可否判断が可能となる。即ち、第２の電源がオフになると、フレームメモリ１０９はデータ書き込み不可になる。従って、外部のＭＰＵ等が無駄なデータをフレームメモリ１０９に書き込まないように、あるいは、実際にはデータを書き込めないのに書き込んだと誤判断しないように、ＭＯＮＩ端子を用いて電源のオン・オフ状態を外部のＭＰＵ等に知らせるのである。
【００５７】
更に、電源監視回路６０１は、第２の電源がオン状態の場合には正常に第２の電源電圧群ＶDD2、ＶSS2をフレームメモリ１０９に供給し、第２の電源がオフした場合には第１の電源電圧群ＶDD、ＶSSをフレームメモリ１０９に供給する。これにより、フレームメモリ１０９内の表示データが保持される。これは、ハイレジタイプのＲＡＭでは、第１の電源電圧（電圧差２．７Ｖ）では書き込み動作、読み出し動作を行えないが、データの保持動作は可能であるという点を利用したものである。
【００５８】
図１１には、電源監視回路４０１の構成の一例が示される。この電源監視回路４０１は、Ｐチャンネルトランジスタ７０１、７０２（Ｐ１、Ｐ２）、Ｎチャンネルトランジスタ７０３、７０４、７０８（Ｎ１、Ｎ２、Ｎ３）、抵抗値の比が５：３である抵抗７０５、７０６（５Ｒ、３Ｒ）、コンパレータ７０７（ＣＯＭＰ）を含む。次に、電源監視回路４０１の動作について図１２に示す電圧波形図を用いて説明する。Ｐ１、Ｐ２、Ｎ１、Ｎ２で構成される部分が基準電圧発生部であり、動作は定電圧回路の説明で既に述べた通りである。この基準電圧発生部はＶA＝−２．０Ｖを発生し、このＶAはコンパレータ７０７の反転入力端子に入力される。一方、コンパレータ７０７の非反転入力端子にはＶBが入力される。ここで、Ｖ2＝ＶDD＝０Ｖであるため、第２の電源がオン状態の時は、ＶDDとＶSS2間の電圧差４．０Ｖを抵抗５Ｒと３Ｒで分割した電圧がＶB＝−２．５Ｖとなる。従って、図１２に示すように、ＶA＞ＶBよりコンパレータ７０７の出力ＭＯＮＩは−２．７Ｖとなり、トランジスタＮ３はオフする。そして、Ｎ３に接続される端子ＶOUTはＶSS2と接続されており、ＶSS2には−４．０Ｖが供給されている。従って、Ｎ３がオフの場合にはＶOUTには−４．０Ｖが出力される。これにより、フレームメモリ１０９の電源端子ＶDD、ＶSSには０Ｖ、−４．０Ｖが入力され、フレームメモリ１０９の正常な読み出し・書き込み動作が保証される。
【００５９】
一方、第２の電源がオフ状態の場合には以下のようになる。即ち、図９に示した定電圧回路４０１の構成を見れば理解されるように、ＶSS2は抵抗５０６、５０７を介してＶDD（Ｖ2と同一）と接続される。従って、電源監視回路６０１の出力ＶOUTも抵抗５０６、５０７を介してＶDDと接続される。しかし、コンパレータ７０７の非反転入力にはＶB＝０Ｖが入力されるため、コンパレータ７０７の出力ＭＯＮＩは０Ｖとなり、トランジスタＮ３がオンする。この結果、ＶOUTはＶSS＝−２．７Ｖに接続され、図１２に示すようにＶOUTには−２．７Ｖが出力される。これにより、フレームメモリ１０９の電源端子ＶDD、ＶSSには０Ｖ、−２．７Ｖが入力される。従って、フレームメモリ１０９は、書き込み動作・読み出し動作を行えないが、データの保持動作は可能となり、表示データのバックアップが可能となる。
【００６０】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００６１】
例えば、上記第１〜第３の実施例では、複数ライン同時選択駆動手法を採用したＸドライバを例にとり説明を行ったが、本発明はこれに限らず電圧平均化法を用いたＸドライバにも適用できる。図１３には、この場合の構成の一例が示される。図１４と異なるのは以下の点である、まず、高電圧振幅動作部分９０２には、レベルシフタ９２１、電圧セレクタ９２２以外に、フレームメモリ９１６、ラッチ回路９１８、レベルシフタ９３０が配置され、ローアドレスカウンタデコーダ９０４、データレジスタ９１４からの信号はレベルシフタ９３０によりレベル変換されフレームメモリ９１６に入力される。また、定電圧回路９３２が設けられ、高い電圧の第２の電源電圧群が、高集積化プロセスで作られるＲＡＭが動作できる電圧ＶDD3、ＶSS3まで降圧され、フレームメモリ９１６等に供給される。また、ラッチ回路９１８と電圧セレクタ９２２との間には、ラッチ回路９１８の出力信号を第２の電源電圧群Ｖ０〜Ｖ５のレベルまで昇圧するためのレベルシフタ９２１が設けられている。この場合、フレームメモリ９１６に供給される電源電圧ＶDD3、ＶSS3間の電圧差は、例えばＶ0、Ｖ5間の電圧差よりも小さく、低電圧振幅動作部分９０１に供給されるＶDD、ＶSS間の電圧差よりも大きく設定されている。このように設定することで、フレームメモリ９１６をハイレジタイプのＲＡＭセルで構成できると共に、フレームメモリ９１６、ラッチ回路９１８を高耐圧のプロセスで製造する必要が無くなる。これにより、チップ面積の小規模化、装置の低消費電力化を図ることができる。但し、電圧平均化法を用いた場合の本発明の構成は、図１３に示す構成に限られるものではない。更に、本発明は、単純マトリクス型の液晶表示装置のみならず、他のタイプの液晶表示装置にも適用できる。
【００６２】
また、本実施例ではハイレジタイプのＲＡＭを用いた例を示したが、本発明はこれに限らない。例えば、ハイレジタイプのＲＡＭよりも低電圧で動作するＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）タイプのＲＡＭを用いてもよい。この場合には、ＴＦＴで構成するＲＡＭの正常な動作が保証される電源電圧差の下限値が、低電圧振幅動作部分に供給する第１の電源電圧群の電圧差を上回ればよい。更に、本発明は、これ以外にも、フレームメモリを構成するメモリとして、ＳＲＡＭ、ＤＲＡＭ、Ｅ2ＰＲＯＭ等のメモリを採用することもできる。また、高抵抗素子の代わりにディプレッションタイプのトランジスタを用いる構成も考えられる。
【００６３】
【発明の効果】
本発明によれば、低電圧振幅動作では読み出し・書き込み不良となる表示データ記憶手段を正常に動作させることができると共に、低電圧振幅動作部分の動作電圧を低電圧化できる。これにより、表示データ記憶手段を小規模化することが可能になると共に、消費電力の低減化を図ることができる。この結果、装置のコスト低減を図れると共に、携帯用電子機器に採用される液晶表示装置に最適な液晶駆動装置を提供できる。
【００６４】
また、本発明によれば、従来のフルＣＭＯＳタイプのＲＡＭセルを採用する場合に比べて大幅にチップ面積を小規模化することができる。
【００６５】
また、本発明によれば、電圧平均化法を採用する液晶駆動装置において、表示データ記憶手段を小規模化できると共に、消費電力の低減化を図ることができる。
【００６６】
また、本発明によれば、複数ライン同時選択駆動手法を採用する液晶駆動装置において、表示データ記憶手段を小規模化できると共に、消費電力の低減化を図ることができる。そして、表示データ記憶手段、駆動信号決定手段、ラッチ手段、電圧セレクト手段を高耐圧のプロセスで製造する必要が無くなるため、チップ面積を更に小さくすることができる。
【００６７】
また、本発明によれば、表示データ記憶手段の安定動作を保証でき、表示データが喪失したり、誤ったデータに化けることを防止できる。
【００６８】
また、本発明によれば、例えばディスプレイオフ等により第２の電源がオフ状態になった場合等でも、データを正常に保持させておくことが可能となり、装置に表示データをバックアップする機能を持たすことが可能となる。
【００６９】
また、本発明によれば、外部にあるＭＰＵ等の装置が、無駄なデータを表示データ記憶手段に書き込んだり、あるいは、実際にはデータが書き込まれていないのに書き込んだと誤判断するような事態を防止できる。
【００７０】
また、本発明によれば、第２の電源の状態を監視すると共に、第２の電源等がオフとなった場合に確実に表示データ記憶手段に第１の電源電圧を供給することが可能となる。
【００７１】
また、本発明によれば、液晶表示装置のコスト、消費電力を低く抑えることが可能となり、携帯用の電子機器等に最適な液晶表示装置を提供することができる。
【００７２】
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る信号電極駆動回路（Ｘドライバ）の全体構成を表すブロック図である。
【図２】第２の電源電圧群の電位関係を表す図である。
【図３】レベルシフタの構成の一例を示す図である。
【図４】第１の実施例において駆動信号決定回路、ラッチ回路を低電圧振幅動作部分に配置した場合の信号電極駆動回路の構成の一例を示すブロック図である。
【図５】図５（Ａ）〜（Ｄ）は、電圧平均化法を用いた場合の走査電極、信号電極、液晶素子に印加される電圧の波形図である。
【図６】図６（Ａ）〜（Ｄ）は、複数ライン同時選択駆動手法を用いた場合の走査電極、信号電極、液晶素子に印加される電圧の波形図である。
【図７】図７（Ａ）は、画素のオン・オフ状態の一例を示す図であり、図７（Ｂ）は、不一致数と信号電極データパターンとデータパターン数とＸドライバ出力電圧の関係を表す図である。
【図８】本発明の第２の実施例に係る信号電極駆動回路の全体構成を表すブロック図である。
【図９】定電圧回路の構成の一例を示す図である。
【図１０】本発明の第３の実施例に係る信号電極駆動回路の全体構成を表すブロック図である。
【図１１】電源監視回路の構成の一例を示す図である。
【図１２】電源監視回路の動作を説明するための波形図である。
【図１３】電圧平均化法を用いた場合の本発明の構成の一例を示すブロック図である。
【図１４】従来の信号電極駆動回路の全体構成を示すブロック図である。
【図１５】ハイレジタイプ（高抵抗負荷型）のＲＡＭの構成の一例を示す図である。
【符号の説明】
１０１ 低電圧振幅動作部分
１０２ 高電圧振幅動作部分
１０３ チップイネーブルコントロール回路
１０４ タイミング回路
１０５ データ入力制御回路
１０６ 入力レジスタ
１０７ 書込みレジスタ
１０８ レベルシフタ
１０９ フレームメモリ
１１０ 行アドレスレジスタ
１１１ 駆動信号決定回路
１１２ ラッチ回路
１１３ 電圧セレクタ
３０１ インバータ
３０２ Ｎチャンネルトランジスタ
３０３ Ｎチャンネルトランジスタ
３０４ Ｐチャンネルトランジスタ
３０５ Ｐチャンネルトランジスタ
４０１ 定電圧回路
５０１ Ｐチャンネルトランジスタ
５０２ Ｐチャンネルトランジスタ
５０３ Ｎチャンネルトランジスタ
５０４ Ｎチャンネルトランジスタ
５０５ Ｎチャンネルトランジスタ
５０６ 抵抗
５０７ 抵抗
５０８ オペアンプ
６０１ 電源監視回路
７０１ Ｐチャンネルトランジスタ
７０２ Ｐチャンネルトランジスタ
７０３ Ｎチャンネルトランジスタ
７０４ Ｎチャンネルトランジスタ
７０５ 抵抗
７０６ 抵抗
７０７ コンパレータ
７０８ Ｎチャンネルトランジスタ
８０１ Ｎチャンネルトランジスタ
８０２ Ｎチャンネルトランジスタ
８０３ Ｎチャンネルトランジスタ
８０４ Ｎチャンネルトランジスタ
８０５ 抵抗
８０６ 抵抗
８０７ ワードライン
８０８ ビットライン
８０９ ビットラインバー
９０１ 低電圧振幅動作部分
９０２ 高電圧振幅動作部分
９０４ ローアドレスカウンタデコーダ
９０６ タイミング回路
９０８ データ入力制御回路
９１０ チップイネーブルコントロール回路
９１２ 双方向シフトレジスタ
９１４ データレジスタ
９１６ フレームメモリ
９１８ ラッチ回路
９２１ レベルシフタ
９２２ 電圧セレクタ
９３０ レベルシフタ
９３２ 定電圧回路
Claims (5)
- コントロールロジック部を少なくとも有し第１の電源電圧群が供給されて動作する低電圧振幅動作部分と、液晶パネル上にマトリクス状に配置される液晶素子を駆動するために使用される第２の電源電圧群が供給されて動作する高電圧振幅動作部分とを含む液晶駆動装置であって、
前記第２の電源電圧群に含まれる少なくとも１対の高電位側電源電圧と低電位側電源電圧との電圧差が、前記第１の電源電圧群に含まれる高電位側電源電圧と低電位側電源電圧との電圧差よりも大きく設定され、
前記液晶パネルに画像表示を行うための表示データを記憶する表示データ記憶手段と、
前記第２の電源電圧群、あるいは、該第２の電源電圧群を電源変換手段により変換することで得られる第３の電源電圧群を、前記表示データ記憶手段の動作電源として供給する手段とを含み、
前記表示データ記憶手段が、
その正常な動作が保証される電源電圧差の下限値が、前記低電圧振幅動作部分に供給される前記第１の電源電圧群の電圧差を上回るＲＡＭであり、
前記ＲＡＭである前記表示データ記憶手段が、
随時書き込み読み出し可能な複数のＲＡＭセルを含み、
該ＲＡＭセルが、
データを保持するための少なくとも１対のトランジスタと、該１対のトランジスタの各々に接続され該トランジスタに動作電流を供給するための高抵抗素子とを含むことを特徴とする液晶駆動装置。 - 請求項１において、
前記液晶パネルが複数の走査電極とこれらと交差する複数の信号電極を含み、 前記表示データ記憶手段から読み出される表示データをラッチする手段と、ラッチされた表示データの電圧レベル変換を行うレベルシフト手段と、電圧レベル変換された表示データに基づいて前記第２の電源電圧群から液晶駆動電圧を選択し、該液晶駆動電圧を前記信号電極に出力する電圧セレクト手段とを含み、
前記ラッチ手段、前記レベルシフト手段、前記電圧セレクト手段が前記高電圧振幅動作部分に配置されていることを特徴とする液晶駆動装置。 - 請求項１において、
前記液晶パネルが複数の走査電極とこれらと交差する複数の信号電極を含み、
前記表示データ記憶手段から読み出される表示データと複数本が同時に選択される前記走査電極の電圧状態とから前記信号電極への駆動電圧の情報を割り出す駆動信号決定手段と、該駆動信号決定手段の出力である駆動電圧情報をラッチする手段と、ラッチされた駆動電圧情報に基づいて前記第２の電源電圧群から液晶駆動電圧を選択し、該液晶駆動電圧を前記信号電極に出力する電圧セレクト手段とを含み、
前記駆動信号決定手段、前記ラッチ手段、前記電圧セレクト手段が前記高電圧振幅動作部分に配置されていることを特徴とする液晶駆動装置。 - 請求項１乃至３のいずれかにおいて、
前記電源変換手段が、前記第２の電源電圧群から定電圧の前記第３の電源電圧群を得る定電圧生成手段を含み、前記表示データ記憶手段は、該定電圧生成手段により定電圧化された第３の電源電圧群が供給されて動作することを特徴とする液晶駆動装置。 - 請求項１乃至４の液晶駆動装置と、液晶素子がマトリクス状に配置された液晶パネルとを少なくとも含むことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33348194A JP3725193B2 (ja) | 1993-12-22 | 1994-12-15 | 液晶駆動装置及び液晶表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-325169 | 1993-12-22 | ||
| JP32516993 | 1993-12-22 | ||
| JP33348194A JP3725193B2 (ja) | 1993-12-22 | 1994-12-15 | 液晶駆動装置及び液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000332495A Division JP3460691B2 (ja) | 1993-12-22 | 2000-10-31 | 液晶駆動装置、液晶表示装置及び液晶駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07230265A JPH07230265A (ja) | 1995-08-29 |
| JP3725193B2 true JP3725193B2 (ja) | 2005-12-07 |
Family
ID=26571744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33348194A Expired - Fee Related JP3725193B2 (ja) | 1993-12-22 | 1994-12-15 | 液晶駆動装置及び液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3725193B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486232B1 (ko) * | 1998-02-12 | 2005-06-16 | 삼성전자주식회사 | 액정표시장치의가로전극선구동장치및그방법 |
| JP4701475B2 (ja) * | 1999-06-01 | 2011-06-15 | セイコーエプソン株式会社 | 電気光学装置の電源回路、電気光学装置の駆動回路、電気光学装置の駆動方法、電気光学装置および電子機器 |
| JP4700160B2 (ja) | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4595700B2 (ja) * | 2005-06-21 | 2010-12-08 | エプソンイメージングデバイス株式会社 | 電気光学装置、駆動方法および電子機器 |
| JP4907908B2 (ja) * | 2005-06-29 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 駆動回路及び表示装置 |
| JP6131055B2 (ja) * | 2013-01-21 | 2017-05-17 | 京楽産業．株式会社 | 遊技機 |
| JP6137841B2 (ja) * | 2013-01-21 | 2017-05-31 | 京楽産業．株式会社 | 遊技機 |
| JP6137842B2 (ja) * | 2013-01-21 | 2017-05-31 | 京楽産業．株式会社 | 遊技機 |
| JP6131054B2 (ja) * | 2013-01-21 | 2017-05-17 | 京楽産業．株式会社 | 遊技機 |
| JP2013164593A (ja) * | 2013-02-26 | 2013-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1994
- 1994-12-15 JP JP33348194A patent/JP3725193B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07230265A (ja) | 1995-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5576737A (en) | Liquid crystal drive device, liquid crystal display device, and liquid crystal drive method | |
| US6724378B2 (en) | Display driver and display unit and electronic apparatus utilizing the same | |
| US6567066B1 (en) | Driving circuit of display device | |
| US6611261B1 (en) | Liquid crystal display device having reduced number of common signal lines | |
| KR100714817B1 (ko) | 레벨 시프터, 레벨 시프트 회로, 전기 광학 장치 및 전자기기 | |
| WO2008042545A2 (en) | Reducing power consumption associated with high bias currents in systems that drive or otherwise control displays | |
| US6433768B1 (en) | Liquid crystal display device having a gray-scale voltage producing circuit | |
| US20090141013A1 (en) | Display Device and Drive Method Thereof | |
| TW522364B (en) | Liquid crystal display device | |
| JP3725193B2 (ja) | 液晶駆動装置及び液晶表示装置 | |
| US7839373B2 (en) | Display device | |
| JP2003122331A (ja) | 液晶表示装置およびこれを用いた携帯端末装置 | |
| US6795050B1 (en) | Liquid crystal display device | |
| JP2007010894A (ja) | 駆動回路及び表示装置 | |
| US7084851B2 (en) | Display device having SRAM built in pixel | |
| JP5254525B2 (ja) | ディスプレイデバイス駆動回路 | |
| JP4062256B2 (ja) | 表示ドライバ及び表示ドライバを含む電子機器 | |
| US6970161B2 (en) | Drive circuit and display unit for driving a display device and portable equipment | |
| JP4687770B2 (ja) | アクティブマトリクス型表示装置 | |
| JP2008191443A (ja) | 表示ドライバｉｃ | |
| KR20070002530A (ko) | 쉬프트 레지스터의 구동회로 | |
| JP3460691B2 (ja) | 液晶駆動装置、液晶表示装置及び液晶駆動方法 | |
| US7583246B2 (en) | Display driver, electro-optical device and drive method | |
| CN112802430B (zh) | 栅极驱动电路、tft阵列基板和显示装置 | |
| US20050073349A1 (en) | Voltage level transferring circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021119 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050808 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050921 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080930 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090930 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090930 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100930 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100930 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110930 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120930 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130930 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |