JPH10197897A - アクティブマトリクスディスプレイ - Google Patents

アクティブマトリクスディスプレイ

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JPH10197897A
JPH10197897A JP8358974A JP35897496A JPH10197897A JP H10197897 A JPH10197897 A JP H10197897A JP 8358974 A JP8358974 A JP 8358974A JP 35897496 A JP35897496 A JP 35897496A JP H10197897 A JPH10197897 A JP H10197897A
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driver circuit
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tfts
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舜平 山崎
Jun Koyama
潤 小山
Hisashi Otani
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Abstract

(57)【要約】 【課題】 多機能性および低消費電力性に優れたアクテ
ィブマトリクスディスプレイを実現するための技術を提
供する。 【解決手段】 同一基板上に画素マトリクス回路、ドラ
イバー回路およびロジック回路を搭載したシステム化ア
クティブマトリクスディスプレイを作製する。本発明の
ＴＦＴは0.05〜2 ＧＨｚの幅広い駆動周波数領域に対応
可能な特性を有し、チャネル長とゲイト絶縁膜の膜厚を
回路が要求する特性に応じて設計することで高周波駆動
用回路と低周波駆動用回路とを同一基板上に形成するこ
とを可能としている。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本明細書で開示する発明は、
結晶性を有する薄膜半導体を用いて形成した薄膜トラン
ジスタ（ＴＦＴ）で構成されるアクティブマトリクスデ
ィスプレイ（アクティブマトリクス型の液晶表示装置、
ＥＬ表示装置、ＥＣ表示装置を含む）の構成に関する。
また、その様なアクティブマトリクスディスプレイを表
示装置として使用する電気光学デバイスに関する。
【０００２】
【従来の技術】近年、ＴＦＴを用いて同一基板上に画素
マトリクス回路と駆動回路とを一体形成する技術が急速
に発達してきている。その理由は、日常生活においてア
クティブマトリクスディスプレイ（アクティブマトリク
スパネルとも呼ぶ）の需要が高まったことにある。
【０００３】アクティブマトリクスディスプレイは、マ
トリクス状に配置された複数の各画素のそれぞれにＴＦ
Ｔを配置し、各画素電極（駆動電極）に出入りする電荷
をＴＦＴのスイッチング機能により制御するものであ
る。
【０００４】その様なアクティブマトリクスディスプレ
イとしては米国特許第５２５０９３１号（Misawa et a
l. ）に開示される内容が知られている。前記した特許
では同一基板上に画素マトリクスとドライバー回路（ソ
ース線ドライバー回路とゲイト線ドライバー回路）とを
形成したアクティブマトリクスパネルおよび応用製品を
開示しており、ドライバー回路はシフトレジスタ、サン
プルホールド回路、バッファー等で構成されている旨が
記載されている。
【０００５】前記した特許に示されている様に、従来の
アクティブマトリクスディスプレイは同一基板上に画素
マトリクスとドライバー回路を構成するに止まるもので
あった。しかしながら、現在の日常生活においてはアク
ティブマトリクスディスプレイは様々な応用製品（電気
光学デバイス等）に使用され、小型化、高性能化、低消
費電力化を求める声が益々強くなってきている。
【０００６】その様な中で、最近ではアクティブマトリ
クスディスプレイの小型化、高性能化を図る手段として
ＳＯＰ（システム・オン・パネル）構想が提案されてい
る。このＳＯＰ構想とは従来はアクティブマトリクスデ
ィスプレイに外付けされていたロジック回路（表示コン
トロール回路や演算回路などの信号処理回路）を、ＴＦ
Ｔでもって同一基板上に搭載する構想である。
【０００７】しかしながら、その構想を実現しうるＴＦ
Ｔを形成する技術は未だに確立されていない。その理由
は、現在利用されているシリコン薄膜（珪素薄膜）を用
いたＴＦＴでは、ロジック回路の様な高周波駆動を必要
とする電気回路を構成することが困難だからである。
【０００８】例えば、現状において900 ℃前後の加熱処
理を経て形成されるシリコン薄膜（いわゆる高温ポリシ
リコン膜）や600 ℃以下の比較的低温で形成されるシリ
コン薄膜（いわゆる低温ポリシリコン膜）を用いたＴＦ
Ｔが発表されているが、これらのシリコン薄膜ではロジ
ック回路を構成しうる高速動作性能を有するＴＦＴの実
現は困難である。
【０００９】ＴＦＴの動作速度の向上はＴＦＴサイズを
小さくすることで一応の対処はできるが、チャネル長
（またはゲイト長）の縮小は短チャネル効果を招き、ド
レイン耐圧の低下等の不具合が生じる。従って、従来の
シリコン薄膜を用いたＴＦＴの場合、スケーリング則に
よる動作速度の向上にも限界がきており、信頼性の問題
からこれ以上動作速度を上げることは困難である。ま
た、シリコン薄膜には結晶粒と結晶粒界（グレインバン
ダリ）が不規則に存在し、結晶粒界がＴＦＴ特性に大き
く影響してバラツキを生じるといった問題もある。
【００１０】以上の様に、従来のＴＦＴ製造技術では前
記した特許に示される様なアクティブマトリクスディス
プレイを構成することはできても、さらに高速動作を必
要とするロジック回路を内蔵することは困難である。
【００１１】また、従来利用していた単結晶シリコン上
に形成したＩＧＦＥＴ（絶縁ゲイト型電界効果トランジ
スタ）の場合、単結晶の極めて優れた結晶性を利用し
て、低周波数駆動および高周波駆動のどちらにも対応可
能なＩＧＦＥＴを形成することができる。しかしなが
ら、単結晶シリコンウェハー上に形成するＩＧＦＥＴで
は、動作速度を高めるためにチャネル長を短くするとす
ぐに短チャネル効果が顕在化してしまうといった問題が
ある。
【００１２】従って、高周波駆動用のＩＧＦＥＴはチャ
ネルドープ等の特別な処理が必要となるため、製造工程
が複雑になるのを避けて高周波駆動用のＩＣチップと低
周波駆動用（高耐圧駆動用）のＩＣチップとを別々に使
い分けるのが普通である。
【００１３】従って、従来の技術では同一基板または同
一チップ上に高周波駆動用のロジック回路と低周波駆動
用のロジック回路とを混載するのは難しく、その事がＳ
ＯＰ構想を実現する上での大きな障害となっている。
【００１４】
【発明が解決しようとする課題】本発明は、以上の様な
問題点を克服し、同一基板上に高周波駆動用に対応でき
る回路と低周波駆動（または高耐圧駆動）に対応できる
回路とを混載した、低消費電力性および多機能性を有す
るアクティブマトリクスディスプレイを実現するための
技術を提供することを課題とする。また、その様なアク
ティブマトリクスディスプレイを利用した小型で安価な
電気光学デバイスを実現するための技術を提供すること
を課題とする。
【００１５】なお、本明細書中においてアクティブマト
リクスディスプレイという言葉はアクティブマトリクス
型表示装置およびその主たる機能を有する構成基板をも
含めて用いている。即ち、例えばアクティブマトリクス
型液晶表示装置を例にとると、アクティブマトリクスデ
ィスプレイという言葉にはアクティブマトリクス型液晶
表示装置のみならずアクティブマトリクス基板（ＴＦＴ
を形成する側の基板）も含まれるものとする。
【００１６】
【課題を解決するための手段】本明細書で開示する発明
は、複数のソース線、複数のゲイト線および複数のＴＦ
Ｔとを少なくとも含んで構成される画素マトリクス回路
と、前記ソース線を駆動するソース線ドライバー回路お
よび前記ゲイト線を駆動するゲイト線ドライバー回路を
少なくとも含むドライバー回路と、前記ドライバー回路
を駆動するために必要な信号と前記画素マトリクス部に
伝達される画像情報を含む信号とを処理するロジック回
路と、を同一基板上に配置して構成されるアクティブマ
トリクスディスプレイ、或いは、上記画素マトリクス回
路、ドライバー回路およびロジック回路を同一基板上に
配置したアクティブマトリクス基板ならびに該アクティ
ブマトリクス基板に対向して配置される対向基板との間
に液晶層を挟持した構成でなるアクティブマトリクスデ
ィスプレイに関するものである。
【００１７】本発明の構成の一つは、上記アクティブマ
トリクスディスプレイにおいて、前記画素マトリクス回
路、ドライバー回路およびロジック回路は結晶性を有す
るシリコン薄膜による複数のＴＦＴで構成され、前記シ
リコン薄膜は、互いに概略平行に、かつ、方向性をもっ
て成長した複数の棒状または偏平棒状結晶が集合してな
る結晶構造を有していることを特徴とする。
【００１８】また、他の発明の構成は、上記アクティブ
マトリクスディスプレイにおいて、前記画素マトリクス
回路、ドライバー回路およびロジック回路は結晶性を有
するシリコン薄膜による複数のＴＦＴで構成され、前記
シリコン薄膜を構成する棒状または偏平棒状結晶の内部
は結晶格子が連続的に連なり、キャリアにとって実質的
に単結晶と見なせることを特徴とする。
【００１９】また、他の発明の構成は、上記アクティブ
マトリクスディスプレイにおいて、前記画素マトリクス
回路、ドライバー回路およびロジック回路は結晶性を有
するシリコン薄膜による複数のＴＦＴで構成され、前記
複数のＴＦＴのサブスレッショルド係数はＮチャネル型
ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/deca
deであることを特徴とする。
【００２０】また、他の発明の構成は、上記アクティブ
マトリクスディスプレイにおいて、前記画素マトリクス
回路、ドライバー回路およびロジック回路は結晶性を有
するシリコン薄膜による複数のＴＦＴで構成され、前記
複数のＴＦＴの寸法は、該複数のＴＦＴで構成される回
路の要求する電気特性に応じて異なることを特徴とす
る。
【００２１】また、他の発明の構成は、上記アクティブ
マトリクスディスプレイにおいて、前記画素マトリクス
回路、ドライバー回路およびロジック回路は結晶性を有
するシリコン薄膜による複数のＴＦＴで構成され、前記
複数のＴＦＴのチャネル長（Ｌ）および／またはゲイト
絶縁膜の膜厚（Ｔ）は、該複数のＴＦＴで構成される回
路の要求する電気特性に応じて異なることを特徴とす
る。
【００２２】また、他の発明の構成は、上記アクティブ
マトリクスディスプレイにおいて、前記画素マトリクス
回路、ドライバー回路およびロジック回路は結晶性を有
するシリコン薄膜による複数のＴＦＴで構成され、前記
複数のＴＦＴの内、必要とする駆動周波数が0.1 ＧＨｚ
以上の回路を構成するＴＦＴのゲイト絶縁膜の膜厚は50
0 Å以下であり、必要とする動作電圧が10Ｖを超える回
路を構成するＴＦＴのゲイト絶縁膜の膜厚は1000Å以上
であることを特徴とする。
【００２３】また、他の発明の構成は、上記アクティブ
マトリクスディスプレイにおいて、前記画素マトリクス
回路、ドライバー回路およびロジック回路は結晶性を有
するシリコン薄膜による複数のＴＦＴで構成され、前記
複数のＴＦＴには高周波駆動型ＴＦＴと高耐圧駆動型Ｔ
ＦＴとが同時に存在していることを特徴とする。
【００２４】また、他の発明の構成は、上記アクティブ
マトリクスディスプレイにおいて、前記画素マトリクス
回路、ドライバー回路およびロジック回路は結晶性を有
するシリコン薄膜による複数のＴＦＴで構成され、前記
画素マトリクス回路、ドライバー回路およびロジック回
路を構成する複数の回路には駆動周波数および／または
動作電圧が異なる少なくとも二種類の回路が含まれるこ
とを特徴とする。
【００２５】以上の構成でなる本発明について、以下に
記載する実施例において詳細な説明を行うこととする。
【００２６】
【実施例】
〔実施例１〕図１に示すのは、本発明によるアクティブ
マトリクスディスプレイのブロック図である。本発明の
アクティブマトリクスディスプレイは基板１０１上に画
素マトリクス回路１０２、ソース線ドライバー回路１０
３、ゲイト線ドライバー回路１０４およびロジック回路
１０５を一体形成して構成される。
【００２７】なお、本実施例に示す回路構成は単に一実
施例を示すものであり、回路構成をこれに限定するもの
ではない。本発明の要点は、同一基板上にロジック回路
１０５を搭載していることであり、上記画素マトリクス
回路１０２、ソース線ドライバー回路１０３、ゲイト線
ドライバー回路１０４、ロジック回路１０５といった各
種回路の構成は回路設計の必要に応じて決定すれば良
い。
【００２８】図１において、ソース線ドライバー回路１
０３は主としてシフトレジスタ、レベルシフタ、バッフ
ァ、ラッチ回路等で構成され、ゲイト線ドライバー回路
１０４は主としてシフトレジスタ、マルチプレクサ、レ
ベルシフタ、バッファ等で構成されている。勿論、シフ
トレジスタを同一機能を有する回路、例えばカウンタ及
びデコーダで代用する構成としても構わない。また、図
１はデジタル対応の回路構成を示しているが、アナログ
対応ならばソース線ドライバー回路１０３にはサンプル
ホールド回路などが含まれる。
【００２９】なお、これらソース線ドライバー回路１０
３、ゲイト線ドライバー回路１０４に含まれる各種回路
は、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補
的に組み合わせたＣＭＯＳ構造でなるインバータ回路を
基本単位として構成される。勿論、片極性の回路でも良
いが、低消費電力の観点からＣＭＯＳ構造によるスタテ
ィック型又はダイナミック型回路が適している。
【００３０】また、画素マトリクス回路１０２は、ソー
ス線ドライバー回路１０３に接続される複数のソース線
１０６、１０７及びゲイト線ドライバー回路１０４に接
続される複数のゲイト線１０８、１０９とで囲まれた複
数の画素領域１１０がマトリクス状に配置されて構成さ
れる。そして、複数の画素領域１１０は画素ＴＦＴ１１
１、液晶セル１１２、補助容量１１３を含んで構成され
ている。なお、図示されていないが、液晶セル１１２は
画素電極および対向電極とその間に挟持された液晶とで
構成される。
【００３１】次に、ロジック回路１０５は、ソース線ド
ライバー回路１０３及びゲイト線ドライバー回路１０４
を駆動するためのスタートパルスやクロック信号等の処
理、画素マトリクス回路１０２に画像を表示させるため
のビデオ信号の処理等の様に、画像表示を行うに必要な
信号処理を行うために必要な回路全般を指す。
【００３２】図１に示す実施例においてロジック回路１
０５は、位相比較器１１４、ＬＰＦ（Low Pass Filter
）１１５、ＶＣＯ（電圧制御型発振器）１１６、分周
器１１７、ソース線ドライバー用（水平走査用）発振器
１１８、ゲイト線ドライバー用（垂直走査用）発振器１
１９、Ｄ／Ａコンバータ（デジタル・アナログ変換器）
１２０を含んで構成される。
【００３３】なお、本発明者らはここで図示されない他
のロジック回路、例えばイメージセンサやＣＣＤから送
られてくる信号の入出力を行うＩ／Ｏポート、アンプ系
回路（差動アンプ、オペアンプ、コンパレーター等）、
Ａ／Ｄコンバータ、データを格納するメモリ（ＲＡＭや
ＲＯＭ）、究極的には演算回路までもモノシリックに搭
載し、ＣＰＵ（中央演算処理装置）としての機能を備え
たシステムディスプレイをも実現しうると考えている。
【００３４】また、１２１はデジタル階調信号に応じた
アナログ信号の入力端子、１２２はデジタル階調信号を
選択するためのビット信号の入力端子、１２３は水平走
査用同期信号の入力端子、１２４は垂直走査用同期信号
の入力端子である。勿論、これらのアナログ信号、ビッ
ト信号、同期信号を形成する発振回路をも基板上に組み
込んでしまえば入力端子は必要なくなる。
【００３５】（本発明で必要とするシリコン薄膜につい
て）ここで、図１に示す様なアクティブマトリクスディ
スプレイを実現するにあたって最も重要な要素について
説明する。従来例で説明した様に、従来のシリコン薄膜
では高周波駆動対応の回路と低周波駆動（高耐圧駆動）
対応の回路を同一基板上に混載するのは困難である。従
って、図１に示す様なアクティブマトリクスディスプレ
イを構成するためには、幅広い周波数領域に対応できる
ＴＦＴを実現する様なシリコン薄膜を形成しなければな
らない。
【００３６】本発明は、以下に説明する全く新しいシリ
コン薄膜を活性層としたＴＦＴによって、図１に示す様
な構成のアクティブマトリクスディスプレイを実現可能
なものとしている。この全く新しいシリコン薄膜は本発
明者らが発明した材料であって、この材料を用いるＴＦ
Ｔは活性層およびゲイト絶縁膜の形成方法および活性層
を構成するシリコン薄膜の構造に特異な特徴が見られ
る。ここではまず、ゲイト絶縁膜を形成するまでの工程
について図２を用いて説明する。
【００３７】まず絶縁表面を有する基板２０１を用意す
る。本実施例では石英基板を用いるが、その上に下地膜
として酸化珪素膜等を成膜した基板を用いても良い。た
だし、本発明で利用するシリコン薄膜を形成するには 7
00〜1100℃の加熱処理が必要となるため、基板２０１は
その温度範囲に耐えうる耐熱性を有していなければなら
ない。
【００３８】次に、非晶質シリコン膜（アモルファスシ
リコン膜）２０２を100 〜750 Å(好ましくは150 〜450
Å) の厚さにプラズマＣＶＤ法、スパッタ法、減圧熱
ＣＶＤ法によって成膜する。なお、後の熱酸化工程によ
る膜減りを計算にいれて最終的に必要とする膜厚よりも
厚く成膜しておく。また、成膜ガスとしてシラン系ガス
（SiH4、Si2H6 、Si3H8 等）を用いる減圧熱ＣＶＤ法に
よると、後の結晶化工程において自然核発生率による弊
害ば少ないので好ましい。
【００３９】非晶質シリコン膜２０２を成膜したら、次
に非晶質シリコン膜２０２を結晶化させて結晶シリコン
膜（ポリシリコン膜）を得る。結晶化手段としては特開
平7-130652号公報記載の技術を利用する。同公報記載の
技術は、非晶質シリコン膜に対して触媒元素（代表的に
はＮｉ）を添加して結晶化を助長するものである。
【００４０】なお、同公報では非晶質シリコン膜の全面
に触媒元素を添加する手段と、選択的に添加する手段と
を開示しており、基本的にはどちらを用いることも可能
だが、後者を利用する方が結晶の成長方向の制御性に優
れるので望ましい。従って、本実施例では後者を利用し
た場合について説明する。
【００４１】まず、非晶質シリコン膜２０２を成膜した
ら、Ｎｉ（ニッケル）を選択的に添加するための酸化珪
素膜でなるマスク２０３を形成する。酸化珪素膜でなる
マスク２０３にはパターニングによって開口部２０４が
複数設けられており、開口部２０４の一辺は少なくとも
10μｍ以上の幅を有することが好ましい。これ以下では
後の触媒元素を含む溶液を塗布する工程において表面張
力により開口部の内部にまで溶液が到達しない恐れが生
じる。ここでは図２（Ａ）において、開口部２０４は幅
は10〜20μｍとし、その長さは紙面と垂直な方向に向か
って数十〜数百μｍの長さとすることができる。
【００４２】次に、酸素雰囲気中においてＵＶ光を照射
し、非晶質シリコン膜２０２の露出表面に極薄い酸化膜
（図示せず）を形成する。この酸化膜は、後に結晶化を
助長するニッケルを導入する際の溶液塗布工程で溶液の
濡れ性を改善するためのものである。なお、結晶化を助
長する触媒元素としては、Ｎｉ以外にもＦｅ、Ｃｏ、Ｓ
ｎ、Ｐｄ、Ｐｂ、Ｐｔ、Ｃｕ、Ａｕ等の元素を用いるこ
とができる。
【００４３】次に、所定の濃度（本実施例では重量換算
で100ppm) でニッケルを含有したニッケル硝酸塩（また
はニッケル酢酸塩）溶液を滴下し、スピンコート法によ
りニッケルを含有した薄い水膜２０５を形成する。非晶
質シリコン膜２０２中に添加するニッケル濃度は溶液塗
布工程においてニッケル塩溶液の濃度を調節することで
容易に制御することができる。（図２（Ｂ））
【００４４】次に、不活性雰囲気または水素を含む雰囲
気中において500 〜700 ℃、代表的には550 〜650 ℃の
温度で 4〜8 時間の加熱処理を加えて非晶質シリコン膜
２０２の結晶化を行う。結晶化は膜中のニッケルが核と
なって進行すると考えられる。（図２（Ｃ））
【００４５】非晶質シリコン膜２０２の結晶化はニッケ
ルを添加した開口部２０４から優先的に進行し、開口部
２０４の下には第１の結晶領域２０６が形成される。ま
た、ニッケルの拡散によりマスク２０３の下には、基板
２０１と概略平行に成長した棒状または偏平棒状結晶で
構成される第２の結晶領域２０７が形成される。２０８
は互いに逆方向から成長してきた第２の結晶領域２０７
が衝突して形成された粒界である。
【００４６】本発明ではこの第２の結晶領域のみを結晶
シリコン膜として利用する。即ち、開口部２０４の配置
によって非晶質シリコン膜２０２の結晶化領域（第２の
結晶領域２０７）、衝突による粒界２０８等の位置を制
御できるため、従来のポリシリコン膜の様に結晶粒界が
ＴＦＴ特性に影響する様なことがない。
【００４７】次に、酸化珪素膜でなるマスク２０３を除
去した後、得られた結晶シリコン膜２０７をパターニン
グによって島状に加工して図２（Ｄ）に示す様な複数の
活性層２０９を形成する。
【００４８】結晶シリコン膜でなる活性層２０９を形成
したら、活性層２０９上に酸化珪素膜でなるゲイト絶縁
膜２１０を成膜する。ゲイト絶縁膜２１０の成膜方法
は、プラズマＣＶＤ法、熱ＣＶＤ法、スパッタ法等の気
相法を用いれば良い。また、酸化珪素膜の代わりに窒化
珪素膜や酸化窒化珪素膜を用いたり、それらの絶縁膜を
積層して用いても構わない。
【００４９】このゲイト絶縁膜２１０の膜厚はＴＦＴを
利用する目的（使用する回路等）に応じて、即ち必要と
する特性に応じて決定すれば良い。なお、最終的に必要
とするゲイト絶縁膜の厚さが500 Å以下となる場合、ゲ
イト絶縁膜２１０を成膜しないでおき、後の熱酸化工程
で得られる熱酸化膜のみをゲイト絶縁膜として利用する
こともできる。
【００５０】次に、ハロゲン元素を含む雰囲気において
加熱処理を行う。この加熱処理はハロゲン元素による金
属元素のゲッタリング効果を利用して、活性層２０９中
の金属元素（特にニッケル）を除去することを第１に狙
った触媒元素のゲッタリングプロセスである。
【００５１】このゲッタリングのための加熱処理は、そ
の効果を得るために700 ℃を越える温度で行なうことが
好ましい。それ以下の温度ではゲイト絶縁膜２１０がブ
ロッキング層となって十分なゲッタリング効果を得られ
ない恐れがある。
【００５２】そのため、この加熱処理は700 ℃を超える
温度で行い、好ましくは800 〜1000℃（代表的には950
℃）とし、処理時間は 0.1〜 6時間、代表的には 0.5〜
1時間とすると十分なゲッタリング効果を得ることがで
きる。
【００５３】なお、ここでは酸素（Ｏ2 ）雰囲気中に対
して塩化水素（ＨＣｌ）を0.5 〜10体積％（本実施例で
は３体積％）の濃度で含有させた雰囲気中において、95
0 ℃、30分の加熱処理を行う例を示す。ＨＣｌ濃度を上
記濃度以上とすると、活性層２０９の表面に膜厚と同程
度の凹凸が生じてしまうため好ましくない。
【００５４】また、上述の酸化性雰囲気中に高濃度の窒
素（Ｎ2 ）を混ぜた雰囲気とすることで結晶シリコン膜
の酸化速度を低下させることができる。熱酸化反応を必
要以上に進ませずにゲッタリング時間を増やす場合に有
効な手段である。
【００５５】また、ハロゲン元素を含む化合物してＨＣ
ｌガスを用いる例を示したが、それ以外のガスとして、
代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、
ＢＣｌ3 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から
選ばれた一種または複数種のものを用いることが出来
る。また、一般にハロゲンの水素化物または有機物（炭
水素化物）を用いることもできる。
【００５６】この工程においては活性層２０９中に添加
されたニッケルがハロゲン元素（ここでは塩素）の作用
によりゲッタリングされ、揮発性の塩化ニッケルとなっ
て大気中へ離脱して除去されると考えられる。そのた
め、活性層２１１中のニッケルの濃度は 1×1017atoms/
cm3 以下にまで低減される。なお、本明細書における不
純物濃度はＳＩＭＳ分析で得られた計測値の最小値で定
義される。
【００５７】従って、図２（Ｅ）に示すハロゲン元素を
含む雰囲気における加熱処理によって活性層２１１中の
ニッケルはデバイス特性に影響を与えない程度（ 1×10
17atoms/cm3 以下、好ましくは活性層中のスピン密度以
下）にまで低減され、極めてトラップ密度の小さい活性
層を得ることができる。
【００５８】また、ゲッタリング工程を行なった場合、
活性層２０９中にはゲッタリング処理に使用したハロゲ
ン元素が 1×1015〜 1×1020atoms/cm3 の濃度で残存す
る。その際、活性層２０９と加熱処理によって形成され
る熱酸化膜との間に高濃度に分布する傾向がＳＩＭＳ分
析によって確かめられている。
【００５９】以上の様な工程で得られた活性層２１１は
特異な結晶構造体となった結晶シリコン膜で構成されて
いる。ここで上記工程に従って形成した結晶シリコン膜
を２５万倍に拡大したＴＥＭ写真を図３に示す。図３に
示す様に、上記工程で得られる結晶シリコン膜は以下に
示す様な特徴を有している。 （１）結晶格子の構造がほぼ特定方向に連続的に連なっ
ている。 （２）細い棒状（または柱状）結晶或いは細い偏平棒状
結晶に成長している。 （３）複数の棒状または偏平棒状結晶は互いに平行また
はほぼ平行に、かつ、方向性をもって成長している。
【００６０】図３に示す写真を見ると、例えば左下から
右上への斜め方向に0.15μｍ程度の幅の細い棒状結晶が
延びており、両幅端縁には明確な境界（結晶粒界）が確
認できる（写真に見られる線状等の濃淡は結晶面の向き
の違いによる）。また、複数の棒状結晶が互いに概略平
行な方向に結晶成長していることから、複数の結晶粒界
もほぼ平行に延びていることが確認できる。この結晶粒
界はキャリア（電子または正孔）にとってエネルギー障
壁となるため、キャリアは優先的に棒状結晶の内部のみ
を移動すると考えられる。
【００６１】なお、活性層２１１は上記ハロゲン元素を
含む700 ℃を超える温度での加熱処理によって著しく結
晶性が改善され、かつ、金属元素が問題とならない程度
までゲッタリング除去されている。そのため、棒状結晶
の内部は結晶格子が連続的に連なり、キャリアにとって
実質的に単結晶と見なせる領域となっていると考えられ
る。
【００６２】また、結晶格子が連続的に連なるとは棒状
結晶の内部に実質的に結晶粒界が存在していない、又は
存在するにしても電気的に不活性である状態を指す。本
発明者らは、活性層２１１を利用したＴＦＴの電気特性
（後述する）の結果から、結晶粒界が存在しているにし
ても｛１１１｝双晶粒界、｛１１１｝積層欠陥、｛２２
１｝双晶粒界などの電気的に不活性な粒界の可能性が高
いと推察している。
【００６３】また、上記加熱処理により活性層２１１と
ゲイト絶縁膜２１０の界面では熱酸化反応が進行し、形
成された熱酸化膜２１２の分だけゲイト絶縁膜２１０の
全膜厚は増加する。そのため、熱酸化膜の形成分に比例
して活性層２１１は薄膜化される。活性層の薄膜化はＴ
ＦＴのオフ電流の低減、電界効果移動度の向上などの効
果を促進する。さらに、上記ハロゲン雰囲気における加
熱処理を施した後に、窒素雰囲気中で950 ℃ 1時間程度
の加熱処理を行なうことで、ゲイト絶縁膜２１０の膜質
の向上と共に、極めて良好な半導体／絶縁膜界面が実現
される。
【００６４】（本発明で必要とするＴＦＴについて）以
上の様な活性層２１１を利用してＴＦＴを作製すると、
図４に示す様な電気特性が得られる（ＴＦＴの作製工程
については後の実施例に譲る）。図４に示すのは横軸に
ゲイト電圧（Ｖｇ）、縦軸にドレイン電圧（Ｉｄ）の対
数をとってプロットしたＮチャネル型ＴＦＴのId-Vg 曲
線（Id-Vg 特性）である。
【００６５】図４において、４０１は上記工程で得られ
た活性層を利用したＴＦＴの電気特性であり、４０２は
従来のＴＦＴの電気特性を示している。具体的には４０
２は上記工程からハロゲン元素を含む雰囲気における加
熱処理とその後の窒素アニールを削除したプロセスで作
製されたＴＦＴの電気特性である。
【００６６】両方のトランジスタ特性を比較すると、ま
ず同じゲイト電圧でも４０１で示される特性の方が 2〜
4 桁近く大きいオン電流が流れることが確認できる。な
お、オン電流とはＴＦＴがオン状態（図４においてゲイ
ト電圧が約０〜５Ｖの範囲）にある時に流れるドレイン
電流のことを指す。
【００６７】また、４０１で示される特性の方が優れた
サブスレッショルド特性を有していることも確認でき
る。サブスレッショルド特性とはＴＦＴのスイッチング
動作の急峻性を示すパラメータであり、ＴＦＴがオフ状
態からオン状態にスイッチングする際のId-Vg 曲線の立
ち上がりが急峻である程、サブスレッショルド特性は良
いと言える。
【００６８】なお、代表的な電気測定データで本発明の
ＴＦＴと従来のＴＦＴとを比較すると、次のことが確認
できる。 （１）４０２で示される特性のサブスレッショルド係数
が350mV/decade前後であるのに対し、４０１で示される
特性のサブスレッショルド係数は80mV/decade前後と小
さい。この値が小さいＴＦＴほどスイッチング性能に優
れる。 （２）電界効果移動度は４０２で示される特性で80cm2/
Vs前後であるのに対し、４０１で示される特性では250c
m2/Vs 前後と大きい。電界効果移動度が大きいＴＦＴほ
ど動作速度が速い、即ち高周波駆動が可能である。
【００６９】以上の様に、本発明のＴＦＴは極めて優れ
たスイッチング特性および高速動作特性を有しており、
図１に示す様なロジック回路１０５を形成するに足る高
速動作が可能である。即ち、高周波駆動回路と低周波駆
動回路とをシステム化した図１に示す様なアクティブマ
トリクスディスプレイを実現するためには、幅広い駆動
周波数領域に対応できる本発明のＴＦＴが必要である。
【００７０】また、上述の様なＴＦＴはＮチャネル型Ｔ
ＦＴとＰチャネル型ＴＦＴとで電気特性の差が非常に小
さい特徴がある。例えば、本発明者らが実際に試作して
測定した結果によると、しきい値電圧はＮ型で-0.5〜1.
5 Ｖ、Ｐ型で-1.5〜0.5 Ｖが得られている。また、サブ
スレッショルド係数（Ｓ値）はＮ型、Ｐ型共に60〜100m
V/decade（代表的には60〜85mV/decade ）が得られてい
る。また、電界効果移動度（μFE）はＮ型で平均して20
0 〜250cm2/Vs 、Ｐ型で150 〜200cm2/Vs の値が得られ
ている。
【００７１】この様に、本発明者らが発明した上述のＴ
ＦＴはＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとでほ
ぼ同等の性能を有しており、ＣＭＯＳ構造を構成しても
動作性能の偏りによる誤動作の発生や動作速度の低下を
招くことはない。即ち、極めて高いＴＦＴ特性をそのま
ま活用することができる。
【００７２】この点に関して、本発明者が本発明のＴＦ
Ｔを利用して試作した９段のリングオシレータの測定結
果によると、電源電圧3.3 Ｖで約450MHz、5.0 Ｖで約54
0MHzの発振周波数を記録している。これらの値は、リフ
ァレンスとした従来のＴＦＴで構成したングオシレータ
と比較して20〜30倍の高速動作が実現されていることを
意味している。
【００７３】ここで本発明のＴＦＴにおいて注目すべき
点がある。従来例ではＴＦＴの動作速度を上げるために
チャネル長を短くすると、短チャネル効果によってＴＦ
Ｔ特性が劣化することを述べた。しかしながら、上述の
本発明のＴＦＴはチャネル長が２μｍと短いにも拘わら
ず、極めて高い動作速度と高いドレイン耐圧とを有し、
加速試験による評価で信頼性の高いＴＦＴであることが
確認されている。
【００７４】本発明者らはその理由として、特異な結晶
構造体でなる本発明のシリコン薄膜がその構造上の理由
から短チャネル効果を効果的に抑制していると推察し
た。なお、短チャネル効果とはチャネル長の減少に伴っ
て生じるしきい値電圧の低下、ドレイン耐圧の劣化、サ
ブスレッショルド特性の劣化などの総称であり、基本的
にはドレイン領域側の空乏層がソース領域にまで広がる
ことで生じるパンチスルー現象に起因する。短チャネル
効果に関する詳細は「ＶＬＳＩデバイスの物理；小柳光
正他；丸善；1986」を参考にすると良い。
【００７５】ここで本発明のＴＦＴの活性層付近を上面
から見た図を図５（Ａ）に示す。図５（Ａ）において５
０１は活性層、５０２はゲイト電極であり、活性層５０
１は複数の棒状結晶５０３、結晶粒界５０４を含んで構
成される。また、活性層５０１はソース領域／チャネル
形成領域／ドレイン領域の構成で機能する。
【００７６】また、５０５で示される矢印はキャリアの
移動する方向（結晶粒界５０４と概略平行な方向）を示
し、チャネル長方向と定義する。また、５０６で示され
る矢印はチャネル長方向に垂直な方向（結晶粒界５０４
に対して概略直交する方向）であり、チャネル幅方向と
定義する。さらに、５０７をチャネル長（Ｌ）、５０８
をチャネル幅（Ｗ）として定義する。なお、チャネル長
５０７はゲイト電極５０２の線幅にほぼ一致するが、ゲ
イト電極５０２の表面に陽極酸化膜が形成されている場
合の様に、実質的に電極として機能しない領域がある場
合は必ずしも一致しない。
【００７７】本発明者らは、本発明によるＴＦＴのドレ
イン耐圧が高い理由として図５（Ａ）の結晶粒界５０４
の影響を重視した。即ち、本発明者らはチャネル形成領
域においてチャネル長方向５０５とほぼ平行に存在する
結晶粒界５０４によるエネルギー障壁がドレイン領域か
らの空乏層の広がりを効果的に抑制し、パンチスルー現
象の発生を防止していると推測した。
【００７８】その様子を図５（Ｂ）に簡略化して示す。
図５（Ｂ）は図５（Ａ）をチャネル長方向に切断した断
面図を示している。図５（Ｂ）において、５０９はソー
ス領域、５１０はドレイン領域、５１１はチャネル形成
領域、５１２がゲイト絶縁膜であり、５１３は空乏層を
示している。本発明者らの推測によれば、５１３で示さ
れる空乏層は結晶粒界５０４に起因するエネルギー障壁
によって棒状結晶５０３内部への進行を抑止され、チャ
ネル形成領域５１１の内部（５１４で示される領域）へ
と侵入することができないと考えられる。
【００７９】即ち、従来のシリコン薄膜を用いたＴＦＴ
ならば短チャネル効果の影響が顕在化する様な状態、即
ちチャネル長５０７が極めて小さいサブミクロン（0.01
〜2μｍ）領域においても、図５（Ｂ）に示す様に空乏
層の広がりを抑制することができるので短チャネル効果
を効果的に抑制できると考えられる。
【００８０】また、図５（Ｃ）は図５（Ａ）をチャネル
幅方向に切断した断面図を示している。図５（Ｃ）に示
す様に、活性層５０１は複数の棒状結晶５０３が並んだ
状態で構成されており、真性または実質的に真性な棒状
結晶５０３が複数集合することでチャネル形成領域が形
成されている。即ち、複数の棒状結晶５０３の各々は結
晶粒幅ｄ（５１５で示される）を有した微小なチャネル
形成領域であると見なせる。そのため、各々の棒状結晶
５０３において、狭チャネル効果が生じると本発明者ら
は推察している。
【００８１】ところで、狭チャネル効果とはチャネル幅
が狭くなった時にＴＦＴのしきい値電圧が増加する現象
であり、本発明のシリコン薄膜では細い棒状結晶の各々
において生じた狭チャネル効果によって、短チャネル効
果によるしきい値電圧の低下が相殺されていると考えら
れる。
【００８２】この狭チャネル効果はチャネル形成領域の
端部にエネルギー障壁の高い領域が存在することでしき
い値電圧が全体的に増加してしまうものであり、薄膜の
場合には基板に対して水平な方向と垂直な方向の２方向
で生じると考えられる。そのため、実際のキャリアはエ
ネルギー障壁の低い領域を優先的に移動する。
【００８３】また、キャリアの移動に関して、本発明の
シリコン薄膜は結晶粒界５０４と平行に移動するキャリ
アと垂直に移動するキャリアとでその挙動が異なる、即
ち異方性を有するという特徴がある。例えば、キャリア
が移動する方向とチャネル長方向５０５とが概略一致す
ることはＴＦＴの電界効果移動度を向上させる上で非常
に有効である。その理由として次のことが考えられる。
【００８４】ＴＦＴの電界効果移動度はシリコン膜中に
おけるキャリアの散乱によって決まるが、大別して格子
散乱と不純物散乱とがある。この時、日常生活で用いる
温度範囲では特に不純物散乱の影響が支配的となる。本
発明はこれに対して以下の利点を有している。 （１）キャリアが移動する柱状結晶の内部は実質的に単
結晶と見なせる領域であり、かつ、真性または実質的に
真性であるので、キャリアの移動を阻害する不純物は存
在しないと考えて良い。 （２）図５（Ａ）に示す様な状態において、結晶粒界５
０４がエネルギー的な障壁となってキャリアの移動する
方向を棒状結晶５０３の延在する方向とほぼ同一方向に
規定するので、キャリア同士の衝突による散乱の確率が
低減される。
【００８５】また、（１）において、真性または実質的
に真性であるとは以下の条件のうち、少なくとも一つを
満たすことを意味している。 シリコン膜の活性化エネルギーがほぼ1/2 （フェル
ミレベルが禁制体のほぼ中央に位置する) である。 スピン密度よりも不純物濃度が低い領域である。 意図的に不純物を添加してないアンドープな領域で
ある。 intrinsic （イントリンシック）な領域である。
【００８６】例えば、従来のシリコン薄膜を用いたＴＦ
Ｔは短チャネル効果の抑制手段としてはチャネルドープ
が一般的であるが、この手段ではチャネル形成領域にお
ける不純物濃度が増加してキャリアの移動が阻害され、
ＴＦＴの動作速度（電界効果移動度）が悪化してしま
う。ところが、前述の様に本発明のＴＦＴはシリコン薄
膜自体に短チャネル効果を抑制する効果があるため、真
性または実質的に真性なチャネル形成領域を形成するこ
とが可能なのである。
【００８７】また、逆に結晶粒界５０４がキャリアの移
動を阻害するエネルギー障壁となるので、これと直交す
る方向（チャネル幅方向）に移動するキャリアの移動度
は極めて小さいものとなってしまう。
【００８８】また、前述の様にドレイン側空乏層の広が
りを抑制することで短チャネル効果を防止することが可
能と考えられるが、短チャネル効果を防止することでド
レイン耐圧の向上と共にサブスレッショルド特性の向上
も望める。サブスレッショルド特性の向上は、本構成を
用いることでドレイン側空乏層の占める体積を減じるこ
とができるという推論から以下の様に説明できる。
【００８９】本発明者らの推察によれば、図５（Ｂ））
に示した様に効果的に空乏層の広がりが抑制されること
でドレイン側空乏層の占める体積を大幅に減じることが
できる。従って、総合的な空乏層電荷を小さくできるた
め、空乏層容量を小さくできると考えられる。ここで、
サブスレッショルド係数Ｓを導出する式は次の近似式で
表される。
【００９０】
【数１】
【００９１】数１において、ｋはボルツマン定数、Ｔは
絶対温度、ｑは電荷量、Ｃd は空乏層容量、Ｃitは界面
準位の等価容量、Ｃoxはゲイト酸化膜容量である。従っ
て、本構成では空乏層容量Ｃd および界面準位の等価容
量Ｃitを極力小さくすることでＣd ＝Ｃit＝０となる理
想状態、即ちＳ値が60mV/decade となるＴＦＴを実現し
うるのである。
【００９２】以上は本発明者らが実際に得た特異な結晶
構造体でなるシリコン薄膜と、それを用いて実際に試作
したＴＦＴの電気特性を結びつけた推察に他ならない。
しかしながら、実験データは事実であり、従来のシリコ
ン薄膜を用いたＴＦＴとはまるで異なる優れた性能を有
することは先にも述べたとおりである。
【００９３】そして、本実施例で示す様な電気特性およ
び効果を有するＴＦＴだからこそ高周波駆動にも低周波
駆動にも対応しうる回路を、従来のチャネルドープの様
な特別な工夫を要することなく同一基板上に構成するこ
とが可能となる。即ち、本実施例に示したシリコン薄膜
を得ることで、図１に示す様なアクティブマトリクスデ
ィスプレイを構成することが可能となったのである。
【００９４】〔実施例２〕本実施例では図１に示すアク
ティブマトリクスディスプレイおけるソース線ドライバ
ー回路１０３、ゲイト線ドライバー回路１０４、ロジッ
ク回路１０５を構成するための基本構造となるＣＭＯＳ
構造の断面図を図６（Ａ）に、画素マトリクス回路１０
２を構成する画素ＴＦＴ１１１及び画素領域１１０の断
面図を図６（Ｂ）に示す。なお、本実施例で示す構造は
一実施例に過ぎず、本発明を限定するものではない。
【００９５】まず、Ｎチャネル型ＴＦＴ６０１とＰチャ
ネル型ＴＦＴ６０２とを相補的に組み合わせたＣＭＯＳ
構造のついて説明する。なお、Ｎチャネル型ＴＦＴ６０
１とＰチャネル型ＴＦＴ６０２とは基本的には同一構造
である。
【００９６】図６（Ａ）において、６０３は石英基板、
６０４、６０６はそれぞれＮチャネル型ＴＦＴのソース
領域およびドレイン領域、６０５、６０７はそれぞれＰ
チャネル型ＴＦＴのはソース領域およびドレイン領域で
ある。また、６０８、６０９はそれぞれＮチャネル型Ｔ
ＦＴおよびＰチャネル型ＴＦＴに配置される一対の低濃
度不純物領域、６１０、６１１はそれぞれＮチャネル型
ＴＦＴおよびＰチャネル型ＴＦＴのチャネル形成領域で
ある。
【００９７】また、６１２、６１３はゲイト絶縁膜、６
１４、６１５はゲイト電極であり、ゲイト電極６１４、
６１５の上面および側面にはゲイト電極を陽極酸化して
得られる緻密な陽極酸化膜６１６、６１７が形成されて
いる。
【００９８】また、６１８は第１の層間絶縁膜、６１
９、６２０はソース線、６２１はドレイン線であり、そ
の上には第２の層間絶縁膜６２２、第３の層間絶縁膜６
２３、第４の層間絶縁膜６２４が形成されている。
【００９９】この時、第２の層間絶縁膜６２２は画素領
域において補助容量を構成する絶縁体となるので、窒化
珪素膜や酸化珪素膜またはそれらの積層膜で構成するこ
とが望ましい。また、第３の層間絶縁膜６２３および第
４の層間絶縁膜６２４は寄生容量の低減と平坦化効果を
狙って、比誘電率が低く容易に平坦化の可能な有機性樹
脂材料（例えばポリイミド、アクリルなど）が好まし
い。
【０１００】次に、図１における画素領域１１０および
画素ＴＦＴ１１１の断面構造について図６（Ｂ）を用い
て説明する。なお、図６（Ａ）のＣＭＯＳ構造と図６
（Ｂ）の画素ＴＦＴ６３０は同一基板上に一体形成され
るため、基本的に同一層は同一材料で形成される。
【０１０１】また、本実施例では画素ＴＦＴとして、１
つのゲイト電極で構成されるＮチャネル型ＴＦＴを実質
的に直列に３つ接続した構成を有するトリプルゲイト型
ＴＦＴを採用した場合の例を示す。
【０１０２】図６（Ｂ）において、６３１は石英基板、
６３２はソース領域、６３３はドレイン領域、６３４〜
６３６はチャネル形成領域である。なお、チャネル形成
領域６３４〜６３６の各両端には一対の低濃度不純物領
域６３７が配置されるが、活性層の基本構造は図６
（Ａ）に示したシングルゲイト型ＴＦＴも図６（Ｂ）に
示したトリプルゲイト型ＴＦＴも同じであるので詳細な
説明は省略する。勿論、図６（Ｂ）に示される活性層
は、図６（Ａ）のＮチャネル型ＴＦＴの活性層と同時に
形成される。
【０１０３】次に、６３８〜６４０で示されるのはゲイ
ト絶縁膜であり、図６（Ａ）におけるゲイト絶縁膜６１
２、６１３と同時に形成される。また、６４１はゲイト
電極、６４２はゲイト電極を陽極酸化して形成される緻
密な陽極酸化膜であり、ゲイト電極６４１は３つある様
に見えるが、実際には全て同一配線である。また、ゲイ
ト電極６４１、陽極酸化膜６４２は、それぞれ図６
（Ａ）におけるゲイト電極６１４、６１５、陽極酸化膜
６１６、６１７と同時に形成される。
【０１０４】次に、６４３は第１の層間絶縁膜、６４４
はソース線、６４５は接続配線、６４６はソース線６４
４と隣接する別のソース線である。ソース線６４４、６
４６、接続配線６４５は、図６（Ａ）におけるソース線
６１９、６２０、ドレイン線６２１と同一の層で構成さ
れる。本実施例の構成では、図６（Ｂ）に示す様に接続
配線６５１を長めに形成しておき、後に形成される補助
容量の面積を稼ぐ（容量を稼ぐ）様にする。
【０１０５】また、６４７は第２の層間絶縁膜、６４８
は第３の層間絶縁膜であり、それぞれ図６（Ａ）におけ
る第２の層間絶縁膜６２２、第３の層間絶縁膜６２３と
同時に形成される層である。また、第３の層間絶縁膜６
４８は６４９で示される領域において除去され、その上
にブラックマスク６５０が形成される。従って、６４９
で示される領域では、接続配線６４５と第２の層間絶縁
膜６４７とブラックマスク６５０との積層構造でなる補
助容量６５１が形成される。
【０１０６】補助容量６５１を図６（Ｂ）に示す様な構
成とすると、補助容量のキャパシタンス（容量）が第２
の層間絶縁膜６４７で決まるので、比誘電率の高い材料
を用いること或いは膜厚を薄くすることで容量を稼ぐこ
とができる。例えば、第２の層間絶縁膜６４７としては
比誘電率の高い絶縁膜が好ましい。また、その膜厚は10
0 〜300 Åの厚さが適当である。
【０１０７】ただし、補助容量６５１を形成するには６
４９で示される領域において第２の層間絶縁膜６４７の
みを残して第３の層間絶縁膜６４８を除去しなくてはな
らないので、第２、第３の層間絶縁膜はそれぞれエッチ
ングの選択性が採れなくてはならない。その様な意味
で、第２の層間絶縁膜６４７としては酸化珪素膜または
酸化珪素膜と窒化珪素膜との積層膜が有効である。
【０１０８】次に、ブラックマスク６５０は第４の層間
絶縁膜６５２で覆われ、その上には画素電極６５３が形
成される。この時、画素電極６５３は接続配線６４５を
介してドレイン領域６３３と電気的に接続する。このた
め、補助容量６５１は画素電極６５３に対して直列に接
続された容量と見なせる。なお、第４の層間絶縁膜６５
２は図６（Ａ）における第４の層間絶縁膜６２４と同一
層である。
【０１０９】６５４で示される基板は対向電極６５５を
成膜した対向基板であって、アクティブマトリクス基板
６３１と対向基板６５４とを貼り合わせることで液晶層
６５６を挟持し、図１における液晶セル１１２が形成さ
れる。
【０１１０】次に、図７を用いて画素領域１１０の上面
図を説明する。なお、図７においては画素電極７１４よ
りも上の層（液晶層や対向基板等）を図示しないが、基
本的にはＡ−Ａ’で示される点線で切断した断面図が図
６（Ｂ）に相当する。
【０１１１】図７において７０１、７０２は活性層、７
０３、７０４はゲイト線、７０５、７０６はソース線で
ある。実際には複数本のソース線とゲイト配線とが直交
する様に配置され、ソース線とゲイト線とで囲まれた複
数のマトリクス状に配置された領域が図１における画素
領域１１０として機能する。また、ゲイト配線７０４は
図６（Ｂ）のゲイト電極６４１に、ソース線７０５、７
０６はそれぞれ図６（Ｂ）のソース線６４４、６４６に
相当する。
【０１１２】また、活性層７０２の上方では３箇所にお
いてゲイト線７０４が重畳する。即ち、３つの画素ＴＦ
Ｔを直列に接続したのと同様の構造となるトリプルゲイ
ト型ＴＦＴが構成される。勿論、ここでは一例としてト
リプルゲイト型ＴＦＴの例を示したが、シングルゲイト
型ＴＦＴであっても構わない。
【０１１３】また、ゲイト配線７０５、７０６を活性層
７０１、７０２よりも下層に配置して逆スタガ型ＴＦＴ
の様な構造とすることも可能である。その場合、シリコ
ン薄膜の作製過程で行われる図２（Ｅ）の様な加熱処理
にも耐えうる様に、ゲイト電極としてはポリシリコン膜
の様な耐熱性の高い材料を用いるのが好ましい。
【０１１４】次に、７０７は活性層７０２（ソース領域
６３２）とソース線７０５とのコンタクト部、７０８は
活性層７０２（ドレイン領域６３３）と接続配線７０９
とのコンタクト部、７１０は接続配線７０９と画素電極
７１１とのコンタクト部である。接続配線７０９は図６
（Ｂ）における接続配線６４５に相当する。
【０１１５】７１２の斜線で示される領域は図６（Ｂ）
において６５０で示されるブラックマスクであり、活性
層７０１、７０２、ゲイト配線７０３、７０４、ソース
線７０５、７０６上を遮蔽する様にして形成される。ま
た、ブラックマスク７１２は７１３で示される領域（図
６（Ｂ）における６４９で示される領域）において接続
配線７０９と重畳し、接続配線７０９との間に補助容量
を形成する。
【０１１６】また、ブラックマスク７１２上には第２の
層間絶縁膜６５２を介して画素電極７１１（図６（Ｂ）
の画素電極６５３に相当する）が配置されている。画素
電極７１４はその淵部分が必ずブラックマスク７１２に
よって遮光される構成とし、ブラックマスク７１２と重
畳しない７１４で示される領域が画像を形成する画像表
示領域となる。なお、実際には、画素電極７１１の上に
は図６（Ｂ）に示す様に対向基板６５４、対向電極６５
５、液晶層６５６が配置されて図１に示す液晶セル１１
２を構成する。
【０１１７】次に、図６（Ａ）に示したＣＭＯＳ構造及
び図６（Ｂ）に示した画素領域を同一基板上に形成する
ための作製工程について、図８、図９を用いて説明す
る。なお、対応関係を明確にするために図６（Ａ）、図
６（Ｂ）の説明で用いた符号を必要に応じて使用する。
【０１１８】まず、石英基板８０１上に実施例１に示し
た工程によって本発明のシリコン薄膜でなる活性層８０
２〜８０４および後のゲイト絶縁膜の原型となる第１の
絶縁膜８０５を形成する。この時、８０２がＮチャネル
型ＴＦＴ６０１の活性層、８０３がＰチャネル型ＴＦＴ
６０２の活性層、６０３が画素ＴＦＴ６３０の活性層と
なる。（図８（Ａ））
【０１１９】以下に記載するゲイト電極の形成からイオ
ン注入に至るまでの工程は本発明者らによる特開平7-13
5318号公報記載の技術によるものである。従って、詳細
な条件等は同公報を参考にすると良い。
【０１２０】活性層８０２〜８０４の上方にアルミニウ
ムを主成分とする材料でなるパターンを形成した後、２
度の陽極酸化により多孔質状の陽極酸化膜８０６〜８０
８および緻密な陽極酸化膜６１６、６１７、６４２を形
成する。また、陽極酸化工程の後、ゲイト電極６１４、
６１５、６４１が画定する。また、前述の様に画素ＴＦ
Ｔ６３０は図７の様な構成のトリプルゲイト型ＴＦＴで
あるのでゲイト電極６４１、多孔質状の陽極酸化膜８０
８、緻密な陽極酸化膜６４２は図示される３つのパター
ン全てに共通である。
【０１２１】こうして図８（Ｂ）に示す状態が得られた
ら、ゲイト電極および多孔質状の陽極酸化膜をマスクと
して第１の絶縁膜８０５のドライエッチングを行い、ゲ
イト絶縁膜６１２、６１３、６３８〜６４０を形成す
る。
【０１２２】そして、多孔質状の陽極酸化膜８０６〜８
０８を除去し、高加速Ｐイオン注入及び低加速Ｐイオン
注入を行う。この工程によってＮチャネル型ＴＦＴ６０
１のソース領域６０４、ドレイン領域６０６、低濃度不
純物領域（ＬＤＤ領域と呼ばれる場合もある）６０８、
チャネル形成領域６１０が形成される。また、画素ＴＦ
Ｔ６３０（Ｎチャネル型）のソース領域６３２、ドレイ
ン領域６３３、低濃度不純物領域６３７、チャネル形成
領域６３４〜６３６が形成される。
【０１２３】なお、この時Ｐチャネル型ＴＦＴ６０２の
活性層にもＰイオンが添加されて前述のソース領域６０
４、ドレイン領域６０６と同濃度のＰイオンを含んだ領
域８０９、８１０及び前述の低濃度不純物領域６０８と
同濃度のＰイオンを含んだ領域８１１が形成される。
【０１２４】次に、Ｐチャネル型ＴＦＴ６０２のみが露
出する様にレジストマスク８１２を設け、高加速Ｂイオ
ン注入及び低加速Ｂイオン注入を行う。この工程によっ
て図８（Ｃ）におけるＰイオンを含んだ領域８０９〜８
１１は全てＰ型に反転してＰチャネル型ＴＦＴ６０２の
ソース領域６０５、ドレイン領域６０７、低濃度不純物
領域６０９、チャネル形成領域６１１が形成される。
（図８（Ｄ））
【０１２５】以上の様なイオン注入工程を利用すると、
１回のパターニング工程のみでＮチャネル型ＴＦＴの活
性層とＰチャネル型ＴＦＴの活性層とを同一基板上に形
成することができる。特に、本実施例では特開平7-1353
18号公報記載の技術と組み合わせて利用しているので、
サイドウォールを形成する様な特殊な工程を必要としな
いで容易に低濃度不純物領域を形成することができる。
【０１２６】また、イオン注入工程の後には添加した不
純物イオンの活性化及びイオン注入で乱れた活性層の結
晶性の修復を行う。活性化手段としてはファーネスアニ
ール、レーザーアニール、ランプアニール等の加熱手段
を用いれば良い。
【０１２７】次に、第１の層間絶縁膜６１８（または６
４３）として酸化珪素膜を成膜し、コンタクトホールを
形成した後、ソース線６１９、６２０、６４４、６４６
及びドレイン線６２１、接続配線６４５を形成する。そ
の後、第２の層間絶縁膜６２２（または６４７）として
500 Å厚の窒化珪素膜および250 Å厚の酸化珪素膜の順
に積層膜を形成する。
【０１２８】さらに、第３の層間絶縁膜６２３（または
６４８）としてポリイミドを 0.5〜3 μｍ（好ましくは
1〜1.5 μｍ）の厚さに形成する。また、第３の層間絶
縁膜６２３において６４９で示される領域には補助容量
を形成するための開口部を設けておく。開口部の形成は
ドライエッチング法によって行えば良い。この時、第２
の層間絶縁膜６２２の酸化珪素膜がポリイミドのエッチ
ングストッパーとして機能する。（図９（Ａ））
【０１２９】次に、ブラックマスク６５０としてチタン
膜を2000Åの厚さに形成し、同時に補助容量６５１が形
成される。さらに、第４の層間絶縁膜６２４（または６
５２）としてポリイミドを 0.5〜3 μｍ（好ましくは 1
〜1.5 μｍ）の厚さに成膜する。そして、コンタクトホ
ールを形成した後、透明導電膜でなる画素電極６５３を
形成する。
【０１３０】この様に、第３の層間絶縁膜６２３及び第
４の層間絶縁膜６２４を有機性樹脂材料（代表的にはポ
リイミド、アクリル、ポリアミド、ポリイミドアミド
等）で形成することは本発明において重要な要素であ
る。有機性樹脂材料の最も大きな特徴は比誘電率が低い
（2.0 〜3.4 程度）ことであり、これにより配線間の寄
生容量を大幅に低減することができる。即ち、ロジック
回路など高周波駆動を必要とする回路を構成する際に動
作速度の低下を効果的に抑制することができる。
【０１３１】最後に、得られたＴＦＴ全体を水素雰囲気
において加熱処理して水素化を行い、活性層中のダング
リングボンドの低減を図る。こうして、図９（Ｂ）に示
す様な、ＣＭＯＳ構造および画素ＴＦＴが同一基板上に
一体形成されたアクティブマトリクスディスプレイが完
成する。なお、完成したＴＦＴを窒化珪素膜等のパッシ
ベーション膜で覆うことはＴＦＴの経時劣化を防ぐ上で
有効である。
【０１３２】〔実施例３〕実施例１には図１に示すアク
ティブマトリクスディスプレイを構成するにあたって本
発明者らの発明したシリコン薄膜が必要であることを述
べ、実施例２では実際にそのシリコン薄膜を用いたＴＦ
Ｔで構成されるＣＭＯＳ構造および画素ＴＦＴ構造並び
にその作製工程について説明した。
【０１３３】本実施例では図１に示した様なアクティブ
マトリクスディスプレイに本発明のＴＦＴを配置する場
合を想定して、用途別（回路構成別）に最適な回路特性
を得るための構成について説明する。
【０１３４】本実施例の基本的な主旨は、ロジック回路
毎に必要とする駆動能力が異なることを踏まえて、ロジ
ック毎に最適な特性或いは最低限必要な特性が得られる
様に回路を構成するＴＦＴの構造を最適化することにあ
る。そのための手段について、図１０（Ａ）に示す様な
ブロック図で示されるＶＧＡ（ 640×480 画素）対応の
アクティブマトリクス型液晶表示装置を構成した場合を
想定して説明する。
【０１３５】図１０（Ａ）において、１１は画素マトリ
クス回路、１２は水平走査用発振器、１３は水平走査用
シフトレジスタ、１４はＤ／Ａコンバータ、１５は垂直
走査用発振器、１６は垂直走査用シフトレジスタ、１
７、１８はバッファである。ここではデジタル駆動を念
頭においた回路構成としているので、水平走査用シフト
レジスタ１３にはラッチ回路が含まれる。また、１９は
位相比較器（ローパスフィルターを含む）、２０は電圧
制御型発振器、２１は分周器、２２は演算回路、２３は
メモリ回路である。また、２４は水平・垂直同期信号、
２５は階調表示のためのアナログ信号、２６はアナログ
信号２５を選択するためのビット信号（デジタル信
号）、２７は外部から送られる画像信号である。
【０１３６】なお、図１で示したアクティブマトリクス
ディスプレイにおいて、ロジック回路１０５には、図１
０（Ａ）における水平走査用発振器１２、Ａ／Ｄコンバ
ータ１４、垂直走査用発振器１５、位相比較器１９、電
圧制御型発振器２０、分周器２１、演算回路２２、メモ
リ回路２３等の全ての回路が含まれ、必要に応じて適当
な配置で形成すれば良い。
【０１３７】図１０（Ａ）に示す様なブロック図におい
て、各機能を有する電気回路（画素マトリクス回路、ド
ライバー回路およびロジック回路）はその機能によって
異なる性能（特性）が要求される。特に、ロジック回路
は従来ＩＣで行ってきた処理をＴＦＴで行うことになる
ため、駆動周波数（その回路を駆動するためのクロック
周波数等）は非常に高いものまで要求される。
【０１３８】駆動周波数は基本的には速ければ速い程良
いとも言えるのだが、最大駆動周波数は回路を構成する
個々のＴＦＴの性能が大きく影響するため、実施例１で
説明した様な高速駆動の可能なＴＦＴを使用することが
前提となる。
【０１３９】例えば、ＶＧＡの場合、水平・垂直同期信
号２４およびクロック信号は２５ＭＨｚ程度である。即
ち、画像信号を忠実にディスプレイに再現するためには
水平走査用シフトレジスタ１３、垂直走査用シフトレジ
スタ１６を駆動するクロック周波数としては、最低限で
も２５ＭＨｚ、好ましくは５０ＭＨｚ程度が要求され
る。そのため、各シフトレジスタ１３、１６からソース
信号やゲイト信号を受け取るＤ／Ａコンバータ１４、バ
ッファ１７、１８、画素マトリクス回路１１も全て５０
ＭＨｚ（0.05ＧＨｚ）程度の駆動周波数が必要とされ
る。
【０１４０】また、各シフトレジスタ１３、１６に対し
て水平・垂直同期信号２４と同期したクロック信号を発
振する水平走査用発振器１２、垂直走査用発振器１５
は、シフトレジスタ１３、１６の数倍の駆動周波数が必
要となるため、0.1 〜0.5 ＧＨｚ程度の高い駆動周波数
が必要とされる場合がある。
【０１４１】さらに、このクロック信号と水平・垂直同
期信号２４との位相差を補正して同期させるための機能
は、位相比較器１９、電圧制御型発振器２０、分周器２
１によって行われる。そのため、位相比較器１９、電圧
制御型発振器２０、分周器２１のそれぞれもまた、0.1
〜0.5 ＧＨｚ程度の駆動周波数が必要となる。
【０１４２】また、図１０（Ａ）のブロック図に示され
る様に、演算回路２２において水平・垂直同期信号２４
やアナログ信号２５を発振する構成とする場合、演算回
路２２には極めて高い駆動周波数（0.2 〜2 ＧＨｚ）が
要求されうる。それと同時に画像信号を一時的に記憶し
ておくためのメモリ回路２３も、演算回路２２との情報
を高速に行うためには0.2 〜2 ＧＨｚもの駆動周波数が
必要となる。
【０１４３】以上の様に、図１０のブロック図で示され
る様な回路構成を同一基板上に形成するためには、極め
て幅広い駆動周波数域に対応できるＴＦＴを実現しなく
てはならない。だが本発明の場合には、個々のＴＦＴの
周波数特性が理論的にチャネル長Ｌの２乗の逆数に比例
して増加することを利用して、チャネル長の制御によっ
て所望の周波数を得ることができる。
【０１４４】勿論、チャネル長を変えるだけで所望の駆
動周波数を得られるという特徴は、本発明に用いるシリ
コン薄膜がその特異な結晶構造によってチャネルドープ
法を用いずに短チャネル効果を抑制できるため得られる
のである。
【０１４５】ところで、チャネル長（Ｌ）を小さくする
ことで周波数特性の向上を図ると、一方でＴＦＴのドレ
イン耐圧が問題となる。この問題はドレイン近傍にかか
る電界を弱めることで解決できる。この様な場合、高周
波駆動をさせつつドレイン耐圧を確保するためには、動
作電圧（電源電圧：ＶDD）を下げてドレイン接合にかか
る負担を低減することが好ましい。そのためにはしきい
値電圧を下げる必要が生じる。
【０１４６】従来は短チャネル効果によるしきい値電圧
の低下をチャネルドープによって抑制していたが、本発
明のＴＦＴの場合にはシリコン薄膜に生じる狭チャネル
効果によって相殺している。そのため、ゲイト絶縁膜の
膜厚を薄くすることで容易にしきい値電圧の制御を行う
ことができる。
【０１４７】その場合、ゲイト絶縁膜の膜厚の制御は、
マスクを使って選択的に積層する方法や、いわゆる LOC
OS法の様にマスクを用いて選択的にシリコン薄膜を酸化
する方法などを用いれば良い。
【０１４８】従って、チャネル長（Ｌ）およびゲイト絶
縁膜の膜厚（Ｔ）を必要な回路に応じて変化させること
で所望の駆動周波数および動作電圧での動作を行わせる
ことが可能となる。ただし、この様な本実施例の構成は
実施例１に示した本発明のＴＦＴだからこそ可能なので
あって、従来のＴＦＴでは短チャネル効果の影響を受け
てしまって本構成を実施するのは極めて困難である。
【０１４９】また、適切な回路設計を行うためには、駆
動周波数だけでなく必要とする動作電圧をも考慮してお
くことが必要であるが、消費電力は動作電圧（ＶDD）の
２乗に比例して増加するため、基本的に動作電圧は低い
ことが望ましい。
【０１５０】しかしながら、図１０（Ａ）において画素
マトリクス回路１１を構成する画素ＴＦＴは、液晶材料
のしきい値電圧（ＴＮ材料で±５Ｖ）と画素ＴＦＴ自身
のしきい値電圧（マージンをみて± 2〜3 Ｖ）を考慮す
るため、現状では14〜16Ｖ程度の動作電圧が必要とな
る。
【０１５１】従って、図１０（Ａ）においては画素マト
リクス回路１１、シフトレジスタ１３、１６、Ｄ／Ａコ
ンバータ１４、バッファ１７、１８等で14〜16Ｖ前後が
必要となる。また、図１０（Ａ）のブロック図には図示
していないが、バッファの前にレベルシフタがあればそ
の動作電圧も14〜16Ｖ前後とする。
【０１５２】以上の様に、現状の液晶表示装置では主に
液晶材料の制約があって画素マトリクス回路周辺は動作
電圧が14〜16Ｖ程度であることが多い。そこで、本実施
例では動作電圧14〜16Ｖ程度、駆動周波数５０ＭＨｚの
性能を有する回路を構成する為に図１０（Ｂ）に示す様
なＣＭＯＳ構造を採用する。
【０１５３】図１０（Ｂ）は図６（Ａ）で説明したＣＭ
ＯＳ構造であり、ここでは構造についての詳細な説明を
省略する。図１０（Ｂ）において重要なのは、ＴＦＴの
チャネル長（Ｌ１）２８及びゲイト絶縁膜の膜厚（Ｔ
１）２９である。なお、ここで言うチャネル長とは、チ
ャネル形成領域の長さ、即ち実質的に電極として機能し
うるゲイト電極の線幅に相当する。従って、チャネル長
にはオフセット領域やＬＤＤ領域等の長さは含まれな
い。
【０１５４】図１０（Ｂ）の構造を利用すべき回路の場
合、駆動周波数は５０ＭＨｚ程度であるため、本発明の
ＴＦＴの場合、チャネル長（Ｌ１）２８は 1.5〜2.5
（代表的には2 μｍ）で十分である。また、動作電圧は
14〜16Ｖと高いのでゲイト絶縁膜の膜厚（Ｔ１）は1000
〜2000Å（代表的には1200Å）と少し厚めに形成するこ
とでドレイン耐圧を高める。
【０１５５】なお、図１０（Ｂ）に示した様な10Ｖを超
える高い動作電圧領域で駆動する必要のあるＴＦＴを本
発明者らは高耐圧駆動型ＴＦＴ（または低周波駆動型Ｔ
ＦＴ）と呼んでいる。高耐圧駆動型ＴＦＴはゲイト絶縁
膜の膜厚を1000Å以上とすることが望ましい。
【０１５６】なお、本発明のＴＦＴは１６Ｖ駆動でも問
題なく動作することが実験的に確かめられているが、ト
リプルゲイト型の画素ＴＦＴを利用したり、シフトレジ
スタ１３、１６、Ｄ／Ａコンバータ１４を 9〜10Ｖで駆
動させるなど、ＴＦＴのドレイン耐圧に余裕を持たせる
工夫を行うことは信頼性の向上や消費電力の低減に有効
である。また、 9〜10Ｖで駆動させるＴＦＴはゲイト絶
縁膜の膜厚を 700〜1000Å（代表的には800 Å）程度と
することで駆動周波数をより高めることもできる。
【０１５７】次に、水平走査用発振器１２、垂直走査用
発振器１５、位相比較器１９、電圧制御型発振器２０、
分周器２１の場合についてであるが、これらの回路は
0.1〜0.5 ＧＨｚ程度の駆動周波数を必要とするため、
図１０（Ｃ）に示す様なＣＭＯＳ構造を採用する。
【０１５８】図１０（Ｃ）に示すＣＭＯＳ構造の特徴
は、図１０（Ｂ）に示したＣＭＯＳ構造よりもチャネル
長（Ｌ２）３０が小さくなり、ゲイト絶縁膜の膜厚（Ｔ
２）３１が薄くなったことにある。即ち、デバイス寸法
が全体的に図１０（Ｂ）の構造よりも小さくなってい
る。
【０１５９】本発明のＴＦＴの場合、 0.1〜0.5 ＧＨｚ
程度の駆動周波数を実現するためにはチャネル長（Ｌ
２）３０を 0.5〜1.0 μｍ（代表的には0.7 μｍ）のサ
ブミクロン領域で形成すれば良い。また、前述の様に駆
動周波数の向上に伴ってドレイン耐圧が問題となるの
で、ゲイト絶縁膜の膜厚（Ｔ２）３１を 400〜600 Å
（代表的には500 Å）とすることで動作電圧を５Ｖ程度
まで下げられる。
【０１６０】次に、演算回路２２およびメモリ回路２３
は 0.2〜2 ＧＨｚ程度の極めて高い駆動周波数を必要と
しうるため、図１０（Ｄ）に示す様なＣＭＯＳ構造を採
用する。図１０（Ｄ）に示すＣＭＯＳ構造は、チャネル
長（Ｌ３）３２がディープサブミクロン領域にまで微細
化され、ゲイト絶縁膜の膜厚（Ｔ３）３３も極めて薄く
なる。
【０１６１】本発明のＴＦＴの場合、 0.2〜2 ＧＨｚ程
度の駆動周波数を実現するためにはチャネル長（Ｌ３）
３２を 0.1〜0.5 μｍ（代表的には0.35μｍ）とし、ゲ
イト絶縁膜の膜厚（Ｔ３）３３を 200〜400 Å（代表的
には300 Å）とすることで動作電圧を3.3 Ｖにまで引き
下げることができる。
【０１６２】なお、図１０（Ｃ）、（Ｄ）に示した様な
0.1 ＧＨｚ以上もの高い駆動周波数領域で駆動するＴＦ
Ｔを本発明者らは高周波駆動型ＴＦＴと呼んでいる。高
周波駆動型ＴＦＴはゲイト絶縁膜の膜厚を500 Å以下と
することが望ましい。
【０１６３】以上の様に、必要に応じてＴＦＴのチャネ
ル長（Ｌ）およびゲイト絶縁膜の膜厚（Ｔ）を異なるも
のとすることで回路が要求する最低限の周波数特性を実
現することが可能となり、それによって様々なロジック
回路を同一基板上に形成したシステム化されたアクティ
ブマトリクスディスプレイを実現しうる。
【０１６４】また、駆動周波数を増加させると同時に動
作電圧をも低減することが可能なため、非常に消費電力
の低いアクティブマトリクスディスプレイを構成するこ
とも可能である。また、ロジック回路の様な電気回路を
５Ｖ（または3.3 Ｖ）で駆動することは、通常５Ｖ（ま
たは3.3 Ｖ）で駆動されるＩＣチップと組み合わせる必
要がある場合において、信号の入・出力の互換性が良い
という利点がある。
【０１６５】本実施例においては、チャネル長（Ｌ）を
0.1〜2 μｍの範囲から適宜選択し、ゲイト絶縁膜の膜
厚（Ｔ）を 200〜1500Åの範囲から適宜選択する例を示
したが、本実施例に示した具体的な数値等は本発明の一
実施例を示すものに過ぎず、これに限定されるものでは
ない。
【０１６６】本実施例で重要な点は、同一基板上におい
て高周波駆動型ＴＦＴと高耐圧駆動型ＴＦＴとが同時に
存在しうることであって、その結果、画素マトリクス回
路、ドライバー回路およびロジック回路を同一基板上に
搭載したアクティブマトリクスディスプレイを実現でき
る点にある。
【０１６７】今後、デバイスサイズのさらなる微細化が
進み、高速動作を必要とする回路が増加することは容易
に予想できる。その時、本発明におけるチャネル長
（Ｌ）の選択範囲の下限は0.01μｍかそれ以下となるで
あろうし、ゲイト絶縁膜の膜厚（Ｔ）の選択範囲の下限
は50Åかそれ以下となると思われる。本発明者らは将来
的に本発明のＴＦＴによって２ＧＨｚ以上の超高周波駆
動を行うロジック回路が形成される可能性をも想定して
おり、その様な場合においては本発明はさらに有効な技
術となると考えている。
【０１６８】〔実施例４〕本実施例では本発明のＴＦＴ
を利用した各種ロジック回路の回路構成について簡単な
説明を行う。図１に示すアクティブマトリクスディスプ
レイを例にとって説明する前に、基本となるインバータ
等の構成を図１１を用いて説明する。
【０１６９】まず、図１１（Ａ）はインバータ回路であ
り、Ｐチャネル型ＴＦＴ４１及びＮチャネル型ＴＦＴ４
２とを相補的に組み合わせたＣＭＯＳ構造で構成され
る。インバータ回路の回路記号は４３の様に表される。
【０１７０】図１１（Ｂ）はクロックドインバータであ
り、Ｐチャネル型ＴＦＴ４４、４５及びＮチャネル型Ｔ
ＦＴ４６、４７とで構成される。この場合、Ｎチャネル
型ＴＦＴ４６、４７のゲイト電極にクロック信号ＣＬが
入力され、Ｐチャネル型ＴＦＴ４４、４５のゲイト電極
には反転したクロック信号ＣＬ’が入力される。クロッ
クドインバータの回路記号は４８の様に表される。ま
た、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴに入力さ
れるクロック信号を入れ換えると、図１１（Ｂ）に示す
クロックドインバータ４４がオン状態の時にオフ状態と
なる様な逆極性のクロックドインバータとなる。
【０１７１】図１１（Ｃ）に示す回路はアナログスイッ
チであり、インバータ４９とＮチャネル型ＴＦＴ５０及
びＰチャネル型ＴＦＴ５１とで構成され、Ｎチャネル型
ＴＦＴ５０にはクロック信号ＣＬが、Ｐチャネル型ＴＦ
Ｔ５２には反転したクロック信号ＣＬ’が入力される。
アナログスイッチの回路記号は５２の様に表される。こ
のアナログスイッチは図１１（Ｂ）に示されるクロック
ドインバータと同様の機能を有する。勿論、入力するク
ロック信号の極性を切り換えることで、アナログスイッ
チの極性（オン／オフ動作）を逆にすることができる。
【０１７２】図１１（Ｄ）に示すのはＮＡＮＤ回路であ
り、Ｐチャネル型ＴＦＴ５３、５４及びＮチャネル型Ｔ
ＦＴ５５、５６で構成される。ＮＡＮＤ回路の回路記号
は５７の様に表される。また、図１１（Ｅ）に示すのは
ＮＯＲ回路であり、Ｐチャネル型ＴＦＴ５８、５９及び
Ｎチャネル型ＴＦＴ６０、６１で構成される。ＮＯＲ回
路の回路記号は６２の様に表される。図１１（Ｄ）に示
されるＮＡＮＤ回路は入力信号の論理積の反転信号を出
力し、図１１（Ｅ）に示されるＮＯＲ回路は入力信号の
論理和の反転信号を出力する。
【０１７３】次に、図１のアクティブマトリクスディス
プレイにおいて、ソース線ドライバー回路１０３に含ま
れる水平走査用シフトレジスタおよびラッチ回路の基本
構造の一例について、図１２を用いて簡単に説明する。
勿論、シフトレジスタおよびラッチの構成はこれに限定
されるものではなく、例えば、信号の進行方向を入れ換
えても動作する双方向シフトレジスタを用いても構わな
い。
【０１７４】まず、図１２（Ａ）はシフトレジスタ回路
を示している。シフトレジスタ回路は基本的に複数段の
インバータ６３、クロックドインバータ６４、６５の組
み合わせが直列に連なって構成される。この時、インバ
ータ６３の構造は図１１（Ａ）、クロックドインバータ
６４の構造は図１１（Ｂ）に示す様になっている。な
お、クロックドインバータ６５はクロックドインバータ
６４がオン状態にある時にオフ状態となる様に、反転し
たクロック信号が入力される。また、クロックドインバ
ータ６４の代わりに図１１（Ｃ）に示す様なアナログス
イッチを用いても構わない。
【０１７５】また、本実施例に示す構成ではＮ段目と
（Ｎ＋１）段目の出力信号を図１１（Ｄ）に示される様
なＮＡＮＤ回路６６で論理積をとって出力する様な構成
となっているため、出力信号が重ならない（パルスエ
ッジが急峻になる）、実質的に２倍の駆動周波数で動
作することができる、等の利点を得ることができる。
【０１７６】次に、シフトレジスタ回路から出力された
信号ａは、インバータ６７を利用して信号ａと反転され
た信号ａ’とに分けられて、図１２（Ｂ）で示されるラ
ッチ回路へと進む。そして、信号ａと反転された信号
ａ’は複数のビット信号線６８毎に接続された１段目の
ラッチ６９のクロック信号として入力される。なお、ビ
ット信号線をＮ本とすればＮ2 階調の画像表示が可能で
ある。
【０１７７】次に、２段目のラッチ７０にクロック信号
ｂおよびｂ’が入力すると、複数（Ｎ個）のラッチ６９
の保持していた信号が一斉にＮ個のラッチ７０へと進
む。そして、ラッチ７０に進んだ信号はインバータ７１
を利用して信号ｃ1 、ｄ1 及び反転された信号ｃ1 ’、
ｄ1 ’に分けられる。なお、ここでは線順次方式を例と
しているが、線順次方式でも基本的な動作は同様であ
る。
【０１７８】こうしてラッチ回路から出力されたビット
信号（ｃ1 、ｄ1 ・・及びｃ1 ’、ｄ1 ’・・）は図１
２（Ｃ）に示されるＤ／Ａコンバータに進む。図１２
（Ｃ）に示されるＤ／Ａコンバータにおいて、アナログ
スイッチ７２（図１１（Ｃ）参照）はビット信号線６８
の本数と同数、即ちＮ個が直列に接続される。そして、
そのＮ個のアナログスイッチでなる列７４がアナログ信
号線７３の本数と同数、即ちＮ2 本だけ並列に並び、各
々所定のアナログ信号線と接続している。
【０１７９】本実施例のＤ／Ａコンバータは複数のアナ
ログスイッチ７２を組み合わせることでＮ2 本のアナロ
グ信号線７３から選択的に階調信号を取り出す構成とな
っている。以下に動作原理を簡単に説明する。
【０１８０】まず、１st bit line からのビット信号
（ｃ1 及びｃ1 ’）を例にとる。図１２（Ｂ）のラッチ
回路から送られたビット信号は、図１２（Ｃ）において
最上段（１段目）に並ぶＮ2 個のアナログスイッチ全て
に対してクロック信号として入力される。そして、Ｎ2
個のアナログスイッチのうちの幾つかがある規則性をも
ってオン状態となり、残りがオフ状態となる様に設計さ
れる。
【０１８１】以上の様にして、２段目のアナログスイッ
チも２nd bit line （ｄ及びｄ’）からのビット信号を
クロック信号としてオン状態またはオフ状態となる。こ
の時、オン／オフ状態は１段目とは異なる規則性をもつ
様に設計される。
【０１８２】３段目以降も以上の様な設計がなされ、最
終的にはＮ2 本だけ並んだ列７４のいずれか１列のみは
必ずＮ個全てのアナログスイッチがオン状態となる様に
設計される。この様にしてＮ2 本のアナログ信号線のう
ち、常に１本のアナログ信号線のみが選択される様に設
計される。
【０１８３】次に、図１のアクティブマトリクスディス
プレイに配置される位相比較器１１４、ＬＰＦ（ローパ
スフィルター）１１５、電圧制御型発振器１１６、分周
器１１７の回路構成の一例を図１３に示す。
【０１８４】図１３（Ａ）に示すのは位相比較器１１４
であり、４つのＮＡＮＤ回路７５（図１１（Ｄ）参
照）、２つのインバータ７６（図１１（Ａ）参照）を組
み合わせて構成される。また、ＬＰＦ１１５は位相比較
器１１４の出力端子に接続される抵抗７７と容量７８と
で構成される。
【０１８５】図１３（Ｂ）に示すのは電圧制御型発振器
１１６であり、インバータ７９、ＮＮＡＤ回路８０、Ｎ
ＯＲ回路８１（図１１（Ｅ）参照）、Ｐチャネル型ＴＦ
Ｔ８２及びＮチャネル型ＴＦＴ８３を組み合わせて構成
される。なお、８４は定電流源を構成する回路である。
【０１８６】図１３（Ｃ）に示すのは分周器１１７であ
り、Ｔ−Ｆ／Ｆ（トグルフリップフロップ）回路８５を
直列に接続して構成される。接続する個数はどの程度ま
で分周するかによって適宜設定すれば良い。なお、Ｔ−
Ｆ／Ｆ回路８５はクロックドインバータ８６、８７及び
インバータ８８でループを形成して構成する。クロック
ドインバータ８６、８７及びインバータ８８については
既に詳細に説明したので省略する。
【０１８７】以上、本実施例は図１のアクティブマトリ
クスディスプレイに組み込む回路構成について説明を行
った。しかし、図１１（Ａ）〜（Ｂ）に示した様な基本
となる回路を組み合わせることで様々なロジック回路を
構成することが可能であり、さらに複雑な回路構成を行
うことができる。
【０１８８】〔実施例５〕本実施例では図８、図９を用
いて説明したものとは異なる作製工程でＣＭＯＳ構造を
形成する場合の例について説明する。なお、本実施例に
おける説明は図１４を用いてＣＭＯ構造のみに着目して
行う。
【０１８９】まず、石英基板１４０１上に活性層１４０
２、１４０３を形成する。そして、酸化珪素膜（後のゲ
イト絶縁膜）１４０４を形成した後、触媒元素のゲッタ
リングプロセス（ハロゲン元素を含む雰囲気における加
熱処理）を行い、活性層１４０２、１４０３を本発明に
利用するシリコン薄膜に変成させる。ここまでは、実施
例１に示した工程に従って作製することができる。
【０１９０】次に、活性層１４０２、１４０３上にアル
ミニウムを主成分とする材料でなるパターン（図示せ
ず）を形成し、その後、３％の酒石酸を含んだエチレン
グリコール溶液中で陽極酸化を行い、緻密な陽極酸化膜
１４０５、１４０６を形成する。また、ここでゲイト電
極１４０７、１４０８が画定する。
【０１９１】こうして図１４（Ａ）の状態が得られた
ら、次にこの状態で活性層１４０２、１４０３に対して
一導電性を付与する不純物イオンの注入を行う。なお、
このイオン注入工程はレジストマスクを利用してＮチャ
ネル型ＴＦＴにはＰイオンを、Ｐチャネル型ＴＦＴには
Ｂイオンを添加する様に行う。そして、このイオン注入
工程によりＮ型不純物領域１４０９、１４１０、Ｐ型不
純物領域１４１１、１４１２が形成される。
【０１９２】不純物イオンの注入が終了したら、窒化珪
素膜１４１３を 0.5〜1 μｍの厚さに成膜する。成膜方
法は減圧熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法の
いずれであっても良い。また、窒化珪素膜以外に酸化珪
素膜を用いても良い。
【０１９３】こうして図１４（Ｂ）の状態が得られる。
図１４（Ｂ）の状態が得られたら、次に窒化珪素膜１４
１３をエッチバック法によりエッチングして、ゲイト電
極１４０７、１４０８の側壁にのみに残存させる。この
工程により、ゲイト電極１４０７、１４０８の側壁には
サイドウォール１４１４、１４１５が形成される。
【０１９４】次に、サイドウォール１４１４、１４１５
及びゲイト電極１４０７、１４０８をマスクとしてドラ
イエッチング法により酸化珪素膜１４０４をエッチング
する。この工程により、図１４（Ｃ）に示す様な状態で
ゲイト絶縁膜１４１６、１４１７が形成される。
【０１９５】そして、図１４（Ｃ）に示す状態で再び不
純物イオンの注入を行なう。このイオン注入工程も先程
のイオン注入工程と同様にＮチャネル型ＴＦＴとＰチャ
ネル型ＴＦＴとを打ち分ける。また、この時、ドーズ量
は先程のイオン注入のドーズ量よりも高めとしておく。
【０１９６】このイオン注入の際、サイドウォール１４
１４、１４１５直下の領域１４１８〜１４２１はイオン
注入が行なわれないので、不純物イオンの濃度に変化は
ない。しかし、露出した領域１４２２〜１４２５はさら
に高濃度の不純物イオンが注入されることになる。
【０１９７】以上の様な２度目のイオン注入を経て、Ｎ
チャネル型ＴＦＴのソース領域１４２２、ドレイン領域
１４２３、低濃度不純物領域１４１８、１４１９、チャ
ネル形成領域１４２６及びＰチャネル型ＴＦＴのソース
領域１４２５、ドレイン領域１４２４、低濃度不純物領
域１４２０、１４２１、チャネル形成領域１４２７が形
成される。（図１４（Ｃ））
【０１９８】以上の工程を経て図１４（Ｃ）の状態が得
られたら、300 Åの厚さの図示しないタングステン膜を
成膜し、タングステン膜とシリコン膜（活性層）とを反
応させる。そして、タングステン膜を除去した後、ラン
プアニール等による加熱処理を行なうことでソース領域
１４２２、１４２５およびドレイン領域１４２３、１４
２４の表面にタングステンシリサイド１４２８〜１４３
１を形成する。なお、この工程はタングステン膜の代わ
りにタンタル膜、チタン膜、モリブデン膜等を用いても
良い。
【０１９９】次に、層間絶縁膜１４３２として酸化珪素
膜を5000Åの厚さに成膜し、ソース線１４３３、１４３
４、ドレイン線１４３５を形成する。さらに、画素マト
リクス回路を形成する過程で、第２の層間絶縁膜１４３
６、第３の層間絶縁膜１４３７、第４の層間絶縁膜１４
３８が形成される。こうして図１４（Ｄ）に示すＣＭＯ
Ｓ構造を得る。
【０２００】ＴＦＴを本実施例で示す様な構造（サリサ
イド構造）とすると、ソース／ドレイン電極がチタンシ
リサイド１４２８〜１４３１を介してソース／ドレイン
領域と接続するので良好なオーミックコンタクトを実現
できる。従って、負荷が小さく駆動周波数の高い回路を
構成することができる。
【０２０１】〔実施例６〕本実施例では図８、図９、図
１４を用いて説明したものとは異なる作製工程でＣＭＯ
Ｓ構造を形成する場合の例について説明する。説明は図
１５を用いる。
【０２０２】まず、実施例１に示した作製工程に従い、
石英基板１５０１上に活性層１５０２、１５０３、後に
ゲイト絶縁膜となる酸化珪素膜１５０１４を形成する。
そして、その上に一導電性を付与したシリコン薄膜でな
るゲイト電極１５０５、１５０６を形成する。（図１５
（Ａ））
【０２０３】図１５（Ａ）の状態が得られたら、次にこ
の状態で活性層１５０２、１５０３に対して一導電性を
付与する不純物イオンの注入を行う。なお、イオン注入
工程はＰイオンとＢイオンを選択的に添加して行う。そ
して、このイオン注入工程によりＮ型不純物領域１５０
７、１５０８、Ｐ型不純物領域１５０９、１５１０が形
成される。
【０２０４】不純物イオンの注入が終了したら、実施例
５と同様の工程でまず窒化珪素膜１５１１を成膜し、そ
の後エッチバック法を利用してサイドウォール１５１
２、１５１３を形成する。そして、さらに実施例５と同
様の工程で酸化珪素膜１５０４をエッチングし、ゲイト
絶縁膜１５１４、１５１５を図１５（Ｃ）に示す状態で
形成する。
【０２０５】そして、図１５（Ｃ）に示す状態で再び不
純物イオンの注入を行なう。このイオン注入工程も先程
のイオン注入工程と同様にＮチャネル型ＴＦＴとＰチャ
ネル型ＴＦＴとを打ち分ける。また、この時、ドーズ量
は先程のイオン注入のドーズ量よりも高めとしておく。
【０２０６】こうしてＮチャネル型ＴＦＴのソース領域
１５１６、ドレイン領域１５１７、低濃度不純物領域１
５１８、１５１９、チャネル形成領域１５２０及びＰチ
ャネル型ＴＦＴのソース領域１５２１、ドレイン領域１
５２２、低濃度不純物領域１５２３、１５２４、チャネ
ル形成領域１５２５が形成される。
【０２０７】次に、実施例５に示した様なサリサイド工
程を、チタン膜を用いて行う。その結果、ソース領域１
５１６、１５２２およびドレイン領域１５１７、１５２
１、さらにはゲイト電極１５０５、１５０６の上面に、
チタンシリサイド１５２６〜１５３１が形成される。
【０２０８】次に、層間絶縁膜１５３２を成膜し、ソー
ス線１５３３、１５３４、ドレイン線極１５３５を形成
し、第２の層間絶縁膜１５３６、第３の層間絶縁膜１５
３７、第４の層間絶縁膜１５３８を形成して図１５
（Ｄ）に示すＣＭＯＳ構造を得る。本実施例の場合も、
チタシリサイドを介して配線とＴＦＴの良好なオーミッ
クコンタクトを実現できる。本実施例の利点は、ゲイト
電極１５０５、１５０６の上にもチタンシリサイド１５
３０、１５３１が形成されるので、ゲイト線にかかる負
荷抵抗を低減することができる点である。
【０２０９】〔実施例７〕本発明を実施するにあたっ
て、実施例１の図２で説明したプロセスによって得られ
たシリコン薄膜が必要であることは既に述べた。本実施
例では、実施例１とは異なる手段で結晶化したシリコン
薄膜を本発明に用いる場合の例を示す。
【０２１０】図２において、図２（Ｃ）に示す状態（結
晶化のための加熱処理が終了した段階）を得たら、マス
クとなった酸化珪素膜２０３を除去する。酸化珪素膜２
０３を除去したら、ＫｒＦ（波長248nm ）、ＸｅＣｌ
（波長308nm ）等を励起ガスとして利用したエキシマレ
ーザーによるアニールを行う。なお、このレーザーアニ
ール工程はシリコン薄膜を島状パターンに加工する前で
も後でもどちらで行っても構わない。
【０２１１】上記レーザーアニールによって、結晶シリ
コン薄膜に僅かに残存した非晶質成分の結晶化及び結晶
シリコンの結晶性の著しい改善が行われる。この様にし
て得られたシリコン薄膜を用いても、本発明のアクティ
ブマトリクスディスプレイを形成しうる。本実施例の利
点は、アクティブマトリクスディスプレイのサブストレ
ート基板として安価なガラス基板を使用できる点であ
る。即ち、製造コストの低減を図ることができる。
【０２１２】ただし、本発明を実施する上で最も望まし
い形態は実施例１に示したシリコン薄膜を活用したＴＦ
Ｔを用いることであり、本実施例は基板としてガラス基
板等の低耐熱性基板を使用する必要性が生じた場合のみ
に使用するのが好ましい。
【０２１３】また、実施例１に示した工程と本実施例の
工程とを組み合わせても良い。即ち、レーザーアニール
工程の後に触媒元素のゲッタリングプロセスを行う構成
としても構わない。その場合、さらに高い結晶性のシリ
コン薄膜を形成しうる。
【０２１４】〔実施例８〕本実施例では特開平7-130652
号公報記載の技術とは異なる手段で結晶化を助長する触
媒元素を添加する例を示す。なお、本実施例は実施例１
と実施例６のどちらの結晶化手段をとる場合においても
有効である。
【０２１５】図１６（Ａ）において、１６０１は絶縁表
面を有する基板（ガラス基板または石英基板）、１６０
２は酸化珪素膜でなる下地膜、１６０３は非晶質シリコ
ン薄膜、１６０４はバッファ層となる酸化珪素膜（窒化
珪素膜や酸化窒化珪素膜でも構わない）である。
【０２１６】また、１６０５はレジストマスクであり、
触媒元素を添加する領域のみを除去しておく。レジスト
マスクの露光はエキシマレーザーを用いた露光法や電子
ビームを用いた露光法などを用いることが好ましい。
【０２１７】これらの露光法は極めて微細なパターン形
成が可能となるので 0.01 〜1.0 μｍ（代表的には 0.1
〜0.35μｍ）のスリット幅で触媒元素の添加領域を形成
することができる。また、電子ビーム等で直接レジスト
パターンを描画すれば、添加領域の形状の自由度も大幅
に広がる。
【０２１８】そして、図１６（Ａ）の左の図に示す様
に、非晶質シリコン薄膜１６０３中にイオンプロファイ
ル１６０７のピーク値がくる様にしてイオンを添加す
る。そのため、シリコン薄膜１６０３中には所定の濃度
（好ましくは 3×1019〜 1.5×1021atoms/cm3 ）で触媒
元素が添加された領域１６０６が形成される。なお、イ
オンの添加方法はイオン注入法（イオンプランテーショ
ン等）またはイオンドーピング法（プラズマドーピング
等）によれば良いが、触媒元素のみを添加できるイオン
注入法の方が好ましい。
【０２１９】また、本実施例ではバッファ層１６０４で
非晶質シリコン薄膜１６０３を覆い、バッファ層１６０
４を通過した触媒元素のみを利用する。そのため、次の
様な効果を得ることができる。 （１）イオン添加によるダメージが非晶質シリコン薄膜
１６０３に対して直接届かない。 （２）イオンプロファイル１６０７のピーク値付近のみ
を利用するので、触媒元素の添加量を再現性良く制御で
きる。
【０２２０】また、バッファ層１６０４の膜厚は 100〜
1500Å（好ましくは 300〜800 Å）とすることで再現性
の良いイオンプロファイルが得られる。これ以下の膜厚
では殆どのイオンがバッファ層を通過してしまいイオン
プロファイルのピーク値付近のみを利用するのが困難と
なる。また、これ以上の膜厚では加速電圧をかなり高く
する必要があるため装置の負担が大きくなる。
【０２２１】また、この膜厚はバッファ層としてどの様
な絶縁膜を利用するかで最適値が変化する。例えば、酸
化珪素膜よりも緻密な窒化珪素膜を用いることでバッフ
ァ層の膜厚を薄くすることができる。
【０２２２】また、他の実施形態として、図１６（Ｂ）
に示す様な手段も可能である。図１６（Ｂ）に示す例
は、レジストマスクを使用しないで触媒元素イオンを直
接的にシリコン薄膜１６０６中へと添加する方法であ
り、ＦＩＢ（Focussed Ion Beam）法等の様に微細スポ
ットのみにイオンを照射できる様な技術を利用すること
で実施しうる。
【０２２３】この実施形態では図１６（Ｂ）に示す様
に、集束イオンビーム１６０８によって直接的にパター
ンが描画され、所望の位置に所望の形状で触媒元素の添
加領域１６０９を形成することができる。
【０２２４】以上の様に、本実施例によれば触媒元素の
添加領域の幅を0.01〜1.0 μｍ（代表的には 0.1〜0.35
μｍ）の微細なものとすることができる。また、電子ビ
ーム法やＦＩＢ法等を用いて直接的に添加領域を描画す
ることもできる。以上の効果として、触媒元素を添加す
る領域の形状や位置をＴＦＴの配置構成に合わせて自由
に設計することができる。
【０２２５】〔実施例９〕本実施例では透過型表示装置
の画素領域の構成を図７とは異なる構成とする場合の例
を図１７に示す。図１７に示す構成において、１７０
１、１７０２は活性層、１７０３、１７０４はソース
線、１７０５、１７０６はゲイト線、１７０７はソース
線１７０６と活性層（ソース領域）１７０２とのコンタ
クト部、１７０８は接続配線１７０９と活性層（ドレイ
ン領域）１７０２とのコンタクト部、１７１０は接続配
線１７０９と画素電極１７１１とのコンタクト部であ
る。
【０２２６】また、１７１２は補助容量であり、斜線で
示されるブラックマスク１７１３と接続配線１７０９と
が重畳する領域で形成される。また、ブラックマスク１
７１３で遮光されない領域１７１４が画像表示領域とな
る。
【０２２７】本実施例の様な配置構成は、画素領域が縦
長の長方形である場合において長手方向（紙面に向かっ
て上または下に向かう方向）に補助容量１７１２を形成
することができるので、十分な補助容量を確保する上で
有効である。
【０２２８】〔実施例１０〕本発明はあらゆる電気光学
デバイスに対して適用可能であり、アクティブマトリク
ス型液晶表示装置、アクティブマトリクス型ＥＬ表示装
置、アクティブマトリクス型ＥＣ表示装置などに適用す
ることができる。
【０２２９】また、これらの様なアクティブマトリクス
型の表示装置には大別して透過型表示装置と反射型表示
装置とがある。例えば、透過型液晶表示装置はアクティ
ブマトリクス基板（ＴＦＴを配置する側の基板）の裏側
にバックライトを配設し、表示装置を透過する光を見る
ことで画像を認識するものである。また、反射型液晶表
示装置はアクティブマトリクス基板の表面側から入射し
た光をアクティブマトリクス基板に配置される画素電極
で反射し、その反射光を見ることで画像を認識するもの
である。
【０２３０】透過型表示装置と反射型表示装置とでＴＦ
Ｔ構造に大きな差異がないが、画素電極を形成する材料
が異なる点に特徴がある。例えば、透過型表示装置を作
製する場合、図７における画素電極７１１（または図１
７における画素電極１７１１）としてＩＴＯ等の透明電
極を使用すれば良い。また、反射型表示装置とする場合
には、画素電極７１１（または画素電極１７１１）とし
て反射効率の高い不透明電極を使用すれば良い。
【０２３１】この様に、多少ＴＦＴ構造を変化させれ
ば、本発明は透過型表示装置にも反射型表示装置にも適
用できる。特に、反射型表示装置は開口率を問題としな
いため、透過型表示装置に比べて設計自由度が広がると
いう利点を有する。例えば透過型液晶表示装置において
画素領域は殆ど画像表示領域７１４（または画像表示領
域１７１４）の様に光を透過する窓部分で構成されてい
るが、反射型液晶表示装置の場合にはその様な画像表示
領域の裏側に別の回路を形成することが可能であるため
集積度をより高めることができる。
【０２３２】〔実施例１１〕本発明をカラープロジェク
ション型液晶表示装置に適用した場合の例を図１８
（Ａ）に示す。図１８（Ａ）は１枚の液晶パネルを用い
た単板式プロジェクターの一例であり、白色光源１８０
１、ＵＶフィルター（または熱線フィルター）１８０
２、偏光板１８０３、１８０５、液晶パネル１８０４、
投影レンズ１８０６で構成される。白色光源１８０１と
しては、ハロゲンランプ、メタルハライドランプまたは
高輝度放電ランプなどを用いることができる。
【０２３３】また、液晶パネル１８０４は拡大図で示さ
れる様に、Ｒ（赤）に対応した画素領域１８０７、Ｇ
（緑）に対応した画素領域１８０８、Ｂ（青）に対応し
た画素領域１８０９が形成されたアクティブマトリクス
基板１８１０と、Ｒ（赤）に対応したカラーフィルター
１８１１、Ｇ（緑）に対応したカラーフィルター１８１
２、Ｂ（青）に対応したカラーフィルター１８１３が形
成された対向基板１８１４との間に液晶層１８１５を挟
持して構成される。
【０２３４】なお、上記構成以外にも様々な構成とする
ことができる。例えば、光源からの光をダイクロイック
ミラーでＲＧＢに分光し、それぞれをマイクロレンズを
利用してＲＧＢに対応する各画素領域に集光する方法を
用いても良い。
【０２３５】また、図１８（Ｂ）はＲＧＢに対応した３
枚の液晶パネルを用いた三板式プロジェクターの一例で
あり、白色光源１８２０、ＵＶフィルター（または熱線
フィルター）１８２１、全反射ミラー１８２２〜１８２
４、ダイクロイックミラー１８２５〜１８２８、コンデ
ンサレンズ１８２９〜１８３１、Ｒに対応した液晶パネ
ル１８３２、Ｇに対応した液晶パネル１８３３、Ｂに対
応した液晶パネル１８３４、投影レンズ１８３５とで構
成される。
【０２３６】なお、図１８（Ａ）、（Ｂ）で示したプロ
ジェクション型液晶表示装置は全面投射型のデータプロ
ジェクタとしても良いし、背面投射型のリア型プロジェ
クタＴＶとしても良い。
【０２３７】本発明のアクティブマトリクスディスプレ
イをプロジェクション型液晶表示装置として利用するこ
とで、信号処理回路等のロジック回路を液晶パネルに組
み込んだ構成となるので装置の大幅な小型化、低価格化
が実現できる。
【０２３８】〔実施例１２〕本発明は実施例１１に示し
たプロジェクション型液晶表示装置以外にも様々な電気
光学デバイスに対して適用することが可能である。本実
施例では、本発明を適用しうる電気光学デバイスの一例
について図１９を用いて説明する。
【０２３９】本発明を利用した電気光学デバイスの他の
例としては（デジタル）ビデオカメラ、（デジタル）ス
チルカメラ、ヘッドマウントディスプレイ、カーナビゲ
ーション、パーソナルコンピュータ、携帯情報端末（モ
バイルコンピュータ、携帯電話等）などが挙げられる。
【０２４０】図１９（Ａ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２００１、カメラ部
２００２、受像部２００３、操作スイッチ２００４、表
示装置２００５で構成される。本発明を表示装置２００
５に適用して表示コントロール回路や演算回路等を組み
込むことでカード型モバイルコンピュータを実現しう
る。
【０２４１】図１９（Ｂ）はヘッドマウントディスプレ
イであり、本体２１０１、表示装置２１０２、バンド部
２１０３で構成される。本発明を表示装置２１０２に適
用することで大幅に装置の小型化が図れる。
【０２４２】図１９（Ｃ）はカーナビゲーションシステ
ムであり、本体２２０１、表示装置２２０２、操作スイ
ッチ２２０３、アンテナ２２０４で構成される。カーナ
ビゲーションシステムには衛星からの情報が送られるた
め、信号処理には非常に高い駆動周波数の回路が必要と
なる。本発明を表示装置２２０２に適用することでカー
ナビゲーションシステムのさらなる小型化、低価格化が
可能となる。
【０２４３】図１９（Ｄ）は携帯電話であり、本体２３
０１、音声出力部２３０２、音声入力部２３０３、表示
装置２３０４、操作スイッチ２３０５、アンテナ２３０
６で構成される。本発明を表示装置２３０４に適用する
ことでデジタル対応の表示モニタを搭載できる。
【０２４４】図１９（Ｅ）はビデオカメラであり、本体
２４０１、表示装置２４０２、音声入力部２４０３、操
作スイッチ２４０４、バッテリー２４０５、受像部２４
０６で構成される。本発明を表示装置２４０２に適用す
ることで装置構成が大幅に簡略化されるため、非常に小
型な装置を実現しうる。
【０２４５】以上の様に、本発明の応用範囲は極めて広
く、あらゆる分野の表示媒体に適用することが可能であ
る。また、本発明を適用することでアクティブマトリク
スディスプレイ自体に様々な機能を持たせることができ
るため、電気光学デバイスのサイズが極めて小さくな
る。将来的にはあらゆる電気光学デバイスがカード化さ
れた携帯型電気光学デバイスとなりうる。
【０２４６】
【発明の効果】まず、本発明を実施する上で極めて重要
な基本技術がもたらす効果について述べる。その基本技
術とは、触媒元素を利用して結晶化した結晶シリコンに
対してハロゲン元素による触媒元素のゲッタリングプロ
セスを施すことで、極めて特異な結晶構造体を有するシ
リコン薄膜を得るものである。
【０２４７】実施例１に示した様な作製工程で形成され
るシリコン薄膜を用いたＴＦＴは単結晶シリコンを用い
たMOSFETに匹敵するサブスレッショルド係数を有し、高
い電界効果移動度を有しているという特徴がある。ま
た、棒状または偏平棒状結晶が複数集合してなる結晶構
造体でなるシリコン薄膜は、それ自体に短チャネル効果
を抑制する効果があり、ＴＦＴを微細化してもチャネル
ドープ法等に頼る必要がなく、高耐圧・高速動作特性を
実現することができる。
【０２４８】この様な極めて高い性能、即ち駆動周波数
域および動作電圧域の幅広いＴＦＴを用いることで、高
周波駆動型ＴＦＴと高耐圧駆動型ＴＦＴとを同一基板上
に形成することが可能となる。
【０２４９】また、チャネルドープ法に頼ることなく短
チャネル効果を抑制できるため、ＴＦＴのチャネル長
（Ｌ）およびゲイト絶縁膜の膜厚（Ｔ）を変えるだけで
動作性能の異なるＴＦＴを実現できる。従って、回路が
要求する特性に応じてチャネル長（Ｌ）およびゲイト絶
縁膜の膜厚（Ｔ）を異なるものとすることで、真性また
は実質的に真性なチャネル形成領域を有するＴＦＴを幅
広い駆動周波数域および動作電圧域で利用することがで
きる。
【０２５０】以上の様な効果を得られたことで、同一基
板上に高周波駆動型ＴＦＴと高耐圧駆動型ＴＦＴとを混
載したロジック回路、ドライバー回路および画素マトリ
クス回路を配置したロジック回路内蔵型アクティブマト
リクスディスプレイを実現することができる。
【０２５１】本発明のアクティブマトリクスディスプレ
イは画素マトリクス回路やドライバー回路以外に、表示
コントロール回路、メモリ回路、究極的には演算回路を
も含みうるロジック回路を搭載するため、極めて多機能
性、携帯性に優れたシステムディスプレイとして機能す
る。また、高周波駆動回路は動作電圧が必要以上に大き
くならない様に設計されるので、低消費電力性にも優れ
たものとなる。
【０２５２】さらに、その様なアクティブマトリクスデ
ィスプレイを、例えばプロジェクション型液晶表示装置
の様な電気光学デバイスに適用することで、極めて小型
かつ軽量で、安価な電気光学デバイスを提供することが
可能である。
【図面の簡単な説明】
【図１】 アクティブマトリクスディスプレイのブロ
ック図。
【図２】 シリコン薄膜の形成工程を示す図。
【図３】 シリコン薄膜の結晶構造を示すＴＥＭ写
真。
【図４】 ＴＦＴの電気特性を示す図。
【図５】 ＴＦＴの構造を示す図。
【図６】 ＣＭＯＳ構造および画素領域の断面を示す
図。
【図７】 上面から見た画素領域を示す図。
【図８】 ＣＭＯＳ構造および画素領域の作製工程を
示す図。
【図９】 ＣＭＯＳ構造および画素領域の作製工程を
示す図。
【図１０】 回路の配置構成を説明するための図。
【図１１】 基本的な回路を示す図。
【図１２】 水平走査用ドライバー回路を説明するため
の図。
【図１３】 ロジックを構成する回路を説明するための
図。
【図１４】 ＣＭＯＳ構造の作製工程を示す図。
【図１５】 ＣＭＯＳ構造の作製工程を示す図。
【図１６】 触媒元素の添加方法を説明するための図。
【図１７】 上面から見た画素領域を示す図。
【図１８】 プロジェクション型表示装置の構成を示す
図。
【図１９】 電気光学デバイスへの応用例を示す図。
【符号の説明】
１０１ 基板 １０２ 画素マトリクス回路 １０３ ソース線ドライバー回路 １０４ ゲイト線ドライバー回路 １０５ ロジック回路 １０６、１０７ ソース線 １０８、１０９ ゲイト線 １１０ 画素領域 １１１ 画素ＴＦＴ １１２ 液晶セル １１３ 補助容量 １１４ 位相比較器 １１５ ＬＰＦ １１６ 電圧制御型発振器 １１７ 分周器 １１８ 水平走査用発振器 １１９ 垂直走査用発振器 １２０ Ｄ／Ａコンバータ １２１ アナログ信号の入力端子 １２２ ビット信号の入力端子 １２３ 水平走査用同期信号の入力端子 １２４ 垂直走査用同期信号の入力端子

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】複数のソース線、複数のゲイト線および複
    数のＴＦＴとを少なくとも含んで構成される画素マトリ
    クス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置して構成されるアクティブマトリク
    スディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記シリコン薄膜は、互いに概略平行に、かつ、方向性
    をもって成長した複数の棒状または偏平棒状結晶が集合
    してなる結晶構造を有していることを特徴とするアクテ
    ィブマトリクスディスプレイ。
  2. 【請求項２】複数のソース線、複数のゲイト線および複
    数のＴＦＴとを少なくとも含んで構成される画素マトリ
    クス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置して構成されるアクティブマトリク
    スディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記シリコン薄膜を構成する棒状または偏平棒状結晶の
    内部は結晶格子が連続的に連なり、キャリアにとって実
    質的に単結晶と見なせることを特徴とするアクティブマ
    トリクスディスプレイ。
  3. 【請求項３】複数のソース線、複数のゲイト線および複
    数のＴＦＴとを少なくとも含んで構成される画素マトリ
    クス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置して構成されるアクティブマトリク
    スディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記複数のＴＦＴのサブスレッショルド係数はＮチャネ
    ル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/
    decadeであることを特徴とするアクティブマトリクスデ
    ィスプレイ。
  4. 【請求項４】複数のソース線、複数のゲイト線および複
    数のＴＦＴとを少なくとも含んで構成される画素マトリ
    クス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置して構成されるアクティブマトリク
    スディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記複数のＴＦＴの寸法は、該複数のＴＦＴで構成され
    る回路の要求する電気特性に応じて異なることを特徴と
    するアクティブマトリクスディスプレイ。
  5. 【請求項５】複数のソース線、複数のゲイト線および複
    数のＴＦＴとを少なくとも含んで構成される画素マトリ
    クス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置して構成されるアクティブマトリク
    スディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記複数のＴＦＴのチャネル長および／またはゲイト絶
    縁膜の膜厚は、該複数のＴＦＴで構成される回路の要求
    する電気特性に応じて異なることを特徴とするアクティ
    ブマトリクスディスプレイ。
  6. 【請求項６】請求項４、５のいずれかにおいて、回路の
    要求する電気特性とは駆動周波数および動作電圧である
    ことを特徴とするアクティブマトリクスディスプレイ。
  7. 【請求項７】複数のソース線、複数のゲイト線および複
    数のＴＦＴとを少なくとも含んで構成される画素マトリ
    クス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置して構成されるアクティブマトリク
    スディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記複数のＴＦＴの内、必要とする駆動周波数が0.1 Ｇ
    Ｈｚ以上の回路を構成するＴＦＴのゲイト絶縁膜の膜厚
    は500 Å以下であり、必要とする動作電圧が10Ｖを超え
    る回路を構成するＴＦＴのゲイト絶縁膜の膜厚は1000Å
    以上であることを特徴とするアクティブマトリクスディ
    スプレイ。
  8. 【請求項８】複数のソース線、複数のゲイト線および複
    数のＴＦＴとを少なくとも含んで構成される画素マトリ
    クス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置して構成されるアクティブマトリク
    スディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記複数のＴＦＴには高周波駆動型ＴＦＴと高耐圧駆動
    型ＴＦＴとが同時に存在していることを特徴とするアク
    ティブマトリクスディスプレイ。
  9. 【請求項９】請求項８において、前記高周波駆動型ＴＦ
    Ｔのゲイト絶縁膜の膜厚は500 Å以下であり、前記高耐
    圧駆動型ＴＦＴのゲイト絶縁膜の膜厚は1000Å以上であ
    ることを特徴とするアクティブマトリクスディスプレ
    イ。
  10. 【請求項１０】複数のソース線、複数のゲイト線および
    複数のＴＦＴとを少なくとも含んで構成される画素マト
    リクス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置して構成されるアクティブマトリク
    スディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路を構成する複数の回路には駆動周波数および／ま
    たは動作電圧が異なる少なくとも二種類の回路が含まれ
    ることを特徴とするアクティブマトリクスディスプレ
    イ。
  11. 【請求項１１】複数のソース線、複数のゲイト線および
    複数のＴＦＴとを少なくとも含んで構成される画素マト
    リクス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置したアクティブマトリクス基板なら
    びに該アクティブマトリクス基板に対向して配置される
    対向基板との間に液晶層を挟持した構成でなるアクティ
    ブマトリクスディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記シリコン薄膜は、互いに概略平行に、かつ、方向性
    をもって成長した複数の棒状または偏平棒状結晶が集合
    してなる結晶構造を有していることを特徴とするアクテ
    ィブマトリクスディスプレイ。
  12. 【請求項１２】複数のソース線、複数のゲイト線および
    複数のＴＦＴとを少なくとも含んで構成される画素マト
    リクス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置したアクティブマトリクス基板なら
    びに該アクティブマトリクス基板に対向して配置される
    対向基板との間に液晶層を挟持した構成でなるアクティ
    ブマトリクスディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記シリコン薄膜を構成する棒状または偏平棒状結晶の
    内部は結晶格子が連続的に連なり、キャリアにとって実
    質的に単結晶と見なせることを特徴とするアクティブマ
    トリクスディスプレイ。
  13. 【請求項１３】複数のソース線、複数のゲイト線および
    複数のＴＦＴとを少なくとも含んで構成される画素マト
    リクス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置したアクティブマトリクス基板なら
    びに該アクティブマトリクス基板に対向して配置される
    対向基板との間に液晶層を挟持した構成でなるアクティ
    ブマトリクスディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記複数のＴＦＴのサブスレッショルド係数はＮチャネ
    ル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/
    decadeであることを特徴とするアクティブマトリクスデ
    ィスプレイ。
  14. 【請求項１４】複数のソース線、複数のゲイト線および
    複数のＴＦＴとを少なくとも含んで構成される画素マト
    リクス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置したアクティブマトリクス基板なら
    びに該アクティブマトリクス基板に対向して配置される
    対向基板との間に液晶層を挟持した構成でなるアクティ
    ブマトリクスディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記複数のＴＦＴの寸法は、該複数のＴＦＴで構成され
    る回路の要求する電気特性に応じて異なることを特徴と
    するアクティブマトリクスディスプレイ。
  15. 【請求項１５】複数のソース線、複数のゲイト線および
    複数のＴＦＴとを少なくとも含んで構成される画素マト
    リクス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置したアクティブマトリクス基板なら
    びに該アクティブマトリクス基板に対向して配置される
    対向基板との間に液晶層を挟持した構成でなるアクティ
    ブマトリクスディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記複数のＴＦＴのチャネル長および／またはゲイト絶
    縁膜の膜厚は、該複数のＴＦＴで構成される回路の要求
    する電気特性に応じて異なることを特徴とするアクティ
    ブマトリクスディスプレイ。
  16. 【請求項１６】請求項１４、１５のいずれかにおいて、
    回路の要求する電気特性とは駆動周波数および動作電圧
    であることを特徴とするアクティブマトリクスディスプ
    レイ。
  17. 【請求項１７】複数のソース線、複数のゲイト線および
    複数のＴＦＴとを少なくとも含んで構成される画素マト
    リクス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置したアクティブマトリクス基板なら
    びに該アクティブマトリクス基板に対向して配置される
    対向基板との間に液晶層を挟持した構成でなるアクティ
    ブマトリクスディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記複数のＴＦＴの内、必要とする駆動周波数が0.1 Ｇ
    Ｈｚ以上の回路を構成するＴＦＴのゲイト絶縁膜の膜厚
    は500 Å以下であり、必要とする動作電圧が10Ｖを超え
    る回路を構成するＴＦＴのゲイト絶縁膜の膜厚は1000Å
    以上であることを特徴とするアクティブマトリクスディ
    スプレイ。
  18. 【請求項１８】複数のソース線、複数のゲイト線および
    複数のＴＦＴとを少なくとも含んで構成される画素マト
    リクス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置したアクティブマトリクス基板なら
    びに該アクティブマトリクス基板に対向して配置される
    対向基板との間に液晶層を挟持した構成でなるアクティ
    ブマトリクスディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記複数のＴＦＴには高周波駆動型ＴＦＴと高耐圧駆動
    型ＴＦＴとが同時に存在していることを特徴とするアク
    ティブマトリクスディスプレイ。
  19. 【請求項１９】請求項１８において、前記高周波駆動型
    ＴＦＴのゲイト絶縁膜の膜厚は500 Å以下であり、前記
    高耐圧駆動型ＴＦＴのゲイト絶縁膜の膜厚は1000Å以上
    であることを特徴とするアクティブマトリクスディスプ
    レイ。
  20. 【請求項２０】複数のソース線、複数のゲイト線および
    複数のＴＦＴとを少なくとも含んで構成される画素マト
    リクス回路と、 前記ソース線を駆動するソース線ドライバー回路および
    前記ゲイト線を駆動するゲイト線ドライバー回路を少な
    くとも含むドライバー回路と、 前記ドライバー回路を駆動するために必要な信号と前記
    画素マトリクス部に伝達される画像情報を含む信号とを
    処理するロジック回路と、 を同一基板上に配置したアクティブマトリクス基板なら
    びに該アクティブマトリクス基板に対向して配置される
    対向基板との間に液晶層を挟持した構成でなるアクティ
    ブマトリクスディスプレイにおいて、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路は結晶性を有するシリコン薄膜による複数のＴＦ
    Ｔで構成され、 前記画素マトリクス回路、ドライバー回路およびロジッ
    ク回路を構成する複数の回路には駆動周波数および／ま
    たは動作電圧が異なる少なくとも二種類の回路が含まれ
    ることを特徴とするアクティブマトリクスディスプレ
    イ。
  21. 【請求項２１】請求項２乃至５、７、８、１０、１２乃
    至１５、１７、１８、２０のいずれかにおいて、前記シ
    リコン薄膜は、互いに概略平行に、かつ、方向性をもっ
    て成長した複数の棒状または偏平棒状結晶が集合してな
    る結晶構造を有していることを特徴とするアクティブマ
    トリクスディスプレイ。
  22. 【請求項２２】請求項１乃至５、７、８、１０、１１乃
    至１５、１７、１８、２０のいずれかにおいて、前記複
    数のＴＦＴを構成する活性層のうち少なくともチャネル
    形成領域は、チャネル長方向と前記シリコン薄膜を構成
    する棒状または偏平棒状結晶の成長方向とが概略一致
    し、かつ、チャネル長方向とチャネル幅方向とで異方性
    を有することを特徴とするアクティブマトリクスディス
    プレイ。
  23. 【請求項２３】請求項１乃至５、７、８、１０、１１乃
    至１５、１７、１８、２０のいずれかにおいて、前記複
    数のＴＦＴを構成する活性層のうち少なくともチャネル
    形成領域は真性または実質的に真性な領域であることを
    特徴とするアクティブマトリクスディスプレイ。
  24. 【請求項２４】請求項１乃至５、７、８、１０、１１乃
    至１５、１７、１８、２０のいずれかにおいて、前記シ
    リコン薄膜中には結晶化を助長する触媒元素としてＮ
    ｉ、Ｆｅ、Ｃｏ、Ｓｎ、Ｐｄ、Ｐｂ、Ｐｔ、Ｃｕ、Ａｕ
    から選ばれた一種または複数種類の元素が含まれ、該触
    媒元素の濃度は 1×1017atoms/cm3 以下であることを特
    徴とするアクティブマトリクスディスプレイ。
  25. 【請求項２５】請求項２４において、前記結晶化を助長
    する触媒元素は、Ｎｉ（ニッケル）であることを特徴と
    するアクティブマトリクスディスプレイ。
  26. 【請求項２６】請求項１乃至５、７、８、１０、１１乃
    至１５、１７、１８、２０のいずれかにおいて、前記シ
    リコン薄膜中にはＣｌ、Ｆ、Ｂｒから選ばれた一種また
    は複数種類の元素が 1×1015〜 1×1020atoms/cm3 の濃
    度で含まれることを特徴とするアクティブマトリクスデ
    ィスプレイ。
  27. 【請求項２７】請求項１乃至５、７、８、１０、１１乃
    至１５、１７、１８、２０のいずれかにおいて、前記複
    数のＴＦＴを構成する活性層とゲイト絶縁膜との界面に
    はＣｌ、Ｆ、Ｂｒから選ばれた一種または複数種類の元
    素が高濃度に存在することを特徴とするアクティブマト
    リクスディスプレイ。
  28. 【請求項２８】請求項１乃至５、７、８、１０、１１乃
    至１５、１７、１８、２０のいずれかにおいて、前記画
    素マトリクス回路はマトリクス状に形成された複数の画
    素領域で構成され、該画素領域には２つ以上のＴＦＴを
    実質的に直列に接続した構成でなる少なくとも一つの画
    素ＴＦＴが具備されていることを特徴とするアクティブ
    マトリクスディスプレイ。
  29. 【請求項２９】請求項１乃至５、７、８、１０、１１乃
    至１５、１７、１８、２０のいずれかにおいて、前記画
    素マトリクス回路はマトリクス状に形成された複数の画
    素領域で構成され、該画素領域に具備される補助容量は
    接続配線および該接続配線と重畳するブラックマスクと
    の間に形成されることを特徴とするアクティブマトリク
    スディスプレイ。
  30. 【請求項３０】請求項２９において、前記ブラックマス
    クは開口部を有する有機性樹脂膜の上に形成されてお
    り、前記開口部の底部において前記補助容量が形成され
    ていることを特徴とするアクティブマトリクスディスプ
    レイ。
  31. 【請求項３１】請求項２９において、前記接続線はソー
    ス線と同一材料、かつ、同一の層に形成されていること
    を特徴とするアクティブマトリクスディスプレイ。
  32. 【請求項３２】請求項１乃至５、７、８、１０、１１乃
    至１５、１７、１８、２０のいずれかにおいて、前記画
    素マトリクス回路を構成する複数のＴＦＴの寸法は、前
    記ドライバー回路またはロジック回路を構成する複数の
    ＴＦＴの内、少なくとも１つのＴＦＴの寸法と異なるこ
    とを特徴とするアクティブマトリクスディスプレイ。
  33. 【請求項３３】請求項１乃至５、７、８、１０、１１乃
    至１５、１７、１８、２０のいずれかにおいて、前記ロ
    ジック回路として位相比較器、ＬＰＦ（ローパスフィル
    ター）、ＶＣＯ（電圧制御型発振器）、分周器、水平走
    査用発振器、垂直走査用発振器、Ｄ／Ａコンバータ、Ｉ
    ／Ｏポート、差動アンプ、オペアンプ、コンパレータ、
    メモリのうち少なくとも１つの回路が含まれることを特
    徴とするアクティブマトリクスディスプレイ。
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