JPH08125193A - 半導体集積回路とその作製方法 - Google Patents
半導体集積回路とその作製方法Info
- Publication number
- JPH08125193A JPH08125193A JP28140794A JP28140794A JPH08125193A JP H08125193 A JPH08125193 A JP H08125193A JP 28140794 A JP28140794 A JP 28140794A JP 28140794 A JP28140794 A JP 28140794A JP H08125193 A JPH08125193 A JP H08125193A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gate electrode
- active matrix
- gate
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
Abstract
(57)【要約】
【目的】 アクティブマトリクス回路とそれを駆動する
周辺論理回路とを同一基板上に有するモノリシック型ア
クティブマトリクス回路において、周辺論理回路の集積
度を高め、アクティブマトリクス回路の特性を向上せし
める方法を提供する。 【構成】 アクティブマトリクス回路とそれを駆動する
周辺論理回路のゲイト電極を陽極酸化可能な金属（例え
ば、アルミニウム）とし、アクティブアトリクス回路に
おいては、ゲイト電極の少なくとも側面を陽極酸化し、
一方、周辺論理回路では陽極酸化しない。その後、ゲイ
ト電極部をマスクとして自己整合的に不純物領域を形成
することにより、アクティブマトリクス回路ではゲイト
とソース／ドレインの間にオフセット領域を形成するこ
とができ、オフ電流を低減できる。一方、周辺論理回路
では陽極酸化用の配線の引回しが不要なので集積度を向
上させることができる。
周辺論理回路とを同一基板上に有するモノリシック型ア
クティブマトリクス回路において、周辺論理回路の集積
度を高め、アクティブマトリクス回路の特性を向上せし
める方法を提供する。 【構成】 アクティブマトリクス回路とそれを駆動する
周辺論理回路のゲイト電極を陽極酸化可能な金属（例え
ば、アルミニウム）とし、アクティブアトリクス回路に
おいては、ゲイト電極の少なくとも側面を陽極酸化し、
一方、周辺論理回路では陽極酸化しない。その後、ゲイ
ト電極部をマスクとして自己整合的に不純物領域を形成
することにより、アクティブマトリクス回路ではゲイト
とソース／ドレインの間にオフセット領域を形成するこ
とができ、オフ電流を低減できる。一方、周辺論理回路
では陽極酸化用の配線の引回しが不要なので集積度を向
上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁基板上に絶縁ゲイ
ト型半導体装置が多数形成された集積回路を歩留りよく
形成する方法、およびそのような方法によって形成され
た半導体集積回路装置に関する。特に、本発明は、広い
意味でのアクティブマトリクス（配線がマトリクス状に
配置され、その交点に信号の選択のための１つ以上のス
イッチングトランジスタが設けられている回路）とそれ
を駆動するための周辺回路を同一基板上に有する集積化
された半導体集積回路（モノリシック型アクティブマト
リクス回路）に関する。本発明の応用例は、具体的に
は、モノリシック型アクティブマトリクス液晶ディスプ
レー（ＡＭ−ＬＣＤ）や、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲ
ＯＭ、ＥＥＰＲＯＭ、マスクＲＯＭ等の半導体集積回路
で、絶縁基板上に形成されたものである。
ト型半導体装置が多数形成された集積回路を歩留りよく
形成する方法、およびそのような方法によって形成され
た半導体集積回路装置に関する。特に、本発明は、広い
意味でのアクティブマトリクス（配線がマトリクス状に
配置され、その交点に信号の選択のための１つ以上のス
イッチングトランジスタが設けられている回路）とそれ
を駆動するための周辺回路を同一基板上に有する集積化
された半導体集積回路（モノリシック型アクティブマト
リクス回路）に関する。本発明の応用例は、具体的に
は、モノリシック型アクティブマトリクス液晶ディスプ
レー（ＡＭ−ＬＣＤ）や、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲ
ＯＭ、ＥＥＰＲＯＭ、マスクＲＯＭ等の半導体集積回路
で、絶縁基板上に形成されたものである。
【０００２】
【従来の技術】近年、絶縁基板上に絶縁ゲイト型半導体
装置（ＭＯＳＦＥＴ）を形成する研究が盛んに成されて
いる。このように絶縁基板上に半導体集積回路を形成す
ることは回路の高速駆動の上で有利である。なぜなら、
従来の半導体集積回路の速度は主として配線と基板との
容量（浮遊容量）によって制限されていたのに対し、絶
縁基板上ではこのような浮遊容量が存在しないからであ
る。このように絶縁基板上に形成され、薄膜状の活性層
を有するＭＯＳＦＥＴを薄膜トランジスタ（ＴＦＴ）と
いう。
装置（ＭＯＳＦＥＴ）を形成する研究が盛んに成されて
いる。このように絶縁基板上に半導体集積回路を形成す
ることは回路の高速駆動の上で有利である。なぜなら、
従来の半導体集積回路の速度は主として配線と基板との
容量（浮遊容量）によって制限されていたのに対し、絶
縁基板上ではこのような浮遊容量が存在しないからであ
る。このように絶縁基板上に形成され、薄膜状の活性層
を有するＭＯＳＦＥＴを薄膜トランジスタ（ＴＦＴ）と
いう。
【０００３】特に、最近になって、透明な基板上に半導
体集積回路を形成する必要のある製品が出現した。例え
ば、液晶ディスプレーのような光デバイスである。ここ
にもＴＦＴが用いられている。特に、これらの回路は大
面積に形成することが要求されるのでＴＦＴ作製プロセ
スの低温化が求められている。さらに、アクティブマト
リクス回路を駆動するための周辺論理回路をも同じ絶縁
基板上にモノリシックに形成することも提案されてい
る。
体集積回路を形成する必要のある製品が出現した。例え
ば、液晶ディスプレーのような光デバイスである。ここ
にもＴＦＴが用いられている。特に、これらの回路は大
面積に形成することが要求されるのでＴＦＴ作製プロセ
スの低温化が求められている。さらに、アクティブマト
リクス回路を駆動するための周辺論理回路をも同じ絶縁
基板上にモノリシックに形成することも提案されてい
る。
【０００４】しかしながら、通常のＴＦＴにおいては、
オフ状態での大きなリーク電流のため、アクティブマト
リクスとして利用するには信頼性の点で問題があること
が指摘されていた。このような背景のもと、本発明人等
は特開平５−１１４７２４もしくは同５−２６７６６７
に記述されるように、ゲイト電極をアルミニウム等の低
抵抗の金属材料で構成するとともに、この少なくとも側
面を陽極酸化し、このような金属／酸化物構成体を主た
るマスクとして不純物の導入をおこなうことによってゲ
イト電極とＮ型もしくはＰ型不純物領域（ソース／ドレ
イン等）との間にオフセット領域を形成する方法を提案
した。この結果、リーク電流を削減することが可能とな
った。
オフ状態での大きなリーク電流のため、アクティブマト
リクスとして利用するには信頼性の点で問題があること
が指摘されていた。このような背景のもと、本発明人等
は特開平５−１１４７２４もしくは同５−２６７６６７
に記述されるように、ゲイト電極をアルミニウム等の低
抵抗の金属材料で構成するとともに、この少なくとも側
面を陽極酸化し、このような金属／酸化物構成体を主た
るマスクとして不純物の導入をおこなうことによってゲ
イト電極とＮ型もしくはＰ型不純物領域（ソース／ドレ
イン等）との間にオフセット領域を形成する方法を提案
した。この結果、リーク電流を削減することが可能とな
った。
【０００５】また、陽極酸化物（特にバリヤ型陽極酸化
物）をゲイト電極の上面に形成することによって層間の
絶縁が強化され、クロス部分でのショートを著しく減少
せしめることも可能となった。すなわち、バリヤ型陽極
酸化物の被膜はピンホールが少なく、また、耐圧性も非
常に高い（７ＭＶ／ｃｍ以上）ので、ゲイト配線とその
上の配線との層間を確実に絶縁できる。実際に特開平５
−１１４７２４もしくは同５−２６７６６７の技術を採
用することによって、配線間ショートによる不良を著し
く低減させることができた。アクティブマトリクス領域
では、配線が交差する箇所が非常に多いので特に重要で
あった。
物）をゲイト電極の上面に形成することによって層間の
絶縁が強化され、クロス部分でのショートを著しく減少
せしめることも可能となった。すなわち、バリヤ型陽極
酸化物の被膜はピンホールが少なく、また、耐圧性も非
常に高い（７ＭＶ／ｃｍ以上）ので、ゲイト配線とその
上の配線との層間を確実に絶縁できる。実際に特開平５
−１１４７２４もしくは同５−２６７６６７の技術を採
用することによって、配線間ショートによる不良を著し
く低減させることができた。アクティブマトリクス領域
では、配線が交差する箇所が非常に多いので特に重要で
あった。
【０００６】
【発明が解決しようとする課題】しかし、本発明人等が
この技術を用いて、アクティブマトリクスとその周辺論
理回路がモノリシックに形成されたデバイス（例えば、
メモリーやＡＭ−ＬＣＤ）を作製しようすると、技術的
に非常に困難な課題があることが判明した。一般に、周
辺論理回路の構成・配線とその接続は複雑であり、金属
電極を陽極酸化物によって被覆する構成を取ろうとして
も、配線の複雑さのために電流を給電することができ
ず、また、無理に陽極酸化のためだけに配線を形成する
と、その配線を除去するためのフォトリソ工程が余分に
必要となり、歩留りの低下を招く。また、このように余
分な配線を設けて回路を構成すると、集積度を著しく低
下させることとなった。特にデザインルールを３μｍ以
下とすることは極めて困難であった。本発明はこのよう
な問題に鑑みて、最適なデバイス構造と作製プロセスを
提供せんとしてなされたものである。
この技術を用いて、アクティブマトリクスとその周辺論
理回路がモノリシックに形成されたデバイス（例えば、
メモリーやＡＭ−ＬＣＤ）を作製しようすると、技術的
に非常に困難な課題があることが判明した。一般に、周
辺論理回路の構成・配線とその接続は複雑であり、金属
電極を陽極酸化物によって被覆する構成を取ろうとして
も、配線の複雑さのために電流を給電することができ
ず、また、無理に陽極酸化のためだけに配線を形成する
と、その配線を除去するためのフォトリソ工程が余分に
必要となり、歩留りの低下を招く。また、このように余
分な配線を設けて回路を構成すると、集積度を著しく低
下させることとなった。特にデザインルールを３μｍ以
下とすることは極めて困難であった。本発明はこのよう
な問題に鑑みて、最適なデバイス構造と作製プロセスを
提供せんとしてなされたものである。
【０００７】
【課題を解決するための手段】そもそも、特開平５−１
１４７２４もしくは同５−２６７６６７のように陽極酸
化物を設けることによって得られる最大の特徴は、明細
書中にも示されている通り、オフセットの効果によって
ゲイトに逆電圧が印加されたとき（オフ状態）のリーク
電流を著しく低減できるということであった。このよう
な特性は、キャパシタや画素の電圧を確実に保持する必
要があり、ダイナミックな動作をするアクティブマトリ
クス回路のスイッチング用のＴＦＴには必要なことであ
った。
１４７２４もしくは同５−２６７６６７のように陽極酸
化物を設けることによって得られる最大の特徴は、明細
書中にも示されている通り、オフセットの効果によって
ゲイトに逆電圧が印加されたとき（オフ状態）のリーク
電流を著しく低減できるということであった。このよう
な特性は、キャパシタや画素の電圧を確実に保持する必
要があり、ダイナミックな動作をするアクティブマトリ
クス回路のスイッチング用のＴＦＴには必要なことであ
った。
【０００８】あるいは、フリップ・フロップ回路の待機
時の消費電力を抑える上でも必要なことであった。その
意味で、このような構造のＴＦＴをＡＭ−ＬＣＤの画素
トランジスタやＳＯＩ技術で形成されるＤＲＡＭの記憶
ビットの選択トランジスタやＳＲＡＭ（特に完全ＣＭＯ
Ｓ型ＳＲＡＭ）の記憶ビットのインバータ回路を構成す
るトランジスタに用いることによって、大きな効果が得
られた。しかしながら、周辺論理回路においては、特に
スタティックもしくは半スタティックな動作をおこなう
回路であれば、リーク電流はそれほど問題とならない。
特にインバータ回路においては、ゲイト電極に逆バイア
スの大きな電圧が印加されることはないので、ゲイト電
極の電位が０の場合のリーク電流が実用十分な程度に小
さければよい。すなわち、オフセット構造としなくても
十分に回路は動作する。
時の消費電力を抑える上でも必要なことであった。その
意味で、このような構造のＴＦＴをＡＭ−ＬＣＤの画素
トランジスタやＳＯＩ技術で形成されるＤＲＡＭの記憶
ビットの選択トランジスタやＳＲＡＭ（特に完全ＣＭＯ
Ｓ型ＳＲＡＭ）の記憶ビットのインバータ回路を構成す
るトランジスタに用いることによって、大きな効果が得
られた。しかしながら、周辺論理回路においては、特に
スタティックもしくは半スタティックな動作をおこなう
回路であれば、リーク電流はそれほど問題とならない。
特にインバータ回路においては、ゲイト電極に逆バイア
スの大きな電圧が印加されることはないので、ゲイト電
極の電位が０の場合のリーク電流が実用十分な程度に小
さければよい。すなわち、オフセット構造としなくても
十分に回路は動作する。
【０００９】そこで本発明では、ゲイト電極の少なくと
も側面にゲイト電極材料を陽極酸化して得られた酸化物
が存在するＴＦＴをアクティブマトリクス回路のスイッ
チングトランジスタとして、また、ゲイト電極の側面お
よび上面には該ゲイト電極材料を陽極酸化して得られた
酸化物が実質的に存在しないＴＦＴを周辺論理回路に用
いることによって、モノリシック型アクティブマトリク
ス回路を構成することによって上記の問題を解決する。
も側面にゲイト電極材料を陽極酸化して得られた酸化物
が存在するＴＦＴをアクティブマトリクス回路のスイッ
チングトランジスタとして、また、ゲイト電極の側面お
よび上面には該ゲイト電極材料を陽極酸化して得られた
酸化物が実質的に存在しないＴＦＴを周辺論理回路に用
いることによって、モノリシック型アクティブマトリク
ス回路を構成することによって上記の問題を解決する。
【００１０】モノリシック型アクティブマトリクス回路
の基本構成は図３（液晶ディスプレーの場合）に示され
る。周辺論理回路とは一般的にソースドライバーやゲイ
トドライバーのことであるが、特に本発明で上記の構成
を有することの好ましい周辺論理回路とはシフトレジス
タのことである。もちろん、それ以外のソース／ゲイト
ドライバーに含まれる素子、回路が本発明の構成を有し
ても構わない。このような目的のゲイト電極の材料とし
ては、アルミニウム、タンタル、チタン等を主成分とす
るものが好ましい。また、ゲイト電極材料として、アル
ミニウムを用いる場合には、０．１〜０．５重量％のイ
ットリウムもしくはスカンジウムが含有されていると、
陽極酸化が穏やかに進行するので望ましい。
の基本構成は図３（液晶ディスプレーの場合）に示され
る。周辺論理回路とは一般的にソースドライバーやゲイ
トドライバーのことであるが、特に本発明で上記の構成
を有することの好ましい周辺論理回路とはシフトレジス
タのことである。もちろん、それ以外のソース／ゲイト
ドライバーに含まれる素子、回路が本発明の構成を有し
ても構わない。このような目的のゲイト電極の材料とし
ては、アルミニウム、タンタル、チタン等を主成分とす
るものが好ましい。また、ゲイト電極材料として、アル
ミニウムを用いる場合には、０．１〜０．５重量％のイ
ットリウムもしくはスカンジウムが含有されていると、
陽極酸化が穏やかに進行するので望ましい。
【００１１】このようなＴＦＴを用いてモノリシックな
マトリクス回路を構成しようとすれば、以下のように行
なえばよい。第１の方法は以下に示すプロセスから構成
される。 周辺回路にもマトリクス領域にも同じように金属被
膜を形成する。 金属被膜をエッチングし、周辺回路部およびマトリ
クス部にゲイト電極（特にマトリクス部に設けられたゲ
イト電極を含む配線をゲイト線という）を形成する。こ
の際、マトリクス部のゲイト線は全て電気的に接続され
るようにすることが好ましいが、互いに独立であっても
よい。また、周辺回路部のゲイト線はマトリクス部のゲ
イト電極とは電気的に絶縁されているようにする。 電解溶液中でマトリクス部のゲイト線に電流を通じ
て、マトリクス部のゲイト線の少なくとも側面に陽極酸
化物を形成する。 マトリクス部のゲイト線を必要に応じて、機械的、
熱的あるいはその他の手段によって切断する。マトリク
ス部ではゲイト電極の配線（ゲイト線）は互いに平行に
走っているので、その端の方を切断するにはフォトリソ
工程は特に必要とされない。 加速したＮ型もしくはＰ型イオンを照射して不純物
のドーピングをおこなう。 上記において、との工程は入れ換えてもよい。も
し、の工程でゲイト線画互いに独立である場合には
の工程は不要である。
マトリクス回路を構成しようとすれば、以下のように行
なえばよい。第１の方法は以下に示すプロセスから構成
される。 周辺回路にもマトリクス領域にも同じように金属被
膜を形成する。 金属被膜をエッチングし、周辺回路部およびマトリ
クス部にゲイト電極（特にマトリクス部に設けられたゲ
イト電極を含む配線をゲイト線という）を形成する。こ
の際、マトリクス部のゲイト線は全て電気的に接続され
るようにすることが好ましいが、互いに独立であっても
よい。また、周辺回路部のゲイト線はマトリクス部のゲ
イト電極とは電気的に絶縁されているようにする。 電解溶液中でマトリクス部のゲイト線に電流を通じ
て、マトリクス部のゲイト線の少なくとも側面に陽極酸
化物を形成する。 マトリクス部のゲイト線を必要に応じて、機械的、
熱的あるいはその他の手段によって切断する。マトリク
ス部ではゲイト電極の配線（ゲイト線）は互いに平行に
走っているので、その端の方を切断するにはフォトリソ
工程は特に必要とされない。 加速したＮ型もしくはＰ型イオンを照射して不純物
のドーピングをおこなう。 上記において、との工程は入れ換えてもよい。も
し、の工程でゲイト線画互いに独立である場合には
の工程は不要である。
【００１２】
【作用】本発明では周辺論理回路において、特に陽極酸
化のための配線を設ける必要がないので、集積度が向上
する。また、そのような配線を後で分断する必要はな
い。マトリクスのゲイト線を全て電気的に接続して設け
ても、それらの間隔は十分に大きく、したがって、それ
らを互いに分離するには、フォトリソ工程を用いる必要
はない。
化のための配線を設ける必要がないので、集積度が向上
する。また、そのような配線を後で分断する必要はな
い。マトリクスのゲイト線を全て電気的に接続して設け
ても、それらの間隔は十分に大きく、したがって、それ
らを互いに分離するには、フォトリソ工程を用いる必要
はない。
【００１３】
〔実施例１〕本実施例を図１、図３、図４、図５を用い
て説明する。本実施例は図３に示されるような構成を有
するモノリシック型アクティブマトリクス回路を用いた
液晶ディスプレーに関する。図１、図４はゲイトドライ
バーとゲイト線の境界付近および画素ＴＦＴの部分を中
心に示したものであり、図３に示されるように、ゲイト
ドライバーの最終段は、バッファーとしてＣＭＯＳイン
バータが設けられている。この例に限らず、一般的にゲ
イト線はゲイトドライバーの最終段のＴＦＴのソース／
ドレインに接続され、ゲイト電極に接続されることはな
い。
て説明する。本実施例は図３に示されるような構成を有
するモノリシック型アクティブマトリクス回路を用いた
液晶ディスプレーに関する。図１、図４はゲイトドライ
バーとゲイト線の境界付近および画素ＴＦＴの部分を中
心に示したものであり、図３に示されるように、ゲイト
ドライバーの最終段は、バッファーとしてＣＭＯＳイン
バータが設けられている。この例に限らず、一般的にゲ
イト線はゲイトドライバーの最終段のＴＦＴのソース／
ドレインに接続され、ゲイト電極に接続されることはな
い。
【００１４】また、本実施例のアクティブマトリクス回
路の概観は図５（Ａ）に示すようになる。以下、本実施
例のモノリシック型アクティブマトリクス回路を得る作
製工程について、図１および図４を用いて説明する。ま
ず、基板（コーニング７０５９、３００ｍｍ×３００ｍ
ｍもしくは１００ｍｍ×１００ｍｍ）１０１上に下地酸
化膜１０２として厚さ１００〜３００ｎｍの酸化珪素膜
を形成した。この酸化膜の形成方法としては、酸素雰囲
気中でのスパッタ法やプラズマＣＶＤ法を用いればよ
い。
路の概観は図５（Ａ）に示すようになる。以下、本実施
例のモノリシック型アクティブマトリクス回路を得る作
製工程について、図１および図４を用いて説明する。ま
ず、基板（コーニング７０５９、３００ｍｍ×３００ｍ
ｍもしくは１００ｍｍ×１００ｍｍ）１０１上に下地酸
化膜１０２として厚さ１００〜３００ｎｍの酸化珪素膜
を形成した。この酸化膜の形成方法としては、酸素雰囲
気中でのスパッタ法やプラズマＣＶＤ法を用いればよ
い。
【００１５】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファス状もしくは結晶性のシリコン膜を
３００〜１５００Å、好ましくは５００〜１０００Å形
成した。結晶性シリコン膜を得るには、アモルファスシ
リコン膜を形成した後、レーザーもしくはそれと同等な
強光を照射する（光アニール）か、５００℃以上の温度
で長時間の熱アニールをおこなえばよい。熱アニールに
よって結晶化させたのち、光アニールをおこなって、さ
らに結晶性を高めてもよい。また、熱アニールによる結
晶化の際に、特開平６−２４４１０３、同６−２４４１
０４に記述されているように、ニッケル等のシリコンの
結晶化を促進させる元素（触媒元素）を添加してもよ
い。
によってアモルファス状もしくは結晶性のシリコン膜を
３００〜１５００Å、好ましくは５００〜１０００Å形
成した。結晶性シリコン膜を得るには、アモルファスシ
リコン膜を形成した後、レーザーもしくはそれと同等な
強光を照射する（光アニール）か、５００℃以上の温度
で長時間の熱アニールをおこなえばよい。熱アニールに
よって結晶化させたのち、光アニールをおこなって、さ
らに結晶性を高めてもよい。また、熱アニールによる結
晶化の際に、特開平６−２４４１０３、同６−２４４１
０４に記述されているように、ニッケル等のシリコンの
結晶化を促進させる元素（触媒元素）を添加してもよ
い。
【００１６】次にシリコン膜をエッチングして、周辺駆
動回路のＴＦＴ活性層１０３、１０４とマトリクス回路
のＴＦＴ活性層１０４を形成した。さらに、酸素雰囲気
中でのスパッタ法によって、厚さ５００〜２０００Åの
酸化珪素のゲイト絶縁膜１０６を形成した。ゲイト絶縁
膜の形成方法としては、プラズマＣＶＤ法を用いてもよ
い。本発明においてはゲイト絶縁膜は耐圧が十分に高い
ことが好ましい。これは陽極酸化工程の際に、ゲイト電
極とシリコン活性層の間に高い電界が印加されるためで
ある。したがって、プラズマＣＶＤ法によって得られる
酸化珪素膜によってゲイト絶縁膜を形成する場合には、
原料ガスとして、一酸化二窒素（Ｎ2 Ｏ）もしくは酸素
（Ｏ2 ）とモンシラン（ＳｉＨ4 ）を用いることが好ま
しかった。（図１（Ａ））
動回路のＴＦＴ活性層１０３、１０４とマトリクス回路
のＴＦＴ活性層１０４を形成した。さらに、酸素雰囲気
中でのスパッタ法によって、厚さ５００〜２０００Åの
酸化珪素のゲイト絶縁膜１０６を形成した。ゲイト絶縁
膜の形成方法としては、プラズマＣＶＤ法を用いてもよ
い。本発明においてはゲイト絶縁膜は耐圧が十分に高い
ことが好ましい。これは陽極酸化工程の際に、ゲイト電
極とシリコン活性層の間に高い電界が印加されるためで
ある。したがって、プラズマＣＶＤ法によって得られる
酸化珪素膜によってゲイト絶縁膜を形成する場合には、
原料ガスとして、一酸化二窒素（Ｎ2 Ｏ）もしくは酸素
（Ｏ2 ）とモンシラン（ＳｉＨ4 ）を用いることが好ま
しかった。（図１（Ａ））
【００１７】その後、厚さ２０００Å〜５μｍ、好まし
くは２０００〜６０００Åのアルミニウム膜（０．１〜
０．５重量％のスカンジウムを含有する）をスパッタ法
によって基板全面に形成した。そして、これをエッチン
グして、ゲイト電極もしくはゲイト線１０７、１０８、
１０９（１０９’）、１１０（１１０’）および陽極酸
化用の配線１２９を形成した。ゲイト線１０９（１０
９’）は全て陽極酸化用の配線１２９につながるように
設計した。一方、周辺論理回路のゲイト電極１０７、１
０８は陽極酸化用の配線１２９とは電気的に絶縁される
ようにした。（図１（Ｂ）、図４（Ａ））
くは２０００〜６０００Åのアルミニウム膜（０．１〜
０．５重量％のスカンジウムを含有する）をスパッタ法
によって基板全面に形成した。そして、これをエッチン
グして、ゲイト電極もしくはゲイト線１０７、１０８、
１０９（１０９’）、１１０（１１０’）および陽極酸
化用の配線１２９を形成した。ゲイト線１０９（１０
９’）は全て陽極酸化用の配線１２９につながるように
設計した。一方、周辺論理回路のゲイト電極１０７、１
０８は陽極酸化用の配線１２９とは電気的に絶縁される
ようにした。（図１（Ｂ）、図４（Ａ））
【００１８】その後、基板を電解溶液中に置き、陽極酸
化用配線に電流を通じてゲイト線１０９（１０９’）お
よびゲイト電極１１０（１１０’）の陽極酸化をおこな
った。陽極酸化の条件は特開平５−２６７６６７に示さ
れる条件を使用した。陽極酸化工程においては図５
（Ｂ）に示すように陽極酸化用配線１２９を鰐口クリッ
プ等の給電クリップではさむことによって電流を供給し
た。この結果、陽極酸化用の配線１２９につながるゲイ
ト線１０９（１０９’）やゲイト電極１１０（１１
０’）の上面および側面に陽極酸化物被膜１１１、１１
２が得られた。陽極酸化物の厚さは印加する電圧に依存
するが、本実施例では２０００Åとした。
化用配線に電流を通じてゲイト線１０９（１０９’）お
よびゲイト電極１１０（１１０’）の陽極酸化をおこな
った。陽極酸化の条件は特開平５−２６７６６７に示さ
れる条件を使用した。陽極酸化工程においては図５
（Ｂ）に示すように陽極酸化用配線１２９を鰐口クリッ
プ等の給電クリップではさむことによって電流を供給し
た。この結果、陽極酸化用の配線１２９につながるゲイ
ト線１０９（１０９’）やゲイト電極１１０（１１
０’）の上面および側面に陽極酸化物被膜１１１、１１
２が得られた。陽極酸化物の厚さは印加する電圧に依存
するが、本実施例では２０００Åとした。
【００１９】このようにほぼ中性の溶液での陽極酸化に
よって得られる陽極酸化物は緻密で硬く、耐圧も高い。
耐圧は陽極酸化時に印加した最高電圧の７０％以上であ
る。このような陽極酸化物はバリヤ型陽極酸化物と呼ば
れる。（図１（Ｃ）） さらに、ゲイト線と陽極酸化用配線１２９の境界部分を
配線１２９に平行にダイヤモンドカッターで溝１３０を
形成することにより、ゲイト線と陽極酸化用配線１２９
を切断した。（図４（Ｂ））
よって得られる陽極酸化物は緻密で硬く、耐圧も高い。
耐圧は陽極酸化時に印加した最高電圧の７０％以上であ
る。このような陽極酸化物はバリヤ型陽極酸化物と呼ば
れる。（図１（Ｃ）） さらに、ゲイト線と陽極酸化用配線１２９の境界部分を
配線１２９に平行にダイヤモンドカッターで溝１３０を
形成することにより、ゲイト線と陽極酸化用配線１２９
を切断した。（図４（Ｂ））
【００２０】その後、イオンドーピング法によって、各
ＴＦＴの島状シリコン膜中に、ゲイト電極部（すなわち
ゲイト電極やその周囲の陽極酸化膜）をマスクとして自
己整合的に不純物を注入した。この際には、最初に全面
にフォスフィン（ＰＨ3 ）をドーピングガスとして燐を
注入し、その後、図の島状領域１０３だけをフォトレジ
ストで覆って、ジボラン（Ｂ2 Ｈ6 ）をドーピングガス
として、島状領域１０４および１０５に硼素を注入し
た。ドーズ量は、燐は４×１０14〜４×１０15原子／ｃ
ｍ2 、硼素は１〜８×１０15原子／ｃｍ2 とし、硼素の
ドーズ量が燐を上回るように設定した。この結果、Ｎ型
領域１１３、Ｐ型領域１１４、１１５が形成された。
（図１（Ｄ））
ＴＦＴの島状シリコン膜中に、ゲイト電極部（すなわち
ゲイト電極やその周囲の陽極酸化膜）をマスクとして自
己整合的に不純物を注入した。この際には、最初に全面
にフォスフィン（ＰＨ3 ）をドーピングガスとして燐を
注入し、その後、図の島状領域１０３だけをフォトレジ
ストで覆って、ジボラン（Ｂ2 Ｈ6 ）をドーピングガス
として、島状領域１０４および１０５に硼素を注入し
た。ドーズ量は、燐は４×１０14〜４×１０15原子／ｃ
ｍ2 、硼素は１〜８×１０15原子／ｃｍ2 とし、硼素の
ドーズ量が燐を上回るように設定した。この結果、Ｎ型
領域１１３、Ｐ型領域１１４、１１５が形成された。
（図１（Ｄ））
【００２１】その後、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、上記
不純物領域の導入によって、結晶性の劣化した部分の結
晶性を改善させた。レーザーのエネルギー密度は２００
〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ
／ｃｍ2 とした。この結果、Ｎ型およびＰ型領域が活性
化された。これらの領域のシート抵抗は２００〜８００
Ω／□であった。その後、全面に層間絶縁物１１６とし
て、プラズマＣＶＤ法によって酸化珪素膜を厚さ３００
０〜６０００Å形成した。これは、窒化珪素膜あるいは
酸化珪素膜と窒化珪素膜の多層膜であってもよい。そし
て、層間絶縁物１１６をウェットエッチング法によって
エッチングして、Ｎ型領域、Ｐ型領域にコンタクトホー
ル１１７、１１８、１１９を形成した。また、同時にゲ
イト電極・ゲイト線にホール１２０を形成した。ただ
し、この段階では陽極酸化物１１１がバリヤとなって、
エッチングが中断し、ゲイト線には到達していない。
（図１（Ｅ）、図４（Ｃ））
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、上記
不純物領域の導入によって、結晶性の劣化した部分の結
晶性を改善させた。レーザーのエネルギー密度は２００
〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ
／ｃｍ2 とした。この結果、Ｎ型およびＰ型領域が活性
化された。これらの領域のシート抵抗は２００〜８００
Ω／□であった。その後、全面に層間絶縁物１１６とし
て、プラズマＣＶＤ法によって酸化珪素膜を厚さ３００
０〜６０００Å形成した。これは、窒化珪素膜あるいは
酸化珪素膜と窒化珪素膜の多層膜であってもよい。そし
て、層間絶縁物１１６をウェットエッチング法によって
エッチングして、Ｎ型領域、Ｐ型領域にコンタクトホー
ル１１７、１１８、１１９を形成した。また、同時にゲ
イト電極・ゲイト線にホール１２０を形成した。ただ
し、この段階では陽極酸化物１１１がバリヤとなって、
エッチングが中断し、ゲイト線には到達していない。
（図１（Ｅ）、図４（Ｃ））
【００２２】その後、再度、フォトリソ法により、先の
工程によって形成したホール１２０の中にコンタクトホ
ールのパターンを形成し、クロム酸を含有するエッチャ
ント（例えば、１〜５％のクロム酸と燐酸、硝酸、酢酸
の混合液）により、エッチングをおこない、コンタクト
ホール１２１を形成した。（図１（Ｆ）、図４（Ｄ）） その後、スパッタ法によって、厚さ２０００〜６０００
Åのチタン膜を形成し、これをエッチングして、周辺回
路の電極・配線１２２、１２３、１２４およびソース線
１２５、画素ＴＦＴの電極１２６を形成した。配線１２
３はゲイト線１０９と接続するようにした。（図４
（Ｅ））
工程によって形成したホール１２０の中にコンタクトホ
ールのパターンを形成し、クロム酸を含有するエッチャ
ント（例えば、１〜５％のクロム酸と燐酸、硝酸、酢酸
の混合液）により、エッチングをおこない、コンタクト
ホール１２１を形成した。（図１（Ｆ）、図４（Ｄ）） その後、スパッタ法によって、厚さ２０００〜６０００
Åのチタン膜を形成し、これをエッチングして、周辺回
路の電極・配線１２２、１２３、１２４およびソース線
１２５、画素ＴＦＴの電極１２６を形成した。配線１２
３はゲイト線１０９と接続するようにした。（図４
（Ｅ））
【００２３】さらに、スパッタ法で成膜した厚さ５００
〜１５００ÅのＩＴＯ（インディウム錫酸化物）膜をエ
ッチングして、画素電極１２７を形成した。最後に、プ
ラズマＣＶＤ法によって、厚さ１０００〜３０００Åの
窒化珪素膜１２８をパッシベーション膜として形成し
た。このようにして、周辺論理回路とアクティブマトリ
クス回路を一体化して形成できた。（図１（Ｇ））
〜１５００ÅのＩＴＯ（インディウム錫酸化物）膜をエ
ッチングして、画素電極１２７を形成した。最後に、プ
ラズマＣＶＤ法によって、厚さ１０００〜３０００Åの
窒化珪素膜１２８をパッシベーション膜として形成し
た。このようにして、周辺論理回路とアクティブマトリ
クス回路を一体化して形成できた。（図１（Ｇ））
【００２４】〔実施例２〕本実施例も液晶ディスプレー
用のモノリシック型アクティブマトリクス回路である。
本実施例の作製工程を図２に示す。本実施例の回路配置
等は図３〜図５を参考とするとよい。本実施例の周辺回
路はＣＭＯＳ回路を採用したが、簡単のため、図２にお
いては周辺回路ＴＦＴとしてはＮＴＦＴのみを示す。図
２においては、左側が周辺論理回路を、右側がマトリク
ス回路を代表して示す。
用のモノリシック型アクティブマトリクス回路である。
本実施例の作製工程を図２に示す。本実施例の回路配置
等は図３〜図５を参考とするとよい。本実施例の周辺回
路はＣＭＯＳ回路を採用したが、簡単のため、図２にお
いては周辺回路ＴＦＴとしてはＮＴＦＴのみを示す。図
２においては、左側が周辺論理回路を、右側がマトリク
ス回路を代表して示す。
【００２５】ガラス基板２０１にプラズマＣＶＤ法によ
って厚さ２０００Åの下地酸化珪素膜２０２を成膜し
た。プラズマＣＶＤ法の原料ガスとしてはモノシラン
（ＳｉＨ4 ）と一酸化二窒素（Ｎ2 Ｏ）を用い、成膜時
の基板温度は３８０〜５００℃、例えば、４３０℃とし
た。このようにして成膜した酸化珪素膜２０２は比較的
エッチングレートが低く、固い膜であった。これは原料
ガスに一酸化二窒素を用いたため、膜中に窒素が１〜１
０％含有される酸化窒化珪素膜となったためである。典
型的なエッチングレートは、フッ化水素酸とフッ化アン
モニウムと酢酸の比率が１：５０：５０である酢酸緩衝
フッ酸（ＡＢＨＦ）による２３℃でのエッチングレート
が８００〜１１００Å／分であった。
って厚さ２０００Åの下地酸化珪素膜２０２を成膜し
た。プラズマＣＶＤ法の原料ガスとしてはモノシラン
（ＳｉＨ4 ）と一酸化二窒素（Ｎ2 Ｏ）を用い、成膜時
の基板温度は３８０〜５００℃、例えば、４３０℃とし
た。このようにして成膜した酸化珪素膜２０２は比較的
エッチングレートが低く、固い膜であった。これは原料
ガスに一酸化二窒素を用いたため、膜中に窒素が１〜１
０％含有される酸化窒化珪素膜となったためである。典
型的なエッチングレートは、フッ化水素酸とフッ化アン
モニウムと酢酸の比率が１：５０：５０である酢酸緩衝
フッ酸（ＡＢＨＦ）による２３℃でのエッチングレート
が８００〜１１００Å／分であった。
【００２６】その後、プラズマＣＶＤ法によって厚さ５
００Åのアモルファスシリコン膜を成膜した。さらに、
酸化雰囲気において５５０℃で１時間熱アニールするこ
とにより、アモルファスシリコン膜の表面に極めて薄い
（４０〜１００Åと推定される）酸化珪素膜を形成し
た。そして、スピンコーティング法によって酢酸ニッケ
ルの極めて薄い膜４５を形成した。ここでは、１〜１０
０ｐｐｍの酢酸ニッケル水溶液を用いた。先にアモルフ
ァスシリコン膜表面に薄い酸化珪素膜を形成したのは，
水溶液がアモルファスシリコン表面に均一にゆきわたる
ようにするためである。（図４（Ａ））
００Åのアモルファスシリコン膜を成膜した。さらに、
酸化雰囲気において５５０℃で１時間熱アニールするこ
とにより、アモルファスシリコン膜の表面に極めて薄い
（４０〜１００Åと推定される）酸化珪素膜を形成し
た。そして、スピンコーティング法によって酢酸ニッケ
ルの極めて薄い膜４５を形成した。ここでは、１〜１０
０ｐｐｍの酢酸ニッケル水溶液を用いた。先にアモルフ
ァスシリコン膜表面に薄い酸化珪素膜を形成したのは，
水溶液がアモルファスシリコン表面に均一にゆきわたる
ようにするためである。（図４（Ａ））
【００２７】次に、窒素雰囲気中、５５０℃、４時間の
熱アニールをおこなった。酢酸ニッケルは４００℃程度
で分解してニッケルとなるが、酢酸ニッケル薄膜がアモ
ルファスシリコン膜に実質的に密着しているため、ニッ
ケルがこの熱アニール工程によってアモルファスシリコ
ンに侵入して、これを結晶化せしめ、結晶性シリコン領
域となった。その後、シリコン膜にＸｅＣｌエキシマー
レーザー光（波長３０８ｎｍ）を照射した。本実施例で
は、レーザーのエネルギー密度は２５０〜３００ｍＪ／
ｃｍ2 とした。この結果、結晶性シリコンの結晶性はさ
らに向上した。
熱アニールをおこなった。酢酸ニッケルは４００℃程度
で分解してニッケルとなるが、酢酸ニッケル薄膜がアモ
ルファスシリコン膜に実質的に密着しているため、ニッ
ケルがこの熱アニール工程によってアモルファスシリコ
ンに侵入して、これを結晶化せしめ、結晶性シリコン領
域となった。その後、シリコン膜にＸｅＣｌエキシマー
レーザー光（波長３０８ｎｍ）を照射した。本実施例で
は、レーザーのエネルギー密度は２５０〜３００ｍＪ／
ｃｍ2 とした。この結果、結晶性シリコンの結晶性はさ
らに向上した。
【００２８】さらに、レーザー照射による応力歪みを緩
和するために、再び、熱アニールをおこなった。本実施
例では、５５０℃、４時間の熱アニールとした。その
後、シリコン膜をエッチングして島状の活性層２０３、
２０４を形成した。そして、スパッタ法によって，厚さ
１２００Åの酸化珪素膜２０５をゲイト絶縁膜として形
成した。
和するために、再び、熱アニールをおこなった。本実施
例では、５５０℃、４時間の熱アニールとした。その
後、シリコン膜をエッチングして島状の活性層２０３、
２０４を形成した。そして、スパッタ法によって，厚さ
１２００Åの酸化珪素膜２０５をゲイト絶縁膜として形
成した。
【００２９】さらに、スパッタ法によって厚さ４０００
Åのアルミニウム膜（０．２〜０．３重量％のスカンジ
ウムを含有する）を形成した。そして、その表面を陽極
酸化することにより、厚さ１００〜３００Åの酸化アル
ミニウム膜（図示せず）を形成した。酸化アルミニウム
膜の存在により、フォトレジストとの密着性が良く、ま
た、フォトレジストからの電流のリークを抑制すること
により、後の陽極酸化工程において、多孔質陽極酸化物
を側面のみに形成するうえで有効であった。そして、フ
ォトレジスト（例えば、東京応化製、ＯＦＰＲ８００／
３０ｃｐ）をスピンコート法によって形成した。これを
パターニング、エッチングして、ゲイト電極２０９、２
１１、ゲイト線２１０を形成した。周辺回路のゲイト電
極２０９とゲイト線２１０およびマトリクス回路のゲイ
ト電極２１１とは電気的に絶縁させた。エッチングに用
いたフォトレジストのマスク２０６、２０７、２０８は
そのまま残した。（図２（Ａ））
Åのアルミニウム膜（０．２〜０．３重量％のスカンジ
ウムを含有する）を形成した。そして、その表面を陽極
酸化することにより、厚さ１００〜３００Åの酸化アル
ミニウム膜（図示せず）を形成した。酸化アルミニウム
膜の存在により、フォトレジストとの密着性が良く、ま
た、フォトレジストからの電流のリークを抑制すること
により、後の陽極酸化工程において、多孔質陽極酸化物
を側面のみに形成するうえで有効であった。そして、フ
ォトレジスト（例えば、東京応化製、ＯＦＰＲ８００／
３０ｃｐ）をスピンコート法によって形成した。これを
パターニング、エッチングして、ゲイト電極２０９、２
１１、ゲイト線２１０を形成した。周辺回路のゲイト電
極２０９とゲイト線２１０およびマトリクス回路のゲイ
ト電極２１１とは電気的に絶縁させた。エッチングに用
いたフォトレジストのマスク２０６、２０７、２０８は
そのまま残した。（図２（Ａ））
【００３０】次に、フォトレジストのマスクを付けたま
まゲイト線２１０（すなわち、ゲイト電極２１１）に電
流を通じ、多孔質陽極酸化をおこない、ゲイト線、ゲイ
ト電極の側面に多孔質陽極酸化物２１２、２１３を形成
した。陽極酸化は、３〜２０％のクエン酸もしくはショ
ウ酸、燐酸、クロム酸、硫酸等の酸性水溶液を用いてお
こない、１０〜３０Ｖの一定電流をゲイト電極に印加す
ればよい。本実施例ではｐＨ＝０．９〜１．０のシュウ
酸溶液（３０℃）中で電圧を１０Ｖとし、２０〜４０
分、陽極酸化した。陽極酸化物の厚さは陽極酸化時間に
よって制御した。このような酸性溶液において陽極酸化
をおこなうと多孔質の陽極酸化物が生成する。本実施例
では多孔質陽極酸化物の厚さは３０００〜１００００
Å、例えば、５０００Åとした。（図２（Ｂ））
まゲイト線２１０（すなわち、ゲイト電極２１１）に電
流を通じ、多孔質陽極酸化をおこない、ゲイト線、ゲイ
ト電極の側面に多孔質陽極酸化物２１２、２１３を形成
した。陽極酸化は、３〜２０％のクエン酸もしくはショ
ウ酸、燐酸、クロム酸、硫酸等の酸性水溶液を用いてお
こない、１０〜３０Ｖの一定電流をゲイト電極に印加す
ればよい。本実施例ではｐＨ＝０．９〜１．０のシュウ
酸溶液（３０℃）中で電圧を１０Ｖとし、２０〜４０
分、陽極酸化した。陽極酸化物の厚さは陽極酸化時間に
よって制御した。このような酸性溶液において陽極酸化
をおこなうと多孔質の陽極酸化物が生成する。本実施例
では多孔質陽極酸化物の厚さは３０００〜１００００
Å、例えば、５０００Åとした。（図２（Ｂ））
【００３１】さらに、今度はフォトレジストのマスクを
剥離して、実施例１と同様にゲイト線２１０に電流を流
し、バリヤ型陽極酸化をおこない、ゲイト線、ゲイト電
極の側面と上面に緻密なバリヤ型陽極酸化物被膜２１
４、２１５を厚さ１２００Å形成した。（図２（Ｃ）） 次に、多孔質陽極酸化物２１２、２１３をマスクとして
ドライエッチング法によって酸化珪素膜２０５をエッチ
ングし、ゲイト絶縁膜２１７、２１８を形成した。この
エッチングにおいては、等方性エッチングのプラズマモ
ードでも、あるいは異方性エッチングの反応性イオンエ
ッチングモードでもよい。ただし、シリコンと酸化珪素
の選択比を十分に大きくすることによって、活性層を過
剰にエッチングしないようにすることが重要である。例
えば、エッチングガスとしてＣＦ4 を使用すれば陽極酸
化物はエッチングされず、酸化珪素膜２０５のみがエッ
チングされる。また、多孔質陽極酸化物２１２、２１３
の下の酸化珪素膜２１７、２１８はエッチングされずに
残った。（図２（Ｄ））
剥離して、実施例１と同様にゲイト線２１０に電流を流
し、バリヤ型陽極酸化をおこない、ゲイト線、ゲイト電
極の側面と上面に緻密なバリヤ型陽極酸化物被膜２１
４、２１５を厚さ１２００Å形成した。（図２（Ｃ）） 次に、多孔質陽極酸化物２１２、２１３をマスクとして
ドライエッチング法によって酸化珪素膜２０５をエッチ
ングし、ゲイト絶縁膜２１７、２１８を形成した。この
エッチングにおいては、等方性エッチングのプラズマモ
ードでも、あるいは異方性エッチングの反応性イオンエ
ッチングモードでもよい。ただし、シリコンと酸化珪素
の選択比を十分に大きくすることによって、活性層を過
剰にエッチングしないようにすることが重要である。例
えば、エッチングガスとしてＣＦ4 を使用すれば陽極酸
化物はエッチングされず、酸化珪素膜２０５のみがエッ
チングされる。また、多孔質陽極酸化物２１２、２１３
の下の酸化珪素膜２１７、２１８はエッチングされずに
残った。（図２（Ｄ））
【００３２】さらに、燐酸、酢酸、硝酸の混合溶液（ア
ルミ混酸）を用いて多孔質陽極酸化物のみをエッチング
した。アルミ混酸は多孔質陽極酸化物はエッチングする
が、バリヤ型陽極酸化物被膜２１４、２１５はほとんど
エッチングしない。ただし、アルミニウムをエッチング
するので、周辺回路部のゲイト電極を保護するために、
周辺回路部にはフォトレジストでマスクした。このた
め、実施例１の場合に比較するとフォトリソ工程が１つ
追加される。しかしながら、周辺回路部の集積度を上げ
られる点は実施例１と同じである。
ルミ混酸）を用いて多孔質陽極酸化物のみをエッチング
した。アルミ混酸は多孔質陽極酸化物はエッチングする
が、バリヤ型陽極酸化物被膜２１４、２１５はほとんど
エッチングしない。ただし、アルミニウムをエッチング
するので、周辺回路部のゲイト電極を保護するために、
周辺回路部にはフォトレジストでマスクした。このた
め、実施例１の場合に比較するとフォトリソ工程が１つ
追加される。しかしながら、周辺回路部の集積度を上げ
られる点は実施例１と同じである。
【００３３】そして、このゲイト絶縁膜を用いてイオン
ドーピング法によって活性層に不純物（燐と硼素、図で
はＮＭＯＳのみが示されているが、実際には硼素のドー
ピングもおこなわれた）を導入した。燐のドーピングを
例に取ると、まず、１０〜３０ｋｅＶの比較的低い加速
電圧で５×１０14〜５×１０15原子／ｃｍ2 の比較的高
いドーズ量で燐イオンを注入した。この際には、加速電
圧が低いため、イオンの侵入深さが浅く、シリコンが露
出している領域２１９、２２０を中心として燐が注入さ
れた。
ドーピング法によって活性層に不純物（燐と硼素、図で
はＮＭＯＳのみが示されているが、実際には硼素のドー
ピングもおこなわれた）を導入した。燐のドーピングを
例に取ると、まず、１０〜３０ｋｅＶの比較的低い加速
電圧で５×１０14〜５×１０15原子／ｃｍ2 の比較的高
いドーズ量で燐イオンを注入した。この際には、加速電
圧が低いため、イオンの侵入深さが浅く、シリコンが露
出している領域２１９、２２０を中心として燐が注入さ
れた。
【００３４】次に、６０〜９５ｋｅＶの比較的高い加速
電圧で１×１０12〜１×１０14原子／ｃｍ2 の比較的低
いドーズ量で燐イオンを注入した。この際には、加速電
圧が高いため、イオンが深くまで侵入し、ゲイト絶縁膜
で覆われている領域２２１にも燐が注入された。この結
果、高濃度の燐がドーピングされた領域２１９、２２０
と低濃度の燐がドーピングされた領域２２１が形成され
た。すなわち、画素ＴＦＴに関しては、いわゆる２重ド
レイン構造とすることができた。硼素についても同様に
おこなえばよい。また、ドーピング後の不純物の活性化
についても実施例１と同様にレーザーアニールによって
おこなった。（図２（Ｅ））
電圧で１×１０12〜１×１０14原子／ｃｍ2 の比較的低
いドーズ量で燐イオンを注入した。この際には、加速電
圧が高いため、イオンが深くまで侵入し、ゲイト絶縁膜
で覆われている領域２２１にも燐が注入された。この結
果、高濃度の燐がドーピングされた領域２１９、２２０
と低濃度の燐がドーピングされた領域２２１が形成され
た。すなわち、画素ＴＦＴに関しては、いわゆる２重ド
レイン構造とすることができた。硼素についても同様に
おこなえばよい。また、ドーピング後の不純物の活性化
についても実施例１と同様にレーザーアニールによって
おこなった。（図２（Ｅ））
【００３５】その後、第１の層間絶縁物として、プラズ
マＣＶＤ法によって厚さ２００Åの酸化珪素膜と厚さ４
０００Åの窒化珪素膜の多層膜２２２を堆積し、これを
ドライエッチング法によってエッチングして、コンタク
トホール２２３、２２４、２２５、２２６、２２７を形
成した。（図２（Ｆ）） そして、スパッタ法によって、チタン５００Å／アルミ
ニウム４０００Å／チタン５００Åの３層金属膜を堆積
し、これをエッチングして、電極・配線２２８、２２
９、２３０、２３１を形成した。
マＣＶＤ法によって厚さ２００Åの酸化珪素膜と厚さ４
０００Åの窒化珪素膜の多層膜２２２を堆積し、これを
ドライエッチング法によってエッチングして、コンタク
トホール２２３、２２４、２２５、２２６、２２７を形
成した。（図２（Ｆ）） そして、スパッタ法によって、チタン５００Å／アルミ
ニウム４０００Å／チタン５００Åの３層金属膜を堆積
し、これをエッチングして、電極・配線２２８、２２
９、２３０、２３１を形成した。
【００３６】さらに、第２の層間絶縁物として、プラズ
マＣＶＤ法によって厚さ２０００Åの酸化珪素膜２３２
を堆積し、画素ＴＦＴのドレイン側電極２３１にコンタ
クトホールを形成して、ＩＴＯによる画素電極２３３を
形成した。このようにして、モノリシック型アクティブ
マトリクス回路を形成することができた。（図２
（Ｇ））
マＣＶＤ法によって厚さ２０００Åの酸化珪素膜２３２
を堆積し、画素ＴＦＴのドレイン側電極２３１にコンタ
クトホールを形成して、ＩＴＯによる画素電極２３３を
形成した。このようにして、モノリシック型アクティブ
マトリクス回路を形成することができた。（図２
（Ｇ））
【００３７】
【発明の効果】以上のように、本発明によって極めて集
積度の高いモノリシック型アクティブマトリクス回路を
形成することができた。例えば、本発明によってデザイ
ンルール３μｍ以下の回路を設計することができた。特
に、本発明によって、ゲイト線もしくはソース線のピッ
チを３０μｍ以下とすることができた。このように本発
明は工業上、有益である。
積度の高いモノリシック型アクティブマトリクス回路を
形成することができた。例えば、本発明によってデザイ
ンルール３μｍ以下の回路を設計することができた。特
に、本発明によって、ゲイト線もしくはソース線のピッ
チを３０μｍ以下とすることができた。このように本発
明は工業上、有益である。
【図１】 実施例１の作製工程を示す。
【図２】 実施例２の作製工程を示す。
【図３】 モノリシック型アクティブマトリクス回路の
ブロック図を示す。
ブロック図を示す。
【図４】 実施例１の作製工程を示す。
【図５】 モノリシック型アクティブマトリクス回路の
概要と陽極酸化法を示す。
概要と陽極酸化法を示す。
１０１ 基板 １０２ 下地膜 １０３〜１０５ 活性層（シリコン） １０６ ゲイト絶縁膜（酸化珪素） １０７〜１１０ ゲイト電極・ゲイト線 １１１、１１２ 陽極酸化物 １１３〜１１５ Ｎ／Ｐ型領域 １１６ 層間絶縁物 １１７〜１１９ コンタクトホール １２０ ホール １２１ コンタクトホール １２２〜１２６ 金属配線・電極 １２７ 画素電極 １２８ パッシベーション膜
Claims (4)
- 【請求項１】 基板上に形成されたアクティブマトリク
ス回路と、それを駆動するための周辺論理回路を有し、 前記アクティブマトリクス回路および周辺論理回路は陽
極酸化可能な金属材料によって構成されたゲイト電極を
有し、 前記アクティブマトリクス回路のスイッチングトランジ
スタのゲイト電極の少なくとも側面には、該ゲイト電極
材料を陽極酸化して得られた酸化物が存在し、 前記周辺論回路のゲイト電極の側面および上面には該ゲ
イト電極材料を陽極酸化して得られた酸化物が実質的に
存在しないことを特徴とする半導体集積回路。 - 【請求項２】 請求項１において、ゲイト電極を構成す
る材料はアルミニウムを主成分とすることを特徴とする
半導体集積回路。 - 【請求項３】 請求項１において、アルミニウムには
０．１〜０．５重量％のスカンジウムもしくはイットリ
ウムが含有されていることを特徴とする半導体集積回
路。 - 【請求項４】 絶縁基板上にアクティブマトリクス回路
と、それを駆動するための周辺論理回路を有する半導体
集積回路を形成する工程に関して、 アクティブマトリクス回路用および周辺論理回路用の複
数の島状の半導体領域を形成する工程と、 前記半導体領域上にゲイト絶縁膜として機能する絶縁被
膜を形成する工程と、 前記絶縁被膜上に陽極酸化可能な金属元素を主成分とす
る被膜を形成し、これをエッチングしてゲイト電極を形
成する工程と、 基板を電解液中に置き、前記ゲイト電極のうち、アクテ
ィブマトリクス回路のゲイト電極のみに電流を通じて、
少なくともその側面に陽極酸化物を形成する工程と、 前記アクティブマトリクス回路および周辺駆動回路のゲ
イト電極を主たるマスクとして自己整合的に半導体領域
中に不純物を導入する工程とを有することを特徴とする
半導体集積回路の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28140794A JPH08125193A (ja) | 1994-10-20 | 1994-10-20 | 半導体集積回路とその作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28140794A JPH08125193A (ja) | 1994-10-20 | 1994-10-20 | 半導体集積回路とその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125193A true JPH08125193A (ja) | 1996-05-17 |
Family
ID=17638726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28140794A Pending JPH08125193A (ja) | 1994-10-20 | 1994-10-20 | 半導体集積回路とその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125193A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000357799A (ja) * | 1999-04-12 | 2000-12-26 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR100905306B1 (ko) * | 2007-12-18 | 2009-07-02 | 성균관대학교산학협력단 | 양극산화를 이용한 칩온글라스기판의 제조방법 |
| US7855380B2 (en) | 1999-04-12 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| WO2016061714A1 (zh) * | 2014-10-21 | 2016-04-28 | 北京大学深圳研究生院 | 一种金属氧化物薄膜晶体管制作方法 |
-
1994
- 1994-10-20 JP JP28140794A patent/JPH08125193A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000357799A (ja) * | 1999-04-12 | 2000-12-26 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4536202B2 (ja) * | 1999-04-12 | 2010-09-01 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法、並びに電子機器 |
| US7855380B2 (en) | 1999-04-12 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US8071981B2 (en) | 1999-04-12 | 2011-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US8129721B2 (en) | 1999-04-12 | 2012-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US8866143B2 (en) | 1999-04-12 | 2014-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR100905306B1 (ko) * | 2007-12-18 | 2009-07-02 | 성균관대학교산학협력단 | 양극산화를 이용한 칩온글라스기판의 제조방법 |
| WO2016061714A1 (zh) * | 2014-10-21 | 2016-04-28 | 北京大学深圳研究生院 | 一种金属氧化物薄膜晶体管制作方法 |
| US9893173B2 (en) | 2014-10-21 | 2018-02-13 | Shenzhen Graduate School, Peking University | Method for fabricating a metallic oxide thin film transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5403762A (en) | Method of fabricating a TFT | |
| US6627487B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH07106594A (ja) | 半導体装置およびその作製方法 | |
| JPH11121763A (ja) | アクティブマトリクス表示装置 | |
| JP3326014B2 (ja) | 薄膜半導体装置 | |
| US5866444A (en) | Integrated circuit and method of fabricating the same | |
| JPH10125928A (ja) | 半導体集積回路及びその作製方法 | |
| JP3452981B2 (ja) | 半導体集積回路およびその作製方法 | |
| JP3514891B2 (ja) | 半導体装置およびその作製方法 | |
| JPH07273349A (ja) | 半導体集積回路 | |
| JP3386192B2 (ja) | 半導体装置およびその作製方法 | |
| JPH08125193A (ja) | 半導体集積回路とその作製方法 | |
| JPH08167722A (ja) | 半導体集積回路の作製方法 | |
| JPH11160736A (ja) | アクティブマトリクス装置 | |
| JPH08213628A (ja) | 半導体集積回路とその作製方法 | |
| JP4197270B2 (ja) | 半導体集積回路の作製方法 | |
| JPH08122818A (ja) | 金属配線基板および半導体装置およびそれらの製造方法 | |
| JP3326015B2 (ja) | 薄膜半導体装置 | |
| JPH07321337A (ja) | 半導体集積回路およびその作製方法 | |
| JP3946690B2 (ja) | インバータ回路の作製方法 | |
| JP4485303B2 (ja) | 透過型表示装置の作製方法 | |
| JP4076842B2 (ja) | 半導体装置の作製方法 | |
| JP4249512B2 (ja) | 絶縁ゲイト型半導体装置 | |
| JP3132486B2 (ja) | 薄膜トランジスタ集積素子及びその製造方法 | |
| JP4485302B2 (ja) | 透過型表示装置の作製方法 |