JP2001320053A - 半導体装置およびその作製方法 - Google Patents

Abstract

(57)【要約】 【課題】劣化に耐性のあるＧＯＬＤ構造のＴＦＴを、よ
り少ない工程で好適に作製する技術を提供する。そして
あらゆる半導体装置において、ＴＦＴの特性を改善し、
半導体装置の動作特性および信頼性の向上を実現させる
ことを目的としている。 【解決手段】上記ＧＯＬＤ構造のＴＦＴにおけるプロセ
ス簡略化のため、耐熱性導電性材料からなる第一の薄膜
層、及び同一エッチング雰囲気で第一の薄膜層よりエッ
チング速度が大きい耐熱性導電性材料からなる第二の薄
膜層から成り、第一の薄膜層の上に第二の薄膜層が積層
されたゲート電極を形成し、前記ゲート電極をマスクと
してソース及びドレイン領域、及びＬＤＤ領域を形成す
る方法を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は基板上に薄膜トラン
ジスタ（以下、ＴＦＴと記す）で構成された回路を有す
る半導体装置およびその作製方法に関する。特に本発明
は上記ＴＦＴにおいて、ホットキャリアによるオン電流
値の劣化を防ぐための手段として、ＬＤＤ領域を、ゲー
ト絶縁膜を介してゲート絶縁膜と一部重ねて配置させ
た、ＧＯＬＤ（Gate-drain Over Lapped LDD）構造を好
適に作成できる技術を提供する。尚、本明細書において
半導体装置とは、半導体特性を利用することで機能する
装置全般を指し、アクティブマトリクスＬＣＤを代表す
る電気光学装置及びその電気光学装置を搭載した電子機
器をその範疇に含んでいる。

【０００２】

【従来の技術】ＴＦＴのオフ電流値を低減するための構
造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Dr
ain）構造が知られている。この構造はチャネル形成領
域と、高濃度に不純物元素を添加して形成するソース領
域またはドレイン領域との間に低濃度に不純物元素を添
加した領域を設けたものであり、この領域をＬＤＤ領域
と呼んでいる。

【０００３】また、ホットキャリアによるオン電流値の
劣化を防ぐための手段として、ＬＤＤ領域を上記に加
え、ゲート絶縁膜を介してゲート電極と重ねて配置させ
た部分にも形成する、いわゆるＧＯＬＤ（Gate-drain O
verlapped LDD）構造が知られている。このような構造
とすることで、ドレイン近傍の高電界が緩和されてホッ
トキャリア注入を防ぎ、劣化現象の防止に有効であるこ
とが知られている。

【０００４】アクティブマトリクス型の液晶表示装置に
代表される電気光学装置において、スイッチング素子や
能動回路を、ＴＦＴを用いて構成する技術が開発されて
いる。ＴＦＴはガラスなどの基板上に気相成長法などに
より半導体膜を形成し、その半導体膜を活性層として形
成する。近年、活性層の半導体膜を結晶化させる技術が
進み、結晶構造を含む半導体（以下、結晶質半導体と記
す）膜（代表的には、結晶質シリコン或いは多結晶シリ
コン）を活性層としたＴＦＴでは、高い電界効果移動度
が得られることから、各種の機能回路を同一のガラス基
板上に形成することが可能となった。そして画素ＴＦＴ
の他に駆動回路においてシフトレジスタ回路、レベルシ
フタ回路、バッファ回路、サンプリング回路などを実現
することができた。このような回路は、ｎチャネル型Ｔ
ＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路を基
本として形成されていた。このような駆動回路の実装技
術が根拠となり、液晶表示装置において軽量化および薄
型化を推進するためには、画素部の他に駆動回路を同一
基板上に一体形成できる結晶質半導体層を活性層とする
ＴＦＴが適していることが明らかとなってきた。

【０００５】例えば、駆動回路のバッファ回路などは高
い駆動電圧が印加されるため、高電圧が印加されても壊
れないように耐圧を高めておく必要がある。また電流駆
動能力を高めるために、オン電流値（ＴＦＴがオン動作
時に流れるドレイン電流）を十分確保する必要がある。
従って上記駆動回路には特に劣化に耐性のあるＧＯＬＤ
構造を用いるのが望ましい。

【０００６】従来ＧＯＬＤ構造ＴＦＴプロセスにおい
て、ゲート電極を形成する前に第一の不純物領域を開口
したレジストを形成し、ドーピングして第一の不純物領
域を形成するため、プロセス上マスクが一枚増えること
となる。フォトマスクを１枚使用することは、その前後
の工程において、被膜の成膜およびエッチングなどの工
程の他に、レジスト剥離、洗浄や乾燥工程などが付加さ
れ、フォトリソグラフィーの工程においても、レジスト
塗布、プレベーク、露光、現像、ポストベークなどの煩
雑な工程が行われることを意味する。

【０００７】

【発明が解決しようとする課題】本発明は劣化に耐性の
ある、ＧＯＬＤ構造の外側にＬＤＤ領域を有するＴＦＴ
を、より少ない工程で作製する技術を提供するものであ
る。アクティブマトリクス型の液晶表示装置等の電気光
学装置に代表されるようなあらゆる半導体装置におい
て、ＴＦＴの特性を改善し、半導体装置の動作特性およ
び信頼性の向上を実現させることを目的としている。

【０００８】

【課題を解決するための手段】本発明では、上記ＧＯＬ
Ｄ構造の外側にＬＤＤ領域を有するＴＦＴにおけるプロ
セス簡略化のため、耐熱性導電性材料からなる第一の
層、及び同一エッチング雰囲気で第一の層よりエッチン
グ速度が大きくすることができる耐熱性導電性材料から
なる第二の層から成り、前記第一の層の上に前記第二の
層が積層された、2層からなるゲート電極を形成し、前
記2層からなるゲート電極をマスクとしてソース及びド
レイン領域、第一の不純物領域、第二の不純物領域を形
成する方法を提供する。特に2層からなるゲート電極の
うち、第一の層の材料において、膜中に酸素を添加する
ことを特徴とする。

【０００９】本発明の構成は、半導体装置において、半
導体層と、ゲート絶縁膜と、ゲート電極を有し、前記ゲ
ート電極は、前記ゲート絶縁膜に接して形成された、Ｔ
ａ、Ｔｉ、Ｗから選ばれた一つの元素を含む酸化物また
は酸化窒化物からなる第一の層と、前記第一の層の内側
に形成されたＴａ、Ｔｉ、Ｗから選ばれた一つの元素か
ら成る第二の層とから成り、前記半導体層は、チャネル
形成領域と、前記チャネル形成領域に接し、かつ前記第
一の層と重なるように形成される第一の不純物領域と、
前記ゲート電極の外側に形成された第三の不純物領域
と、前記第一の不純物領域と前記第三の不純物領域の間
に形成された第二の不純物領域とを有することを特徴と
している。

【００１０】本発明の半導体装置の作製方法に関する構
成は、半導体上にゲート絶縁膜を形成する第１の工程
と、Ｔａ、Ｔｉ、Ｗから選ばれた一つの元素の窒化物か
らなる第一の層を形成する第２の工程と、前記第一の層
を酸素プラズマ処理する第３の工程と、Ｔａ、Ｔｉ、Ｗ
から選ばれた一つの元素から成る第二の層を形成する第
４の工程と、前記第二の層を選択的にエッチングし、前
記第一の層の内側に第二の層を形成する第５の工程と、
前記第一の層と前記第二の層をエッチングする第６の工
程と、前記第二の層の外側に、一導電型の不純物元素を
添加し、第三の不純物領域を形成する、第７の工程と、
前記第一の層と前記第二の層をエッチングする第８の工
程と、前記第一の層と前記第二の層をエッチングし、前
記第一の層の内側に第二の層を形成する第９の工程と、
前記半導体に、前記一導電型の不純物元素を添加し、前
記第一の層と重なるように形成される第一の不純物領域
と、前記第一の不純物領域と前記第三の不純物領域の間
に第二の不純物領域を形成する、第１０の工程と、を有
することを特徴としている。

【００１１】また、他の発明の構成は、半導体上にゲー
ト絶縁膜を形成する第１の工程と、Ｔａ、Ｔｉ、Ｗから
選ばれた一つの元素の酸化窒化物からなる第一の層を形
成する第２の工程と、Ｔａ、Ｔｉ、Ｗから選ばれた一つ
の元素から成る第二の層を形成する第３の工程と、前記
第二の層を選択的にエッチングし、前記第一の層の内側
に第二の層を形成する第４の工程と、前記第一の層と前
記第二の層をエッチングする第５の工程と、前記第二の
層の外側に、一導電型の不純物元素を添加し、第三の不
純物領域を形成する、第６の工程と、前記第一の層と前
記第二の層をエッチングする第７の工程と、前記第一の
層と前記第二の層をエッチングし、前記第一の層の内側
に第二の層を形成する第８の工程と、前記半導体に、前
記一導電型の不純物元素を添加し、前記第一の層と重な
るように形成される第一の不純物領域と、前記第一の不
純物領域と前記第三の不純物領域の間に第二の不純物領
域を形成する、第９の工程と、を有することを特徴とし
ている。

【００１２】

【発明の実施の形態】本発明で最終的に完成されるＧＯ
ＬＤ構造の外側にＬＤＤ領域を有するＴＦＴを図１６に
示す。図１６に示す形状は、第一の層1603、第二の層16
01にそれぞれＴａＮにＯが添加されたもの、及びＷを用
いている。図１６中ではn型の不純物が添加されてお
り、第一の不純物領域1604、第二の不純物領域1605、第
三の不純物領域1606、として示されている。また、ゲー
ト絶縁膜1602は、エッチング工程を経ることにより、異
なる不純物領域に対し、異なる膜厚で形成される。この
第一の不純物領域、第二の不純物領域、第三の不純物領
域、を有するＴＦＴ構造を、以下ＧＯＬＤ+ＬＤＤ構造
と呼ぶことにする。この形状は、第二の層1601の端部を
テーパー形状に加工する工程を経て形成される。

【００１３】タングステンのような耐熱性導電性材料を
高速でかつ精度良くエッチングして、さらに端部をテー
パー形状とするためには、高密度プラズマを用いたドラ
イエッチング法を適用する。高密度プラズマを得る手法
にはマイクロ波や誘導結合プラズマ（Inductively Coup
led Plasma：ＩＣＰ）を用いたエッチング装置が適して
いる。特に、ＩＣＰエッチング装置はプラズマの制御が
容易であり、処理基板の大面積化にも対応できる。

【００１４】マルチスパイラルコイルを適用したＩＣＰ
を用いたエッチング装置を用いると、前記耐熱性導電性
材料のエッチングを良好に行うことができる。ここで
は、松下電器産業（株）製のＩＣＰを用いたドライエッ
チング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。
図２１は、ガラス基板上に所定のパターンに形成された
Ｗ膜について、そのパターン端部のテーパー形状につい
て調べた結果を示す。ここで、テーパー部の角度は基板
表面（水平面）とテーパー部の傾斜部とが角度として定
義する（図４においてθ１で示す角度）。ここでは、共
通条件として放電電力（コイルに印加する高周波電力、
１３．５６MHz）を３．２W/cm²、圧力１．０Ｐａとして
エッチングガスにＣＦ₄とＣｌ₂を用いた。図２１（Ａ）
はテーパー部の角度について、基板側にかけるバイアス
電力（１３．５６MHz）依存性を示す。エッチングガス
の流量はＣＦ₄、Ｃｌ₂共に３０SCCMとした。テーパー部
の角度はバイアス電力が１２８〜３８４mW/cm²の範囲で
７０〜２０°まで変化させることが可能であることが明
らかとなった。また、図２１（Ｂ）はテーパー部の角度
のエッチングガス流量比依存性について調べた結果を示
す。ＣＦ₄とＣｌ₂の合計の流量を６０SCCMとして、ＣＦ
₄のみを２０〜４０SCCMの範囲で変化させた。このとき
バイアス電力は１２８mW/cm²とした。その結果、テーパ
ー部の角度は６０〜８０°まで変化させることが可能で
あった。

【００１５】このようにテーパー部の角度は基板側にか
けるバイアス電力によって大きく変化を示し、バイアス
電力をさらに高め、また、圧力を変化させることにより
テーパー部の角度を５〜４５°まで変化させることがで
きる。

【００１６】表１はゲート電極を形成する前記耐熱性導
電性材料のＩＣＰエッチング装置における加工特性を示
す。ここでは、Ｗ膜とＴａ膜の他に、ゲート電極用の材
料としてしばしば用いられるモリブデンータングステン
（Ｍｏ−Ｗ）合金（組成比はＭｏ：Ｗ＝４８：５０wt
%）の例を示す。表１にはエッチング速度、適用するエ
ッチングガス、およびゲート電極の下地となるゲート絶
縁膜との選択比の代表的な値を示す。ゲート絶縁膜はプ
ラズマＣＶＤ法で作製する酸化シリコン膜または酸化窒
化シリコン膜であり、ここで選択比はゲート絶縁膜のエ
ッチング速度に対する、それぞれの材料におけるエッチ
ング速度の割合として定義する。

【００１７】

【表１】

【００１８】Ｔａ膜のエッチング速度は１４０〜１６０
nm/minで選択比も６〜８が選られ、Ｗ膜のエッチング速
度７０〜９０nm/min、また選択比２〜４に対して優れた
値となっている。従って、被加工性という観点からはＴ
ａ膜も適しているが、表中に示さない値として、抵抗率
が２０〜３０μΩｃｍであり、Ｗ膜の１０〜１６μΩｃ
ｍに比べて若干高い点が難点となる。一方、Ｍｏ−Ｗ合
金はエッチング速度が４０〜６０nm/minと遅く、また選
択比は０．１〜２となりこの材料は被加工性という観点
から必ずしも適していないことが覗われる。このよう
に、表１からはＴａ膜が最も良い結果を示していること
がわかるが、前述のように抵抗率を考慮するとＷ膜が総
合的には適していると判断される。

【００１９】ここでは、Ｗ膜を一例として示したが、前
記耐熱性導電性材料についてＩＣＰエッチング装置を用
いると、容易にパターンの端部をテーパー形状として加
工することができる。

【００２０】本発明ではこのようなテーパー形状を形成
する方法を適用して上記ＧＯＬＤ+ＬＤＤ構造のＴＦＴ
を作製する。具体的には図６に示すように、ゲート電極
の形状を、段階を経て変化させ、その過程でドーピング
を行う。図６においては、リンを注入するn型ＴＦＴの
例を示している。図６の説明では、前記第一の層及び第
二の層が成膜された後、ゲート電極が形成されるプロセ
スを順に示している。

【００２１】まず、バイアス電圧が高く、第二の層のエ
ッチレートと第一の層のエッチレートとの比（以下選択
比と記す）が大きいエッチング雰囲気で、前記2層から
なるゲート電極を異方性エッチする。すると図６（a）
のごとく第二の層608がテーパー形状となり第一の層604
が残るゲート電極が形成される。

【００２２】次にバイアス電圧を変えずに、選択比が、
図６（a）の場合より小さくなるエッチング雰囲気で、
エッチングを行う。すると図６（b）のごとく第一の層6
05が第二の層609の端部よりテーパー形状を成したゲー
ト電極が形成される。このときイオン化した導電型制御
用の不純物元素を、電界で加速してゲート絶縁膜（ゲー
ト電極と半導体層とに密接してその両者の間に設けられ
るゲート絶縁膜と、該ゲート絶縁膜からその周辺の領域
に延在する絶縁膜を含めてゲート絶縁膜と称する）を通
過させて、半導体層にリンを添加しソース及びドレイン
領域615を形成する。本明細書中において、この不純物
元素の添加方法を便宜上「スルードープ法」と呼ぶ。

【００２３】そしてさらに、バイアス電圧が図６
（a）、図６（b）の形成時に比べて低く、選択比が、図
６（a）の場合より小さいエッチング雰囲気で、図６
（a）、図６（b）と比べて等方性のエッチングを行う。
すると図６（c）のごとく図６（b）の場合よりテーパー
が後退した第一の層606及び第二の層610のゲート電極が
形成される。

【００２４】その後、バイアス電圧が図６（a）、図６
（b）の形成時に比べて低く、選択比が、図６（c）の場
合より大きくなるエッチング雰囲気で、エッチングを行
う。すると図６（d）のごとく第一の層607が露出したゲ
ート電極が形成される。このときイオン化した導電型制
御用の不純物元素を、第一の層より成るゲート電極とゲ
ート絶縁膜を通過させ、スルードープを行う。このとき
の不純物元素は、図６（Ｂ）の場合に比べて低濃度で添
加し、これにより第一の不純物領域613及び第二の不純
物領域614を形成する。

【００２５】本発明では、第一の層の膜中に、酸素が添
加されていることを特徴とする。その好適な例として、
酸素を添加したＴａＮが挙げられる。酸素を添加したＴ
ａＮを、以下ＴａＯＮと記述する。第二の層として好適
な材料には、Ｗが挙げられる。ＴａＯＮ、Ｗとも耐熱性
に優れ、抵抗率の低いＷとエッチレートを低く設定で
き、図６に述べる形状を形成しやすい。なお、上記材料
はＣＦ₄及びＣｌ₂をエッチングガスとして用い、ドライ
エッチングできる。選択比を上げるためには、上記ガス
に酸素を添加することが有効である。

【００２６】第一の層の膜中に酸素が添加されているこ
とを特徴とする理由は、図６（d）のスルードープの段
階における第一の不純物領域613の上方に位置する第一
の層607の膜厚を小さくできることに起因する、ＴＦＴ
特性向上があげられる。

【００２７】図６（Ｄ）においては、第一の不純物領域
の上方に位置する第一の層607を通過させるスルードー
プ法を行うことで、当該第一の層607の厚さにより半導
体層に添加される不純物元素の濃度は制御される。そし
てこの第一の不純物領域の上方に位置する第一の層607
の膜厚は、上記選択比で制御することが好ましい。なぜ
なら電界特性や不純物添加濃度を設計上決める、第二の
層612とゲート絶縁膜616の膜厚を変えずに済むからであ
る。すなわちエッチングによって図６（Ｄ）のごとく形
状を形成する際、第一の不純物領域613の上方に位置す
る第一の層607の膜厚を薄くするためには、上記選択比
を大きくし、第一の層607の膜厚を厚くするためには上
記選択比を小さくする。

【００２８】第一の層がＴａＮより成る場合、充分な上
記エッチレートの差が無いため、第一の不純物領域の上
方に位置する第一の層が厚くなる。このため上記の作製
方法で形成したＧＯＬＤ+ＬＤＤ構造のＴＦＴ素子の特
性において、ゲート電極とゲート絶縁膜を通過させ、第
一の不純物領域の部分にリンを充分注入できないことが
ある。このため充分な耐性が得られないことがあった。
第一の層にＴａＮを用いたままで、これを解決すべく図
６（d）の段階で第一の不純物領域にリンを充分注入す
ると、これに伴い第二の不純物領域の濃度を高くなる。
第二の不純物領域の濃度が高くなれば、第二の不純物領
域で電界を緩和することができなくなり、オフ電流が上
がるなど、ＴＦＴとして良好な特性を示さないことがあ
る。

【００２９】そこで、第一の不純物領域の部分に注入さ
れるリンを阻止する第一の層の膜厚を薄くすることで、
第二の不純物領域の濃度を従来の構造と変えず、第一の
不純物領域の部分に注入されるリン濃度を増やすことが
できる。そのためには、図６（d）の段階で、選択比
が、より大きくなるようなエッチング雰囲気もしくは膜
特性とすることが必要となる。具体的には、上記第一の
層の膜中への酸素の添加で上記エッチレートの差を大き
くする。

【００３０】選択比が、第一の層の酸素添加によってど
の程度変化するかを調べるべく、実験を行った。以下に
その結果を示す。

【００３１】

【表２】

【００３２】表２は、ガラス上にスパッタ成膜法でＴａ
Ｎ膜を３０nm成膜し、ＴａＮ膜に酸素プラズマ処理を行
った後、シート抵抗を測定した結果を示す。表２中に見
られるように、酸素プラズマ処理を行ったいずれのサン
プルも、酸化のため抵抗値が上がっている。しかし第一
の不純物領域に電界をかけるには充分低く、上記すべて
の条件で第一の層を酸素添加処理できると思われる。

【００３３】このＴａＮ膜について、ＳＩＭＳによって
表面からの酸素濃度を測定した結果を図１５に示す。こ
のサンプルは、ガラス基板上にＴａＮを１５０nm積層し
ている。表面層、すなわちグラフの左側において、測定
時に表面からの情報が１０nmまで影響することを考慮す
ると、膜中の酸素濃度は１×１０²¹ atoms/cm³程度と見
られる。これはＴａＮが自然に酸素を吸蔵したものと考
えられる。このことから、膜中の酸素濃度は１×１０²¹
atoms/cm³以上であれば、ＴａＯＮ膜であると我々は判
断した。

【００３４】

【表３】

【００３５】表３は、ガラス上にスパッタ成膜法でＴａ
Ｎ膜を成膜し、表２と同条件の酸素プラズマ処理を行っ
た後、エッチングレートを測定した結果を示す。いずれ
の前記シート抵抗が上がっているサンプル処理方法にお
いても、エッチレートが上がっていることが分かる。表
２及び表３では酸素プラズマ処理において、処理時間を
変えて測定している。処理時間が増えるにつれ、シート
抵抗が上がり、エッチレートが減ることから、酸素が添
加されるにつれエッチレートが小さくなると推測でき
る。

【００３６】ここでは第一の層としてＴａＮを上げた
が、適したエッチングガスを用い、エッチレートを遅く
することができる物質なら利用することができると考え
られる。具体的にはＴi、Ｗ及びその酸化物もしくは酸
化窒化物も有効と思われる。第一の層への酸素添加方法
も、酸素プラズマ処理に限定されず、例えばスパッタ成
膜時に酸素ガスを流す方法が有効と考えられる。

【００３７】以上より、選択比を変えることにより、第
一の層の膜厚を薄くすることが可能であることが分かっ
た。そこで、この第一の層の膜厚を変化させたときのＴ
ＦＴ特性をシミュレーションした。シミュレーション
は、第一の層による不純物注入の阻止能を考慮し、ゲー
ト電極の導電率は考慮していない。ＴＦＴのサイズは、
基板平面に沿って８μｍ×８μｍであり、ドレイン電圧
を14Ｖと固定している。

【００３８】図２１は、ゲート電極の第一の層を、膜厚
において５nmから３０nmまで変化させたときの、Ｖｇ-
Ｉｄ曲線をシミュレーションした結果である。膜厚によ
るＶｇ-Ｉｄ特性の変化は小さいといえる。

【００３９】図２２は、ゲート電極の第一の層を、膜厚
において５nmから３０nmまで変化させたときの、Ｓｉに
おける電界強度曲線である。このとき、ゲート電極に２
０Ｖ印加している。縦軸は電界強度であり、横軸はＴＦ
Ｔにおける位置を示している。横軸の単位はμｍであ
り、第一の不純物領域及び第二の不純物領域は０．５μ
ｍで形成されている。１付近がチャネルと第一の不純物
領域の境界であり、ここの領域付近の電界はＰＮ接合部
となるため高い。１．５付近が第一の不純物領域と第二
の不純物領域の境界であり、この領域付近の電界が、劣
化の原因となる。図２２中では、膜厚が薄くなるにつれ
領域付近の電界は小さくなり、劣化はおきにくくなるこ
とが予想される。すなわち、第一の層を薄くするような
ＧＯＬＤ+ＬＤＤ構造のＴＦＴは劣化に対し有効であ
る。

【００４０】

【実施例】[実施例１]本発明の実施例を、図１〜図４を
用いて説明する。ここでは、画素部の画素ＴＦＴおよび
保持容量と、画素部の周辺に設けられる駆動回路のＴＦ
Ｔを同時に作製する方法について工程に従って詳細に説
明する。

【００４１】図１（Ａ）において、基板１０１にはコー
ニング社の＃７０５９ガラスや＃１７３７ガラスなどに
代表されるバリウムホウケイ酸ガラスやアルミノホウケ
イ酸ガラスなどのガラス基板の他に、ポリエチレンテレ
フタレート（ＰＥＴ）、ポリエチレンナフタレート（Ｐ
ＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的
異方性を有しないプラスチック基板を用いることができ
る。ガラス基板を用いる場合には、ガラス歪み点よりも
１０〜２０℃程度低い温度であらかじめ熱処理しておい
ても良い。そして、基板１０１のＴＦＴを形成する表面
に、基板１０１からの不純物拡散を防ぐために、酸化シ
リコン膜、窒化シリコン膜または酸化窒化シリコン膜な
どの絶縁膜から成る下地膜１０２を形成する。例えば、
プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製さ
れる酸化窒化シリコン膜１０２ａを１０〜２００nm（好
ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから
作製される酸化窒化水素化シリコン膜１０２ｂを５０〜
２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積
層形成する。ここでは下地膜１０２を２層構造として示
したが、前記絶縁膜の単層膜または２層以上積層させて
形成しても良い。

【００４２】酸化窒化シリコン膜は従来の平行平板型の
プラズマＣＶＤ法を用いて形成する。酸化窒化シリコン
膜１０２ａは、ＳｉＨ₄を１０SCCM、ＮＨ₃を１００SCC
M、Ｎ ₂Ｏを２０SCCMとして反応室に導入し、基板温度３
２５℃、反応圧力４０Pa、放電電力密度０．４１W/c
m²、放電周波数６０MHzとした。一方、酸化窒化水素化
シリコン膜１０２ｂは、ＳｉＨ₄を５SCCM、Ｎ₂Ｏを１２
０SCCM、Ｈ₂を１２５SCCMとして反応室に導入し、基板
温度４００℃、反応圧力２０Pa、放電電力密度０．４１
W/cm²、放電周波数６０MHzとした。これらの膜は、基板
温度を変化させ、反応ガスの切り替えのみで連続して形
成することもできる。

【００４３】このようにして作製した酸化窒化シリコン
膜１０２ａは、密度が９．２８×１０²²/cm³であり、フ
ッ化水素アンモニウム（ＮＨ₄ＨＦ₂）を７．１３％とフ
ッ化アンモニウム（ＮＨ₄Ｆ）を１５．４％含む混合溶
液（ステラケミファ社製、商品名ＬＡＬ５００）の２０
℃におけるエッチング速度が約６３nm/minと遅く、緻密
で硬い膜である。このような膜を下地膜に用いると、こ
の上に形成する半導体層にガラス基板からのアルカリ金
属元素が拡散するのを防ぐのに有効である。

【００４４】次に、２５〜８０ｎｍ（好ましくは３０〜
６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３
ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法
で形成する。例えば、プラズマＣＶＤ法で非晶質シリコ
ン膜を５５ｎｍの厚さに形成する。非晶質構造を有する
半導体膜には、非晶質半導体層や微結晶半導体膜があ
り、非晶質シリコンゲルマニウム膜などの非晶質構造を
有する化合物半導体膜を適用しても良い。また、下地膜
１０２と非晶質半導体層１０３ａとは両者を連続形成す
ることも可能である。例えば、前述のように酸化窒化シ
リコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂ
をプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉ
Ｈ₄、Ｎ₂Ｏ、Ｈ₂からＳｉＨ₄とＨ₂或いはＳｉＨ₄のみに
切り替えれば、一旦大気雰囲気に晒すことなく連続形成
できる。その結果、酸化窒化水素化シリコン膜１０２ｂ
の表面の汚染を防ぐことが可能となり、作製するＴＦＴ
の特性バラツキやしきい値電圧の変動を低減させること
ができる。

【００４５】そして、結晶化の工程を行い非晶質半導体
層１０３ａから結晶質半導体層１０３ｂを作製する。そ
の方法としてレーザーアニール法や熱アニール法（固相
成長法）、またはラピットサーマルアニール法（ＲＴＡ
法）を適用することができる。前述のようなガラス基板
や耐熱性の劣るプラスチック基板を用いる場合には、特
にレーザーアニール法を適用することが好ましい。ＲＴ
Ａ法では、赤外線ランプ、ハロゲンランプ、メタルハラ
イドランプ、キセノンランプなどを光源に用いる。或い
は特開平７−１３０６５２号公報で開示された技術に従
って、触媒元素を用いる結晶化法で結晶質半導体層１０
３ｂを形成することもできる。結晶化の工程ではまず、
非晶質半導体層が含有する水素を放出させておくことが
好ましく、４００〜５００℃で１時間程度の熱処理を行
い含有する水素量を５atomic%以下にしてから結晶化さ
せると膜表面の荒れを防ぐことができるので良い。

【００４６】また、プラズマＣＶＤ法で非晶質シリコン
膜の形成工程において、反応ガスにＳｉＨ4とアルゴン
（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃
として形成すると、非晶質シリコン膜の含有水素濃度を
５atomic%以下にすることもできる。このような場合に
おいて水素を放出させるための熱処理は不要となる。

【００４７】結晶化をレーザーアニール法にて行う場合
には、パルス発振型または連続発光型のエキシマレーザ
ーやアルゴンレーザーをその光源とする。パルス発振型
のエキシマレーザーを用いる場合には、レーザー光を線
状に加工してレーザーアニールを行う。レーザーアニー
ル条件は実施者が適宣選択するものであるが、例えば、
レーザーパルス発振周波数３０Ｈｚとし、レーザーエネ
ルギー密度を１００〜５００mJ/cm²(代表的には３００
〜４００mJ/cm²)とする。そして線状ビームを基板全面
に渡って照射し、この時の線状ビームの重ね合わせ率
（オーバーラップ率）を８０〜９８％として行う。この
ようにして図１（Ｂ）に示すように結晶質半導体層１０
３ｂを得ることができる。

【００４８】そして、結晶質半導体層１０３ｂ上に第１
のフォトマスク（ＰＭ１）を用い、フォトリソグラフィ
ーの技術を用いてレジストパターンを形成し、ドライエ
ッチングによって結晶質半導体層を島状に分割し、図１
（Ｃ）に示すように島状半導体層１０４〜１０８を形成
する。結晶質シリコン膜のドライエッチングにはＣＦ ₄
とＯ₂の混合ガスを用いる。

【００４９】このような島状半導体層に対し、ＴＦＴの
しきい値電圧（Ｖth）を制御する目的でｐ型を付与する
不純物元素を１×１０¹⁶〜５×１０¹⁷atomic／cm³程度
の濃度で島状半導体層の全面に添加しても良い。半導体
に対してｐ型を付与する不純物元素には、ホウ素
（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など
周期律表第１３族の元素が知られている。その方法とし
て、イオン注入法やイオンドープ法（或いはイオンシャ
ワードーピング法）を用いることができるが、大面積基
板を処理するにはイオンドープ法が適している。イオン
ドープ法ではジボラン（Ｂ₂Ｈ₆）をソースガスとして用
いホウ素（Ｂ）を添加する。このような不純物元素の注
入は必ずしも必要でなく省略しても差し支えないが、特
にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に
収めるために好適に用いる手法である。

【００５０】ゲート絶縁膜１０９はプラズマＣＶＤ法ま
たはスパッタ法を用い、膜厚を４０〜１５０ｎｍとして
シリコンを含む絶縁膜で形成する。本実施例では、１２
０ｎｍの厚さで酸化窒化シリコン膜から形成する。ま
た、ＳｉＨ₄とＮ₂ＯにＯ₂を添加させて作製された酸化
窒化シリコン膜は、膜中の固定電荷密度が低減されてい
るのでこの用途に対して好ましい材料となる。勿論、ゲ
ート絶縁膜はこのような酸化窒化シリコン膜に限定され
るものでなく、他のシリコンを含む絶縁膜を単層または
積層構造として用いても良い。例えば、酸化シリコン膜
を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸
テトラエチル（Tetraethyl Ortho-silicate：ＴＥＯ
Ｓ）とＯ₂とを混合し、反応圧力４０Pa、基板温度３０
０〜４００℃とし、高周波（１３．５６MHz）電力密度
０．５〜０．８W/cm²で放電させて形成することができ
る。このようにして作製された酸化シリコン膜は、その
後４００〜５００℃の熱アニールによりゲート絶縁膜と
して良好な特性を得ることができる。

【００５１】そして、図１（D）に示す様に、ゲート絶
縁膜１０９上にゲート電極を形成するための第１の導電
膜１１０と第２の導電膜１１１とを形成する。本実施例
では、第１の導電膜１１０をＴａＯＮで５〜３０nmの厚
さに形成し、第２の導電膜をＷで３００〜４００nmの厚
さに形成する。

【００５２】ＴａＯＮ膜はスパッタ法で形成し、Ｔａの
ターゲットをＡｒ及びＮ₂、Ｏ₂でスパッタする。この場
合、Ａｒ及びＮ₂に適量のＸｅやＫｒを加えると、Ｔａ
Ｎ膜の内部応力を緩和して膜の剥離を防止することがで
きる。

【００５３】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも
できる。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μ
Ωｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大き
くすることで低抵抗率化を図ることができるが、Ｗ中に
酸素などの不純物元素が多い場合には結晶化が阻害され
高抵抗化する。このことより、スパッタ法による場合、
純度９９．９９９９％のＷターゲットを用い、さらに成
膜時に気相中からの不純物の混入がないように十分配慮
してＷ膜を形成することにより、抵抗率９〜２０μΩｃ
ｍを実現することができる。

【００５４】上記例ではＴａＯＮ膜とＷ膜を、連続成膜
している。これは大気開放せず処理する、スループット
の早い好適な手段である。

【００５５】次に図２に示すように、レジストによるマ
スク１１２〜１１７を形成し、ゲート電極を形成するた
めの第１のエッチング処理を行う。エッチング方法に限
定はないが、好適にはＩＣＰ（Inductively Coupled Pl
asma：誘導結合型プラズマ）エッチング法を用い、エッ
チング用ガスにＣＦ₄とＣｌ₂とＯ₂を混合し、０．５〜
２Pa、好ましくは１Paの圧力でコイル型の電極に５００
WのＲＦ（13.56MHz）電力を投入してプラズマを生成し
て行う。基板側（試料ステージ）にも１００WのＲＦ（1
3.56MHz）電力を投入し、実質的に負の自己バイアス電
圧を印加する。ＣＦ₄とＣｌ₂とＯ₂を混合した場合には
Ｗ膜のエッチレートはＴａＯＮ膜より大きい。このよう
な条件によりＷ膜を異方性エッチングし、かつ、それよ
り遅いエッチング速度で第一の層であるＴａＯＮを異方
性エッチングする。

【００５６】Ｗ膜やＴａＯＮ膜のＣＦ₄とＣｌ₂の混合ガ
スによるエッチング反応は、生成されるラジカルまたは
イオン種と反応生成物の蒸気圧から推測することができ
る。ＷとＴａＯＮのフッ化物と塩化物の蒸気圧を比較す
ると、Ｗのフッ化物であるＷＦ₆が極端に高く、その他
のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従っ
て、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａＯＮ膜共
にエッチングされる。しかし、この混合ガスに適量のＯ
₂を添加するとＣＦ4とＯ₂が反応してＣＯとＦになり、
ＦラジカルまたはＦイオンが多量に発生する。その結
果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増
大する。一方、ＴａＯＮはＦが増大しても相対的にエッ
チング速度の増加は少ない。また、ＴａＯＮはＷに比較
して酸化されやすいので、Ｏ₂を添加することでＴａＯ
Ｎの表面が酸化される。ＴａＯＮの酸化物はフッ素や塩
素と反応しないためさらにＴａＯＮ膜のエッチング速度
は低下する。従って、Ｗ膜とＴａＯＮ膜とのエッチング
速度に差を作ることが可能となりＷ膜のエッチング速度
をＴａＯＮ膜よりも大きくすることが可能となる。

【００５７】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第二の層すなわちＷ
の端部がテーパー形状となる。テーパー部の角度は１５
〜４５°となる。ゲート絶縁膜上に残渣を残すことなく
エッチングするためには、１０〜２０％程度の割合でエ
ッチング時間を増加させると良い。Ｗ膜に対する酸化窒
化シリコン膜の選択比は２〜４（代表的には３）である
ので、オーバーエッチング処理により、酸化窒化シリコ
ン膜が露出した面は２０〜５０nm程度エッチングされる
ことになる。

【００５８】その後同様にＩＣＰエッチング法を用い、
エッチングガスにＣＦ₄とＣｌ₂を混合して、１Paの圧力
でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供
給し、プラズマを生成してＷとＴａＯＮのエッチングを
行う。基板側（試料ステージ）には１００WのＲＦ（13.
56MHz）電力を投入し、第１のエッチング処理と同様の
自己バイアス電圧を印加する。このような条件によれば
Ｗ膜とＴａＯＮ膜のエッチレートの差すなわち選択比は
酸素を添加した上記エッチング条件にくらべ小さくな
り、Ｗ膜及びＴａＯＮ膜がエッチングされる。こうし
て、第１のエッチング処理により第一の層と第二の層か
ら成る第１の形状の導電層１１８〜１２３（第一の層１
１８ａ〜１２３ａと第二の層１１８ｂ〜１２３ｂ）を形
成する。１３０はゲート絶縁膜であり、第１の形状の導
電層１１８〜１２３で覆われない領域は２０〜５０nm程
度エッチングされ薄くなった領域が形成される。

【００５９】そして、第１のドーピング処理を行い、ｎ
型を付与する不純物元素を添加する。ドーピングの方法
はイオンドープ法若しくはイオン注入法で行えば良い。
イオンドープ法の条件はドーズ量を１×１０¹³〜５×１
０¹⁴atoms/cm²とし、加速電圧を６０〜１００keVとして
行う。ｎ型を付与する不純物元素として１５族に属する
元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用い
るが、ここではリン（Ｐ）を用いる。この場合、導電層
１１８〜１２３がｎ型を付与する不純物元素に対するマ
スクとなり、自己整合的に第１の不純物領域１２４〜１
２９が形成される。第１の不純物領域１２４〜１２９に
は１×１０²⁰〜１×１０²¹atomic/cm³の濃度範囲でｎ型
を付与する不純物元素を添加する。

【００６０】次に図３（Ｃ）に示すように第２のエッチ
ング処理を行う。このときもＩＣＰエッチング法を用
い、エッチングガスにＣＦ₄とＣｌ₂を混合して、１Paの
圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)
を供給し、プラズマを生成してＷとＴａＯＮのエッチン
グを行う。基板側（試料ステージ）には２０WのＲＦ（1
3.56MHz）電力を投入し、第１のエッチング処理より小
さい自己バイアス電圧を印加する。

【００６１】その後ＩＣＰエッチング法を用い、エッチ
ングガスにＣＦ₄とＣｌ₂とＯ₂を混合して、１Paの圧力
でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供
給し、プラズマを生成して行う。基板側（試料ステー
ジ）には２０WのＲＦ（13.56MHz）電力を投入し、自己
バイアス電圧を印加する。このような条件によりＷ膜を
異方性エッチングし、かつ、それより遅いエッチング速
度で第一の層であるＴａＯＮを異方性エッチングする。

【００６２】こうして第２の形状の薄膜層１１１８〜１
１２３（第一の層１１１８ａ〜１１２３ａと第二の層１
１１８ｂ〜１１２３ｂ）を形成する。１１３０はゲート
絶縁膜であり、第２の形状の薄膜層１１１８〜１１２３
で覆われない領域はさらに２０〜５０nm程度エッチング
され薄くなった領域が形成される。

【００６３】そして、図７（Ａ）に示すように第２のド
ーピング処理を行う。この場合、第１のドーピング処理
よりもドーズ量を下げ高加速電圧の条件でｎ型を付与す
る不純物元素をドーピングする。例えば、加速電圧を７
０〜１２０ｋｅＶとし、１×１０¹³/cm²のドーズ量で行
い、図２で島状半導体層に形成された第１の不純物領域
の内側に新たな不純物領域を形成する。ドーピングは、
第二の形状の薄膜層１１１８〜１１２３を不純物元素に
対するマスクとして用い、第二の層１１１８ａ〜１１２
３ａの下側の領域にも不純物元素が添加されるようにド
ーピングする。こうして、第二の１１１８ａ〜１１２３
ａと重なる第３の不純物領域１３１〜１３６と、第１の
不純物領域と第３の不純物領域との間の第２の不純物領
域１１３１〜１１３６とを形成する。ｎ型を付与する不
純物元素は、第２の不純物領域で１×１０¹⁷〜１×１０
¹⁹atoms/cm³の濃度となるようにし、第３の不純物領域
で１×１０¹⁶〜１×１０¹⁸atoms/cm³の濃度となるよう
にする。このように、第２の不純物領域と、第３の不純
物領域と、を併せてＬＤＤ領域と呼ぶ。これはボロンを
不純物とするＰ型の場合も同様である。

【００６４】そして、ｐチャネル型ＴＦＴを形成する島
状半導体層１０４、１０６にソース領域およびドレイン
領域とする高濃度ｐ型不純物領域１４０、１４１を形成
する。ここでは、ゲート電極１１１８a、１１２３aをマ
スクとしてｐ型を付与する不純物元素を添加し、自己整
合的に高濃度ｐ型不純物領域を形成する。このとき、ｎ
チャネル型ＴＦＴを形成する島状半導体層１０５、１０
７、１０８は、第３のフォトマスク（ＰＭ３）を用いて
レジストマスク１３７〜１３９を形成し全面を被覆して
おく。ここで形成される不純物領域１４０、１４１はジ
ボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。
そして、ゲート電極と重ならない高濃度ｐ型不純物領域
１４０ａ、１４１ａのボロン（Ｂ）濃度は、３×１０²⁰
〜３×１０²¹atomic／cm³となるようにする。また、第
一のゲート電極と重なる不純物領域１４０ｂ、１４１ｂ
は、ゲート絶縁膜と第一のゲート電極を介して不純物元
素が添加されるので、実質的に低濃度ｐ型不純物領域と
して形成され、少なくとも１．５×１０¹⁹atomic／cm³
以上の濃度とする。この高濃度ｐ型不純物領域１４０
ａ、１４１ａおよび低濃度ｐ型不純物領域１４０ｂ、１
４１ｂには、前工程においてリン（Ｐ）が添加されてい
て、高濃度ｐ型不純物領域１４０ａ、１４１ａには１×
１０²⁰〜１×１０²¹atomic／cm³の濃度で、低濃度ｐ型
不純物領域１４０ｂ、１４１ｂには１×１０¹⁶〜１×１
０¹⁹atomic／cm³の濃度で含有しているが、この工程で
添加するボロン（Ｂ）の濃度をリン（Ｐ）濃度の１．５
から３倍となるようにすることにより、ｐチャネル型Ｔ
ＦＴのソース領域およびドレイン領域として機能するた
めに何ら問題は生じなかった。

【００６５】その後、図４（Ａ）に示すように、ゲート
電極およびゲート絶縁膜上から第１の層間絶縁膜１４２
を形成する。第１の層間絶縁膜は酸化シリコン膜、酸化
窒化シリコン膜、窒化シリコン膜、またはこれらを組み
合わせた積層膜で形成すれば良い。いずれにしても第１
の層間絶縁膜１４２は無機絶縁物材料から形成する。第
１の層間絶縁膜１４２の膜厚は１００〜２００ｎｍとす
る。ここで、酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法でＴＥＯＳとＯ₂とを混合し、反応圧力４０P
a、基板温度３００〜４００℃とし、高周波（１３．５
６MHz）電力密度０．５〜０．８W/cm²で放電させて形成
することができる。また、酸化窒化シリコン膜を用いる
場合には、プラズマＣＶＤ法でＳｉＨ₄、Ｎ₂Ｏ、ＮＨ₃
から作製される酸化窒化シリコン膜、またはＳｉＨ₄、
Ｎ₂Ｏから作製される酸化窒化シリコン膜で形成すれば
良い。この場合の作製条件は反応圧力２０〜２００Pa、
基板温度３００〜４００℃とし、高周波（６０MHz）電
力密度０．１〜１．０W/cm²で形成することができる。
また、ＳｉＨ₄、Ｎ₂Ｏ、Ｈ₂から作製される酸化窒化水
素化シリコン膜を適用しても良い。窒化シリコン膜も同
様にプラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃から作製するこ
とが可能である。

【００６６】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化する工程を行
う。この工程はファーネスアニール炉を用いる熱アニー
ル法で行う。その他に、レーザーアニール法、またはラ
ピッドサーマルアニール法（ＲＴＡ法）を適用すること
ができる。熱アニール法では酸素濃度が１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜
７００℃、代表的には５００〜６００℃で行うものであ
り、本実施例では５５０℃で４時間の熱処理を行った。
また、基板１０１に耐熱温度が低いプラスチック基板を
用いる場合にはレーザーアニール法を適用することが好
ましい（図４（Ｂ））。

【００６７】活性化の工程に続いて、雰囲気ガスを変化
させ、３〜１００％の水素を含む雰囲気中で、３００〜
４５０℃で１〜１２時間の熱処理を行い、島状半導体層
を水素化する工程を行う。この工程は熱的に励起された
水素により島状半導体層にある１０¹⁶〜１０¹⁸/cm³のダ
ングリングボンドを終端する工程である。水素化の他の
手段として、プラズマ水素化（プラズマにより励起され
た水素を用いる）を行っても良い。いずれにしても、島
状半導体層１０４〜１０８中の欠陥密度を１０ ¹⁶/cm³以
下とすることが望ましく、そのために水素を０．０１〜
０．１atomic%程度付与すれば良かった。

【００６８】活性化および水素化の工程が終了したら、
有機絶縁物材料からなる第２の層間絶縁膜１４３を１．
０〜２．０μｍの平均厚を有して形成する。有機樹脂材
料としては、ポリイミド、アクリル、ポリアミド、ポリ
イミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用
することができる。例えば、基板に塗布後、熱重合する
タイプのポリイミドを用いる場合には、クリーンオーブ
ンで３００℃で焼成して形成する。また、アクリルを用
いる場合には、２液性のものを用い、主材と硬化剤を混
合した後、スピナーを用いて基板全面に塗布した後、ホ
ットプレートで８０℃で６０秒の予備加熱を行い、さら
にクリーンオーブンで２５０℃で６０分焼成して形成す
ることができる。

【００６９】このように、第２の層間絶縁膜を有機絶縁
物材料で形成することにより、表面を良好に平坦化させ
ることができる。また、有機樹脂材料は一般に誘電率が
低いので、寄生容量を低減することができる。しかし、
吸湿性があり保護膜としては適さないので、本実施例の
ように、第１の層間絶縁膜１４２として形成した酸化シ
リコン膜、酸化窒化シリコン膜、窒化シリコン膜などと
組み合わせて用いると良い。

【００７０】その後、第４のフォトマスク（ＰＭ４）を
用い、所定のパターンのレジストマスクを形成し、それ
ぞれの島状半導体層に形成されたソース領域またはドレ
イン領域に達するコンタクトホールを形成する。コンタ
クトホールの形成はドライエッチング法により行う。こ
の場合、エッチングガスにＣＦ₄、Ｏ₂、Ｈｅの混合ガス
を用い有機樹脂材料から成る第２の層間絶縁膜１４３を
まずエッチングし、その後、続いてエッチングガスをＣ
Ｆ₄、Ｏ₂として第１の層間絶縁膜１４２をエッチングす
る。さらに、島状半導体層との選択比を高めるために、
エッチングガスをＣＨＦ₃に切り替えてゲート絶縁膜１
３０をエッチングすることにより、良好にコンタクトホ
ールを形成することができる。

【００７１】そして、導電性の金属膜をスパッタ法や真
空蒸着法で形成し第５のフォトマスクでレジストマスク
パターンを形成しエッチングによって、ソース配線とド
レイン配線を形成する。ドレイン配線を例としてこの構
成を説明すると、Ｔｉ膜を５０〜１５０nmの厚さで形成
し、島状半導体層のソースまたはドレイン領域を形成す
る半導体膜とコンタクトを形成する。そのＴｉ膜上に重
ねてＡｌ膜を３００〜４００nmの厚さで形成し、さらに
Ｔｉ膜または窒化チタン（ＴｉＮ）膜を１００〜２００
nmの厚さで形成して３層またはＴｉとＴｉＮを組み合わ
せ、３層以上の層を有する構造とする。その後、第５の
フォトマスクによりレジストマスクパターンを形成し、
エッチングによってソース配線とドレイン配線を形成す
る。このとき、課題を解決する手段で記したように、酸
素プラズマを用いた処理、熱酸化処理を行い、Ａｌ層の
端部に酸化膜を形成する。その後、透明導電膜を全面に
形成し、第６のフォトマスクを用いたパターニング処理
およびエッチング処理により画素電極を形成する。画素
電極は、有機樹脂材料から成る第２の層間絶縁膜上に形
成され、画素ＴＦＴのドレイン配線と重なる部分を設け
電気的な接続を形成している。

【００７２】透明導電膜の材料は、酸化インジウム（Ｉ
ｎ₂Ｏ₃）や酸化インジウム酸化スズ合金（Ｉｎ₂Ｏ₃―Ｓ
ｎＯ₂；ＩＴＯ）などをスパッタ法や真空蒸着法などを
用いて形成して用いることができる。このような材料の
エッチング処理は塩酸系の溶液により行う。

【００７３】こうして６枚のフォトマスクにより、同一
の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴと
を有した基板を完成させることができる。駆動回路には
第１のｐチャネル型ＴＦＴ（Ａ）２００ａ、第１のｎチ
ャネル型ＴＦＴ（Ａ）２０１ａ、第２のｐチャネル型Ｔ
ＦＴ（Ａ）２０２ａ、第２のｎチャネル型ＴＦＴ（Ａ）
２０３ａ、画素部には画素ＴＦＴ２０４、保持容量２０
５が形成されている。本明細書では便宜上このような基
板をアクティブマトリクス基板と呼ぶ。

【００７４】駆動回路の第１のｐチャネル型ＴＦＴ
（Ａ）２００ａには、島状半導体層１０４にチャネル形
成領域２０６、ＬＤＤ領域２０７、高濃度ｐ型不純物領
域から成るソース領域２０８、ドレイン領域２０９を有
した構造となっている。第１のｎチャネル型ＴＦＴ
（Ａ）２０１ａには、島状半導体層１０５にチャネル形
成領域２１０、低濃度ｎ型不純物領域で形成されゲート
電極１１９と重なるＬＤＤ領域２１１、高濃度ｎ型不純
物領域で形成するソース領域２１２、ドレイン領域２１
３を有している。チャネル長３〜７μｍに対して、ゲー
ト電極１１９と重なるＬＤＤ領域を第一の不純物領域と
してそのチャネル長方向の長さは０．１〜１．５μｍ、
好ましくは０．３〜０．８μｍとする。この第一の不純
物領域の長さはゲート電極１１９の厚さとテーパー部の
角度θ１から制御する。

【００７５】図４（Ｃ）では、駆動回路のｎチャネル型
ＴＦＴおよびｐチャネル型ＴＦＴを一対のソース・ドレ
イン間に一つのゲート電極を設けたシングルゲートの構
造とし、画素ＴＦＴをダブルゲート構造としたが、これ
らのＴＦＴはいずれもシングルゲート構造としても良い
し、複数のゲート電極を一対のソース・ドレイン間に設
けたマルチゲート構造としても差し支えない。

【００７６】図７は画素部のほぼ一画素分を示す上面図
である。図中に示すＡ−Ａ'断面が図４（Ｃ）に示す画
素部の断面図に対応している。画素ＴＦＴ２０４は、ゲ
ート電極１２２は図示されていないゲート絶縁膜を介し
てその下の島状半導体層１０８と交差し、さらに複数の
島状半導体層に跨って延在してゲート配線を兼ねてい
る。図示はしていないが、島状半導体層には、図４
（Ｃ）で説明したソース領域、ドレイン領域、ＬＤＤ領
域が形成されている。また、２３０はソース配線１４８
とソース領域２２５とのコンタクト部、２３１はドレイ
ン配線１５３とドレイン領域２２７とのコンタクト部で
ある。保持容量２０５は、画素ＴＦＴ２０４のドレイン
領域２２７から延在する半導体層２２８、２２９とゲー
ト絶縁膜を介して容量配線１２３が重なる領域で形成さ
れている。この構成において半導体層２２８には、価電
子制御を目的とした不純物元素は添加されていない。

【００７７】以上の様な構成は、画素ＴＦＴおよび駆動
回路が要求する仕様に応じて各回路を構成するＴＦＴの
構造を最適化し、半導体装置の動作性能と信頼性を向上
させることを可能としている。さらにゲート電極を、耐
熱性を有する導電性材料で形成することによりＬＤＤ領
域やソース領域およびドレイン領域の活性化を容易とし
ている。

【００７８】さらに、ゲート電極にゲート絶縁膜を介し
て重なるＬＤＤ領域を形成する際に、導電型を制御する
目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ
領域を形成することで、特にドレイン領域近傍における
電界緩和効果が高まることが期待できる。

【００７９】アクティブマトリクス型の液晶表示装置の
場合、第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１
のｎチャネル型ＴＦＴ（Ａ）２０１ａは高速動作を重視
するシフトレジスタ回路、バッファ回路、レベルシフタ
回路などを形成するのに用いる。図４（Ｃ）ではこれら
の回路をロジック回路部として表している。第１のｎチ
ャネル型ＴＦＴ（Ａ）２０１ａのＬＤＤ領域２１１はホ
ットキャリア対策を重視した構造となっている。さら
に、耐圧を高め動作を安定化させるために、図５（Ａ）
で示すようにこのロジック回路部のＴＦＴを第１のｐチ
ャネル型ＴＦＴ（Ｂ）２００ｂと第１のｎチャネル型Ｔ
ＦＴ（Ｂ）２０１ｂで形成しても良い。このＴＦＴは、
一対のソース・ドレイン間に２つのゲート電極を設けた
ダブルゲート構造であり、このようなＴＦＴは本実施例
の工程を用いて同様に作製できる。第１のｐチャネル型
ＴＦＴ（Ｂ）２００ｂには、島状半導体層にチャネル形
成領域２３６ａ、２３６ｂ、低濃度ｐ型不純物領域から
成りゲート電極１１８と重なるＬＤＤ領域２３７ａ、２
３７ｂ、高濃度ｐ型不純物領域から成るソース領域２３
８とドレイン領域２３９、２４０を有した構造となって
いる。第１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂには、
島状半導体層にチャネル形成領域２４１ａ、２４１ｂ、
低濃度ｎ型不純物領域で形成されゲート電極１１９と重
なるＬＤＤ領域２４２ａ、２４２ｂ、高濃度ｎ型不純物
領域で形成するソース領域２４３とドレイン領域２４
４、２４５を有している。チャネル長はいずれも３〜７
μｍとして、ゲート電極と重なるＬＤＤ領域を第一の不
純物領域としてそのチャネル長方向の長さは０．１〜
１．５μｍ、好ましくは０．３〜０．８μｍとする。

【００８０】また、アナログスイッチで構成するサンプ
リング回路には、同様な構成とした第２のｐチャネル型
ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ
（Ａ）２０３ａを適用することができる。サンプリング
回路はホットキャリア対策と低オフ電流動作が重視され
るので、図５（Ｂ）で示すようにこの回路のＴＦＴを第
２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂと第２のｎチャ
ネル型ＴＦＴ（Ｂ）２０３ｂで形成しても良い。この第
２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂは、一対のソー
ス・ドレイン間に３つのゲート電極を設けたトリプルゲ
ート構造であり、このようなＴＦＴは本実施例の工程を
用いて同様に作製できる。第２のｐチャネル型ＴＦＴ
（Ｂ）２０２ｂには、島状半導体層にチャネル形成領域
２４６ａ、２４６ｂ、２４６ｃ、低濃度ｐ型不純物領域
から成りゲート電極１２０と重なるＬＤＤ領域２４７
ａ、２４７ｂ、２４７ｃ、高濃度ｐ型不純物領域から成
るソース領域２４９とドレイン領域２５０〜２５２を有
した構造となっている。第２のｎチャネル型ＴＦＴ
（Ｂ）２０３ｂには、島状半導体層にチャネル形成領域
２５３ａ、２５３ｂ、低濃度ｎ型不純物領域で形成され
ゲート電極１２１と重なるＬＤＤ領域２５４ａ、２５４
ｂ、高濃度ｎ型不純物領域で形成するソース領域２５５
とドレイン領域２５６、２５７を有している。

【００８１】このように、ＴＦＴのゲート電極の構成を
シングルゲート構造とするか、複数のゲート電極を一対
のソース・ドレイン間に設けたマルチゲート構造とする
かは、回路の特性に応じて実施者が適宣選択すれば良
い。そして、本実施例で完成したアクティブマトリクス
基板を用いることで透過型の液晶表示装置を作製するこ
とができる。

【００８２】［実施例２］実施例１では、ＴａＯＮ膜と
Ｗ膜を連続成膜している。これは例えばマルチチャンバ
ーを有するスパッタ装置などで、大気開放せず処理する
好適な成膜手段である。それ以外にもＴａＮ膜を成膜
し、後に酸化する方法がある。ゲート電極を形成する
際、ＴａＮ膜はＴａのターゲットをＡｒ及びＮ₂でスパ
ッタ成膜する。その後、酸素を含むプラズマに曝しＴａ
Ｎ膜を酸化させるとＴａＯＮ膜を得ることができる。

【００８３】しかしながら、何らかの都合でＴａ成膜時
酸素を流せない場合があれば、後にアニールを行うこと
で酸化する手段をとる。例えば、ＴａＮ膜を大気雰囲
気、もしくは窒素雰囲気において５５０℃でアニールす
る。あるいは前記耐熱性導電性材料から成る第一の層
に、酸素雰囲気でアニールしたとき、導電性が良好で、
エッチング特性が上記加工に対し良好であり、酸素を透
過するものであれば、第一の層及び第二の層を成膜後ア
ニールするという手段をとることができる。

【００８４】［実施例３］実施例１では、駆動回路のｎ
チャネル型ＴＦＴ及び画素ＴＦＴに同じＧＯＬＤ+ＬＤ
Ｄ構造を形成する例を示した。しかしながら画素ＴＦＴ
と駆動回路のＴＦＴとでは、それらの回路の動作条件は
必ずしも同一ではなく、そのことからＴＦＴに要求され
る特性も少なからず異なっている。画素ＴＦＴはｎチャ
ネル型ＴＦＴから成り、スイッチング素子として液晶に
電圧を印加して駆動させるものである。液晶は交流で駆
動させるので、フレーム反転駆動と呼ばれる方式が多く
採用されている。この方式では消費電力を低く抑えるた
めに、画素ＴＦＴに要求される特性はオフ電流値（ＴＦ
Ｔがオフ動作時に流れるドレイン電流）を十分低くする
ことである。一方、駆動回路のバッファ回路などは高い
駆動電圧が印加されるため、高電圧が印加されても壊れ
ないように耐圧を高めておく必要がある。また電流駆動
能力を高めるために、オン電流値（ＴＦＴがオン動作時
に流れるドレイン電流）を十分確保する必要がある。

【００８５】また、上記オフ電流値やオン電流値の他に
も注目すべき点はある。例えば、画素ＴＦＴと、シフト
レジスタ回路やバッファ回路などの駆動回路のＴＦＴと
では、そのバイアス状態も必ずしも同じではない。例え
ば、画素ＴＦＴにおいてはゲート電極に大きな逆バイア
ス（ｎチャネル型ＴＦＴでは負の電圧）が印加される
が、駆動回路のＴＦＴは基本的に逆バイアス状態で動作
することはない。また、動作速度に関しても、画素ＴＦ
Ｔは制御回路のＴＦＴの１／１００以下で良い。また、
ＧＯＬＤ+ＬＤＤ構造はオン電流値の劣化を防ぐ効果は
高いが、その反面、通常のＬＤＤ構造と比べてオフ電流
値が大きくなる可能性がある。従って、画素ＴＦＴに適
用するには改善の余地がある。また逆に通常のＬＤＤ構
造はオフ電流値を抑える効果は高いが、ドレイン近傍の
電界を緩和してホットキャリア注入による劣化を防ぐ効
果は低い。このように、アクティブマトリクス型液晶表
示装置のような動作条件の異なる複数の集積回路を有す
る半導体装置において、求められる特性にあわせた構造
で形成することが望ましい。

【００８６】すなわち、画素ＴＦＴと駆動回路のＴＦＴ
との構造を変えることで、液晶表示装置として良好な特
性を示すことが期待される。具体的には、実施例１によ
り形成される上記ＧＯＬＤ+ＬＤＤ構造において、高濃
度ｎ型不純物領域を、マスクを用いて形成することで、
片方の第二の不純物領域の長さを変えることが出来る。
このときＴＦＴ特性から言えば、第二の不純物領域の長
さが長くなるとともに抵抗は上がり、Ioff及びIonの値
が下がることになる。また、この部分の電位変動が緩や
かになり、劣化がおきにくくなることが期待される。

【００８７】また、実施例１では第二の不純物領域の長
さを第一の層及び第二の層のテーパー形状で決めてい
る。従ってプロセスにおける基板面内分布特性が均一で
ないと、第二の不純物領域の長さが面内で変わることが
予想される。このことからも高濃度ｎ型不純物領域を、
マスクを用いて形成する利点である。このプロセスを、
図２０を用いて説明する。ここでも図６と同様、ゲート
電極の形状を、段階を経て変化させ、その過程でドーピ
ングを行う。図２０においては、リンを注入するn型Ｔ
ＦＴの例を示している。

【００８８】まず、バイアス電圧が高く、選択比が大き
いエッチング雰囲気で、前記2層からなるゲート電極を
異方性エッチする。すると図20（a）のごとく第二の層2
008がテーパー形状となり第一の層2004が残るゲート電
極が形成される。次にバイアス電圧を変えずに、選択比
が、図20（a）の場合より小さくなるエッチング雰囲気
で、エッチングを行う。すると図20（b）のごとく第一
の層2005が第二の層2009の端部よりテーパー形状を成し
たゲート電極が形成される。そして、バイアス電圧が図
20（a）、図20（b）の形成時に比べて低く、選択比が、
図20（a）の場合より小さいエッチング雰囲気で、図20
（a）、図20（b）と比べて等方性のエッチングを行う。
すると図20（c）のごとく図６（b）の場合よりテーパー
が後退した第一の層2006及び第二の層2010よりなるゲー
ト電極が形成される。

【００８９】その後、バイアス電圧が図20（a）、図20
（b）の形成時に比べて低く、選択比が、図20（c）の場
合より大きくなるエッチング雰囲気で、エッチングを行
う。すると図20（ｄ）のごとく第一の層2007が露出した
ゲート電極が形成される。このときイオン化した導電型
制御用の不純物元素を、第一の層より成るゲート電極と
ゲート絶縁膜を通過させ、スルードープを行う。これに
より第一の不純物領域2013及び第二の不純物領域2014を
形成する。そしてさらに、図20（ｆ）のごとくソース及
びドレイン領域を形成する領域を開口するようなレジス
ト2012を形成する。このときイオン化した導電型制御用
の不純物元素を、半導体層に添加しソース及びドレイン
領域を形成する。このときの不純物元素は、図20（d）
の場合に比べて高い濃度で添加する。これにより、ソー
ス及びドレイン領域2016が形成される。以上の工程でマ
スクを用いて第二の不純物領域の長さを決めることが出
来る。 ［実施例４］本実施例では、実施例１で示したアクティ
ブマトリクス基板のＴＦＴの活性層を形成する結晶質半
導体層の他の作製方法について示す。結晶質半導体層は
非晶質半導体層を熱アニール法やレーザーアニール法、
またはＲＴＡ法などで結晶化させて形成するが、その他
に特開平７−１３０６５２号公報で開示されている触媒
元素を用いる結晶化法を適用することもできる。その場
合の例を、図８を用いて説明する。

【００９０】図８（Ａ）で示すように、実施例１と同様
にして、ガラス基板１１０１上に下地膜１１０２ａ、１
１０２ｂ、非晶質構造を有する半導体層１１０３を２５
〜８０nmの厚さで形成する。非晶質半導体層は非晶質シ
リコン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウム
（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−Ｓｉ
Ｃ）膜，非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜など
が適用できる。これらの非晶質半導体層は水素を０．１
〜４０atomic%程度含有するようにして形成すると良
い。例えば、非晶質シリコン膜を５５nmの厚さで形成す
る。そして、重量換算で１０ｐｐｍの触媒元素を含む水
溶液をスピナーで基板を回転させて塗布するスピンコー
ト法で触媒元素を含有する層１１０４を形成する。触媒
元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄
（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐ
ｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、
金（Ａｕ）などである。この触媒元素を含有する層１１
０４は、スピンコート法の他に印刷法やスプレー法、バ
ーコーター法、或いはスパッタ法や真空蒸着法によって
上記触媒元素の層を１〜５nmの厚さに形成しても良い。

【００９１】そして、図８（Ｂ）に示す結晶化の工程で
は、まず４００〜５００℃で１時間程度の熱処理を行
い、非晶質シリコン膜の含有水素量を５atomic%以下に
する。非晶質シリコン膜の含有水素量が成膜後において
最初からこの値である場合にはこの熱処理は必ずしも必
要でない。そして、ファーネスアニール炉を用い、窒素
雰囲気中で５５０〜６００℃で１〜８時間の熱アニール
を行う。以上の工程により結晶質シリコン膜から成る結
晶質半導体層１１０５を得ることができる（図８
（Ｃ））。しかし、この熱アニールによって作製された
結晶質半導体層１１０５は、光学顕微鏡観察により巨視
的に観察すると局所的に非晶質領域が残存していること
が観察されることがあり、このような場合、同様にラマ
ン分光法では４８０ｃｍ^-1にブロードなピークを持つ非
晶質成分が観測される。そのため、熱アニールの後に実
施例１で説明したレーザーアニール法で結晶質半導体層
１１０５を処理してその結晶性を高めることは有効な手
段として適用できる。

【００９２】図９は同様に触媒元素を用いる結晶化法の
実施例であり、触媒元素を含有する層をスパッタ法によ
り形成するものである。まず、実施例１と同様にして、
ガラス基板１２０１上に下地膜１２０２ａ、１２０２
ｂ、非晶質構造を有する半導体層１２０３を２５〜８０
nmの厚さで形成する。そして、非晶質構造を有する半導
体層１２０３の表面に０．５〜５nm程度の酸化膜（図示
せず）を形成する。このような厚さの酸化膜は、プラズ
マＣＶＤ法やスパッタ法などで積極的に該当する被膜を
形成しても良いが、１００〜３００℃に基板を加熱して
プラズマ化した酸素雰囲気中に非晶質構造を有する半導
体層１２０３の表面を晒しても良いし、過酸化水素水
（Ｈ₂Ｏ₂）を含む溶液に非晶質構造を有する半導体層１
２０３の表面を晒して形成しても良い。或いは、酸素を
含む雰囲気中で紫外線光を照射してオゾンを発生させ、
そのオゾン雰囲気中に非晶質構造を有する半導体層１２
０３を晒すことによっても形成できる。

【００９３】このようにして表面に薄い酸化膜を有する
非晶質構造を有する半導体層１２０３上に前記触媒元素
を含有する層１２０４をスパッタ法で形成する。この層
の厚さに限定はないが、１０〜１００nm程度の厚さに形
成すれば良い。例えば、Ｎｉをターゲットとして、Ｎｉ
膜を形成することは有効な方法である。スパッタ法で
は、電界で加速された前記触媒元素から成る高エネルギ
ー粒子の一部が基板側にも飛来し、非晶質構造を有する
半導体層１２０３の表面近傍、または該半導体層表面に
形成した酸化膜中に打ち込まれる。その割合はプラズマ
生成条件や基板のバイアス状態によって異なるものであ
るが、好適には非晶質構造を有する半導体層１２０３の
表面近傍や該酸化膜中に打ち込まれる触媒元素の量を１
×１０¹¹〜１×１０¹⁴atom/cm²程度となるようにすると
良い。

【００９４】その後、触媒元素を含有する層１２０４を
選択的に除去する。例えば、この層がＮｉ膜で形成され
ている場合には、硝酸などの溶液で除去することが可能
であり、または、フッ酸を含む水溶液で処理すればＮｉ
膜と非晶質構造を有する半導体層１２０３上に形成した
酸化膜を同時に除去できる。いずれにしても、非晶質構
造を有する半導体層１２０３の表面近傍の触媒元素の量
を１×１０¹¹〜１×１０¹⁴atom/cm²程度となるようにし
ておく。そして、図９（Ｂ）で示すように、図８（Ｂ）
と同様にして熱アニールによる結晶化の工程を行い、結
晶質半導体層１２０５を得ることができる（図８
（Ｃ））。

【００９５】図８または図９で作製された結晶質半導体
層１１０５、１２０５から島状半導体層１０４〜１０８
を作製すれば、実施例１と同様にしてアクティブマトリ
クス基板を完成させることができる。しかし、結晶化の
工程においてシリコンの結晶化を助長する触媒元素を使
用した場合、島状半導体層中には微量（１×１０¹⁷〜１
×１０¹⁹atomic／cm³程度）の触媒元素が残留する。勿
論、そのような状態でもＴＦＴを完成させることが可能
であるが、残留する触媒元素を少なくともチャネル形成
領域から除去する方がより好ましかった。この触媒元素
を除去する手段の一つにリン（Ｐ）によるゲッタリング
作用を利用する手段がある。

【００９６】この目的におけるリン（Ｐ）によるゲッタ
リング処理は、図４（Ｂ）で説明した活性化工程で同時
に行うことができる。この様子を図１０で説明する。ゲ
ッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純
物領域の不純物濃度と同程度でよく、活性化工程の熱ア
ニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型
ＴＦＴのチャネル形成領域から触媒元素をその濃度でリ
ン（Ｐ）を含有する不純物領域へ偏析させることができ
る（図１０で示す矢印の方向）。その結果その不純物領
域には１×１０¹⁷〜１×１０¹⁹atomic／cm³程度の触媒
元素が偏析した。このようにして作製したＴＦＴはオフ
電流値が下がり、結晶性が良いことから高い電界効果移
動度が得られ、良好な特性を達成することができる。

【００９７】［実施例５］本実施例では実施例１で作製
したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を説明する。まず、
図１１（Ａ）に示すように、図４（Ｃ）の状態のアクテ
ィブマトリクス基板に柱状スペーサから成るスペーサを
形成する。スペーサは数μｍの粒子を散布して設ける方
法でも良いが、ここでは基板全面に樹脂膜を形成した後
これをパターニングして形成する方法を採用した。この
ようなスペーサの材料に限定はないが、例えば、ＪＳＲ
社製のＮＮ７００を用い、スピナーで塗布した後、露光
と現像処理によって所定のパターンに形成する。さらに
クリーンオーブンなどで１５０〜２００℃で加熱して硬
化させる。

【００９８】スペーサの配置は任意に決定すれば良い
が、好ましくは、図１１（Ａ）で示すように、画素部に
おいてはドレイン配線１５３（画素電極）のコンタクト
部２３１と重ねてその部分を覆うように柱状スペーサ４
０６を形成すると良い。コンタクト部２３１は平坦性が
損なわれこの部分では液晶がうまく配向しなくなるの
で、このようにしてコンタクト部２３１にスペーサ用の
樹脂を充填する形で柱状スペーサ４０６を形成すること
でディスクリネーションなどを防止することができる。
また、駆動回路のＴＦＴ上にもスペーサ４０５ａ〜４０
５ｅを形成しておく。このスペーサは駆動回路部の全面
に渡って形成しても良いし、図１１で示すようにソース
配線およびドレイン配線を覆うようにして設けても良
い。

【００９９】その後、配向膜４０７を形成する。通常液
晶表示素子の配向膜にはポリイミド樹脂を用る。配向膜
を形成した後、ラビング処理を施して液晶分子がある一
定のプレチルト角を持って配向するようにした。画素部
に設けた柱状スペーサ４０６の端部からラビング方向に
対してラビングされない領域が２μｍ以下となるように
した。また、ラビング処理では静電気の発生がしばしば
問題となるが、駆動回路のＴＦＴ上に形成したスペーサ
４０５ａ〜４０５ｅにより静電気からＴＦＴを保護する
効果を得ることができる。また図では説明しないが、配
向膜４０７を先に形成してから、スペーサ４０６、４０
５ａ〜４０５ｅを形成した構成としても良い。

【０１００】対向側の対向基板４０１には、遮光膜４０
２、透明導電膜４０３および配向膜４０４を形成する。
遮光膜４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜
３００nmの厚さで形成する。そして、画素部と駆動回路
が形成されたアクティブマトリクス基板と対向基板とを
シール剤４０８で貼り合わせる。シール剤４０８にはフ
ィラー（図示せず）が混入されていて、このフィラーと
スペーサ４０６、４０５ａ〜４０５ｅによって均一な間
隔を持って２枚の基板が貼り合わせられる。その後、両
基板の間に液晶材料４０９を注入する。液晶材料には公
知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他
に、電場に対して透過率が連続的に変化する電気光学応
答性を示す、無しきい値反強誘電性混合液晶を用いるこ
ともできる。この無しきい値反強誘電性混合液晶には、
Ｖ字型の電気光学応答特性を示すものもある。このよう
にして図１１（Ｂ）に示すアクティブマトリクス型液晶
表示装置が完成する。

【０１０１】図１２はこのようなアクティブマトリクス
基板の上面図を示し、画素部および駆動回路部とスペー
サおよびシール剤の位置関係を示す上面図である。実施
例１で述べたガラス基板１０１上に画素部６０４の周辺
に駆動回路として走査信号駆動回路６０５と画像信号駆
動回路６０６が設けられている。さらに、その他ＣＰＵ
やメモリなどの信号処理回路６０７も付加されていても
良い。そして、これらの駆動回路は接続配線６０３によ
って外部入出力端子６０２と接続されている。画素部６
０４では走査信号駆動回路６０５から延在するゲート配
線群６０８と画像信号駆動回路６０６から延在するソー
ス配線群６０９がマトリクス状に交差して画素を形成
し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２
０５が設けられている。

【０１０２】図１１において画素部において設けた柱状
スペーサ４０６は、すべての画素に対して設けても良い
が、図１２で示すようにマトリクス状に配列した画素の
数個から数十個おきに設けても良い。即ち、画素部を構
成する画素の全数に対するスペーサの数の割合は２０〜
１００％とすることが可能である。また、駆動回路部に
設けるスペーサ４０５ａ〜４０５ｅはその全面を覆うよ
うに設けても良いし各ＴＦＴのソースおよびドレイン配
線の位置にあわせて設けても良い。図１２では駆動回路
部に設けるスペーサの配置を６１０〜６１２で示す。そ
して、図１２で示すシール剤６１９は、基板１０１上の
画素部６０４および走査信号駆動回路６０５、画像信号
駆動回路６０６、その他の信号処理回路６０７の外側で
あって、外部入出力端子６０２よりも内側に形成する。

【０１０３】このようなアクティブマトリクス型液晶表
示装置の構成を図１３の斜視図を用いて説明する。図１
３においてアクティブマトリクス基板は、ガラス基板１
０１上に形成された、画素部６０４と、走査信号駆動回
路６０５と、画像信号駆動回路６０６とその他の信号処
理回路６０７とで構成される。画素部６０４には画素Ｔ
ＦＴ２０４と保持容量２０５が設けられ、画素部の周辺
に設けられる駆動回路はＣＭＯＳ回路を基本として構成
されている。走査信号駆動回路６０５と画像信号駆動回
路６０６からは、それぞれゲート配線１２２とソース配
線１４８が画素部６０４に延在し、画素ＴＦＴ２０４に
接続している。また、フレキシブルプリント配線板（Fl
exible Printed Circuit：ＦＰＣ）６１３が外部入力端
子６０２に接続していて画像信号などを入力するのに用
いる。ＦＰＣ６１３は補強樹脂６１４によって強固に接
着されている。そして接続配線６０３でそれぞれの駆動
回路に接続している。また、対向基板４０１には図示し
ていない、遮光膜や透明電極が設けられている。

【０１０４】このような構成の液晶表示装置は、実施例
１で示したアクティブマトリクス基板を用いて形成する
ことができる。実施例１で示すアクティブマトリクス基
板を用いると透過型の液晶表示装置を得ることができ
る。

【０１０５】［実施例６］図１４は実施例１で示したア
クティブマトリクス基板の回路構成の一例であり、直視
型の表示装置の回路構成を示す図である。このアクティ
ブマトリクス基板は、画像信号駆動回路６０６、走査信
号駆動回路（Ａ）（Ｂ）６０５、画素部６０４を有して
いる。尚、本明細書中において記した駆動回路とは、画
像信号駆動回路６０６、走査信号駆動回路６０５を含め
た総称である。

【０１０６】画像信号駆動回路６０６は、シフトレジス
タ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ
回路５０３ａ、サンプリング回路５０４を備えている。
また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフト
レジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バ
ッファ回路５０３ｂを備えている。

【０１０７】シフトレジスタ回路５０１ａ、５０１ｂは
駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、こ
の回路を形成するＣＭＯＳ回路のＴＦＴは、図４（Ｃ）
の第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１のｎ
チャネル型ＴＦＴ（Ａ）２０１ａで形成する。或いは、
図５（Ａ）で示す第１のｐチャネル型ＴＦＴ（Ｂ）２０
０ｂと第１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂで形成
しても良い。また、レベルシフタ回路５０２ａ、５０２
ｂやバッファ回路５０３ａ、５０３ｂは駆動電圧が１４
〜１６Ｖと高くなるので図５（Ａ）で示すようなマルチ
ゲートのＴＦＴ構造とすることが望ましい。マルチゲー
ト構造でＴＦＴを形成すると耐圧が高まり、回路の信頼
性を向上させる上で有効である。

【０１０８】サンプリング回路５０４はアナログスイッ
チから成り、駆動電圧が１４〜１６Ｖであるが、極性が
交互に反転して駆動される上、オフ電流値を低減させる
必要があるため、図４（Ｃ）で示す第２のｐチャネル型
ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ
（Ａ）２０３ａで形成することが望ましい。或いは、オ
フ電流値を効果的に低減させるために図５（Ｂ）で示す
第２のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第２のｎチ
ャネル型ＴＦＴ（Ｂ）２０１ｂで形成しても良い。

【０１０９】また、画素部は駆動電圧が１４〜１６Ｖで
あり、低消費電力化の観点からサンプリング回路よりも
さらにオフ電流値を低減することが要求され、図４
（Ｃ）で示す画素ＴＦＴ２０４のようにマルチゲート構
造を基本とする。

【０１１０】尚、本実例の構成は、実施例１に示した工
程に従ってＴＦＴを作製することによって容易に実現す
ることができる。本実施例では、画素部と駆動回路の構
成のみを示しているが、実施例１の工程に従えば、その
他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ、
γ補正回路、オペアンプ回路、さらにメモリ回路や演算
処理回路などの信号処理回路、あるいは論理回路を同一
基板上に形成することが可能である。このように、本発
明は同一基板上に画素部とその駆動回路とを含む半導体
装置、例えば信号制御回路および画素部を具備した液晶
表示装置を実現することができる。

【０１１１】［実施例７］本発明は、ＴＦＴを有する半
導体装置に関するものであり、特に劣化に対し有効なＧ
ＯＬＤ+ＬＤＤ構造のＴＦＴの作製技術に関する。従っ
て、半導体ウエハにＬＳＩを代表する半導体素子を形成
する場合にも適用できる。これには実施例５のごとく、
ウエハ上に反射電極を形成することで、反射型の液晶表
示装置を作製する利用法も含まれる。このときも、実施
例１と同様なプロセスで、ゲート絶縁膜及びゲート電極
を形成し、ＧＯＬＤ+ＬＤＤ構造を形成できる。

【０１１２】［実施例８］本発明を実施して作製された
アクティブマトリクス基板および液晶表示装置並びにＥ
Ｌ型表示装置は様々な電気光学装置に用いることができ
る。そして、そのような電気光学装置を表示媒体として
組み込んだ電子機器全てに本発明を適用することがでで
きる。電子機器としては、パーソナルコンピュータ、デ
ジタルカメラ、ビデオカメラ、携帯情報端末（モバイル
コンピュータ、携帯電話、電子書籍など）、ナビゲーシ
ョンシステムなどが上げられる。

【０１１３】図１７（Ａ）は携帯情報端末であり、本体
２２０１、画像入力部２２０２、受像部２２０３、操作
スイッチ２２０４、表示装置２２０５で構成される。本
発明は表示装置２２０５やその他の信号制御回路に適用
することができる。

【０１１４】このような携帯型情報端末は、屋内はもと
より屋外で使用されることも多い。長時間の使用を可能
とするためにはバックライト使用せず、外光を利用する
反射型の液晶表示装置が低消費電力型として適している
が、周囲が暗い場合にはバックライトを設けた透過型の
液晶表示装置が適している。このような背景から反射型
と透過型の両方の特徴を兼ね備えたハイブリット型の液
晶表示装置が開発されているが、本発明はこのようなハ
イブリット型の液晶表示装置にも適用できる。表示装置
２２０５はタッチパネル３００２、液晶表示装置３００
３、ＬＥＤバックライト３００４により構成されてい
る。タッチパネル３００２は携帯型情報端末の操作を簡
便にするために設けている。タッチパネル３００２の構
成は、一端にＬＥＤなどの発光素子３１００を、他の一
端にフォトダイオードなどの受光素子３２００が設けら
れ、その両者の間に光路が形成されている。このタッチ
パネル３００２を押して光路を遮ると受光素子３２００
の出力が変化するので、この原理を用いて発光素子と受
光素子を液晶表示装置上でマトリクス状に配置させるこ
とにより、入力媒体として機能させることができる。

【０１１５】図１７（Ｂ）はハイブリット型の液晶表示
装置の画素部の構成であり、画素ＴＦＴ２０４および保
持容量２０５上の第２の層間絶縁膜上にドレイン配線２
６３と画素電極２６２が設けられている。このような構
成は、実施例１を適用すれば形成することができる。こ
のときドレイン配線は実施例１で示したような積層構造
を成し、画素電極を兼ねる構成としている。画素電極２
６２は実施例１で説明した透明導電膜材料を用いて形成
する。液晶表示装置３００３をこのようなアクティブマ
トリクス基板から作製することで携帯型情報端末に好適
に用いることができる。

【０１１６】図１８（Ａ）はパーソナルコンピュータで
あり、マイクロプロセッサやメモリーなどを備えた本体
２００１、画像入力部２００２、表示装置２００３、キ
ーボード２００４で構成される。本発明は表示装置２０
０３やその他の信号処理回路を形成することができる。

【０１１７】図１８（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本発明は表示装置２１０２やその他
の信号制御回路に適用することができる。

【０１１８】図１８（Ｄ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示装置２４０２、スピーカー部２
４０３、記録媒体２４０４、操作スイッチ２４０５で構
成される。尚、記録媒体にはＤＶＤ（Digital Versati
le Disc）やコンパクトディスク（ＣＤ）などを用い、
音楽プログラムの再生や映像表示、ビデオゲームやイン
ターネットを介した情報表示などを行うことができる。
本発明は表示装置２４０２やその他の信号制御回路に好
適に利用することができる。

【０１１９】図１８（Ｅ）はデジタルカメラであり、本
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本発明は表示装置２５０２やその他の信号制御回路
に適用することができる。

【０１２０】図１９（Ａ）はフロント型プロジェクター
であり、光源光学系および表示装置２６０１、スクリー
ン２６０２で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。図１９（Ｂ）は
リア型プロジェクターであり、本体２７０１、光源光学
系および表示装置２７０２、ミラー２７０３、スクリー
ン２７０４で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。

【０１２１】なお、図１９（Ｃ）に、図１９（Ａ）およ
び図１９（Ｂ）における光源光学系および表示装置２６
０１、２７０２の構造の一例を示す。光源光学系および
表示装置２６０１、２７０２は光源光学系２８０１、ミ
ラー２８０２、２８０４〜２８０６、ダイクロイックミ
ラー２８０３、ビームスプリッター２８０７、液晶表示
装置２８０８、位相差板２８０９、投射光学系２８１０
で構成される。投射光学系２８１０は複数の光学レンズ
で構成される。図１９（Ｃ）では液晶表示装置２８０８
を三つ使用する三板式の例を示したが、このような方式
に限定されず、単板式の光学系で構成しても良い。ま
た、図１９（Ｃ）中において矢印で示した光路には適宣
光学レンズや偏光機能を有するフィルムや位相を調節す
るためのフィルムや、ＩＲフィルムなどを設けても良
い。また図１９（Ｄ）は、図１９（Ｃ）における光源光
学系２８０１の構造の一例を示した図である。本実施例
では、光源光学系２８０１はリフレクター２８１１、光
源２８１２、レンズアレイ２８１３、２８１４、偏光変
換素子２８１５、集光レンズ２８１６で構成される。
尚、図１９（Ｄ）に示した光源光学系は一例であって図
示した構成に限定されるものではない。

【０１２２】またここでは図示しなかったが、本発明で
はその他にも、ナビゲーションシステムやイメージセン
サの読み取り回路などに適用することが可能である。こ
のように本願発明の適用範囲はきわめて広く、あらゆる
分野の電子機器に適用することが可能である。また、本
実施例の電子機器は実施例１〜５の技術を用いて実現す
ることができる。

【０１２３】

【発明の効果】本発明を用いることで、半導体装置の製
造において、その歩留まりを向上させ、工程を削減する
ことができる。また半導体装置においては、信頼性を向
上させる。

【０１２４】本発明の半導体装置の作製方法に従えば、
駆動回路部のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴ
および画素ＴＦＴをゲート電極と重なるＬＤＤ構造とし
たアクティブマトリクス基板を５枚のフォトマスクで製
造することができる。このようなアクティブマトリクス
基板から透過型の液晶表示装置を６枚のフォトマスクで
製造することができる。

【図面の簡単な説明】

【図１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。

【図２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。

【図３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。

【図４】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。

【図５】 駆動回路のＴＦＴの構成を示す断面図。

【図６】 ＧＯＬＤ+ＬＤＤ構造ＴＦＴの作製工程を示
す断面図。

【図７】 画素部の画素を示す上面図。

【図８】 結晶質半導体層の作製工程を示す断面図。

【図９】 結晶質半導体層の作製工程を示す断面図。

【図１０】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。

【図１１】 アクティブマトリクス型液晶表示装置の作
製工程を示す断面図。

【図１２】 液晶表示装置の入出力端子、配線、回路配
置、スペーサ、シール剤の配置を説明する上面図。

【図１３】 液晶表示装置の構造を示す斜視図。

【図１４】 液晶表示装置の回路構成を説明するブロッ
ク図。

【図１５】 ＴａＮ膜の酸素濃度を示すＳＩＭＳ測定結
果。

【図１６】 本発明のＧＯＬＤ+ＬＤＤ構造ＴＦＴを示
す断面図。

【図１７】 携帯型情報端末の一例を示す図。

【図１８】 半導体装置の一例を示す図。

【図１９】 投影型液晶表示装置の構成を示す図。

【図２０】 高濃度ｎ型不純物領域をマスクを用いて形
成する場合のプロセスを示す断面図。

【図２１】 第一の層の厚さを変化させたときのＩ-Ｖ
シミュレーション結果。

【図２２】 第一の層の厚さを変化させたときの電界強
度シミュレーション結果。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 21/302 Ｊ ５Ｆ１１０ 21/336 29/62 Ｇ Ｈ０４Ｎ 5/66 １０２ 29/78 ６１６Ａ ６１７Ｍ ６１７Ｋ (72)発明者 高山 徹 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 Ｆターム(参考） 2H092 GA59 JA25 JA28 JA40 JA46 JB58 KA04 KB25 MA05 MA08 MA17 MA27 MA30 MA37 NA27 4M104 AA01 AA08 AA10 BB14 BB26 BB36 CC05 DD01 DD08 DD16 DD17 DD18 DD20 DD34 DD37 DD43 DD66 DD86 DD88 DD89 EE03 EE14 FF08 FF17 FF18 FF22 GG20 HH16 5C058 AA09 AB01 BA35 5C094 AA21 AA31 BA03 BA43 CA19 DA12 EA04 EA05 EA07 EB02 5F004 BA20 DA01 DA04 DA26 DB10 DB12 EB02 5F110 AA14 AA16 BB02 BB04 CC02 DD01 DD02 DD12 DD13 DD14 DD15 DD17 DD25 EE01 EE04 EE06 EE14 EE23 EE28 EE44 EE48 FF02 FF04 FF12 FF28 FF30 GG01 GG02 GG13 GG25 GG28 GG32 GG34 GG43 GG45 GG51 GG52 HJ01 HJ04 HJ06 HJ12 HJ13 HJ23 HL01 HL03 HL04 HL07 HL12 HL22 HL23 HL27 HM15 NN02 NN03 NN04 NN22 NN23 NN24 NN27 NN35 NN72 PP01 PP02 PP03 PP05 PP34 PP35 QQ04 QQ09 QQ11 QQ24 QQ25 QQ28

Claims (7)

【特許請求の範囲】
1. 【請求項１】半導体層と、ゲート絶縁膜と、ゲート電極
   を有する半導体装置において、前記ゲート電極は、前記
   ゲート絶縁膜に接して形成された第一の層と、前記第一
   の層の内側に形成された第二の層とから成り、前記第１
   の層はＴａ、Ｔｉ、Ｗから選ばれた少なくとも一種の元
   素を含む酸化物または酸化窒化物であり、前記第２の層
   はＴａ、Ｔｉ、Ｗから選ばれた少なくとも一種の元素を
   含む金属であり、前記半導体層は、チャネル形成領域
   と、前記チャネル形成領域に接し、かつ前記第一の層と
   重なるように形成される第一の不純物領域と、前記ゲー
   ト電極の外側に形成された第三の不純物領域と、前記第
   一の不純物領域と前記第三の不純物領域の間に形成され
   た第二の不純物領域とを有することを特徴とする半導体
   装置。
2. 【請求項２】請求項１において、前記半導体装置は、パ
   ーソナルコンピュータ、ビデオカメラ、携帯型情報端
   末、デジタルカメラ、デジタルビデオディスクプレーヤ
   ー、電子遊技機器、プロジェクターであることを特徴と
   する半導体装置。
3. 【請求項３】半導体上にゲート絶縁膜を形成する第１の
   工程と、前記ゲート絶縁膜上にＴａ、Ｔｉ、Ｗから選ば
   れた一つの元素の窒化物からなる第一の層を形成する第
   ２の工程と、前記第一の層を酸素プラズマ処理する第３
   の工程と、前記第３の工程の後に、前記第一の層上にＴ
   ａ、Ｔｉ、Ｗから選ばれた一つの元素から成る第二の層
   を形成する第４の工程と、前記第二の層を選択的にエッ
   チングし、前記第一の層の内側に前記第二の層を形成す
   る第５の工程と、前記第一の層と前記第二の層をエッチ
   ングする第６の工程と、前記第二の層の外側に、一導電
   型の不純物元素を添加し、第三の不純物領域を形成す
   る、第７の工程と、前記第一の層と前記第二の層をエッ
   チングする第８の工程と、前記第一の層と前記第二の層
   をエッチングし、前記第一の層の内側に前記第二の層を
   形成する第９の工程と、前記半導体に、前記一導電型の
   不純物元素を添加し、前記第一の層と重なるように形成
   される第一の不純物領域と、前記第一の不純物領域と前
   記第三の不純物領域の間に第二の不純物領域を形成する
   第１０の工程とを有することを特徴とする半導体装置の
   作製方法。
4. 【請求項４】半導体上にゲート絶縁膜を形成する第１の
   工程と、前記ゲート絶縁膜上にＴａ、Ｔｉ、Ｗから選ば
   れた一つの元素の窒化物からなる第一の層を形成する第
   ２の工程と、前記第一の層を酸素プラズマ処理する第３
   の工程と、前記第３の工程の後に、前記第一の層上にＴ
   ａ、Ｔｉ、Ｗから選ばれた一つの元素から成る第二の層
   を形成する第４の工程と、前記第二の層を選択的にエッ
   チングし、前記第一の層の内側に前記第二の層を形成す
   る第５の工程と、前記第一の層と前記第二の層をエッチ
   ングする第６の工程と、前記第一の層と前記第二の層を
   エッチングし、前記第一の層の内側に前記第二の層を形
   成する第７の工程と、前記半導体に、前記一導電型の不
   純物元素を添加し、前記第一の層と重なるように形成さ
   れる第一の不純物領域と、前記第一の不純物領域と前記
   第三の不純物領域の間に第二の不純物領域を形成する、
   第８の工程と、前記第二の不純物領域の外側に、一導電
   型の不純物元素を添加し、第三の不純物領域を形成する
   第９の工程とを有することを特徴とする半導体装置の作
   製方法。
5. 【請求項５】半導体上にゲート絶縁膜を形成する第１の
   工程と、前記ゲート絶縁膜上にＴａ、Ｔｉ、Ｗから選ば
   れた一つの元素の酸化窒化物からなる第一の層を形成す
   る第２の工程と、前記第３の工程の後に、前記第一の層
   上にＴａ、Ｔｉ、Ｗから選ばれた一つの元素から成る第
   二の層を形成する第３の工程と、前記第二の層を選択的
   にエッチングし、前記第一の層の内側に前記第二の層を
   形成する第４の工程と、前記第一の層と前記第二の層を
   エッチングする第５の工程と、前記第二の層の外側に、
   一導電型の不純物元素を添加し、第三の不純物領域を形
   成する、第６の工程と、前記第一の層と前記第二の層を
   エッチングする第７の工程と、前記第一の層と前記第二
   の層をエッチングし、前記第一の層の内側に前記第二の
   層を形成する第８の工程と、前記半導体に、前記一導電
   型の不純物元素を添加し、前記第一の層と重なるように
   形成される第一の不純物領域と、前記第一の不純物領域
   と前記第三の不純物領域の間に第二の不純物領域を形成
   する第９の工程とを有することを特徴とする半導体装置
   の作製方法。
6. 【請求項６】半導体上にゲート絶縁膜を形成する第１の
   工程と、前記ゲート絶縁膜上にＴａ、Ｔｉ、Ｗから選ば
   れた一つの元素の酸化窒化物からなる第一の層を形成す
   る第２の工程と、前記第３の工程の後に、前記第一の層
   上にＴａ、Ｔｉ、Ｗから選ばれた一つの元素から成る第
   二の層を形成する第３の工程と、前記第二の層を選択的
   にエッチングし、前記第一の層の内側に前記第二の層を
   形成する第４の工程と、前記第一の層と前記第二の層を
   エッチングする第５の工程と、前記第一の層と前記第二
   の層をエッチングし、前記第一の層の内側に前記第二の
   層を形成する第６の工程と、前記半導体に、前記一導電
   型の不純物元素を添加し、前記第一の層と重なるように
   形成される第一の不純物領域と、前記第一の不純物領域
   と前記第三の不純物領域の間に第二の不純物領域を形成
   する、第７の工程と、前記第二の不純物領域の外側に、
   一導電型の不純物元素を添加し、第三の不純物領域を形
   成する第８の工程とを有することを特徴とする半導体装
   置の作製方法。
7. 【請求項７】請求項３乃至請求項６のいずれか一項にお
   いて、前記半導体装置は、パーソナルコンピュータ、ビ
   デオカメラ、携帯型情報端末、デジタルカメラ、デジタ
   ルビデオディスクプレーヤー、電子遊技機器、プロジェ
   クターであることを特徴とする半導体装置の作製方法。