JP2001326362A - 半導体表示装置及びその作製方法 - Google Patents
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Landscapes
- Electroluminescent Light Sources (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 信頼性の高い半導体表示装置を提供する。
【解決手段】 半導体層は、チャネル形成領域と、ＬＤ
Ｄ領域と、ソース領域及びドレイン領域とを有してお
り、ＬＤＤ領域はゲート絶縁膜を間に挟んで前記第１の
ゲート電極と重なっていることを特徴とする半導体表示
装置
Ｄ領域と、ソース領域及びドレイン領域とを有してお
り、ＬＤＤ領域はゲート絶縁膜を間に挟んで前記第１の
ゲート電極と重なっていることを特徴とする半導体表示
装置
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子（半導体
薄膜を用いた素子）を用いた半導体表示装置に関する。
また該半導体表示装置を表示部に用いた電子機器に関す
る。
薄膜を用いた素子）を用いた半導体表示装置に関する。
また該半導体表示装置を表示部に用いた電子機器に関す
る。
【０００２】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）を用いて
薄膜トランジスタ（ＴＦＴ）を形成する技術が注目され
ている。薄膜トランジスタはＩＣや半導体表示装置のよ
うな電子デバイスに広く応用され、特に液晶表示装置、
ＥＬ表示装置のスイッチング素子として開発が急がれて
いる。
れた半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）を用いて
薄膜トランジスタ（ＴＦＴ）を形成する技術が注目され
ている。薄膜トランジスタはＩＣや半導体表示装置のよ
うな電子デバイスに広く応用され、特に液晶表示装置、
ＥＬ表示装置のスイッチング素子として開発が急がれて
いる。
【０００３】ＥＬ表示装置は有機ＥＬディスプレイ（Ｏ
ＥＬＤ：Organic EL Display）又は有機ライトエミッテ
ィングダイオード（ＯＬＥＤ：Organic Light Emitting
Diode）とも呼ばれている。
ＥＬＤ：Organic EL Display）又は有機ライトエミッテ
ィングダイオード（ＯＬＥＤ：Organic Light Emitting
Diode）とも呼ばれている。
【０００４】ＥＬ表示装置は自発光型である。ＥＬ素子
は一対の電極（陽極と陰極）間に有機化合物を含む層
（以下、ＥＬ層と記す）が挟まれた構造となっている
が、ＥＬ層は通常積層構造となっている。代表的には、
コダック・イーストマン・カンパニーのTangらが提案し
た「正孔輸送層／発光層／電子輸送層」という積層構造
が挙げられる。この構造は非常に発光効率が高く、現在
研究開発が進められているＥＬ表示装置は殆どこの構造
を採用している。
は一対の電極（陽極と陰極）間に有機化合物を含む層
（以下、ＥＬ層と記す）が挟まれた構造となっている
が、ＥＬ層は通常積層構造となっている。代表的には、
コダック・イーストマン・カンパニーのTangらが提案し
た「正孔輸送層／発光層／電子輸送層」という積層構造
が挙げられる。この構造は非常に発光効率が高く、現在
研究開発が進められているＥＬ表示装置は殆どこの構造
を採用している。
【０００５】ＥＬ素子は、電場を加えることで発生する
ルミネッセンス（Electro Luminescence）が得られる
と、陽極層と、ＥＬ層と、陰極層とを有する。有機化合
物におけるルミネッセンスには、一重項励起状態から基
底状態に戻る際の発光（蛍光）と三重項励起状態から基
底状態に戻る際の発光（リン光）とがあるが、本発明の
ＥＬ表示装置は、どちらの発光を用いていても良い。
ルミネッセンス（Electro Luminescence）が得られる
と、陽極層と、ＥＬ層と、陰極層とを有する。有機化合
物におけるルミネッセンスには、一重項励起状態から基
底状態に戻る際の発光（蛍光）と三重項励起状態から基
底状態に戻る際の発光（リン光）とがあるが、本発明の
ＥＬ表示装置は、どちらの発光を用いていても良い。
【０００６】また他にも、陽極上に正孔注入層／正孔輸
送層／発光層／電子輸送層、または正孔注入層／正孔輸
送層／発光層／電子輸送層／電子注入層の順に積層する
構造でも良い。発光層に対して蛍光性色素等をドーピン
グしても良い。
送層／発光層／電子輸送層、または正孔注入層／正孔輸
送層／発光層／電子輸送層／電子注入層の順に積層する
構造でも良い。発光層に対して蛍光性色素等をドーピン
グしても良い。
【０００７】本明細書において陰極と陽極の間に設けら
れる全ての層を総称してＥＬ層と呼ぶ。よって上述した
正孔注入層、正孔輸送層、発光層、電子輸送層、電子注
入層等は、全てＥＬ層に含まれる。
れる全ての層を総称してＥＬ層と呼ぶ。よって上述した
正孔注入層、正孔輸送層、発光層、電子輸送層、電子注
入層等は、全てＥＬ層に含まれる。
【０００８】なお本明細書においてＥＬ素子が発光する
ことを、ＥＬ素子が駆動すると呼ぶ。また、本明細書中
では、陽極、ＥＬ層及び陰極で形成される発光素子をＥ
Ｌ素子と呼ぶ。
ことを、ＥＬ素子が駆動すると呼ぶ。また、本明細書中
では、陽極、ＥＬ層及び陰極で形成される発光素子をＥ
Ｌ素子と呼ぶ。
【０００９】アクティブマトリクス型ＥＬ表示装置は、
画素部が有する複数の画素にそれぞれＴＦＴとＥＬ素子
とを有している。そしてＥＬ素子に流れる電流をＴＦＴ
によって制御することで画素部に画像が表示される。
画素部が有する複数の画素にそれぞれＴＦＴとＥＬ素子
とを有している。そしてＥＬ素子に流れる電流をＴＦＴ
によって制御することで画素部に画像が表示される。
【００１０】特に結晶構造を有する半導体膜を活性層と
して用いたＴＦＴ（結晶質ＴＦＴ）は高移動度が得られ
ることから、同一基板上に機能回路を集積させて高精細
な画像表示を実現することが可能である。
して用いたＴＦＴ（結晶質ＴＦＴ）は高移動度が得られ
ることから、同一基板上に機能回路を集積させて高精細
な画像表示を実現することが可能である。
【００１１】本明細書において、前記結晶構造を有する
半導体膜とは、単結晶半導体、多結晶半導体、微結晶半
導体を含むものであり、さらに、特開平７−１３０６５
２号公報、特開平８−７８３２９号公報、特開平１０−
１３５４６８号公報、または特開平１０−１３５４６９
号公報で開示された半導体を含んでいる。
半導体膜とは、単結晶半導体、多結晶半導体、微結晶半
導体を含むものであり、さらに、特開平７−１３０６５
２号公報、特開平８−７８３２９号公報、特開平１０−
１３５４６８号公報、または特開平１０−１３５４６９
号公報で開示された半導体を含んでいる。
【００１２】アクティブマトリクス型ＥＬ表示装置を構
成するためには、画素マトリクス回路（以下画素部と記
す）だけでも１００〜２００万個の結晶質ＴＦＴが必要
となり、さらに周辺に設けられる機能回路を付加すると
それ以上の結晶質ＴＦＴが必要であった。ＥＬ表示装置
に要求される仕様は厳しく、画像表示を安定して行うた
めには、個々の結晶質ＴＦＴの信頼性を確保することが
必要であった。
成するためには、画素マトリクス回路（以下画素部と記
す）だけでも１００〜２００万個の結晶質ＴＦＴが必要
となり、さらに周辺に設けられる機能回路を付加すると
それ以上の結晶質ＴＦＴが必要であった。ＥＬ表示装置
に要求される仕様は厳しく、画像表示を安定して行うた
めには、個々の結晶質ＴＦＴの信頼性を確保することが
必要であった。
【００１３】ＴＦＴの特性はオン状態とオフ状態の２つ
の状態に分けて考えることができる。オン状態の特性か
らは、オン電流、移動度、Ｓ値、しきい値などの特性を
知ることができ、オフ状態の特性ではオフ電流が重視さ
れている。
の状態に分けて考えることができる。オン状態の特性か
らは、オン電流、移動度、Ｓ値、しきい値などの特性を
知ることができ、オフ状態の特性ではオフ電流が重視さ
れている。
【００１４】しかし、結晶質ＴＦＴはオフ電流が高くな
りやすいという問題点があった。
りやすいという問題点があった。
【００１５】また、結晶質ＴＦＴは信頼性の面で依然Ｌ
ＳＩなどに用いられるＭＯＳトランジスタ（単結晶半導
体基板上に作製されるトランジスタ）に及ばないとされ
ている。例えば、結晶質ＴＦＴを連続駆動させると移動
度やオン電流（ＴＦＴがオン状態にある時に流れる電
流）の低下、オフ電流（ＴＦＴがオフ状態にある時に流
れる電流）の増加といった劣化現象が観測されることが
あった。この原因はホットキャリア効果であり、ドレイ
ン近傍の高電界によって発生したホットキャリアが劣化
現象を引き起こすものと考えられた。
ＳＩなどに用いられるＭＯＳトランジスタ（単結晶半導
体基板上に作製されるトランジスタ）に及ばないとされ
ている。例えば、結晶質ＴＦＴを連続駆動させると移動
度やオン電流（ＴＦＴがオン状態にある時に流れる電
流）の低下、オフ電流（ＴＦＴがオフ状態にある時に流
れる電流）の増加といった劣化現象が観測されることが
あった。この原因はホットキャリア効果であり、ドレイ
ン近傍の高電界によって発生したホットキャリアが劣化
現象を引き起こすものと考えられた。
【００１６】ＭＯＳトランジスタでは、オフ電流を下
げ、ドレイン近傍の高電界を緩和する方法として、低濃
度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知
られている。この構造はチャネル領域の外側に低濃度の
不純物領域を設けたものであり、この低濃度不純物領域
をＬＤＤ領域と呼んでいる。
げ、ドレイン近傍の高電界を緩和する方法として、低濃
度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知
られている。この構造はチャネル領域の外側に低濃度の
不純物領域を設けたものであり、この低濃度不純物領域
をＬＤＤ領域と呼んでいる。
【００１７】特にＬＤＤ領域がゲート絶縁膜を介してゲ
ート電極と重なる構造（ＧＯＬＤ（Gate-drain Overla
pped LDD）構造）を有している場合、ドレイン近傍の
高電界を緩和してホットキャリア効果を防ぎ、信頼性を
向上させることができた。なお本明細書においてＬＤＤ
領域がゲート絶縁膜を介してゲート電極と重なる領域を
Ｌｏｖ領域（第１のＬＤＤ領域）と呼ぶ。
ート電極と重なる構造（ＧＯＬＤ（Gate-drain Overla
pped LDD）構造）を有している場合、ドレイン近傍の
高電界を緩和してホットキャリア効果を防ぎ、信頼性を
向上させることができた。なお本明細書においてＬＤＤ
領域がゲート絶縁膜を介してゲート電極と重なる領域を
Ｌｏｖ領域（第１のＬＤＤ領域）と呼ぶ。
【００１８】なおＧＯＬＤ（Gate-drain Overlapped
LDD）構造は、ＬＡＴＩＤ（Large-tilt-angle implant
ed drain）構造、または、ＩＴＬＤＤ（Inverse T LD
D）構造等としても知られている。そして、例えば、「M
utsuko Hatano,Hajime Akimoto and Takeshi Sakai,I
EDM97 TECHNICAL DIGEST,p523-526,1997」では、シリ
コンで形成したサイドウォールによるＧＯＬＤ構造であ
るが、他の構造のＴＦＴと比べ、きわめて優れた信頼性
が得られることが確認されている。
LDD）構造は、ＬＡＴＩＤ（Large-tilt-angle implant
ed drain）構造、または、ＩＴＬＤＤ（Inverse T LD
D）構造等としても知られている。そして、例えば、「M
utsuko Hatano,Hajime Akimoto and Takeshi Sakai,I
EDM97 TECHNICAL DIGEST,p523-526,1997」では、シリ
コンで形成したサイドウォールによるＧＯＬＤ構造であ
るが、他の構造のＴＦＴと比べ、きわめて優れた信頼性
が得られることが確認されている。
【００１９】なお本明細書においてＬＤＤ領域がゲート
絶縁膜を介してゲート電極と重ならない領域をＬｏｆｆ
領域（第２のＬＤＤ領域）と呼ぶ。
絶縁膜を介してゲート電極と重ならない領域をＬｏｆｆ
領域（第２のＬＤＤ領域）と呼ぶ。
【００２０】Ｌｏｆｆ領域とＬｏｖ領域を併せ持つＴＦ
Ｔの作製方法はすでにいくつか提案されている。Ｌｏｖ
領域とＬｏｆｆ領域とを形成する方法としては、マスク
を用いる方法と、互いに幅の異なる２層のゲート電極及
びゲート絶縁膜を用いてセルフアラインで形成する方法
とが挙げられる。
Ｔの作製方法はすでにいくつか提案されている。Ｌｏｖ
領域とＬｏｆｆ領域とを形成する方法としては、マスク
を用いる方法と、互いに幅の異なる２層のゲート電極及
びゲート絶縁膜を用いてセルフアラインで形成する方法
とが挙げられる。
【００２１】しかしマスクを用いる場合、Ｌｏｖ領域と
Ｌｏｆｆ領域を形成するのに２枚のマスクが必要とな
り、工程数が増加してしまう。一方セルフアラインによ
ってＬｏｖ領域とＬｏｆｆ領域を形成する場合、マスク
の数を増やさなくても良いので、工程数を抑えることは
可能である。しかしゲート電極の幅とゲート絶縁膜の厚
さはそのままＬｏｖ領域とＬｏｆｆ領域の形成される位
置に影響を与える。ゲート電極とゲート絶縁膜のエッチ
ングレートは異なっており、エッチングによって、Ｌｏ
ｖ領域とＬｏｆｆ領域の微妙な位置あわせを制御するの
が難しい。
Ｌｏｆｆ領域を形成するのに２枚のマスクが必要とな
り、工程数が増加してしまう。一方セルフアラインによ
ってＬｏｖ領域とＬｏｆｆ領域を形成する場合、マスク
の数を増やさなくても良いので、工程数を抑えることは
可能である。しかしゲート電極の幅とゲート絶縁膜の厚
さはそのままＬｏｖ領域とＬｏｆｆ領域の形成される位
置に影響を与える。ゲート電極とゲート絶縁膜のエッチ
ングレートは異なっており、エッチングによって、Ｌｏ
ｖ領域とＬｏｆｆ領域の微妙な位置あわせを制御するの
が難しい。
【００２２】
【発明が解決しようとする課題】本発明は上記のことに
鑑み、Ｌｏｖ領域及びＬｏｆｆ領域を形成する際にマス
クの数を抑え、またＬｏｖ領域とＬｏｆｆ領域を所望の
位置に容易に形成することを課題とする。またオン状態
とオフ状態の両方で良好な特性が得られる結晶質ＴＦＴ
を実現することを課題とする。そして、そのような結晶
質ＴＦＴで回路を形成した半導体回路を有する信頼性の
高い半導体表示装置を実現することを課題とする。
鑑み、Ｌｏｖ領域及びＬｏｆｆ領域を形成する際にマス
クの数を抑え、またＬｏｖ領域とＬｏｆｆ領域を所望の
位置に容易に形成することを課題とする。またオン状態
とオフ状態の両方で良好な特性が得られる結晶質ＴＦＴ
を実現することを課題とする。そして、そのような結晶
質ＴＦＴで回路を形成した半導体回路を有する信頼性の
高い半導体表示装置を実現することを課題とする。
【００２３】
【課題を解決するための手段】本発明は、ゲート電極を
用いたセルフアラインとマスクとを用いて半導体層に不
純物を添加し、Ｌｏｖ領域とＬｏｆｆ領域を形成した。
ゲート電極は２層の導電膜から形成されており、より半
導体層に近い層（第１のゲート電極）は遠い層（第２の
ゲート電極）よりも、チャネル長方向において長くなっ
ている。
用いたセルフアラインとマスクとを用いて半導体層に不
純物を添加し、Ｌｏｖ領域とＬｏｆｆ領域を形成した。
ゲート電極は２層の導電膜から形成されており、より半
導体層に近い層（第１のゲート電極）は遠い層（第２の
ゲート電極）よりも、チャネル長方向において長くなっ
ている。
【００２４】なお本明細書においてチャネル長方向と
は、ソース領域とドレイン領域の間をキャリアが移動す
る方向である。
は、ソース領域とドレイン領域の間をキャリアが移動す
る方向である。
【００２５】本発明では、第１のゲート電極と第２のゲ
ート電極のチャネル長方向（キャリアが移動する方向）
の長さ（以下、単にゲート電極の幅と呼ぶ）が異なって
いる。そのため、第１及び第２のゲート電極をマスクと
してイオン注入を行うことにより、ゲート電極の厚さが
異なることによるイオンの侵入深さの違いを利用して、
第２のゲート電極の下に位置する半導体層中のイオン濃
度を、第２のゲート電極の下に位置せず、かつ第１のゲ
ート電極の下に位置する半導体層中のイオン濃度より低
くすることが可能である。そしてさらに、第２のゲート
電極の下に位置せず、かつ第１のゲート電極の下に位置
する半導体層中のイオン濃度を、第１のゲート電極の下
に位置しない半導体層中のイオン濃度より低くすること
が可能である。
ート電極のチャネル長方向（キャリアが移動する方向）
の長さ（以下、単にゲート電極の幅と呼ぶ）が異なって
いる。そのため、第１及び第２のゲート電極をマスクと
してイオン注入を行うことにより、ゲート電極の厚さが
異なることによるイオンの侵入深さの違いを利用して、
第２のゲート電極の下に位置する半導体層中のイオン濃
度を、第２のゲート電極の下に位置せず、かつ第１のゲ
ート電極の下に位置する半導体層中のイオン濃度より低
くすることが可能である。そしてさらに、第２のゲート
電極の下に位置せず、かつ第１のゲート電極の下に位置
する半導体層中のイオン濃度を、第１のゲート電極の下
に位置しない半導体層中のイオン濃度より低くすること
が可能である。
【００２６】またマスクを用いてＬｏｆｆ領域を形成す
るために、エッチングで制御しなくてはならないのは第
１のゲート電極と第２のゲート電極の幅のみであり、Ｌ
ｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容
易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙
な位置あわせが容易になり、所望の特性を有するＴＦＴ
を作製することも容易になった。
るために、エッチングで制御しなくてはならないのは第
１のゲート電極と第２のゲート電極の幅のみであり、Ｌ
ｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容
易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙
な位置あわせが容易になり、所望の特性を有するＴＦＴ
を作製することも容易になった。
【００２７】以下に本発明の構成を示す。
【００２８】本発明は、絶縁表面上に形成された半導体
層と、前記半導体層に接するゲート絶縁膜と、前記ゲー
ト絶縁膜に接する第１のゲート電極と、前記第１のゲー
ト電極に接する第２のゲート電極とを有する半導体表示
装置であって、前記半導体層は、チャネル形成領域と、
前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤ
Ｄ領域に接するソース領域及びドレイン領域とを有して
おり、チャネル長の方向における前記第１のゲート電極
の幅は、チャネル長の方向における前記第２のゲート電
極の幅より広く、前記ＬＤＤ領域は前記ゲート絶縁膜を
間に挟んで前記第１のゲート電極と重なっていることを
特徴とする半導体表示装置である。
層と、前記半導体層に接するゲート絶縁膜と、前記ゲー
ト絶縁膜に接する第１のゲート電極と、前記第１のゲー
ト電極に接する第２のゲート電極とを有する半導体表示
装置であって、前記半導体層は、チャネル形成領域と、
前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤ
Ｄ領域に接するソース領域及びドレイン領域とを有して
おり、チャネル長の方向における前記第１のゲート電極
の幅は、チャネル長の方向における前記第２のゲート電
極の幅より広く、前記ＬＤＤ領域は前記ゲート絶縁膜を
間に挟んで前記第１のゲート電極と重なっていることを
特徴とする半導体表示装置である。
【００２９】本発明は、絶縁表面上に形成された半導体
層と、前記半導体層に接するゲート絶縁膜と、前記ゲー
ト絶縁膜に接する第１のゲート電極と、前記第１のゲー
ト電極に接する第２のゲート電極とを有する半導体表示
装置であって、前記半導体層は、チャネル形成領域と、
前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤ
Ｄ領域に接するソース領域及びドレイン領域とを有して
おり、チャネル長の方向における前記第１のゲート電極
の幅は、チャネル長の方向における前記第２のゲート電
極の幅より広く、前記ＬＤＤ領域は前記ゲート絶縁膜を
間に挟んで前記第１のゲート電極と重なっており、前記
チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記
第２のゲート電極と重なっていることを特徴とする半導
体表示装置である。
層と、前記半導体層に接するゲート絶縁膜と、前記ゲー
ト絶縁膜に接する第１のゲート電極と、前記第１のゲー
ト電極に接する第２のゲート電極とを有する半導体表示
装置であって、前記半導体層は、チャネル形成領域と、
前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤ
Ｄ領域に接するソース領域及びドレイン領域とを有して
おり、チャネル長の方向における前記第１のゲート電極
の幅は、チャネル長の方向における前記第２のゲート電
極の幅より広く、前記ＬＤＤ領域は前記ゲート絶縁膜を
間に挟んで前記第１のゲート電極と重なっており、前記
チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記
第２のゲート電極と重なっていることを特徴とする半導
体表示装置である。
【００３０】本発明は、絶縁表面上に形成された半導体
層と、前記半導体層に接するゲート絶縁膜と、前記ゲー
ト絶縁膜に接する第１のゲート電極と、前記第１のゲー
ト電極に接する第２のゲート電極と、ＥＬ素子とを有す
る半導体表示装置であって、前記半導体層は、チャネル
形成領域と、前記チャネル形成領域に接するＬＤＤ領域
と、前記ＬＤＤ領域に接するソース領域及びドレイン領
域とを有しており、チャネル長の方向における前記第１
のゲート電極の幅は、チャネル長の方向における前記第
２のゲート電極の幅より広く、前記ＬＤＤ領域は前記ゲ
ート絶縁膜を間に挟んで前記第１のゲート電極と重なっ
ており、前記チャネル形成領域は前記ゲート絶縁膜を間
に挟んで前記第２のゲート電極と重なっており、前記Ｅ
Ｌ素子は陽極と、陰極と、前記陽極と前記陰極との間に
設けられたＥＬ層とを有しており、前記ドレイン領域
は、前記陽極もしくは前記陰極と電気的に接続されてい
ることを特徴とする半導体表示装置である。
層と、前記半導体層に接するゲート絶縁膜と、前記ゲー
ト絶縁膜に接する第１のゲート電極と、前記第１のゲー
ト電極に接する第２のゲート電極と、ＥＬ素子とを有す
る半導体表示装置であって、前記半導体層は、チャネル
形成領域と、前記チャネル形成領域に接するＬＤＤ領域
と、前記ＬＤＤ領域に接するソース領域及びドレイン領
域とを有しており、チャネル長の方向における前記第１
のゲート電極の幅は、チャネル長の方向における前記第
２のゲート電極の幅より広く、前記ＬＤＤ領域は前記ゲ
ート絶縁膜を間に挟んで前記第１のゲート電極と重なっ
ており、前記チャネル形成領域は前記ゲート絶縁膜を間
に挟んで前記第２のゲート電極と重なっており、前記Ｅ
Ｌ素子は陽極と、陰極と、前記陽極と前記陰極との間に
設けられたＥＬ層とを有しており、前記ドレイン領域
は、前記陽極もしくは前記陰極と電気的に接続されてい
ることを特徴とする半導体表示装置である。
【００３１】本発明は、絶縁表面上に形成された半導体
層と、該半導体層に接するゲート絶縁膜と、前記ゲート
絶縁膜に接する第１のゲート電極と、前記第１のゲート
電極に接する第２のゲート電極とを含むＴＦＴを有する
半導体表示装置であって、チャネル長の方向における前
記第１のゲート電極の幅は、チャネル長の方向における
前記第２のゲート電極の幅より広く、前記第１のゲート
電極は、端部における断面の形状がテーパーであり、前
記半導体層は、チャネル形成領域と、前記チャネル形成
領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソ
ース領域及びドレイン領域とを有しており、前記ＬＤＤ
領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート
電極と重なっており、前記チャネル形成領域は前記ゲー
ト絶縁膜を間に挟んで前記第２のゲート電極と重なって
いることを特徴とする半導体表示装置である。
層と、該半導体層に接するゲート絶縁膜と、前記ゲート
絶縁膜に接する第１のゲート電極と、前記第１のゲート
電極に接する第２のゲート電極とを含むＴＦＴを有する
半導体表示装置であって、チャネル長の方向における前
記第１のゲート電極の幅は、チャネル長の方向における
前記第２のゲート電極の幅より広く、前記第１のゲート
電極は、端部における断面の形状がテーパーであり、前
記半導体層は、チャネル形成領域と、前記チャネル形成
領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソ
ース領域及びドレイン領域とを有しており、前記ＬＤＤ
領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート
電極と重なっており、前記チャネル形成領域は前記ゲー
ト絶縁膜を間に挟んで前記第２のゲート電極と重なって
いることを特徴とする半導体表示装置である。
【００３２】本発明は、前記ＬＤＤ領域が前記第２のゲ
ート電極をマスクとして前記半導体層に前記不純物を添
加することにより、自己整合的に形成されていることを
特徴としていても良い。
ート電極をマスクとして前記半導体層に前記不純物を添
加することにより、自己整合的に形成されていることを
特徴としていても良い。
【００３３】本発明は、前記ＬＤＤ領域における不純物
濃度が、少なくとも１×１０17〜１×１０18／ｃｍ3の
範囲で濃度勾配を有する領域を含んでおり、チャネル形
成領域からの距離が増大するとともに不純物濃度が増加
することを特徴としていても良い。
濃度が、少なくとも１×１０17〜１×１０18／ｃｍ3の
範囲で濃度勾配を有する領域を含んでおり、チャネル形
成領域からの距離が増大するとともに不純物濃度が増加
することを特徴としていても良い。
【００３４】本発明は、絶縁表面上に形成された半導体
層と、該半導体層に接するゲート絶縁膜と、前記ゲート
絶縁膜に接する第１のゲート電極と、前記第１のゲート
電極に接する第２のゲート電極とをそれぞれ含むスイッ
チング用ＴＦＴ及び駆動回路用ＴＦＴを有する半導体表
示装置であって、チャネル長の方向における前記第１の
ゲート電極の幅は、チャネル長の方向における前記第２
のゲート電極の幅より広く、前記スイッチング用ＴＦＴ
の半導体層は、前記ゲート絶縁膜を間に挟んで前記第２
のゲート電極と重なるチャネル形成領域と、前記チャネ
ル形成領域に接し、かつ前記ゲート絶縁膜を間に挟んで
前記第１のゲート電極と重なる第１のＬＤＤ領域と、前
記第１のＬＤＤ領域に接する第２のＬＤＤ領域と、前記
第２のＬＤＤ領域に接するソース領域及びドレイン領域
とを有しており、前記駆動回路用ＴＦＴの半導体層は、
前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と
重なるチャネル形成領域と、該チャネル形成領域と接
し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲー
ト電極と重なる第３のＬＤＤ領域と、該第３のＬＤＤ領
域と接するソース領域またはドレイン領域とを含むこと
を特徴とする半導体表示装置である。
層と、該半導体層に接するゲート絶縁膜と、前記ゲート
絶縁膜に接する第１のゲート電極と、前記第１のゲート
電極に接する第２のゲート電極とをそれぞれ含むスイッ
チング用ＴＦＴ及び駆動回路用ＴＦＴを有する半導体表
示装置であって、チャネル長の方向における前記第１の
ゲート電極の幅は、チャネル長の方向における前記第２
のゲート電極の幅より広く、前記スイッチング用ＴＦＴ
の半導体層は、前記ゲート絶縁膜を間に挟んで前記第２
のゲート電極と重なるチャネル形成領域と、前記チャネ
ル形成領域に接し、かつ前記ゲート絶縁膜を間に挟んで
前記第１のゲート電極と重なる第１のＬＤＤ領域と、前
記第１のＬＤＤ領域に接する第２のＬＤＤ領域と、前記
第２のＬＤＤ領域に接するソース領域及びドレイン領域
とを有しており、前記駆動回路用ＴＦＴの半導体層は、
前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と
重なるチャネル形成領域と、該チャネル形成領域と接
し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲー
ト電極と重なる第３のＬＤＤ領域と、該第３のＬＤＤ領
域と接するソース領域またはドレイン領域とを含むこと
を特徴とする半導体表示装置である。
【００３５】本発明は、絶縁表面上に形成された半導体
層と、該半導体層に接するゲート絶縁膜と、前記ゲート
絶縁膜に接する第１のゲート電極と、前記第１のゲート
電極に接する第２のゲート電極とをそれぞれ含むスイッ
チング用ＴＦＴ及び駆動回路用ＴＦＴを有する半導体表
示装置であって、チャネル長の方向における前記第１の
ゲート電極の幅は、チャネル長の方向における前記第２
のゲート電極の幅より広く、前記第１のゲート電極は、
端部における断面の形状がテーパーであり、前記スイッ
チング用ＴＦＴの半導体層は、前記ゲート絶縁膜を間に
挟んで前記第２のゲート電極と重なるチャネル形成領域
と、前記チャネル形成領域に接し、かつ前記ゲート絶縁
膜を間に挟んで前記第１のゲート電極と重なる第１のＬ
ＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤ
Ｄ領域と、前記第２のＬＤＤ領域に接するソース領域及
びドレイン領域とを有しており、前記駆動回路用ＴＦＴ
の半導体層は、前記ゲート絶縁膜を間に挟んで前記第２
のゲート電極と重なるチャネル形成領域と、該チャネル
形成領域と接し、かつ前記ゲート絶縁膜を間に挟んで前
記第１のゲート電極と重なる第３のＬＤＤ領域と、該第
３のＬＤＤ領域と接するソース領域またはドレイン領域
とを含むことを特徴とする半導体表示装置である。
層と、該半導体層に接するゲート絶縁膜と、前記ゲート
絶縁膜に接する第１のゲート電極と、前記第１のゲート
電極に接する第２のゲート電極とをそれぞれ含むスイッ
チング用ＴＦＴ及び駆動回路用ＴＦＴを有する半導体表
示装置であって、チャネル長の方向における前記第１の
ゲート電極の幅は、チャネル長の方向における前記第２
のゲート電極の幅より広く、前記第１のゲート電極は、
端部における断面の形状がテーパーであり、前記スイッ
チング用ＴＦＴの半導体層は、前記ゲート絶縁膜を間に
挟んで前記第２のゲート電極と重なるチャネル形成領域
と、前記チャネル形成領域に接し、かつ前記ゲート絶縁
膜を間に挟んで前記第１のゲート電極と重なる第１のＬ
ＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤ
Ｄ領域と、前記第２のＬＤＤ領域に接するソース領域及
びドレイン領域とを有しており、前記駆動回路用ＴＦＴ
の半導体層は、前記ゲート絶縁膜を間に挟んで前記第２
のゲート電極と重なるチャネル形成領域と、該チャネル
形成領域と接し、かつ前記ゲート絶縁膜を間に挟んで前
記第１のゲート電極と重なる第３のＬＤＤ領域と、該第
３のＬＤＤ領域と接するソース領域またはドレイン領域
とを含むことを特徴とする半導体表示装置である。
【００３６】本発明は、前記第１のＬＤＤ領域における
不純物濃度が、少なくとも１×１０ 17〜１×１０18／ｃ
ｍ3の範囲で濃度勾配を有する領域を含んでおり、チャ
ネル形成領域からの距離が増大するとともに不純物濃度
が増加することを特徴としていても良い。
不純物濃度が、少なくとも１×１０ 17〜１×１０18／ｃ
ｍ3の範囲で濃度勾配を有する領域を含んでおり、チャ
ネル形成領域からの距離が増大するとともに不純物濃度
が増加することを特徴としていても良い。
【００３７】本発明は、前記第３のＬＤＤ領域における
不純物濃度が、少なくとも１×１０ 17〜１×１０18／ｃ
ｍ3の範囲で濃度勾配を有する領域を含んでおり、チャ
ネル形成領域からの距離が増大するとともに不純物濃度
が増加することを特徴としていても良い。
不純物濃度が、少なくとも１×１０ 17〜１×１０18／ｃ
ｍ3の範囲で濃度勾配を有する領域を含んでおり、チャ
ネル形成領域からの距離が増大するとともに不純物濃度
が増加することを特徴としていても良い。
【００３８】本発明は、前記第１のＬＤＤ領域または前
記第３のＬＤＤ領域が、前記第２のゲート電極をマスク
として前記半導体層に前記不純物を添加することによ
り、自己整合的に形成されていることを特徴としていて
も良い。
記第３のＬＤＤ領域が、前記第２のゲート電極をマスク
として前記半導体層に前記不純物を添加することによ
り、自己整合的に形成されていることを特徴としていて
も良い。
【００３９】本発明は、絶縁表面上に形成された半導体
層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲ
ート電極と、第１の配線と、第２の配線と、第１の層間
絶縁膜と、第２の層間絶縁膜と、中間配線とを有する半
導体表示装置であって、前記ゲート絶縁膜は前記半導体
層を覆って前記絶縁表面上に形成されており、前記第１
のゲート電極及び前記第１の配線は前記ゲート絶縁膜に
接して形成されており、前記第２のゲート電極と前記第
２の配線とは、それぞれ前記第１のゲート電極と前記第
１の配線とに接して形成されており、前記第１のゲート
電極及び前記第１の配線は第１の導電膜から形成されて
おり、前記第２のゲート電極及び前記第２の配線は第２
の導電膜から形成されており、前記第１の層間絶縁膜
は、前記第１及び第２のゲート電極と、前記第１及び第
２の配線と、前記ゲート絶縁膜とを覆って形成されてお
り、前記第２の層間絶縁膜は、前記第１の層間絶縁膜上
に形成されており、前記中間配線は、前記第２の層間絶
縁膜に設けられたコンタクトホールを介して前記第１の
層間絶縁膜に接するように、前記第２の層間絶縁膜を覆
って形成されており、前記中間配線は前記コンタクトホ
ールにおいて、前記第１の層間絶縁膜を間に介して前記
第２の配線と重なっており、前記半導体層は、チャネル
形成領域と、前記チャネル形成領域に接するＬＤＤ領域
と、前記ＬＤＤ領域に接するソース領域及びドレイン領
域とを有しており、チャネル長の方向における前記第１
のゲート電極の幅は、チャネル長の方向における前記第
２のゲート電極の幅より広く、前記チャネル形成領域は
前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と
重なっており、前記ＬＤＤ領域は前記ゲート絶縁膜を間
に挟んで前記第１のゲート電極と重なることを特徴とす
る半導体表示装置である。
層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲ
ート電極と、第１の配線と、第２の配線と、第１の層間
絶縁膜と、第２の層間絶縁膜と、中間配線とを有する半
導体表示装置であって、前記ゲート絶縁膜は前記半導体
層を覆って前記絶縁表面上に形成されており、前記第１
のゲート電極及び前記第１の配線は前記ゲート絶縁膜に
接して形成されており、前記第２のゲート電極と前記第
２の配線とは、それぞれ前記第１のゲート電極と前記第
１の配線とに接して形成されており、前記第１のゲート
電極及び前記第１の配線は第１の導電膜から形成されて
おり、前記第２のゲート電極及び前記第２の配線は第２
の導電膜から形成されており、前記第１の層間絶縁膜
は、前記第１及び第２のゲート電極と、前記第１及び第
２の配線と、前記ゲート絶縁膜とを覆って形成されてお
り、前記第２の層間絶縁膜は、前記第１の層間絶縁膜上
に形成されており、前記中間配線は、前記第２の層間絶
縁膜に設けられたコンタクトホールを介して前記第１の
層間絶縁膜に接するように、前記第２の層間絶縁膜を覆
って形成されており、前記中間配線は前記コンタクトホ
ールにおいて、前記第１の層間絶縁膜を間に介して前記
第２の配線と重なっており、前記半導体層は、チャネル
形成領域と、前記チャネル形成領域に接するＬＤＤ領域
と、前記ＬＤＤ領域に接するソース領域及びドレイン領
域とを有しており、チャネル長の方向における前記第１
のゲート電極の幅は、チャネル長の方向における前記第
２のゲート電極の幅より広く、前記チャネル形成領域は
前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と
重なっており、前記ＬＤＤ領域は前記ゲート絶縁膜を間
に挟んで前記第１のゲート電極と重なることを特徴とす
る半導体表示装置である。
【００４０】本発明は、絶縁表面上に形成された半導体
層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲ
ート電極と、第１の配線と、第２の配線と、第１の層間
絶縁膜と、第２の層間絶縁膜と、中間配線と、ＥＬ素子
とを有する半導体表示装置であって、前記ゲート絶縁膜
は前記半導体層を覆って前記絶縁表面上に形成されてお
り、前記第１のゲート電極及び前記第１の配線は前記ゲ
ート絶縁膜に接して形成されており、前記第２のゲート
電極と前記第２の配線とは、それぞれ前記第１のゲート
電極と前記第１の配線とに接して形成されており、前記
第１のゲート電極及び前記第１の配線は第１の導電膜か
ら形成されており、前記第２のゲート電極及び前記第２
の配線は第２の導電膜から形成されており、前記第１の
層間絶縁膜は、前記第１及び第２のゲート電極と、前記
第１及び第２の配線と、前記ゲート絶縁膜とを覆って形
成されており、前記第２の層間絶縁膜は、前記第１の層
間絶縁膜上に形成されており、前記中間配線は、前記第
２の層間絶縁膜に設けられた第１のコンタクトホールを
介して前記第１の層間絶縁膜に接するように、前記第２
の層間絶縁膜を覆って形成されており、前記中間配線は
前記第１のコンタクトホールにおいて、前記第１の層間
絶縁膜を間に介して前記第２の配線と重なっており、前
記半導体層は、チャネル形成領域と、前記チャネル形成
領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソ
ース領域及びドレイン領域とを有しており、前記ＬＤＤ
領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート
電極と重なっており、前記チャネル形成領域は前記ゲー
ト絶縁膜を間に挟んで前記第２のゲート電極と重なって
おり、前記中間配線は、前記ゲート絶縁膜と、前記第１
の層間絶縁膜と、第２の層間絶縁膜とに設けられた第２
のコンタクトホールを介して前記ソース領域に接続され
ており、前記ＥＬ素子は陽極と、陰極と、前記陽極と前
記陰極との間に設けられたＥＬ層とを有しており、前記
ドレイン領域は、前記陽極もしくは前記陰極と電気的に
接続されていることを特徴とする半導体表示装置であ
る。
層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲ
ート電極と、第１の配線と、第２の配線と、第１の層間
絶縁膜と、第２の層間絶縁膜と、中間配線と、ＥＬ素子
とを有する半導体表示装置であって、前記ゲート絶縁膜
は前記半導体層を覆って前記絶縁表面上に形成されてお
り、前記第１のゲート電極及び前記第１の配線は前記ゲ
ート絶縁膜に接して形成されており、前記第２のゲート
電極と前記第２の配線とは、それぞれ前記第１のゲート
電極と前記第１の配線とに接して形成されており、前記
第１のゲート電極及び前記第１の配線は第１の導電膜か
ら形成されており、前記第２のゲート電極及び前記第２
の配線は第２の導電膜から形成されており、前記第１の
層間絶縁膜は、前記第１及び第２のゲート電極と、前記
第１及び第２の配線と、前記ゲート絶縁膜とを覆って形
成されており、前記第２の層間絶縁膜は、前記第１の層
間絶縁膜上に形成されており、前記中間配線は、前記第
２の層間絶縁膜に設けられた第１のコンタクトホールを
介して前記第１の層間絶縁膜に接するように、前記第２
の層間絶縁膜を覆って形成されており、前記中間配線は
前記第１のコンタクトホールにおいて、前記第１の層間
絶縁膜を間に介して前記第２の配線と重なっており、前
記半導体層は、チャネル形成領域と、前記チャネル形成
領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソ
ース領域及びドレイン領域とを有しており、前記ＬＤＤ
領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート
電極と重なっており、前記チャネル形成領域は前記ゲー
ト絶縁膜を間に挟んで前記第２のゲート電極と重なって
おり、前記中間配線は、前記ゲート絶縁膜と、前記第１
の層間絶縁膜と、第２の層間絶縁膜とに設けられた第２
のコンタクトホールを介して前記ソース領域に接続され
ており、前記ＥＬ素子は陽極と、陰極と、前記陽極と前
記陰極との間に設けられたＥＬ層とを有しており、前記
ドレイン領域は、前記陽極もしくは前記陰極と電気的に
接続されていることを特徴とする半導体表示装置であ
る。
【００４１】本発明は、絶縁表面上に形成された半導体
層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲ
ート電極と、第１の配線と、第２の配線と、第１の層間
絶縁膜と、第２の層間絶縁膜と、中間配線と、遮蔽膜と
を有する半導体表示装置であって、前記ゲート絶縁膜は
前記半導体層を覆って前記絶縁表面上に形成されてお
り、前記第１のゲート電極及び前記第１の配線は前記ゲ
ート絶縁膜に接して形成されており、前記第２のゲート
電極と前記第２の配線とは、それぞれ前記第１のゲート
電極と前記第１の配線とに接して形成されており、前記
第１のゲート電極及び前記第１の配線は第１の導電膜か
ら形成されており、前記第２のゲート電極及び前記第２
の配線は第２の導電膜から形成されており、前記第１の
層間絶縁膜は、前記第１及び第２のゲート電極と、前記
第１及び第２の配線と、前記ゲート絶縁膜とを覆って形
成されており、前記第２の層間絶縁膜は、前記第１の層
間絶縁膜上に形成されており、前記中間配線は、前記第
２の層間絶縁膜に設けられたコンタクトホールを介して
前記第１の層間絶縁膜に接するように、前記第２の層間
絶縁膜を覆って形成されており、前記中間配線は前記コ
ンタクトホールにおいて、前記第１の層間絶縁膜を間に
介して前記第２の配線と重なっており、前記半導体層
は、チャネル形成領域と、前記チャネル形成領域に接す
るＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及
びドレイン領域とを有しており、前記ＬＤＤ領域は前記
ゲート絶縁膜を間に挟んで前記第１のゲート電極と重な
っており、前記チャネル形成領域は前記ゲート絶縁膜を
間に挟んで前記第２のゲート電極と重なっており、前記
遮蔽膜は前記中間配線と同じ導電膜から形成されてお
り、前記遮蔽膜は前記チャネル形成領域と重なるように
前記第２の層間絶縁膜上に形成されていることを特徴と
する半導体表示装置である。
層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲ
ート電極と、第１の配線と、第２の配線と、第１の層間
絶縁膜と、第２の層間絶縁膜と、中間配線と、遮蔽膜と
を有する半導体表示装置であって、前記ゲート絶縁膜は
前記半導体層を覆って前記絶縁表面上に形成されてお
り、前記第１のゲート電極及び前記第１の配線は前記ゲ
ート絶縁膜に接して形成されており、前記第２のゲート
電極と前記第２の配線とは、それぞれ前記第１のゲート
電極と前記第１の配線とに接して形成されており、前記
第１のゲート電極及び前記第１の配線は第１の導電膜か
ら形成されており、前記第２のゲート電極及び前記第２
の配線は第２の導電膜から形成されており、前記第１の
層間絶縁膜は、前記第１及び第２のゲート電極と、前記
第１及び第２の配線と、前記ゲート絶縁膜とを覆って形
成されており、前記第２の層間絶縁膜は、前記第１の層
間絶縁膜上に形成されており、前記中間配線は、前記第
２の層間絶縁膜に設けられたコンタクトホールを介して
前記第１の層間絶縁膜に接するように、前記第２の層間
絶縁膜を覆って形成されており、前記中間配線は前記コ
ンタクトホールにおいて、前記第１の層間絶縁膜を間に
介して前記第２の配線と重なっており、前記半導体層
は、チャネル形成領域と、前記チャネル形成領域に接す
るＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及
びドレイン領域とを有しており、前記ＬＤＤ領域は前記
ゲート絶縁膜を間に挟んで前記第１のゲート電極と重な
っており、前記チャネル形成領域は前記ゲート絶縁膜を
間に挟んで前記第２のゲート電極と重なっており、前記
遮蔽膜は前記中間配線と同じ導電膜から形成されてお
り、前記遮蔽膜は前記チャネル形成領域と重なるように
前記第２の層間絶縁膜上に形成されていることを特徴と
する半導体表示装置である。
【００４２】本発明は、絶縁表面上に形成された半導体
層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲ
ート電極と、第１の配線と、第２の配線と、第１の層間
絶縁膜と、第２の層間絶縁膜と、中間配線と、遮蔽膜
と、ＥＬ素子とを有する半導体表示装置であって、前記
ゲート絶縁膜は前記半導体層を覆って前記絶縁表面上に
形成されており、前記第１のゲート電極及び前記第１の
配線は前記ゲート絶縁膜に接して形成されており、前記
第２のゲート電極と前記第２の配線とは、それぞれ前記
第１のゲート電極と前記第１の配線とに接して形成され
ており、前記第１のゲート電極及び前記第１の配線は第
１の導電膜から形成されており、前記第２のゲート電極
及び前記第２の配線は第２の導電膜から形成されてお
り、前記第１の層間絶縁膜は、前記第１及び第２のゲー
ト電極と、前記第１及び第２の配線と、前記ゲート絶縁
膜とを覆って形成されており、前記第２の層間絶縁膜
は、前記第１の層間絶縁膜上に形成されており、前記中
間配線は、前記第２の層間絶縁膜に設けられた第１のコ
ンタクトホールを介して前記第１の層間絶縁膜に接する
ように、前記第２の層間絶縁膜を覆って形成されてお
り、前記中間配線は前記第１のコンタクトホールにおい
て、前記第１の層間絶縁膜を間に介して前記第２の配線
と重なっており、前記半導体層は、チャネル形成領域
と、前記チャネル形成領域に接するＬＤＤ領域と、前記
ＬＤＤ領域に接するソース領域及びドレイン領域とを有
しており、前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟
んで前記第１のゲート電極と重なっており、前記チャネ
ル形成領域は前記ゲート絶縁膜を間に挟んで前記第２の
ゲート電極と重なっており、前記中間配線は、前記ゲー
ト絶縁膜と、前記第１の層間絶縁膜と、第２の層間絶縁
膜とに設けられた第２のコンタクトホールを介して前記
ソース領域に接続されており、前記遮蔽膜は前記中間配
線と同じ導電膜から形成されており、前記遮蔽膜は前記
チャネル形成領域と重なるように前記第２の層間絶縁膜
上に形成されており、前記ＥＬ素子は陽極と、陰極と、
前記陽極と前記陰極との間に設けられたＥＬ層とを有し
ており、前記ドレイン領域は、前記陽極もしくは前記陰
極と電気的に接続されていることを特徴とする半導体表
示装置である。
層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲ
ート電極と、第１の配線と、第２の配線と、第１の層間
絶縁膜と、第２の層間絶縁膜と、中間配線と、遮蔽膜
と、ＥＬ素子とを有する半導体表示装置であって、前記
ゲート絶縁膜は前記半導体層を覆って前記絶縁表面上に
形成されており、前記第１のゲート電極及び前記第１の
配線は前記ゲート絶縁膜に接して形成されており、前記
第２のゲート電極と前記第２の配線とは、それぞれ前記
第１のゲート電極と前記第１の配線とに接して形成され
ており、前記第１のゲート電極及び前記第１の配線は第
１の導電膜から形成されており、前記第２のゲート電極
及び前記第２の配線は第２の導電膜から形成されてお
り、前記第１の層間絶縁膜は、前記第１及び第２のゲー
ト電極と、前記第１及び第２の配線と、前記ゲート絶縁
膜とを覆って形成されており、前記第２の層間絶縁膜
は、前記第１の層間絶縁膜上に形成されており、前記中
間配線は、前記第２の層間絶縁膜に設けられた第１のコ
ンタクトホールを介して前記第１の層間絶縁膜に接する
ように、前記第２の層間絶縁膜を覆って形成されてお
り、前記中間配線は前記第１のコンタクトホールにおい
て、前記第１の層間絶縁膜を間に介して前記第２の配線
と重なっており、前記半導体層は、チャネル形成領域
と、前記チャネル形成領域に接するＬＤＤ領域と、前記
ＬＤＤ領域に接するソース領域及びドレイン領域とを有
しており、前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟
んで前記第１のゲート電極と重なっており、前記チャネ
ル形成領域は前記ゲート絶縁膜を間に挟んで前記第２の
ゲート電極と重なっており、前記中間配線は、前記ゲー
ト絶縁膜と、前記第１の層間絶縁膜と、第２の層間絶縁
膜とに設けられた第２のコンタクトホールを介して前記
ソース領域に接続されており、前記遮蔽膜は前記中間配
線と同じ導電膜から形成されており、前記遮蔽膜は前記
チャネル形成領域と重なるように前記第２の層間絶縁膜
上に形成されており、前記ＥＬ素子は陽極と、陰極と、
前記陽極と前記陰極との間に設けられたＥＬ層とを有し
ており、前記ドレイン領域は、前記陽極もしくは前記陰
極と電気的に接続されていることを特徴とする半導体表
示装置である。
【００４３】本発明は、基板上に形成された遮蔽膜と、
前記遮蔽膜を覆って前記基板上に形成された絶縁膜と、
前記絶縁膜上に形成された半導体層と、前記半導体層に
接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１
のゲート電極と、前記第１のゲート電極に接する第２の
ゲート電極とを有する半導体表示装置であって、前記半
導体層は、チャネル形成領域と、前記チャネル形成領域
に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース
領域及びドレイン領域とを有しており、前記ＬＤＤ領域
は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極
と重なっており、前記チャネル形成領域は前記ゲート絶
縁膜を間に挟んで前記第２のゲート電極と重なってお
り、前記遮蔽膜は前記絶縁膜を介して前記チャネル形成
領域と重なることを特徴とする半導体表示装置である。
前記遮蔽膜を覆って前記基板上に形成された絶縁膜と、
前記絶縁膜上に形成された半導体層と、前記半導体層に
接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１
のゲート電極と、前記第１のゲート電極に接する第２の
ゲート電極とを有する半導体表示装置であって、前記半
導体層は、チャネル形成領域と、前記チャネル形成領域
に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース
領域及びドレイン領域とを有しており、前記ＬＤＤ領域
は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極
と重なっており、前記チャネル形成領域は前記ゲート絶
縁膜を間に挟んで前記第２のゲート電極と重なってお
り、前記遮蔽膜は前記絶縁膜を介して前記チャネル形成
領域と重なることを特徴とする半導体表示装置である。
【００４４】本発明は、基板上に形成された遮蔽膜と、
前記遮蔽膜を覆って前記基板上に形成された絶縁膜と、
前記絶縁膜上に形成された半導体層と、前記半導体層に
接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１
のゲート電極と、前記第１のゲート電極に接する第２の
ゲート電極と、ＥＬ素子とを有する半導体表示装置であ
って、前記半導体層は、チャネル形成領域と、前記チャ
ネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に
接するソース領域及びドレイン領域とを有しており、前
記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１
のゲート電極と重なっており、前記チャネル形成領域は
前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と
重なっており、前記遮蔽膜は前記絶縁膜を介して前記チ
ャネル形成領域と重なっており、前記ＥＬ素子は陽極
と、陰極と、前記陽極と前記陰極との間に設けられたＥ
Ｌ層とを有しており、前記ドレイン領域は、前記陽極も
しくは前記陰極と電気的に接続されていることを特徴と
する半導体表示装置である。
前記遮蔽膜を覆って前記基板上に形成された絶縁膜と、
前記絶縁膜上に形成された半導体層と、前記半導体層に
接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１
のゲート電極と、前記第１のゲート電極に接する第２の
ゲート電極と、ＥＬ素子とを有する半導体表示装置であ
って、前記半導体層は、チャネル形成領域と、前記チャ
ネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に
接するソース領域及びドレイン領域とを有しており、前
記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１
のゲート電極と重なっており、前記チャネル形成領域は
前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と
重なっており、前記遮蔽膜は前記絶縁膜を介して前記チ
ャネル形成領域と重なっており、前記ＥＬ素子は陽極
と、陰極と、前記陽極と前記陰極との間に設けられたＥ
Ｌ層とを有しており、前記ドレイン領域は、前記陽極も
しくは前記陰極と電気的に接続されていることを特徴と
する半導体表示装置である。
【００４５】本発明は、前記絶縁膜がＣＭＰ研磨によっ
て平坦化されていることを特徴としていても良い。
て平坦化されていることを特徴としていても良い。
【００４６】本発明は、前記半導体表示装置を用いるこ
とを特徴とするビデオカメラ、画像再生装置、ヘッドマ
ウントディスプレイまたはパーソナルコンピュータであ
っても良い。
とを特徴とするビデオカメラ、画像再生装置、ヘッドマ
ウントディスプレイまたはパーソナルコンピュータであ
っても良い。
【００４７】本発明は、絶縁表面上に半導体層を形成す
る工程と、前記半導体層を覆って前記絶縁表面上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１
の導電膜を形成する工程と、前記第１の導電膜上に第２
の導電膜を形成する工程と、前記第１の導電膜と前記第
２の導電膜をパターニングして第１のゲート電極と第２
のゲート電極とを形成する工程と、前記半導体層の前記
第１及び第２のゲート電極が形成されている方から前記
半導体層に第１の不純物を添加する工程と、前記第１の
ゲート電極と前記第２のゲート電極とを覆って前記半導
体層上にマスクを形成し、前記半導体層の前記マスクが
形成されている方から前記第１の不純物と同じ導電型を
有する第２の不純物を添加することで、前記半導体層中
にチャネル形成領域と、前記チャネル形成領域に接する
第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第
２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソー
ス領域及びドレイン領域とを形成する工程と、を有する
半導体表示装置の作製方法であって、チャネル長方向に
おいて、前記第１のゲート電極は前記第２のゲート電極
よりも長く、前記チャネル形成領域は前記ゲート絶縁膜
を間に挟んで前記第２のゲート電極と重なっており、前
記第１のＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前
記第１のゲート電極と重なっていることを特徴とする半
導体表示装置の作製方法が提供される。
る工程と、前記半導体層を覆って前記絶縁表面上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１
の導電膜を形成する工程と、前記第１の導電膜上に第２
の導電膜を形成する工程と、前記第１の導電膜と前記第
２の導電膜をパターニングして第１のゲート電極と第２
のゲート電極とを形成する工程と、前記半導体層の前記
第１及び第２のゲート電極が形成されている方から前記
半導体層に第１の不純物を添加する工程と、前記第１の
ゲート電極と前記第２のゲート電極とを覆って前記半導
体層上にマスクを形成し、前記半導体層の前記マスクが
形成されている方から前記第１の不純物と同じ導電型を
有する第２の不純物を添加することで、前記半導体層中
にチャネル形成領域と、前記チャネル形成領域に接する
第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第
２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソー
ス領域及びドレイン領域とを形成する工程と、を有する
半導体表示装置の作製方法であって、チャネル長方向に
おいて、前記第１のゲート電極は前記第２のゲート電極
よりも長く、前記チャネル形成領域は前記ゲート絶縁膜
を間に挟んで前記第２のゲート電極と重なっており、前
記第１のＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前
記第１のゲート電極と重なっていることを特徴とする半
導体表示装置の作製方法が提供される。
【００４８】本発明は、絶縁表面上に半導体層を形成す
る工程と、前記半導体層を覆って前記絶縁表面上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１
の導電膜を形成する工程と、前記第１の導電膜上に第２
の導電膜を形成する工程と、前記第１の導電膜と前記第
２の導電膜をパターニングして第１のゲート電極と第２
のゲート電極とを形成する工程と、前記半導体層の前記
第１及び第２のゲート電極の形成されている方から前記
半導体層に第１の不純物を添加する工程と、前記第１の
ゲート電極と前記第２のゲート電極とを覆って前記半導
体層上にマスクを形成し、前記半導体層の前記マスクが
形成されている方から前記第１の不純物と同じ導電型を
有する第２の不純物を添加することで、前記半導体層中
にチャネル形成領域と、前記チャネル形成領域に接する
第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第
２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソー
ス領域及びドレイン領域とを形成する工程と、を有する
半導体表示装置の作製方法であって、チャネル長方向に
おいて、前記第１のゲート電極は前記第２のゲート電極
よりも長く、前記チャネル形成領域は前記ゲート絶縁膜
を間に挟んで前記第２のゲート電極と重なっており、前
記第１のＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前
記第１のゲート電極と重なっていることを特徴とする半
導体表示装置の作製方法が提供される。
る工程と、前記半導体層を覆って前記絶縁表面上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１
の導電膜を形成する工程と、前記第１の導電膜上に第２
の導電膜を形成する工程と、前記第１の導電膜と前記第
２の導電膜をパターニングして第１のゲート電極と第２
のゲート電極とを形成する工程と、前記半導体層の前記
第１及び第２のゲート電極の形成されている方から前記
半導体層に第１の不純物を添加する工程と、前記第１の
ゲート電極と前記第２のゲート電極とを覆って前記半導
体層上にマスクを形成し、前記半導体層の前記マスクが
形成されている方から前記第１の不純物と同じ導電型を
有する第２の不純物を添加することで、前記半導体層中
にチャネル形成領域と、前記チャネル形成領域に接する
第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第
２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソー
ス領域及びドレイン領域とを形成する工程と、を有する
半導体表示装置の作製方法であって、チャネル長方向に
おいて、前記第１のゲート電極は前記第２のゲート電極
よりも長く、前記チャネル形成領域は前記ゲート絶縁膜
を間に挟んで前記第２のゲート電極と重なっており、前
記第１のＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前
記第１のゲート電極と重なっていることを特徴とする半
導体表示装置の作製方法が提供される。
【００４９】本発明は、絶縁表面上に半導体層を形成す
る工程と、前記半導体層上に接するようにゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜に接するように第
１のゲート電極と第１の形状の第２のゲート電極を形成
する工程と、前記第１のゲート電極、前記第１の形状の
第２のゲート電極をエッチングして、テーパー部を有す
る第１のゲート電極と、第２の形状の第２のゲート電極
を形成する工程と、前記ゲート絶縁膜を通過させて前記
半導体層に一導電型を付与する不純物元素を添加し、第
２のＬＤＤ領域を形成すると同時に、前記第１のゲート
電極のテーパ−部を通過させて前記半導体層に一導電型
を付与する不純物元素を添加し、前記半導体層の端部に
向かって不純物濃度が増加する第１のＬＤＤ領域を形成
する工程と、前記テーパー部を有する第１のゲート電極
と第２の形状の第２のゲート電極をマスクとして一導電
型を付与する不純物元素を添加してソース領域またはド
レイン領域を形成する工程と、を有する半導体表示装置
の作製方法が提供される。
る工程と、前記半導体層上に接するようにゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜に接するように第
１のゲート電極と第１の形状の第２のゲート電極を形成
する工程と、前記第１のゲート電極、前記第１の形状の
第２のゲート電極をエッチングして、テーパー部を有す
る第１のゲート電極と、第２の形状の第２のゲート電極
を形成する工程と、前記ゲート絶縁膜を通過させて前記
半導体層に一導電型を付与する不純物元素を添加し、第
２のＬＤＤ領域を形成すると同時に、前記第１のゲート
電極のテーパ−部を通過させて前記半導体層に一導電型
を付与する不純物元素を添加し、前記半導体層の端部に
向かって不純物濃度が増加する第１のＬＤＤ領域を形成
する工程と、前記テーパー部を有する第１のゲート電極
と第２の形状の第２のゲート電極をマスクとして一導電
型を付与する不純物元素を添加してソース領域またはド
レイン領域を形成する工程と、を有する半導体表示装置
の作製方法が提供される。
【００５０】
【発明の実施の形態】図１に本発明の薄膜トランジスタ
の構造およびその作製方法を示す。
の構造およびその作製方法を示す。
【００５１】基板３００上に下地膜３０１を形成する。
下地膜３０１は形成しなくとも良いが、下地膜３０１を
形成することは基板３００から半導体層への不純物拡散
を防ぐのに有効である。そして下地膜３０１上に公知の
方法で形成された結晶質半導体膜からなる半導体層３０
２、３０３を形成する。
下地膜３０１は形成しなくとも良いが、下地膜３０１を
形成することは基板３００から半導体層への不純物拡散
を防ぐのに有効である。そして下地膜３０１上に公知の
方法で形成された結晶質半導体膜からなる半導体層３０
２、３０３を形成する。
【００５２】半導体層３０２、３０３を覆うようにゲー
ト絶縁膜３０４を形成する。そしてゲート絶縁膜３０４
上にゲート電極を形成するための第１の導電３０５と第
２の導電膜３０６とを形成する。なお第１の導電膜３０
５と第２の導電膜３０６は、エッチングで選択比の取れ
る導電性材料であることが必要である。（図１（Ａ））
ト絶縁膜３０４を形成する。そしてゲート絶縁膜３０４
上にゲート電極を形成するための第１の導電３０５と第
２の導電膜３０６とを形成する。なお第１の導電膜３０
５と第２の導電膜３０６は、エッチングで選択比の取れ
る導電性材料であることが必要である。（図１（Ａ））
【００５３】次に、半導体層３０２、３０３上にレジス
トによるマスク３０７、３０８を形成する。そしてマス
ク３０７、３０８を用いて第１の導電膜３０５と第２の
導電膜３０６をエッチングする（第１のエッチング処
理）ことで第１の形状の導電層３０９、３１０（第１の
導電層３０９ａ、３１０ａ、第２の導電層３０９ｂ、３
１０ｂ）が形成される。（図１（Ｂ））
トによるマスク３０７、３０８を形成する。そしてマス
ク３０７、３０８を用いて第１の導電膜３０５と第２の
導電膜３０６をエッチングする（第１のエッチング処
理）ことで第１の形状の導電層３０９、３１０（第１の
導電層３０９ａ、３１０ａ、第２の導電層３０９ｂ、３
１０ｂ）が形成される。（図１（Ｂ））
【００５４】ここで図２（Ａ）に図１（Ｂ）における第
１の形状の導電層３０９、３１０の拡大図を示す。図２
（Ａ）示すように第１の導電層３０９ａ、３１０ａ及び
第２の導電層３０９ｂ、３１０ｂの端部はテーパーにな
っている。またゲート絶縁膜３０４は、上記エッチング
によって第１の形状の導電層３０９、３１０で覆われな
い領域がエッチングされ薄くなり、第１の形状のゲート
絶縁膜３０４ａとなる。
１の形状の導電層３０９、３１０の拡大図を示す。図２
（Ａ）示すように第１の導電層３０９ａ、３１０ａ及び
第２の導電層３０９ｂ、３１０ｂの端部はテーパーにな
っている。またゲート絶縁膜３０４は、上記エッチング
によって第１の形状の導電層３０９、３１０で覆われな
い領域がエッチングされ薄くなり、第１の形状のゲート
絶縁膜３０４ａとなる。
【００５５】次に、図１（Ｃ）に示すように第２のエッ
チング処理を行う。第１の形状の第２の導電層３０９
ｂ、３１０ｂを異方性エッチングし、かつ、それより遅
いエッチング速度で第１の導電層３０９ａ、３１０ａを
異方性エッチングし、第２の形状の導電層３１３、３１
４（第１の導電層３１３ａ、３１４ａと第２の導電層３
１３ｂ、３１４ｂ）を形成する。
チング処理を行う。第１の形状の第２の導電層３０９
ｂ、３１０ｂを異方性エッチングし、かつ、それより遅
いエッチング速度で第１の導電層３０９ａ、３１０ａを
異方性エッチングし、第２の形状の導電層３１３、３１
４（第１の導電層３１３ａ、３１４ａと第２の導電層３
１３ｂ、３１４ｂ）を形成する。
【００５６】ここで、図２（Ｂ）に図１（Ｃ）における
第２の形状の導電層３１３、３１４の拡大図を示す。図
２（Ｂ）示すように、第２のエッチング処理により第２
の導電層３１３ｂ、３１４ｂは第１の導電層３１３ａ、
３１４ａよりもよりたくさんエッチングされている。ま
た、マスク３０７、３０８は第２のエッチング処理によ
ってエッチングされ、マスク３１１、３１２となってい
る。また、第１の形状のゲート絶縁膜３０４ａは、上記
エッチングによって第２の形状の導電層３１３、３１４
で覆われない領域がさらにエッチングされ薄くなり、第
２の形状のゲート絶縁膜３０４ｂとなる。
第２の形状の導電層３１３、３１４の拡大図を示す。図
２（Ｂ）示すように、第２のエッチング処理により第２
の導電層３１３ｂ、３１４ｂは第１の導電層３１３ａ、
３１４ａよりもよりたくさんエッチングされている。ま
た、マスク３０７、３０８は第２のエッチング処理によ
ってエッチングされ、マスク３１１、３１２となってい
る。また、第１の形状のゲート絶縁膜３０４ａは、上記
エッチングによって第２の形状の導電層３１３、３１４
で覆われない領域がさらにエッチングされ薄くなり、第
２の形状のゲート絶縁膜３０４ｂとなる。
【００５７】マスク３１１、３１２を除去し、図１
（Ｄ）に示すように半導体層３０２、３０３に第１のド
ーピング処理を行い、ｎ型を付与する不純物元素を添加
する。ドーピングは、第２の形状の導電層３１３、３１
４を不純物元素に対するマスクとして用い、第２の形状
の第２の導電層３１３ａ、３１４ａの下側の領域にも不
純物元素が添加されるようにドーピングする。
（Ｄ）に示すように半導体層３０２、３０３に第１のド
ーピング処理を行い、ｎ型を付与する不純物元素を添加
する。ドーピングは、第２の形状の導電層３１３、３１
４を不純物元素に対するマスクとして用い、第２の形状
の第２の導電層３１３ａ、３１４ａの下側の領域にも不
純物元素が添加されるようにドーピングする。
【００５８】こうして、第２の導電層３１３ａ、３１４
ａと重なる第１の不純物領域３１５、３１６と、第１の
不純物領域よりも不純物の濃度が高い第２の不純物領域
３１７、３１８とが形成される。なお本実施例ではマス
ク３１１、３１２を除去してからｎ型を付与する不純物
元素を添加したが、本発明はこれに限定されない。図１
（Ｄ）の工程においてｎ型を付与する不純物元素を添加
してからマスク３１１、３１２を除去しても良い。
ａと重なる第１の不純物領域３１５、３１６と、第１の
不純物領域よりも不純物の濃度が高い第２の不純物領域
３１７、３１８とが形成される。なお本実施例ではマス
ク３１１、３１２を除去してからｎ型を付与する不純物
元素を添加したが、本発明はこれに限定されない。図１
（Ｄ）の工程においてｎ型を付与する不純物元素を添加
してからマスク３１１、３１２を除去しても良い。
【００５９】次に第２の形状の導電層３１４を覆うよう
に半導体層３０３上にレジストからなるマスク３１９を
形成する。マスク３１９は第２の形状のゲート絶縁膜３
０４ｂを間に挟んで第２の不純物領域３１８と一部重な
っている。そして第２のドーピング処理を行いｎ型を付
与する不純物元素を添加する。この場合、第１のドーピ
ング処理よりもドーズ量を上げて低い加速電圧の条件と
してｎ型を付与する不純物元素をドーピングする。第２
のドーピング処理によって、チャネル形成領域３２４及
びＬｏｖ領域３２３の他に、自己整合的にソース領域３
２０、ドレイン領域３２１、Ｌｏｆｆ領域３２２が半導
体層３０３に形成される。また第２の形状の第１の導電
層３１３ａをマスクとした第２のドーピング処理によっ
て、半導体層３０２に第３の不純物領域３２５が形成さ
れる。（図１（Ｅ））
に半導体層３０３上にレジストからなるマスク３１９を
形成する。マスク３１９は第２の形状のゲート絶縁膜３
０４ｂを間に挟んで第２の不純物領域３１８と一部重な
っている。そして第２のドーピング処理を行いｎ型を付
与する不純物元素を添加する。この場合、第１のドーピ
ング処理よりもドーズ量を上げて低い加速電圧の条件と
してｎ型を付与する不純物元素をドーピングする。第２
のドーピング処理によって、チャネル形成領域３２４及
びＬｏｖ領域３２３の他に、自己整合的にソース領域３
２０、ドレイン領域３２１、Ｌｏｆｆ領域３２２が半導
体層３０３に形成される。また第２の形状の第１の導電
層３１３ａをマスクとした第２のドーピング処理によっ
て、半導体層３０２に第３の不純物領域３２５が形成さ
れる。（図１（Ｅ））
【００６０】本発明はマスク３１９のサイズを制御する
ことで、Ｌｏｆｆ領域３２２のサイズを自由に設定する
ことが可能である。
ことで、Ｌｏｆｆ領域３２２のサイズを自由に設定する
ことが可能である。
【００６１】そして、図１（Ｆ）に示すように、ｎチャ
ネル型ＴＦＴを形成する半導体層３０３はレジストマス
ク３２６で全面を被覆する。そして第２の形状の導電層
３１３を不純物元素に対するマスクとして用いた第３の
ドーピング処理によって、ｐチャネル型ＴＦＴを形成す
る半導体層３０２にｐ型を付与する不純物元素を有する
ソース領域３２７、ドレイン領域３２８及びＬｏｖ領域
３２９とチャネル形成領域３３０を自己整合的に形成す
る。
ネル型ＴＦＴを形成する半導体層３０３はレジストマス
ク３２６で全面を被覆する。そして第２の形状の導電層
３１３を不純物元素に対するマスクとして用いた第３の
ドーピング処理によって、ｐチャネル型ＴＦＴを形成す
る半導体層３０２にｐ型を付与する不純物元素を有する
ソース領域３２７、ドレイン領域３２８及びＬｏｖ領域
３２９とチャネル形成領域３３０を自己整合的に形成す
る。
【００６２】ソース領域３２７、ドレイン領域３２８及
びＬｏｖ領域３２９にはそれぞれ異なる濃度でｎ型を付
与する不純物が添加されているが、ｐ型を付与する不純
物元素の濃度がｎ型を付与する不純物元素の濃度よりも
十分に高くなるようにすることで、ソース領域３２７、
ドレイン領域３２８及びＬｏｖ領域３２９の導電型をｐ
型とした。
びＬｏｖ領域３２９にはそれぞれ異なる濃度でｎ型を付
与する不純物が添加されているが、ｐ型を付与する不純
物元素の濃度がｎ型を付与する不純物元素の濃度よりも
十分に高くなるようにすることで、ソース領域３２７、
ドレイン領域３２８及びＬｏｖ領域３２９の導電型をｐ
型とした。
【００６３】以上までの工程でそれぞれの半導体層３０
２、３０３に不純物領域（ソース領域、ドレイン領域、
Ｌｏｖ領域、Ｌｏｆｆ領域）が形成される。半導体層３
０２、３０３と重なる第２の形状の導電層３１３、３１
４がゲート電極として機能する。第２の形状の第１の導
電層３１３ａ、３１４ａを第１のゲート電極、第２の形
状の第２の導電層３１３ｂ、３１４ｂを第２のゲート電
極と呼ぶ。
２、３０３に不純物領域（ソース領域、ドレイン領域、
Ｌｏｖ領域、Ｌｏｆｆ領域）が形成される。半導体層３
０２、３０３と重なる第２の形状の導電層３１３、３１
４がゲート電極として機能する。第２の形状の第１の導
電層３１３ａ、３１４ａを第１のゲート電極、第２の形
状の第２の導電層３１３ｂ、３１４ｂを第２のゲート電
極と呼ぶ。
【００６４】次に導電型の制御を目的として、それぞれ
の半導体層に添加された不純物元素を活性化する工程を
行う。ただし、３０５、３０６に用いた導電性の材料が
熱に弱い場合には、配線等を保護するため層間絶縁膜
（シリコンを主成分とする）を形成した後で活性化を行
うことが好ましい。なお、子の活性化は、レーザー光の
照射や、赤外光の照射で行なっても良い。
の半導体層に添加された不純物元素を活性化する工程を
行う。ただし、３０５、３０６に用いた導電性の材料が
熱に弱い場合には、配線等を保護するため層間絶縁膜
（シリコンを主成分とする）を形成した後で活性化を行
うことが好ましい。なお、子の活性化は、レーザー光の
照射や、赤外光の照射で行なっても良い。
【００６５】さらに、３〜１００％の水素を含む雰囲気
中で熱処理を行い、半導体層３０２、３０３を水素化す
る工程を行う。この工程は熱的に励起された水素により
半導体層のダングリングボンドを終端する工程である。
水素化の他の手段として、プラズマ水素化（プラズマに
より励起された水素を用いる）を行っても良い。
中で熱処理を行い、半導体層３０２、３０３を水素化す
る工程を行う。この工程は熱的に励起された水素により
半導体層のダングリングボンドを終端する工程である。
水素化の他の手段として、プラズマ水素化（プラズマに
より励起された水素を用いる）を行っても良い。
【００６６】以上の工程が終了すると、ｐチャネル型Ｔ
ＦＴ３４１、ｎチャネル型ＴＦＴ３４２が完成する。
ＦＴ３４１、ｎチャネル型ＴＦＴ３４２が完成する。
【００６７】なお図１及び図２では、チャネル長方向に
おける第２のゲート電極３１３ｂ、３１４ｂの長さと比
べ、第２の形状の第１のゲート電極３１３ａ、３１４ａ
のほうが長くなっている領域の表面が平坦であるように
図示されているが、実際は非常に小さいテーパー角を有
するテーパーとなっている。なお、エッチング条件によ
っては、平坦にすることも可能である。
おける第２のゲート電極３１３ｂ、３１４ｂの長さと比
べ、第２の形状の第１のゲート電極３１３ａ、３１４ａ
のほうが長くなっている領域の表面が平坦であるように
図示されているが、実際は非常に小さいテーパー角を有
するテーパーとなっている。なお、エッチング条件によ
っては、平坦にすることも可能である。
【００６８】上述したように、本発明では、第１のゲー
ト電極と第２のゲート電極のチャネル長方向（キャリア
が移動する方向）の長さ（以下単にゲート電極の幅と呼
ぶ）が異なっている。そのため、第１及び第２のゲート
電極をマスクとしてイオン注入を行うことにより、ゲー
ト電極の厚さが異なることによるイオンの侵入深さの違
いを利用して、第２のゲート電極の下に位置する半導体
層中のイオン濃度を、第２のゲート電極の下に位置せ
ず、かつ第１のゲート電極の下に位置する半導体層中の
イオン濃度より低くすることが可能である。そしてさら
に、第２のゲート電極の下に位置せず、かつ第１のゲー
ト電極の下に位置する半導体層中のイオン濃度を、第１
のゲート電極の下に位置しない半導体層中のイオン濃度
より低くすることが可能である。
ト電極と第２のゲート電極のチャネル長方向（キャリア
が移動する方向）の長さ（以下単にゲート電極の幅と呼
ぶ）が異なっている。そのため、第１及び第２のゲート
電極をマスクとしてイオン注入を行うことにより、ゲー
ト電極の厚さが異なることによるイオンの侵入深さの違
いを利用して、第２のゲート電極の下に位置する半導体
層中のイオン濃度を、第２のゲート電極の下に位置せ
ず、かつ第１のゲート電極の下に位置する半導体層中の
イオン濃度より低くすることが可能である。そしてさら
に、第２のゲート電極の下に位置せず、かつ第１のゲー
ト電極の下に位置する半導体層中のイオン濃度を、第１
のゲート電極の下に位置しない半導体層中のイオン濃度
より低くすることが可能である。
【００６９】またマスクを用いてＬｏｆｆ領域を形成す
るために、エッチングで制御しなくてはならないのは第
１のゲート電極と第２のゲート電極の幅のみであり、Ｌ
ｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容
易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙
な位置あわせが容易になり、所望の特性を有するＴＦＴ
を作製することが容易になった。
るために、エッチングで制御しなくてはならないのは第
１のゲート電極と第２のゲート電極の幅のみであり、Ｌ
ｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容
易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙
な位置あわせが容易になり、所望の特性を有するＴＦＴ
を作製することが容易になった。
【００７０】なお、本発明の上記構成は、ＥＬ表示装置
のみならず、液晶表示装置にも用いることが可能であ
る。
のみならず、液晶表示装置にも用いることが可能であ
る。
【００７１】
【実施例】以下、本発明の実施例について説明する。
【００７２】（実施例１）本実施例では、同一基板上に
画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎ
チャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作
製する方法について詳細に説明する。なお本明細書にお
いて駆動回路とは、ソース信号線駆動回路と、ゲート信
号線駆動回路とを含む。そして本明細書において駆動回
路のＴＦＴを駆動回路用ＴＦＴと呼ぶ。
画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎ
チャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作
製する方法について詳細に説明する。なお本明細書にお
いて駆動回路とは、ソース信号線駆動回路と、ゲート信
号線駆動回路とを含む。そして本明細書において駆動回
路のＴＦＴを駆動回路用ＴＦＴと呼ぶ。
【００７３】まず、図３（Ａ）に示すように、コーニン
グ社の＃７０５９ガラスや＃１７３７ガラスなどに代表
されるバリウムホウケイ酸ガラス、アルミノホウケイ酸
ガラスなどのガラス、または石英基板から成る基板１０
０上に酸化シリコン膜、窒化シリコン膜または酸化窒化
シリコン膜などの絶縁膜から成る下地膜１０１を形成す
る。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2
Ｏから作製される酸化窒化シリコン膜を１０〜２００nm
（好ましくは５０〜１００nm）形成し、同様にＳｉ
Ｈ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜を
５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚
さに積層形成する。なお図３（Ａ）では１つの層で示し
た。本実施例では下地膜１０１を２層構造として示した
が、前記絶縁膜の単層膜または２層以上積層させた構造
として形成しても良い。
グ社の＃７０５９ガラスや＃１７３７ガラスなどに代表
されるバリウムホウケイ酸ガラス、アルミノホウケイ酸
ガラスなどのガラス、または石英基板から成る基板１０
０上に酸化シリコン膜、窒化シリコン膜または酸化窒化
シリコン膜などの絶縁膜から成る下地膜１０１を形成す
る。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2
Ｏから作製される酸化窒化シリコン膜を１０〜２００nm
（好ましくは５０〜１００nm）形成し、同様にＳｉ
Ｈ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜を
５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚
さに積層形成する。なお図３（Ａ）では１つの層で示し
た。本実施例では下地膜１０１を２層構造として示した
が、前記絶縁膜の単層膜または２層以上積層させた構造
として形成しても良い。
【００７４】半導体層１０２〜１０５は、非晶質構造を
有する半導体膜をレーザー結晶化法や公知の熱結晶化法
を用いて作製した結晶質半導体膜で形成する。この半導
体層１０２〜１０５の厚さは２５〜８０ｎｍ（好ましく
は３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜
の材料に限定はないが、好ましくはシリコンまたはシリ
コンゲルマニウム（ＳｉＧｅ）合金などで形成すると良
い。
有する半導体膜をレーザー結晶化法や公知の熱結晶化法
を用いて作製した結晶質半導体膜で形成する。この半導
体層１０２〜１０５の厚さは２５〜８０ｎｍ（好ましく
は３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜
の材料に限定はないが、好ましくはシリコンまたはシリ
コンゲルマニウム（ＳｉＧｅ）合金などで形成すると良
い。
【００７５】公知の結晶化方法としては、電熱炉を使用
した熱結晶化方法、レーザー光を用いたレーザーアニー
ル結晶化法、赤外光を用いたランプアニール結晶化法、
触媒金属を用いた結晶化法がある。
した熱結晶化方法、レーザー光を用いたレーザーアニー
ル結晶化法、赤外光を用いたランプアニール結晶化法、
触媒金属を用いた結晶化法がある。
【００７６】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０Ｈｚとし、レーザーエ
ネルギー密度を１００〜４００mJ/cm2(代表的には２０
０〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用
いる場合にはその第２高調波を用いパルス発振周波数１
〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜
６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とする
と良い。そして幅１００〜１０００μｍ、例えば４００
μｍで線状に集光したレーザー光を基板全面に渡って照
射し、この時の線状レーザー光の重ね合わせ率（オーバ
ーラップ率）を８０〜９８％として行う。
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０Ｈｚとし、レーザーエ
ネルギー密度を１００〜４００mJ/cm2(代表的には２０
０〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用
いる場合にはその第２高調波を用いパルス発振周波数１
〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜
６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とする
と良い。そして幅１００〜１０００μｍ、例えば４００
μｍで線状に集光したレーザー光を基板全面に渡って照
射し、この時の線状レーザー光の重ね合わせ率（オーバ
ーラップ率）を８０〜９８％として行う。
【００７７】次いで、半導体層１０２〜１０５を覆うゲ
ート絶縁膜１０６を形成する。ゲート絶縁膜１０６はプ
ラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜
１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本
実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で
形成する。勿論、ゲート絶縁膜はこのような酸化窒化シ
リコン膜に限定されるものでなく、他のシリコンを含む
絶縁膜を単層または積層構造として用いても良い。例え
ば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ
法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを
混合し、反応圧力４０Pa、基板温度３００〜４００℃と
し、高周波（１３．５６MHz）電力密度０．５〜０．８W
/cm2で放電させて形成することができる。このようにし
て作製される酸化シリコン膜は、その後４００〜５００
℃の熱アニールによりゲート絶縁膜として良好な特性を
得ることができる。
ート絶縁膜１０６を形成する。ゲート絶縁膜１０６はプ
ラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜
１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本
実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で
形成する。勿論、ゲート絶縁膜はこのような酸化窒化シ
リコン膜に限定されるものでなく、他のシリコンを含む
絶縁膜を単層または積層構造として用いても良い。例え
ば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ
法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを
混合し、反応圧力４０Pa、基板温度３００〜４００℃と
し、高周波（１３．５６MHz）電力密度０．５〜０．８W
/cm2で放電させて形成することができる。このようにし
て作製される酸化シリコン膜は、その後４００〜５００
℃の熱アニールによりゲート絶縁膜として良好な特性を
得ることができる。
【００７８】そして、ゲート絶縁膜１０６上にゲート電
極を形成するための第１の導電膜１０７と第２の導電膜
１０８とを形成する。本実施例では、第１の導電膜１０
７をＴａで５０〜１００ｎｍの厚さに形成し、第２の導
電膜１０８をＷで１００〜３００ｎｍの厚さに形成す
る。
極を形成するための第１の導電膜１０７と第２の導電膜
１０８とを形成する。本実施例では、第１の導電膜１０
７をＴａで５０〜１００ｎｍの厚さに形成し、第２の導
電膜１０８をＷで１００〜３００ｎｍの厚さに形成す
る。
【００７９】Ｔａ膜はスパッタ法で形成し、Ｔａのター
ゲットをＡｒでスパッタする。この場合、Ａｒに適量の
ＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜
の剥離を防止することができる。また、α相のＴａ膜の
抵抗率は２０μΩcm程度でありゲート電極に使用するこ
とができるが、β相のＴａ膜の抵抗率は１８０μΩcm程
度でありゲート電極とするには不向きである。α相のＴ
ａ膜を形成するために、Ｔａのα相に近い結晶構造をも
つ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下
地に形成しておくとα相のＴａ膜を容易に得ることがで
きる。
ゲットをＡｒでスパッタする。この場合、Ａｒに適量の
ＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜
の剥離を防止することができる。また、α相のＴａ膜の
抵抗率は２０μΩcm程度でありゲート電極に使用するこ
とができるが、β相のＴａ膜の抵抗率は１８０μΩcm程
度でありゲート電極とするには不向きである。α相のＴ
ａ膜を形成するために、Ｔａのα相に近い結晶構造をも
つ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下
地に形成しておくとα相のＴａ膜を容易に得ることがで
きる。
【００８０】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも
できる。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μ
Ωｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大き
くすることで低抵抗率化を図ることができるが、Ｗ中に
酸素などの不純物元素が多い場合には結晶化が阻害され
高抵抗化する。このことより、スパッタ法による場合、
純度９９．９９９９％または９９．９９％のＷターゲッ
トを用い、さらに成膜時に気相中からの不純物の混入が
ないように十分配慮してＷ膜を形成することにより、抵
抗率９〜２０μΩｃｍを実現することができる。
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも
できる。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μ
Ωｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大き
くすることで低抵抗率化を図ることができるが、Ｗ中に
酸素などの不純物元素が多い場合には結晶化が阻害され
高抵抗化する。このことより、スパッタ法による場合、
純度９９．９９９９％または９９．９９％のＷターゲッ
トを用い、さらに成膜時に気相中からの不純物の混入が
ないように十分配慮してＷ膜を形成することにより、抵
抗率９〜２０μΩｃｍを実現することができる。
【００８１】なお、本実施例では、第１の導電膜１０７
をＴａ、第２の導電膜１０８をＷとしたが、特に限定さ
れず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから
選ばれた元素、または前記元素を主成分とする合金材料
若しくは化合物材料で形成してもよい。また、リン等の
不純物元素をドーピングした多結晶シリコン膜に代表さ
れる半導体膜を用いてもよい。本実施例以外の他の組み
合わせの一例は、第１の導電膜を窒化タンタル（Ｔａ
Ｎ）で形成し、第２の導電膜をＷとする組み合わせ、第
１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の
導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タ
ンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする
組み合わせで形成することが好ましい。（図３（Ｂ））
をＴａ、第２の導電膜１０８をＷとしたが、特に限定さ
れず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから
選ばれた元素、または前記元素を主成分とする合金材料
若しくは化合物材料で形成してもよい。また、リン等の
不純物元素をドーピングした多結晶シリコン膜に代表さ
れる半導体膜を用いてもよい。本実施例以外の他の組み
合わせの一例は、第１の導電膜を窒化タンタル（Ｔａ
Ｎ）で形成し、第２の導電膜をＷとする組み合わせ、第
１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の
導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タ
ンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする
組み合わせで形成することが好ましい。（図３（Ｂ））
【００８２】次に、レジストによるマスク１０９〜１１
３を形成し、電極及び配線を形成するための第１のエッ
チング処理を行う。本実施例ではＩＣＰ（Inductively
Coupled Plasma：誘導結合型プラズマ）エッチング法を
用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Pa
の圧力でコイル型の電極に５００WのＲＦ（13.56MHz）
電力を投入してプラズマを生成して行う。基板側（試料
ステージ）にも１００WのＲＦ（13.56MHz）電力を投入
し、実質的に負の自己バイアス電圧を印加する。ＣＦ4
とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度
にエッチングされる。
３を形成し、電極及び配線を形成するための第１のエッ
チング処理を行う。本実施例ではＩＣＰ（Inductively
Coupled Plasma：誘導結合型プラズマ）エッチング法を
用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Pa
の圧力でコイル型の電極に５００WのＲＦ（13.56MHz）
電力を投入してプラズマを生成して行う。基板側（試料
ステージ）にも１００WのＲＦ（13.56MHz）電力を投入
し、実質的に負の自己バイアス電圧を印加する。ＣＦ4
とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度
にエッチングされる。
【００８３】なお図３（Ｃ）では図示しなかったが、上
記エッチング条件では、レジストによるマスクの形状を
適したものとすることにより、基板側に印加するバイア
ス電圧の効果により第１の導電層及び第２の導電層の端
部がテーパーとなる。テーパー部の角度は１５〜４５°
となる。ゲート絶縁膜上に残渣を残すことなくエッチン
グするためには、１０〜２０％程度の割合でエッチング
時間を増加させると良い。Ｗ膜に対する酸化窒化シリコ
ン膜の選択比は２〜４（代表的には３）であるので、オ
ーバーエッチング処理により、酸化窒化シリコン膜が露
出した面は２０〜５０nm程度エッチングされることにな
る。また図３（Ｃ）では図示しなかったが、ゲート絶縁
膜１０６は、上記エッチングによって第１の形状の導電
層１１４〜１１８で覆われない領域が２０〜５０nm程度
エッチングされ薄くなった。
記エッチング条件では、レジストによるマスクの形状を
適したものとすることにより、基板側に印加するバイア
ス電圧の効果により第１の導電層及び第２の導電層の端
部がテーパーとなる。テーパー部の角度は１５〜４５°
となる。ゲート絶縁膜上に残渣を残すことなくエッチン
グするためには、１０〜２０％程度の割合でエッチング
時間を増加させると良い。Ｗ膜に対する酸化窒化シリコ
ン膜の選択比は２〜４（代表的には３）であるので、オ
ーバーエッチング処理により、酸化窒化シリコン膜が露
出した面は２０〜５０nm程度エッチングされることにな
る。また図３（Ｃ）では図示しなかったが、ゲート絶縁
膜１０６は、上記エッチングによって第１の形状の導電
層１１４〜１１８で覆われない領域が２０〜５０nm程度
エッチングされ薄くなった。
【００８４】こうして、第１のエッチング処理により第
１の導電層と第２の導電層から成る第１の形状の導電層
１１４〜１１８（第１の導電層１１４ａ〜１１８ａと第
２の導電層１１４ｂ〜１１８ｂ）を形成する。
１の導電層と第２の導電層から成る第１の形状の導電層
１１４〜１１８（第１の導電層１１４ａ〜１１８ａと第
２の導電層１１４ｂ〜１１８ｂ）を形成する。
【００８５】次に、図３（Ｄ）に示すように第２のエッ
チング処理を行う。同様にＩＣＰエッチング法を用い、
エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Pa
の圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MH
z)を供給し、プラズマを生成して行う。基板側（試料ス
テージ）には５０WのＲＦ（13.56MHz）電力を投入し、
第１のエッチング処理に比べ低い自己バイアス電圧を印
加する。このような条件によりＷ膜を異方性エッチング
し、かつ、それより遅いエッチング速度で第１の導電層
であるＴａを異方性エッチングして第２の形状の導電層
１１９〜１２３（第１の導電層１１９ａ〜１２３ａと第
２の導電層１１９ｂ〜１２３ｂ）を形成する。また図３
（Ｄ）では図示しなかったが、ゲート絶縁膜１０６は、
上記エッチングによって第２の形状の導電層１１９〜１
２３で覆われない領域がさらに２０〜５０nm程度エッチ
ングされ薄くなった。また、マスク１０９〜１１３は第
２のエッチング処理によってエッチングされ、マスク１
０９ａ〜１１３ａとなっている。
チング処理を行う。同様にＩＣＰエッチング法を用い、
エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Pa
の圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MH
z)を供給し、プラズマを生成して行う。基板側（試料ス
テージ）には５０WのＲＦ（13.56MHz）電力を投入し、
第１のエッチング処理に比べ低い自己バイアス電圧を印
加する。このような条件によりＷ膜を異方性エッチング
し、かつ、それより遅いエッチング速度で第１の導電層
であるＴａを異方性エッチングして第２の形状の導電層
１１９〜１２３（第１の導電層１１９ａ〜１２３ａと第
２の導電層１１９ｂ〜１２３ｂ）を形成する。また図３
（Ｄ）では図示しなかったが、ゲート絶縁膜１０６は、
上記エッチングによって第２の形状の導電層１１９〜１
２３で覆われない領域がさらに２０〜５０nm程度エッチ
ングされ薄くなった。また、マスク１０９〜１１３は第
２のエッチング処理によってエッチングされ、マスク１
０９ａ〜１１３ａとなっている。
【００８６】Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することができる。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6が極端に高く、その他のＷＣ
ｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、Ｃ
Ｆ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ2を添加す
るとＣＦ4とＯ2が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ2を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することができる。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6が極端に高く、その他のＷＣ
ｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、Ｃ
Ｆ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ2を添加す
るとＣＦ4とＯ2が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ2を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。
【００８７】そして、マスク１０９ａ〜マスク１１３ａ
を除去し、図４（Ａ）に示すように第１のドーピング処
理を行い、ｎ型を付与する不純物元素を添加する。例え
ば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/c
m2のドーズ量で行う。ドーピングは、第２の形状の導電
層１１９〜１２３を不純物元素に対するマスクとして用
い、第２の導電層１１９ａ〜１２３ａの下側の領域にも
不純物元素が添加されるようにドーピングする。こうし
て、第２の導電層１１９ａ〜１２３ａと重なる第１の不
純物領域１２５〜１２８と、第１の不純物領域よりも不
純物の濃度が高い第２の不純物領域１２９〜１３２とが
形成される。なお本実施例ではマスク１０９ａ〜マスク
１１３ａを除去してからｎ型を付与する不純物元素を添
加したが、本発明はこれに限定されない。図４（Ａ）の
工程においてｎ型を付与する不純物元素を添加してから
マスク１０９ａ〜マスク１１３ａを除去しても良い。
を除去し、図４（Ａ）に示すように第１のドーピング処
理を行い、ｎ型を付与する不純物元素を添加する。例え
ば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/c
m2のドーズ量で行う。ドーピングは、第２の形状の導電
層１１９〜１２３を不純物元素に対するマスクとして用
い、第２の導電層１１９ａ〜１２３ａの下側の領域にも
不純物元素が添加されるようにドーピングする。こうし
て、第２の導電層１１９ａ〜１２３ａと重なる第１の不
純物領域１２５〜１２８と、第１の不純物領域よりも不
純物の濃度が高い第２の不純物領域１２９〜１３２とが
形成される。なお本実施例ではマスク１０９ａ〜マスク
１１３ａを除去してからｎ型を付与する不純物元素を添
加したが、本発明はこれに限定されない。図４（Ａ）の
工程においてｎ型を付与する不純物元素を添加してから
マスク１０９ａ〜マスク１１３ａを除去しても良い。
【００８８】次に第２の導電層１２１ａ、１２１ｂを覆
うように半導体層１０４上にレジストからなるマスク１
３３を形成する。マスク１３３はゲート絶縁膜１０６を
間に挟んで第２の不純物領域１３１と一部重なってい
る。そして第２のドーピング処理を行いｎ型を付与する
不純物元素を添加する。この場合、第１のドーピング処
理よりもドーズ量を上げて低い加速電圧の条件としてｎ
型を付与する不純物元素をドーピングする。（図４
（Ｂ））ドーピングの方法はイオンドープ法若しくはイ
オン注入法で行えば良い。イオンドープ法の条件はドー
ズ量を１×１０13〜５×１０14atoms/cm2とし、加速電
圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不
純物元素として１５族に属する元素、典型的にはリン
（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン
（Ｐ）を用いる。この場合、第２の形状の導電層１１９
〜１２３がｎ型を付与する不純物元素に対するマスクと
なり、自己整合的にソース領域１３４〜１３７、ドレイ
ン領域１３８〜１４１、Ｌｏｖ領域１４２〜１４５が形
成される。またマスク１３３によってＬｏｆｆ領域１４
６が形成される。ソース領域１３４〜１３７、ドレイン
領域１３８〜１４１には１×１０20〜１×１０21atomic
/cm3の濃度範囲でｎ型を付与する不純物元素を添加す
る。
うように半導体層１０４上にレジストからなるマスク１
３３を形成する。マスク１３３はゲート絶縁膜１０６を
間に挟んで第２の不純物領域１３１と一部重なってい
る。そして第２のドーピング処理を行いｎ型を付与する
不純物元素を添加する。この場合、第１のドーピング処
理よりもドーズ量を上げて低い加速電圧の条件としてｎ
型を付与する不純物元素をドーピングする。（図４
（Ｂ））ドーピングの方法はイオンドープ法若しくはイ
オン注入法で行えば良い。イオンドープ法の条件はドー
ズ量を１×１０13〜５×１０14atoms/cm2とし、加速電
圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不
純物元素として１５族に属する元素、典型的にはリン
（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン
（Ｐ）を用いる。この場合、第２の形状の導電層１１９
〜１２３がｎ型を付与する不純物元素に対するマスクと
なり、自己整合的にソース領域１３４〜１３７、ドレイ
ン領域１３８〜１４１、Ｌｏｖ領域１４２〜１４５が形
成される。またマスク１３３によってＬｏｆｆ領域１４
６が形成される。ソース領域１３４〜１３７、ドレイン
領域１３８〜１４１には１×１０20〜１×１０21atomic
/cm3の濃度範囲でｎ型を付与する不純物元素を添加す
る。
【００８９】本発明はマスク１３３のサイズを制御する
ことで、Ｌｏｆｆ領域１４６の、キャリアが移動する方
向における長さを自由に設定することが可能である。
ことで、Ｌｏｆｆ領域１４６の、キャリアが移動する方
向における長さを自由に設定することが可能である。
【００９０】ｎ型を付与する不純物元素は、Ｌｏｆｆ領
域で１×１０17〜１×１０19atoms/cm 3の濃度となるよ
うにし、Ｌｏｖ領域で１×１０16〜１×１０18atoms/cm
3の濃度となるようにする。
域で１×１０17〜１×１０19atoms/cm 3の濃度となるよ
うにし、Ｌｏｖ領域で１×１０16〜１×１０18atoms/cm
3の濃度となるようにする。
【００９１】そして、図４（Ｃ）に示すように、ｐチャ
ネル型ＴＦＴを形成する半導体層１０２、１０５に一導
電型とは逆の導電型の不純物元素が添加されたソース領
域１４７、１４８と、ドレイン領域１４９、１５０と、
Ｌｏｖ領域１５１、１５２を形成する。第２の形状を有
する第２の導電層１１９ｂ、１２３ｂを不純物元素に対
するマスクとして用い、自己整合的に不純物領域を形成
する。このとき、ｎチャネル型ＴＦＴを形成する半導体
層１０２、１０３はレジストマスク１５３で全面を被覆
しておく。ソース領域１４７、１４８及びドレイン領域
１４９、１５０と、Ｌｏｖ領域１５１、１５２とにはそ
れぞれ異なる濃度でリンが添加されているが、ジボラン
（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいず
れの領域においても不純物濃度を２×１０20〜２×１０
21atoms/cm3となるようにする。実際には、ソース領域
１４７、１４８と、ドレイン領域１４９、１５０と、Ｌ
ｏｖ領域１５１、１５２に含まれるボロンは、第２のド
ーピング処理と同様に半導体層上に位置する、端部の断
面がテーパーとなっている導電層や絶縁膜の膜厚による
影響を受け、不純物元素の濃度も変化している。
ネル型ＴＦＴを形成する半導体層１０２、１０５に一導
電型とは逆の導電型の不純物元素が添加されたソース領
域１４７、１４８と、ドレイン領域１４９、１５０と、
Ｌｏｖ領域１５１、１５２を形成する。第２の形状を有
する第２の導電層１１９ｂ、１２３ｂを不純物元素に対
するマスクとして用い、自己整合的に不純物領域を形成
する。このとき、ｎチャネル型ＴＦＴを形成する半導体
層１０２、１０３はレジストマスク１５３で全面を被覆
しておく。ソース領域１４７、１４８及びドレイン領域
１４９、１５０と、Ｌｏｖ領域１５１、１５２とにはそ
れぞれ異なる濃度でリンが添加されているが、ジボラン
（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいず
れの領域においても不純物濃度を２×１０20〜２×１０
21atoms/cm3となるようにする。実際には、ソース領域
１４７、１４８と、ドレイン領域１４９、１５０と、Ｌ
ｏｖ領域１５１、１５２に含まれるボロンは、第２のド
ーピング処理と同様に半導体層上に位置する、端部の断
面がテーパーとなっている導電層や絶縁膜の膜厚による
影響を受け、不純物元素の濃度も変化している。
【００９２】以上までの工程でそれぞれの半導体層１０
２〜１０５に不純物領域（ソース領域、ドレイン領域、
Ｌｏｖ領域、Ｌｏｆｆ領域）が形成される。半導体層と
重なる第２の形状の導電層１１９〜１２１、１２３がゲ
ート電極として機能する。また、第２の形状の導電層１
２２は容量配線として機能する。
２〜１０５に不純物領域（ソース領域、ドレイン領域、
Ｌｏｖ領域、Ｌｏｆｆ領域）が形成される。半導体層と
重なる第２の形状の導電層１１９〜１２１、１２３がゲ
ート電極として機能する。また、第２の形状の導電層１
２２は容量配線として機能する。
【００９３】こうして導電型の制御を目的として、それ
ぞれの半導体層に添加された不純物元素を活性化する工
程を行う。この工程はファーネスアニール炉を用いる熱
アニール法で行う。その他に、レーザーアニール法、ま
たはラピッドサーマルアニール法（ＲＴＡ法）を適用す
ることができる。熱アニール法では酸素濃度が１ｐｐｍ
以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４
００〜７００℃、代表的には５００〜６００℃で行うも
のであり、本実施例では５００℃で４時間の熱処理を行
う。ただし、１１９〜１２３に用いた配線材料が熱に弱
い場合には、配線等を保護するため層間絶縁膜（シリコ
ンを主成分とする）を形成した後で活性化を行うことが
好ましい。
ぞれの半導体層に添加された不純物元素を活性化する工
程を行う。この工程はファーネスアニール炉を用いる熱
アニール法で行う。その他に、レーザーアニール法、ま
たはラピッドサーマルアニール法（ＲＴＡ法）を適用す
ることができる。熱アニール法では酸素濃度が１ｐｐｍ
以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４
００〜７００℃、代表的には５００〜６００℃で行うも
のであり、本実施例では５００℃で４時間の熱処理を行
う。ただし、１１９〜１２３に用いた配線材料が熱に弱
い場合には、配線等を保護するため層間絶縁膜（シリコ
ンを主成分とする）を形成した後で活性化を行うことが
好ましい。
【００９４】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、半導体層を水素化する工程を行う。この工程は熱的
に励起された水素により半導体層のダングリングボンド
を終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い。
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、半導体層を水素化する工程を行う。この工程は熱的
に励起された水素により半導体層のダングリングボンド
を終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い。
【００９５】次いで、第１の層間絶縁膜１５５は酸化窒
化シリコン膜から１００〜２００ｎｍの厚さで形成す
る。その上に有機絶縁物材料から成る第２の層間絶縁膜
１５６を形成する。
化シリコン膜から１００〜２００ｎｍの厚さで形成す
る。その上に有機絶縁物材料から成る第２の層間絶縁膜
１５６を形成する。
【００９６】そして第２の層間絶縁膜１５６の容量配線
１２２上と、ソース領域１４８上とにコンタクトホール
を形成し、前記第１の層間絶縁膜の一部を露出させる。
次に中間配線（電源供給線）１５７を容量配線１２２上
のコンタクトホールを介して第１の層間絶縁膜１５５に
接するように形成した。（図５（Ａ））
１２２上と、ソース領域１４８上とにコンタクトホール
を形成し、前記第１の層間絶縁膜の一部を露出させる。
次に中間配線（電源供給線）１５７を容量配線１２２上
のコンタクトホールを介して第１の層間絶縁膜１５５に
接するように形成した。（図５（Ａ））
【００９７】次に第２の層間絶縁膜１５６上に、有機絶
縁物材料から成る第３の層間絶縁膜１５８を形成する。
縁物材料から成る第３の層間絶縁膜１５８を形成する。
【００９８】そして、ゲート絶縁膜１０６、第１の層間
絶縁膜１５５、第２の層間絶縁膜１５６にコンタクトホ
ールを形成し、該コンタクトホールを介して、ソース領
域１４７、１３５、１３６、１４８と接するようにソー
ス配線１５９〜１６２を形成した。また同様に、ドレイ
ン領域１４９、１３９、１４０、１５０と接するドレイ
ン配線１６３〜１６５を形成する（図５（Ｂ））。ドレ
イン領域１４０と容量配線１２２とは、ドレイン配線１
６４によって電気的に接続される。また電源供給線（中
間配線）１５７とソース領域１４８とは、ソース配線１
６２によって電気的に接続される。
絶縁膜１５５、第２の層間絶縁膜１５６にコンタクトホ
ールを形成し、該コンタクトホールを介して、ソース領
域１４７、１３５、１３６、１４８と接するようにソー
ス配線１５９〜１６２を形成した。また同様に、ドレイ
ン領域１４９、１３９、１４０、１５０と接するドレイ
ン配線１６３〜１６５を形成する（図５（Ｂ））。ドレ
イン領域１４０と容量配線１２２とは、ドレイン配線１
６４によって電気的に接続される。また電源供給線（中
間配線）１５７とソース領域１４８とは、ソース配線１
６２によって電気的に接続される。
【００９９】なお、ゲート絶縁膜１０６、第１の層間絶
縁膜１５５、第２の層間絶縁膜１５６がＳｉＯ2膜また
はＳｉＯＮ膜の場合、ＣＦ4とＯ2とを用いたドライエッ
チングでコンタクトホールを形成するのが好ましい。ま
たゲート絶縁膜１０６、第１の層間絶縁膜１５５、第２
の層間絶縁膜１５６が有機樹脂膜の場合、ＣＨＦ3を用
いたドライエッチング、またはＢＨＦ（緩衝フッ酸：Ｈ
Ｆ＋ＮＨ4Ｆ）でコンタクトホールを形成するのが好ま
しい。またゲート絶縁膜１０６、第１の層間絶縁膜１５
５、第２の層間絶縁膜１５６が異なる材料で形成されて
いる場合、膜ごとにエッチングの方法及び用いるエッチ
ャントやエッチングガスの種類を変えることが好ましい
が。エッチングの方法及び用いるエッチャントやエッチ
ングガスを全て同じにしてコンタクトホールを形成して
も良い。
縁膜１５５、第２の層間絶縁膜１５６がＳｉＯ2膜また
はＳｉＯＮ膜の場合、ＣＦ4とＯ2とを用いたドライエッ
チングでコンタクトホールを形成するのが好ましい。ま
たゲート絶縁膜１０６、第１の層間絶縁膜１５５、第２
の層間絶縁膜１５６が有機樹脂膜の場合、ＣＨＦ3を用
いたドライエッチング、またはＢＨＦ（緩衝フッ酸：Ｈ
Ｆ＋ＮＨ4Ｆ）でコンタクトホールを形成するのが好ま
しい。またゲート絶縁膜１０６、第１の層間絶縁膜１５
５、第２の層間絶縁膜１５６が異なる材料で形成されて
いる場合、膜ごとにエッチングの方法及び用いるエッチ
ャントやエッチングガスの種類を変えることが好ましい
が。エッチングの方法及び用いるエッチャントやエッチ
ングガスを全て同じにしてコンタクトホールを形成して
も良い。
【０１００】容量配線１２２と電源供給線１５７との間
に第１の層間絶縁膜１５５が接して設けられている部分
に、保持容量１６６が形成される。
に第１の層間絶縁膜１５５が接して設けられている部分
に、保持容量１６６が形成される。
【０１０１】次に、有機樹脂からなる第４層間絶縁膜１
６７を形成する。有機樹脂としてはポリイミド、ポリア
ミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使
用することができる。特に、第４層間絶縁膜１６７は平
坦化の意味合いが強いので、平坦性に優れたアクリルが
好ましい。本実施例ではＴＦＴによって形成される段差
を十分に平坦化しうる膜厚でアクリル膜を形成する。好
ましくは１〜５μm（さらに好ましくは２〜４μm）とす
れば良い。
６７を形成する。有機樹脂としてはポリイミド、ポリア
ミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使
用することができる。特に、第４層間絶縁膜１６７は平
坦化の意味合いが強いので、平坦性に優れたアクリルが
好ましい。本実施例ではＴＦＴによって形成される段差
を十分に平坦化しうる膜厚でアクリル膜を形成する。好
ましくは１〜５μm（さらに好ましくは２〜４μm）とす
れば良い。
【０１０２】次に第４層間絶縁膜１６７に、ドレイン配
線１６５に達するコンタクトホールを形成し、画素電極
１６８を形成する。本実施例では酸化インジウム・スズ
（ＩＴＯ）膜を１１０ｎｍの厚さに形成し、パターニン
グを行って画素電極１６８を形成する。また、酸化イン
ジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透
明導電膜を用いても良い。この画素電極１６８がＥＬ素
子の陽極となる。（図５（Ｃ））
線１６５に達するコンタクトホールを形成し、画素電極
１６８を形成する。本実施例では酸化インジウム・スズ
（ＩＴＯ）膜を１１０ｎｍの厚さに形成し、パターニン
グを行って画素電極１６８を形成する。また、酸化イン
ジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透
明導電膜を用いても良い。この画素電極１６８がＥＬ素
子の陽極となる。（図５（Ｃ））
【０１０３】次に、樹脂材料でなる第１バンク１６９及
び第２バンク１７０を形成する。第１バンク１６９及び
第２バンク１７０は後に形成されるＥＬ層及び陰極を隣
り合う画素間で分離するために設けられる。よって第１
バンク１６９よりも第２バンク１７０の方が横に張り出
している構成にすることが望ましい。なお第１バンク１
６９と第２バンク１７０とを合わせた厚さは１〜２μm
程度であることが好ましいが、後に形成されるＥＬ層及
び陰極を隣り合う画素間で分離することができるならこ
の厚さに限らない。また第１バンク１６９及び第２バン
ク１７０は絶縁膜で形成されることが必要であり、例え
ば酸化物、樹脂等で形成することが可能である。そして
第１バンク１６９と第２バンク１７０は互いに同じ材料
で形成されていても、異なる材料で形成されていてもど
ちらでも良い。第１バンク１６９及び第２バンク１７０
は画素と画素との間にストライプ状に形成される。第１
バンク１６９及び第２バンク１７０はソース配線（ソー
ス信号線）上に沿って形成しても良いし、ゲート配線
（ゲート信号線）上に沿って形成しても良い。なお第１
バンク１６９及び第２バンク１７０を樹脂に顔料等を混
ぜたもので形成しても良い。（図６（Ａ））
び第２バンク１７０を形成する。第１バンク１６９及び
第２バンク１７０は後に形成されるＥＬ層及び陰極を隣
り合う画素間で分離するために設けられる。よって第１
バンク１６９よりも第２バンク１７０の方が横に張り出
している構成にすることが望ましい。なお第１バンク１
６９と第２バンク１７０とを合わせた厚さは１〜２μm
程度であることが好ましいが、後に形成されるＥＬ層及
び陰極を隣り合う画素間で分離することができるならこ
の厚さに限らない。また第１バンク１６９及び第２バン
ク１７０は絶縁膜で形成されることが必要であり、例え
ば酸化物、樹脂等で形成することが可能である。そして
第１バンク１６９と第２バンク１７０は互いに同じ材料
で形成されていても、異なる材料で形成されていてもど
ちらでも良い。第１バンク１６９及び第２バンク１７０
は画素と画素との間にストライプ状に形成される。第１
バンク１６９及び第２バンク１７０はソース配線（ソー
ス信号線）上に沿って形成しても良いし、ゲート配線
（ゲート信号線）上に沿って形成しても良い。なお第１
バンク１６９及び第２バンク１７０を樹脂に顔料等を混
ぜたもので形成しても良い。（図６（Ａ））
【０１０４】次に、ＥＬ層１７１及び陰極（ＭｇＡｇ電
極）１７２を、真空蒸着法を用いて大気解放しないで連
続形成する。なお、ＥＬ層１７１の膜厚は８０〜２００
ｎｍ（典型的には１００〜１２０ｎｍ）、陰極１７２の
厚さは１８０〜３００ｎｍ（典型的には２００〜２５０
ｎｍ）とすれば良い。なお、本実施例では一画素しか図
示されていないが、このとき同時に赤色に発光するＥＬ
層、緑色に発光するＥＬ層及び青色に発光するＥＬ層が
形成される。
極）１７２を、真空蒸着法を用いて大気解放しないで連
続形成する。なお、ＥＬ層１７１の膜厚は８０〜２００
ｎｍ（典型的には１００〜１２０ｎｍ）、陰極１７２の
厚さは１８０〜３００ｎｍ（典型的には２００〜２５０
ｎｍ）とすれば良い。なお、本実施例では一画素しか図
示されていないが、このとき同時に赤色に発光するＥＬ
層、緑色に発光するＥＬ層及び青色に発光するＥＬ層が
形成される。
【０１０５】この工程では、赤色に対応する画素、緑色
に対応する画素及び青色に対応する画素に対して順次Ｅ
Ｌ層１７１を形成する。但し、ＥＬ層１７１は溶液に対
する耐性に乏しいためフォトリソグラフィ技術を用いず
に各色個別に形成しなくてはならない。そこでメタルマ
スクを用いて所望の画素以外を隠し、必要箇所だけ選択
的にＥＬ層１７１を形成するのが好ましい。
に対応する画素及び青色に対応する画素に対して順次Ｅ
Ｌ層１７１を形成する。但し、ＥＬ層１７１は溶液に対
する耐性に乏しいためフォトリソグラフィ技術を用いず
に各色個別に形成しなくてはならない。そこでメタルマ
スクを用いて所望の画素以外を隠し、必要箇所だけ選択
的にＥＬ層１７１を形成するのが好ましい。
【０１０６】即ち、まず赤色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて赤色発光の
ＥＬ層を選択的に形成する。次いで、緑色に対応する画
素以外を全て隠すマスクをセットし、そのマスクを用い
て緑色発光のＥＬ層を選択的に形成する。次いで、同様
に青色に対応する画素以外を全て隠すマスクをセット
し、そのマスクを用いて青色発光のＥＬ層を選択的に形
成する。なお、ここでは全て異なるマスクを用いるよう
に記載しているが、同じマスクを使いまわしても構わな
い。また、全画素にＥＬ層を形成するまで真空を破らず
に処理することが好ましい。
隠すマスクをセットし、そのマスクを用いて赤色発光の
ＥＬ層を選択的に形成する。次いで、緑色に対応する画
素以外を全て隠すマスクをセットし、そのマスクを用い
て緑色発光のＥＬ層を選択的に形成する。次いで、同様
に青色に対応する画素以外を全て隠すマスクをセット
し、そのマスクを用いて青色発光のＥＬ層を選択的に形
成する。なお、ここでは全て異なるマスクを用いるよう
に記載しているが、同じマスクを使いまわしても構わな
い。また、全画素にＥＬ層を形成するまで真空を破らず
に処理することが好ましい。
【０１０７】なお、本実施例ではＥＬ層１７１を発光層
のみからなる単層構造とするが、ＥＬ層は発光層の他に
正孔輸送層、正孔注入層、電子輸送層、電子注入層等を
有していても構わない。このように組み合わせは既に様
々な例が報告されており、そのいずれの構成を用いても
構わない。ＥＬ層１７１としては公知の材料を用いるこ
とができる。公知の材料としては、ＥＬ駆動電圧を考慮
すると有機材料を用いるのが好ましい。
のみからなる単層構造とするが、ＥＬ層は発光層の他に
正孔輸送層、正孔注入層、電子輸送層、電子注入層等を
有していても構わない。このように組み合わせは既に様
々な例が報告されており、そのいずれの構成を用いても
構わない。ＥＬ層１７１としては公知の材料を用いるこ
とができる。公知の材料としては、ＥＬ駆動電圧を考慮
すると有機材料を用いるのが好ましい。
【０１０８】次にＥＬ素子の陰極１７２を形成する、本
実施例では、陰極１７２としてＭｇＡｇ電極を用いた例
を示すが、公知の他の材料を用いることが可能である。
実施例では、陰極１７２としてＭｇＡｇ電極を用いた例
を示すが、公知の他の材料を用いることが可能である。
【０１０９】こうして図６（Ｂ）に示すような構造のＥ
Ｌパネルが完成する。なお、第１バンク１６９と第２バ
ンク１７０を形成した後、陰極１７２を形成するまでの
工程をマルチチャンバー方式（またはインライン方式）
の薄膜形成装置を用いて、大気解放せずに連続的に処理
することは有効である。
Ｌパネルが完成する。なお、第１バンク１６９と第２バ
ンク１７０を形成した後、陰極１７２を形成するまでの
工程をマルチチャンバー方式（またはインライン方式）
の薄膜形成装置を用いて、大気解放せずに連続的に処理
することは有効である。
【０１１０】本実施例において、スイッチング用ＴＦＴ
２０１の半導体層は、ソース領域２０４、ドレイン領域
２０５、Ｌｏｆｆ領域２０６、Ｌｏｖ領域２０７、チャ
ネル形成領域２０８を含んでいる。Ｌｏｆｆ領域２０６
はゲート絶縁膜１０６を介してゲート電極１１６と重な
らないように設けられている。またＬｏｖ領域２０７は
ゲート絶縁膜１０６を介してゲート電極１２１と重なる
ように設けられている。このような構造はオフ電流を低
減する上で非常に効果的である。
２０１の半導体層は、ソース領域２０４、ドレイン領域
２０５、Ｌｏｆｆ領域２０６、Ｌｏｖ領域２０７、チャ
ネル形成領域２０８を含んでいる。Ｌｏｆｆ領域２０６
はゲート絶縁膜１０６を介してゲート電極１１６と重な
らないように設けられている。またＬｏｖ領域２０７は
ゲート絶縁膜１０６を介してゲート電極１２１と重なる
ように設けられている。このような構造はオフ電流を低
減する上で非常に効果的である。
【０１１１】また、本実施例ではスイッチング用ＴＦＴ
２０１はシングルゲート構造としているが、本発明では
スイッチング用ＴＦＴはダブルゲート構造やその他のマ
ルチゲート構造を有していても良い。ダブルゲート構造
とすることで実質的に二つのＴＦＴが直列された構造と
なり、オフ電流をさらに低減することができるという利
点がある。
２０１はシングルゲート構造としているが、本発明では
スイッチング用ＴＦＴはダブルゲート構造やその他のマ
ルチゲート構造を有していても良い。ダブルゲート構造
とすることで実質的に二つのＴＦＴが直列された構造と
なり、オフ電流をさらに低減することができるという利
点がある。
【０１１２】また本実施例ではスイッチング用ＴＦＴ２
０１はｎチャネル型ＴＦＴであるが、ｐチャネル型ＴＦ
Ｔであってもかまわない。
０１はｎチャネル型ＴＦＴであるが、ｐチャネル型ＴＦ
Ｔであってもかまわない。
【０１１３】電流制御用ＴＦＴ２０２の半導体層は、ソ
ース領域２１０、ドレイン領域２１１、Ｌｏｖ領域２１
２、チャネル形成領域２１３を含んでいる。Ｌｏｖ領域
２１２はゲート絶縁膜１０６を介してゲート電極１２３
と重なるように設けられている。なお本実施例において
電流制御用ＴＦＴ２０２はＬｏｆｆ領域を有していない
が、Ｌｏｆｆ領域を有する構成にしても良い。
ース領域２１０、ドレイン領域２１１、Ｌｏｖ領域２１
２、チャネル形成領域２１３を含んでいる。Ｌｏｖ領域
２１２はゲート絶縁膜１０６を介してゲート電極１２３
と重なるように設けられている。なお本実施例において
電流制御用ＴＦＴ２０２はＬｏｆｆ領域を有していない
が、Ｌｏｆｆ領域を有する構成にしても良い。
【０１１４】また本実施例では電流制御用ＴＦＴ２０２
はｐチャネル型ＴＦＴであるが、ｎチャネル型ＴＦＴで
あってもかまわない。
はｐチャネル型ＴＦＴであるが、ｎチャネル型ＴＦＴで
あってもかまわない。
【０１１５】なお、本実施例のＥＬパネルは、画素部だ
けでなく駆動回路部にも最適な構造のＴＦＴを配置する
ことにより、非常に高い信頼性を示し、動作特性も向上
しうる。
けでなく駆動回路部にも最適な構造のＴＦＴを配置する
ことにより、非常に高い信頼性を示し、動作特性も向上
しうる。
【０１１６】まず、極力動作速度を落とさないようにホ
ットキャリア注入を低減させる構造を有するＴＦＴを、
駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦ
Ｔ２０３として用いる。なお、ここでいう駆動回路とし
ては、シフトレジスタ、バッファ、レベルシフタ、サン
プリング回路（サンプル及びホールド回路）などが含ま
れる。デジタル駆動を行う場合には、Ｄ／Ａコンバータ
などの信号変換回路も含まれ得る。
ットキャリア注入を低減させる構造を有するＴＦＴを、
駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦ
Ｔ２０３として用いる。なお、ここでいう駆動回路とし
ては、シフトレジスタ、バッファ、レベルシフタ、サン
プリング回路（サンプル及びホールド回路）などが含ま
れる。デジタル駆動を行う場合には、Ｄ／Ａコンバータ
などの信号変換回路も含まれ得る。
【０１１７】本実施例の場合、ＣＭＯＳ回路のｎチャネ
ル型ＴＦＴ２０３の半導体層は、ソース領域２２１、ド
レイン領域２２２、Ｌｏｖ領域２２３及びチャネル形成
領域２２４を含んでいる。
ル型ＴＦＴ２０３の半導体層は、ソース領域２２１、ド
レイン領域２２２、Ｌｏｖ領域２２３及びチャネル形成
領域２２４を含んでいる。
【０１１８】また、このｎチャネル型ＴＦＴ２０３はオ
フ電流をあまり気にする必要はなく、それよりも動作速
度を重視した方が良い。従って、ゲート絶縁膜１０６を
介してゲート電極１２０に重なっているＬｏｖ領域２２
３を設けることは、抵抗成分を極力少なくするので動作
速度を向上させるのに有効である。
フ電流をあまり気にする必要はなく、それよりも動作速
度を重視した方が良い。従って、ゲート絶縁膜１０６を
介してゲート電極１２０に重なっているＬｏｖ領域２２
３を設けることは、抵抗成分を極力少なくするので動作
速度を向上させるのに有効である。
【０１１９】また本実施例の場合、ＣＭＯＳ回路のｐチ
ャネル型ＴＦＴ２０４の半導体層は、ソース領域２３
１、ドレイン領域２３２、Ｌｏｖ領域２３３及びチャネ
ル形成領域２３４を含んでいる。
ャネル型ＴＦＴ２０４の半導体層は、ソース領域２３
１、ドレイン領域２３２、Ｌｏｖ領域２３３及びチャネ
ル形成領域２３４を含んでいる。
【０１２０】なお、実際には図６（Ｂ）まで完成した
ら、さらに外気に曝されないように気密性が高く、脱ガ
スの少ない保護フィルム（ラミネートフィルム、紫外線
硬化樹脂フィルム等）や透光性のシーリング材でパッケ
ージング（封入）することが好ましい。その際、シーリ
ング材の内部を不活性雰囲気にしたり、内部に吸湿性材
料（例えば酸化バリウム）を配置したりするとＥＬ素子
の信頼性が向上する。
ら、さらに外気に曝されないように気密性が高く、脱ガ
スの少ない保護フィルム（ラミネートフィルム、紫外線
硬化樹脂フィルム等）や透光性のシーリング材でパッケ
ージング（封入）することが好ましい。その際、シーリ
ング材の内部を不活性雰囲気にしたり、内部に吸湿性材
料（例えば酸化バリウム）を配置したりするとＥＬ素子
の信頼性が向上する。
【０１２１】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クター（フレキシブルプリントサーキット：ＦＰＣ）を
取り付けて製品として完成する。このような出荷できる
までした状態を本明細書中ではＥＬ表示装置という。
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クター（フレキシブルプリントサーキット：ＦＰＣ）を
取り付けて製品として完成する。このような出荷できる
までした状態を本明細書中ではＥＬ表示装置という。
【０１２２】上述したように本発明では、ゲート電極の
幅が異なっているため、ゲート電極をマスクとしてイオ
ン注入を行うことにより、ゲート電極の厚さが異なるこ
とによるイオンの侵入深さの違いを利用して、第１のゲ
ート電極の下に位置する半導体層中のイオン濃度を、第
１のゲート電極の下に位置しない半導体層中のイオン濃
度より低くすることが可能である。
幅が異なっているため、ゲート電極をマスクとしてイオ
ン注入を行うことにより、ゲート電極の厚さが異なるこ
とによるイオンの侵入深さの違いを利用して、第１のゲ
ート電極の下に位置する半導体層中のイオン濃度を、第
１のゲート電極の下に位置しない半導体層中のイオン濃
度より低くすることが可能である。
【０１２３】またマスクを用いてＬｏｆｆ領域を形成す
るために、エッチングで制御しなくてはならないのは第
１のゲート電極と第２のゲート電極の幅のみであり、Ｌ
ｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容
易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙
な位置あわせが容易になり、所望の特性を有するＴＦＴ
を作製することも容易になった。
るために、エッチングで制御しなくてはならないのは第
１のゲート電極と第２のゲート電極の幅のみであり、Ｌ
ｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容
易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙
な位置あわせが容易になり、所望の特性を有するＴＦＴ
を作製することも容易になった。
【０１２４】また従来ゲート信号線またはソース信号線
と同じ膜から形成されていた電源供給線を第２の層間絶
縁膜と第３の層間絶縁膜の間に設けている。そのために
電源供給線をゲート信号線と重ねて設けることができる
ので、開口率を上げることができる。
と同じ膜から形成されていた電源供給線を第２の層間絶
縁膜と第３の層間絶縁膜の間に設けている。そのために
電源供給線をゲート信号線と重ねて設けることができる
ので、開口率を上げることができる。
【０１２５】なお本実施例ではＥＬ層から発せられる光
が基板側に向いている例について説明したが、本発明は
これに限定されず、ＥＬ層から発せられる光が基板の上
に向いているような構成であっても良い。この場合ＥＬ
素子の陰極が画素電極となり、電流制御用ＴＦＴはｎチ
ャネル型ＴＦＴであることが望ましい。
が基板側に向いている例について説明したが、本発明は
これに限定されず、ＥＬ層から発せられる光が基板の上
に向いているような構成であっても良い。この場合ＥＬ
素子の陰極が画素電極となり、電流制御用ＴＦＴはｎチ
ャネル型ＴＦＴであることが望ましい。
【０１２６】（実施例２）本実施例では、薄膜トランジ
スタを２つ有するＥＬ表示装置の画素の上面図について
説明する。
スタを２つ有するＥＬ表示装置の画素の上面図について
説明する。
【０１２７】図７（Ａ）に本実施例のＥＬ表示装置の上
面図を示す。また図７（Ｂ）は本実施例のＥＬ表示装置
の画素の回路図である。５０１はソース信号線、５０２
はゲート信号線である。ゲート信号線５０２上に設けら
れている配線５０３は電源供給線であり、ゲート信号線
５０２と重なっている。
面図を示す。また図７（Ｂ）は本実施例のＥＬ表示装置
の画素の回路図である。５０１はソース信号線、５０２
はゲート信号線である。ゲート信号線５０２上に設けら
れている配線５０３は電源供給線であり、ゲート信号線
５０２と重なっている。
【０１２８】５０４はスイッチング用ＴＦＴであり、半
導体層５０５を有している。半導体層５０５上にゲート
信号線５０２の一部がゲート電極として設けられてい
る。そして半導体層５０５のソース領域とドレイン領域
は、一方はソース信号線５０１に、もう一方はドレイン
配線５１０によって容量配線５１１に接続されている。
電源供給線５０３は、５１２で示す部分で第１の層間絶
縁膜（図示せず）と接しており、電源供給線５０３と第
１の層間絶縁膜と容量配線５１１とで保持容量を形成し
ている。
導体層５０５を有している。半導体層５０５上にゲート
信号線５０２の一部がゲート電極として設けられてい
る。そして半導体層５０５のソース領域とドレイン領域
は、一方はソース信号線５０１に、もう一方はドレイン
配線５１０によって容量配線５１１に接続されている。
電源供給線５０３は、５１２で示す部分で第１の層間絶
縁膜（図示せず）と接しており、電源供給線５０３と第
１の層間絶縁膜と容量配線５１１とで保持容量を形成し
ている。
【０１２９】容量配線５１１は電流制御用ＴＦＴ５０７
のゲート電極５０６と接続されている。電流制御用ＴＦ
Ｔ５０７は半導体層５０８を有しており、半導体層５０
８が有するソース領域はソース配線５３１を介して電源
供給線５０３に接続されており、ドレイン領域は画素電
極５０９に接続されている。
のゲート電極５０６と接続されている。電流制御用ＴＦ
Ｔ５０７は半導体層５０８を有しており、半導体層５０
８が有するソース領域はソース配線５３１を介して電源
供給線５０３に接続されており、ドレイン領域は画素電
極５０９に接続されている。
【０１３０】本発明は電源供給線５０３を第２の層間絶
縁膜と第３の層間絶縁膜の間に設けている。そのために
電源供給線をゲート信号線と重ねて設けることができる
ので、開口率を上げることができる。
縁膜と第３の層間絶縁膜の間に設けている。そのために
電源供給線をゲート信号線と重ねて設けることができる
ので、開口率を上げることができる。
【０１３１】（実施例３）本実施例では、保持容量を、
容量配線と第１の層間絶縁膜と電源供給線とで形成する
構成に加え、容量配線とゲート絶縁膜と半導体層とで形
成した例について説明する。なお図３〜図６で示した物
は同じ符号を用いる。
容量配線と第１の層間絶縁膜と電源供給線とで形成する
構成に加え、容量配線とゲート絶縁膜と半導体層とで形
成した例について説明する。なお図３〜図６で示した物
は同じ符号を用いる。
【０１３２】図８に本実施例のＥＬ表示装置の断面図を
示す。本実施例のＥＬ表示装置は図６（Ｂ）で示したＥ
Ｌ表示装置と、半導体層６００を有している点が異なっ
ている。なおその他の構成については実施例１において
既に述べているので、本実施例のＥＬ表示装置の詳しい
構成については実施例１を参照し、ここでは説明を省略
する。
示す。本実施例のＥＬ表示装置は図６（Ｂ）で示したＥ
Ｌ表示装置と、半導体層６００を有している点が異なっ
ている。なおその他の構成については実施例１において
既に述べているので、本実施例のＥＬ表示装置の詳しい
構成については実施例１を参照し、ここでは説明を省略
する。
【０１３３】半導体層６００はゲート絶縁膜１０６を間
に挟んで第１の容量配線１２２ａ及び第２の容量配線１
２２ｂと重なっている。半導体層６００はチャネル形成
領域６０３と、チャネル形成領域６０３の端部に接する
ように設けられた第１の不純物領域６０２と、第１の不
純物領域６０２に接するように設けられた第２の不純物
領域６０１とを有している。第１の不純物領域６０２に
おける不純物の濃度は第２の不純物領域６０１における
不純物の濃度よりも低い。また第１の不純物領域６０２
は第１の容量配線１２２ａと、ゲート絶縁膜１０６を間
に挟んで重なっている。
に挟んで第１の容量配線１２２ａ及び第２の容量配線１
２２ｂと重なっている。半導体層６００はチャネル形成
領域６０３と、チャネル形成領域６０３の端部に接する
ように設けられた第１の不純物領域６０２と、第１の不
純物領域６０２に接するように設けられた第２の不純物
領域６０１とを有している。第１の不純物領域６０２に
おける不純物の濃度は第２の不純物領域６０１における
不純物の濃度よりも低い。また第１の不純物領域６０２
は第１の容量配線１２２ａと、ゲート絶縁膜１０６を間
に挟んで重なっている。
【０１３４】なお本実施例のように電流制御用ＴＦＴ２
０２がｐチャネル型ＴＦＴの場合、第１の不純物領域６
０２と第２の不純物領域６０１には、ｐ型の不純物が添
加されていることが望ましい。逆に電流制御用ＴＦＴ２
０２がｎチャネル型ＴＦＴの場合、第１の不純物領域６
０２と第２の不純物領域６０１には、ｎ型の不純物が添
加されていることが望ましい。
０２がｐチャネル型ＴＦＴの場合、第１の不純物領域６
０２と第２の不純物領域６０１には、ｐ型の不純物が添
加されていることが望ましい。逆に電流制御用ＴＦＴ２
０２がｎチャネル型ＴＦＴの場合、第１の不純物領域６
０２と第２の不純物領域６０１には、ｎ型の不純物が添
加されていることが望ましい。
【０１３５】第２の容量配線１２２ｂはドレイン配線１
６４によってスイッチング用ＴＦＴ２０１のドレイン領
域２０５と電気的に接続されている。また電源供給線１
５７は第２の層間絶縁膜１５６に形成されたコンタクト
ホールを介して第２の容量配線１２２ｂ上の第１の層間
絶縁膜１５５と接している。またさらに、電源供給線１
５７はソース配線１６２に接続されており、ソース配線
１６２は、ゲート絶縁膜１０６と第１の層間絶縁膜１５
５と、第２の層間絶縁膜１５６とに設けられたコンタク
トホールを介して電流制御用ＴＦＴ２０２のソース領域
１４８に接続されている。
６４によってスイッチング用ＴＦＴ２０１のドレイン領
域２０５と電気的に接続されている。また電源供給線１
５７は第２の層間絶縁膜１５６に形成されたコンタクト
ホールを介して第２の容量配線１２２ｂ上の第１の層間
絶縁膜１５５と接している。またさらに、電源供給線１
５７はソース配線１６２に接続されており、ソース配線
１６２は、ゲート絶縁膜１０６と第１の層間絶縁膜１５
５と、第２の層間絶縁膜１５６とに設けられたコンタク
トホールを介して電流制御用ＴＦＴ２０２のソース領域
１４８に接続されている。
【０１３６】本実施例の構成によって、保持容量の容量
値を高くすることができる。なお本実施例の場合、ＥＬ
層から発せられる光は基板側に向いているために、保持
容量の面積を大きくすると開口率の低下によってＥＬ表
示装置の輝度が低くなってしまっていたが、本実施例の
構成では、容量配線１２２とゲート絶縁膜１０６と半導
体層６００とで形成される保持容量が、電源供給線１５
７と第１の層間絶縁膜１５５と容量配線１２２とで形成
される保持容量とが重なっているために、開口率を低下
させることなく保持容量の容量値を高くすることができ
る。
値を高くすることができる。なお本実施例の場合、ＥＬ
層から発せられる光は基板側に向いているために、保持
容量の面積を大きくすると開口率の低下によってＥＬ表
示装置の輝度が低くなってしまっていたが、本実施例の
構成では、容量配線１２２とゲート絶縁膜１０６と半導
体層６００とで形成される保持容量が、電源供給線１５
７と第１の層間絶縁膜１５５と容量配線１２２とで形成
される保持容量とが重なっているために、開口率を低下
させることなく保持容量の容量値を高くすることができ
る。
【０１３７】なお本実施例ではＥＬ層から発せられる光
が基板側に向いている例について説明したが、本発明は
これに限定されず、ＥＬ層から発せられる光が基板の上
に向いているような構成であっても良い。この場合ＥＬ
素子の陰極が画素電極となり、電流制御用ＴＦＴはｎチ
ャネル型ＴＦＴであることが望ましい。
が基板側に向いている例について説明したが、本発明は
これに限定されず、ＥＬ層から発せられる光が基板の上
に向いているような構成であっても良い。この場合ＥＬ
素子の陰極が画素電極となり、電流制御用ＴＦＴはｎチ
ャネル型ＴＦＴであることが望ましい。
【０１３８】（実施例４）本実施例では、電源供給線と
遮蔽膜（ブラックマトリクス）とを同時に形成する例に
ついて説明する。なお図３〜図６で示した物は同じ符号
を用いる。
遮蔽膜（ブラックマトリクス）とを同時に形成する例に
ついて説明する。なお図３〜図６で示した物は同じ符号
を用いる。
【０１３９】図９に本実施例のＥＬ表示装置の断面図を
示す。本実施例のＥＬ表示装置は図６（Ｂ）で示したＥ
Ｌ表示装置と、遮蔽膜１５７ａ〜ｇを有している点が異
なっている。なおその他の構成については実施例１にお
いて既に述べているので、本実施例のＥＬ表示装置の詳
しい構成については実施例１を参照し、ここでは説明を
省略する。
示す。本実施例のＥＬ表示装置は図６（Ｂ）で示したＥ
Ｌ表示装置と、遮蔽膜１５７ａ〜ｇを有している点が異
なっている。なおその他の構成については実施例１にお
いて既に述べているので、本実施例のＥＬ表示装置の詳
しい構成については実施例１を参照し、ここでは説明を
省略する。
【０１４０】電源供給線１５７は第２の層間絶縁膜１５
６に形成されたコンタクトホールを介して第２の容量配
線１２２ｂ上の第１の層間絶縁膜１５５と接している。
さらに電源供給線１５７はソース配線１６２に接続され
ており、ソース配線１６２は、ゲート絶縁膜１０６と第
１の層間絶縁膜１５５と、第２の層間絶縁膜１５６とに
設けられたコンタクトホールを介して電流制御用ＴＦＴ
２０２のソース領域１４８に接続されている。
６に形成されたコンタクトホールを介して第２の容量配
線１２２ｂ上の第１の層間絶縁膜１５５と接している。
さらに電源供給線１５７はソース配線１６２に接続され
ており、ソース配線１６２は、ゲート絶縁膜１０６と第
１の層間絶縁膜１５５と、第２の層間絶縁膜１５６とに
設けられたコンタクトホールを介して電流制御用ＴＦＴ
２０２のソース領域１４８に接続されている。
【０１４１】遮蔽膜１５７ａ〜ｇは第２の層間絶縁膜上
に電源供給線１５７と同時に形成される。遮蔽膜１５７
ａ〜ｇを設けることによって、ＥＬ表示装置の外部から
の光とＥＬ素子の発する光とがＴＦＴのチャネル形成領
域に入射することによってオフ電流が増加するのを防ぐ
ことができる。
に電源供給線１５７と同時に形成される。遮蔽膜１５７
ａ〜ｇを設けることによって、ＥＬ表示装置の外部から
の光とＥＬ素子の発する光とがＴＦＴのチャネル形成領
域に入射することによってオフ電流が増加するのを防ぐ
ことができる。
【０１４２】また本実施例の遮蔽膜１５７ａ〜ｇは電源
供給線１５７と同時に形成することが可能であるため、
工程数を増やす必要がない。
供給線１５７と同時に形成することが可能であるため、
工程数を増やす必要がない。
【０１４３】なお本実施例の場合、遮蔽膜１５７ａ〜ｇ
と電源供給線１５７とを光を透過しにくい材料で形成す
ることが重要である。
と電源供給線１５７とを光を透過しにくい材料で形成す
ることが重要である。
【０１４４】なお本実施例ではＥＬ層から発せられる光
が基板側に向いている例について説明したが、本発明は
これに限定されず、ＥＬ層から発せられる光が基板の上
に向いているような構成であっても良い。この場合ＥＬ
素子の陰極が画素電極となり、電流制御用ＴＦＴはｎチ
ャネル型ＴＦＴであることが望ましい。
が基板側に向いている例について説明したが、本発明は
これに限定されず、ＥＬ層から発せられる光が基板の上
に向いているような構成であっても良い。この場合ＥＬ
素子の陰極が画素電極となり、電流制御用ＴＦＴはｎチ
ャネル型ＴＦＴであることが望ましい。
【０１４５】なお本実施例は実施例３と組み合わせて実
施することが可能である。
施することが可能である。
【０１４６】（実施例５）本実施例では、遮蔽膜を基板
とＴＦＴの半導体層との間に設ける例について説明す
る。なお図３〜図６で示した物は同じ符号を用いる。
とＴＦＴの半導体層との間に設ける例について説明す
る。なお図３〜図６で示した物は同じ符号を用いる。
【０１４７】図１０に本実施例のＥＬ表示装置の断面図
を示す。本実施例のＥＬ表示装置は図６（Ｂ）で示した
ＥＬ表示装置と、遮蔽膜８０１、８０２を有している点
が異なっている。なおその他の構成については実施例１
において既に述べているので、本実施例のＥＬ表示装置
の詳しい構成については実施例１を参照し、ここでは説
明を省略する。
を示す。本実施例のＥＬ表示装置は図６（Ｂ）で示した
ＥＬ表示装置と、遮蔽膜８０１、８０２を有している点
が異なっている。なおその他の構成については実施例１
において既に述べているので、本実施例のＥＬ表示装置
の詳しい構成については実施例１を参照し、ここでは説
明を省略する。
【０１４８】本実施例のＥＬ表示装置は、スイッチング
用ＴＦＴの半導体層１０４と電流制御用ＴＦＴの半導体
層１０５の下に遮蔽膜８０１と８０２とを設けている。
遮蔽膜８０１、８０２は、スイッチング用ＴＦＴの半導
体層１０４のチャネル形成領域２０８と、電流制御用Ｔ
ＦＴの半導体層１０５のチャネル形成領域２１３と絶縁
膜（本実施例では酸化膜）８０３を間に挟んで重なって
いる。
用ＴＦＴの半導体層１０４と電流制御用ＴＦＴの半導体
層１０５の下に遮蔽膜８０１と８０２とを設けている。
遮蔽膜８０１、８０２は、スイッチング用ＴＦＴの半導
体層１０４のチャネル形成領域２０８と、電流制御用Ｔ
ＦＴの半導体層１０５のチャネル形成領域２１３と絶縁
膜（本実施例では酸化膜）８０３を間に挟んで重なって
いる。
【０１４９】遮蔽膜８０１、８０２は光を遮蔽すること
ができ、遮蔽膜が形成された後の工程における加熱処理
の温度に耐えうる材料ならば、いずれの材料でも用いる
ことが可能であり、光を透過しにくい金属、シリコン、
等を用いることが可能である。本実施例ではＷを用い
た。なお遮蔽膜８０１、８０２の厚さは０．１μｍ〜
０．５μｍ程度であることが好ましい。また酸化膜８０
３の厚さは０．５μｍ〜１．５μｍ程度であることが好
ましい。さらに遮蔽膜８０１、８０２と半導体層１０
４、１０５との間の距離は０．１μｍ〜０．５μｍ程度
であることが好ましい。
ができ、遮蔽膜が形成された後の工程における加熱処理
の温度に耐えうる材料ならば、いずれの材料でも用いる
ことが可能であり、光を透過しにくい金属、シリコン、
等を用いることが可能である。本実施例ではＷを用い
た。なお遮蔽膜８０１、８０２の厚さは０．１μｍ〜
０．５μｍ程度であることが好ましい。また酸化膜８０
３の厚さは０．５μｍ〜１．５μｍ程度であることが好
ましい。さらに遮蔽膜８０１、８０２と半導体層１０
４、１０５との間の距離は０．１μｍ〜０．５μｍ程度
であることが好ましい。
【０１５０】なお本実施例では遮蔽膜を画素部に設けら
れたＴＦＴの下側にのみ設けたが、本実施例はこれに限
定されない。同様に駆動回路用のＴＦＴの下に遮蔽膜を
設けてもかまわない。
れたＴＦＴの下側にのみ設けたが、本実施例はこれに限
定されない。同様に駆動回路用のＴＦＴの下に遮蔽膜を
設けてもかまわない。
【０１５１】本実施例は上記構成によって、基板の下側
から入射する光がチャネル形成領域に入射することによ
ってＴＦＴのオフ電流が上がるのを防いでいる。
から入射する光がチャネル形成領域に入射することによ
ってＴＦＴのオフ電流が上がるのを防いでいる。
【０１５２】酸化膜８０３の表面が平坦化されていない
と、その上に形成された半導体層を結晶化させる際に、
半導体層が均一に結晶化されないという問題が起こって
しまう。よって、酸化膜８０３上には半導体層を直に形
成するので、半導体層を形成する前に酸化膜８０３の表
面を平坦化しておくことが好ましい。
と、その上に形成された半導体層を結晶化させる際に、
半導体層が均一に結晶化されないという問題が起こって
しまう。よって、酸化膜８０３上には半導体層を直に形
成するので、半導体層を形成する前に酸化膜８０３の表
面を平坦化しておくことが好ましい。
【０１５３】例えば、ＣＭＰ（ケミカルメカニカルポリ
ッシング）を用いて酸化膜８０３を平坦化しても良い。
ＣＭＰは公知の方法を用いて行うことができる。
ッシング）を用いて酸化膜８０３を平坦化しても良い。
ＣＭＰは公知の方法を用いて行うことができる。
【０１５４】本実施例ではシリカゾルと電解溶液とを混
合したものを用いて研磨を行う。電解溶液中において、
１００ｋｇ／ｃｍ2の圧力を研磨パッドから加えて研磨
を行う。この研磨の際の圧力は５０ｋｇ／ｃｍ2〜１５
０ｋｇ／ｃｍ2程度の範囲から選択することができる。
また研磨を行う表面と研磨パッドとの隙間は０．１μｍ
として研磨を行う。
合したものを用いて研磨を行う。電解溶液中において、
１００ｋｇ／ｃｍ2の圧力を研磨パッドから加えて研磨
を行う。この研磨の際の圧力は５０ｋｇ／ｃｍ2〜１５
０ｋｇ／ｃｍ2程度の範囲から選択することができる。
また研磨を行う表面と研磨パッドとの隙間は０．１μｍ
として研磨を行う。
【０１５５】上記構成によって、ＴＦＴのオフ電流を抑
えることができ、なおかつ半導体層の結晶性が不均一に
なるのを防ぐことができる。
えることができ、なおかつ半導体層の結晶性が不均一に
なるのを防ぐことができる。
【０１５６】なお本実施例ではＥＬ層から発せられる光
が基板側に向いている例について説明したが、本発明は
これに限定されず、ＥＬ層から発せられる光が基板の上
に向いているような構成であっても良い。この場合ＥＬ
素子の陰極が画素電極となり、電流制御用ＴＦＴはｎチ
ャネル型ＴＦＴであることが望ましい。
が基板側に向いている例について説明したが、本発明は
これに限定されず、ＥＬ層から発せられる光が基板の上
に向いているような構成であっても良い。この場合ＥＬ
素子の陰極が画素電極となり、電流制御用ＴＦＴはｎチ
ャネル型ＴＦＴであることが望ましい。
【０１５７】なお本実施例は実施例３、実施例４と組み
合わせて実施することが可能である。
合わせて実施することが可能である。
【０１５８】（実施例６）本実施例は、ソース信号線を
形成した後にゲート信号線を形成する例について説明す
る。
形成した後にゲート信号線を形成する例について説明す
る。
【０１５９】図１１（Ａ）に本実施例のＥＬ表示装置の
上面図を示す。なお図１１（Ｂ）は図１１（Ａ）のＡ−
Ａ’における断面図である。９０１はソース信号線、９
０２はゲート信号線である。ゲート信号線９０２の下に
設けられている配線９０３は電源供給線であり、絶縁膜
を間に挟んでゲート信号線９０２と重なっている。
上面図を示す。なお図１１（Ｂ）は図１１（Ａ）のＡ−
Ａ’における断面図である。９０１はソース信号線、９
０２はゲート信号線である。ゲート信号線９０２の下に
設けられている配線９０３は電源供給線であり、絶縁膜
を間に挟んでゲート信号線９０２と重なっている。
【０１６０】９０４はスイッチング用ＴＦＴであり、半
導体層９０５を有している。半導体層９０５上にゲート
信号線９０２に接続されたゲート電極９２０が設けられ
ている。そして半導体層９０５のソース領域とドレイン
領域は、一方はソース配線９２１によってソース信号線
９０１に、もう一方はドレイン配線９１０によって容量
配線９１１に接続されている。電源供給線９０３は、９
１２で示す部分で第１の層間絶縁膜９２３と接してお
り、電源供給線９０３と第１の層間絶縁膜９２３と容量
配線９１１とで保持容量を形成している。
導体層９０５を有している。半導体層９０５上にゲート
信号線９０２に接続されたゲート電極９２０が設けられ
ている。そして半導体層９０５のソース領域とドレイン
領域は、一方はソース配線９２１によってソース信号線
９０１に、もう一方はドレイン配線９１０によって容量
配線９１１に接続されている。電源供給線９０３は、９
１２で示す部分で第１の層間絶縁膜９２３と接してお
り、電源供給線９０３と第１の層間絶縁膜９２３と容量
配線９１１とで保持容量を形成している。
【０１６１】容量配線９１１は電流制御用ＴＦＴ９０７
のゲート電極９０６と接続されている。電流制御用ＴＦ
Ｔ９０７は半導体層９０８を有しており、半導体層９０
８が有するソース領域はソース配線９３１を介して電源
供給線９０３に接続されており、ドレイン領域は画素電
極９０９に接続されている。
のゲート電極９０６と接続されている。電流制御用ＴＦ
Ｔ９０７は半導体層９０８を有しており、半導体層９０
８が有するソース領域はソース配線９３１を介して電源
供給線９０３に接続されており、ドレイン領域は画素電
極９０９に接続されている。
【０１６２】本発明は電源供給線９０３を第２の層間絶
縁膜９２４と第３の層間絶縁膜９２５の間に設けてい
る。そのために電源供給線をゲート信号線と重ねて設け
ることができるので、開口率を上げることができる。
縁膜９２４と第３の層間絶縁膜９２５の間に設けてい
る。そのために電源供給線をゲート信号線と重ねて設け
ることができるので、開口率を上げることができる。
【０１６３】（実施例７）本実施例では、実施の形態に
おいて半導体層として用いる結晶質半導体膜を、触媒元
素を用いた熱結晶化法により形成する例を示す。触媒元
素を用いる場合、特開平７−１３０６５２号公報、特開
平８−７８３２９号公報で開示された技術を用いること
が望ましい。
おいて半導体層として用いる結晶質半導体膜を、触媒元
素を用いた熱結晶化法により形成する例を示す。触媒元
素を用いる場合、特開平７−１３０６５２号公報、特開
平８−７８３２９号公報で開示された技術を用いること
が望ましい。
【０１６４】ここで、特開平７−１３０６５２号公報に
開示されている技術を本発明に適用する場合の例を図１
２に示す。まず基板１２０１に酸化シリコン膜１２０２
を設け、その上に非晶質シリコン膜１２０３を形成し
た。さらに、重量換算で１０ｐｐｍのニッケルを含む酢
酸ニッケル塩溶液を塗布してニッケル含有層１２０４を
形成した。（図１２（Ａ））
開示されている技術を本発明に適用する場合の例を図１
２に示す。まず基板１２０１に酸化シリコン膜１２０２
を設け、その上に非晶質シリコン膜１２０３を形成し
た。さらに、重量換算で１０ｐｐｍのニッケルを含む酢
酸ニッケル塩溶液を塗布してニッケル含有層１２０４を
形成した。（図１２（Ａ））
【０１６５】次に、５００℃、１時間の脱水素工程の
後、５００〜６５０℃で４〜１２時間、例えば５５０
℃、８時間の熱処理を行い、結晶質シリコン膜１２０５
を形成した。こうして得られた結晶質シリコン膜１２０
５は非常に優れた結晶質を有した。（図１２（Ｂ））
後、５００〜６５０℃で４〜１２時間、例えば５５０
℃、８時間の熱処理を行い、結晶質シリコン膜１２０５
を形成した。こうして得られた結晶質シリコン膜１２０
５は非常に優れた結晶質を有した。（図１２（Ｂ））
【０１６６】また、特開平８−７８３２９号公報で開示
された技術は、触媒元素を選択的に添加することによっ
て、非晶質半導体膜の選択的な結晶化を可能としたもの
である。同技術を本発明に適用した場合について、図１
３で説明する。
された技術は、触媒元素を選択的に添加することによっ
て、非晶質半導体膜の選択的な結晶化を可能としたもの
である。同技術を本発明に適用した場合について、図１
３で説明する。
【０１６７】まず、ガラス基板１３０１に酸化シリコン
膜１３０２を設け、その上に非晶質シリコン膜１３０
３、酸化シリコン膜１３０４を連続的に形成した。この
時、酸化シリコン膜１３０４の厚さは１５０ｎｍとし
た。
膜１３０２を設け、その上に非晶質シリコン膜１３０
３、酸化シリコン膜１３０４を連続的に形成した。この
時、酸化シリコン膜１３０４の厚さは１５０ｎｍとし
た。
【０１６８】次に酸化シリコン膜１３０４をパターニン
グして、選択的に開孔部１３０５を形成し、その後、重
量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶
液を塗布した。これにより、ニッケル含有層１３０６が
形成され、ニッケル含有層１３０６は開孔部１３０５の
底部のみで非晶質シリコン膜１３０２と接触した。（図
１３（Ａ））
グして、選択的に開孔部１３０５を形成し、その後、重
量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶
液を塗布した。これにより、ニッケル含有層１３０６が
形成され、ニッケル含有層１３０６は開孔部１３０５の
底部のみで非晶質シリコン膜１３０２と接触した。（図
１３（Ａ））
【０１６９】次に、５００〜６５０℃で４〜２４時間、
例えば５７０℃、１４時間の熱処理を行い、結晶質シリ
コン膜１３０７を形成した。この結晶化の過程では、ニ
ッケルが接した非晶質シリコン膜の部分が最初に結晶化
し、そこから横方向へと結晶化が進行する。こうして形
成された結晶質シリコン膜１３０７は棒状または針状の
結晶が集合して成り、その各々の結晶は巨視的に見れば
ある特定の方向性をもって成長しているため、結晶性が
揃っているという利点がある。(図１３（Ｂ）)
例えば５７０℃、１４時間の熱処理を行い、結晶質シリ
コン膜１３０７を形成した。この結晶化の過程では、ニ
ッケルが接した非晶質シリコン膜の部分が最初に結晶化
し、そこから横方向へと結晶化が進行する。こうして形
成された結晶質シリコン膜１３０７は棒状または針状の
結晶が集合して成り、その各々の結晶は巨視的に見れば
ある特定の方向性をもって成長しているため、結晶性が
揃っているという利点がある。(図１３（Ｂ）)
【０１７０】尚、上記２つの技術において使用可能な触
媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム
（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓ
ｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、
銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良
い。
媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム
（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓ
ｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、
銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良
い。
【０１７１】以上のような技術を用いて結晶質半導体膜
（結晶質シリコン膜や結晶質シリコンゲルマニウム膜な
どを含む）を形成し、パターニングを行えば、結晶質Ｔ
ＦＴの半導体層を形成することができる。本実施例の技
術を用いて、結晶質半導体膜から作製されたＴＦＴは、
優れた特性が得られるが、そのため高い信頼性を要求さ
れてあいた。しかしながら、本発明のＴＦＴ構造を採用
することで、本実施例の技術を最大限に生かしたＴＦＴ
を作製することが可能となった。
（結晶質シリコン膜や結晶質シリコンゲルマニウム膜な
どを含む）を形成し、パターニングを行えば、結晶質Ｔ
ＦＴの半導体層を形成することができる。本実施例の技
術を用いて、結晶質半導体膜から作製されたＴＦＴは、
優れた特性が得られるが、そのため高い信頼性を要求さ
れてあいた。しかしながら、本発明のＴＦＴ構造を採用
することで、本実施例の技術を最大限に生かしたＴＦＴ
を作製することが可能となった。
【０１７２】本実施例は、実施例１で用いられる半導体
層を形成する方法として、非晶質半導体膜から、前記触
媒元素を用いて結晶質半導体膜を形成した後で、その触
媒元素を結晶質半導体膜から除去する工程を行った例を
示す。本実施例ではその方法として、特開平１０−１３
５４６８号公報または特開平１０−１３５４６９号公報
に記載された技術を用いた。
層を形成する方法として、非晶質半導体膜から、前記触
媒元素を用いて結晶質半導体膜を形成した後で、その触
媒元素を結晶質半導体膜から除去する工程を行った例を
示す。本実施例ではその方法として、特開平１０−１３
５４６８号公報または特開平１０−１３５４６９号公報
に記載された技術を用いた。
【０１７３】同公報に記載された技術は、非晶質半導体
膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタ
リング作用を用いて除去する技術である。同技術を用い
ることで、結晶質半導体膜中の触媒元素の濃度を１×１
０17atms/cm3以下、好ましくは１×１０16atms/cm3にま
で低減することができる。
膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタ
リング作用を用いて除去する技術である。同技術を用い
ることで、結晶質半導体膜中の触媒元素の濃度を１×１
０17atms/cm3以下、好ましくは１×１０16atms/cm3にま
で低減することができる。
【０１７４】本実施例の構成について図１４を用いて説
明する。ここではコーニング社の１７３７基板に代表さ
れる無アルカリガラス基板を用いた。図１４（Ａ）で
は、実施例４で示した結晶化の技術を用いて、下地１４
０２、結晶質シリコン膜１４０３が形成された状態を示
している。そして、結晶質シリコン膜１４０３の表面に
マスク用の酸化シリコン膜１４０４が１５０ｎｍの厚さ
に形成され、パターニングにより開孔部が設けられ、結
晶質シリコン膜を露出させた領域を設けてある。そし
て、リンを添加する工程を実施して、結晶質シリコン膜
にリンが添加された領域１４０５が設けられた。
明する。ここではコーニング社の１７３７基板に代表さ
れる無アルカリガラス基板を用いた。図１４（Ａ）で
は、実施例４で示した結晶化の技術を用いて、下地１４
０２、結晶質シリコン膜１４０３が形成された状態を示
している。そして、結晶質シリコン膜１４０３の表面に
マスク用の酸化シリコン膜１４０４が１５０ｎｍの厚さ
に形成され、パターニングにより開孔部が設けられ、結
晶質シリコン膜を露出させた領域を設けてある。そし
て、リンを添加する工程を実施して、結晶質シリコン膜
にリンが添加された領域１４０５が設けられた。
【０１７５】この状態で、窒素雰囲気中で５５０〜８０
０℃、５〜２４時間、例えば６００℃、１２時間の熱処
理を行うと、結晶質シリコン膜にリンが添加された領域
１４０５がゲッタリングサイトとして働き、結晶質シリ
コン膜１４０３に残存していた触媒元素はリンが添加さ
れた領域１４０５に偏析させることができた。
０℃、５〜２４時間、例えば６００℃、１２時間の熱処
理を行うと、結晶質シリコン膜にリンが添加された領域
１４０５がゲッタリングサイトとして働き、結晶質シリ
コン膜１４０３に残存していた触媒元素はリンが添加さ
れた領域１４０５に偏析させることができた。
【０１７６】そして、マスク用の酸化シリコン膜１４０
４と、リンが添加された領域１４０５とをエッチングし
て除去することにより、結晶化の工程で使用した触媒元
素の濃度を１×１０17atms/cm3以下にまで低減された結
晶質シリコン膜を得ることができた。この結晶質シリコ
ン膜はそのまま実施の形態で示した本発明のＴＦＴの半
導体層として使用することができた。
４と、リンが添加された領域１４０５とをエッチングし
て除去することにより、結晶化の工程で使用した触媒元
素の濃度を１×１０17atms/cm3以下にまで低減された結
晶質シリコン膜を得ることができた。この結晶質シリコ
ン膜はそのまま実施の形態で示した本発明のＴＦＴの半
導体層として使用することができた。
【０１７７】（実施例８）本実施例では、本発明を用い
てＥＬ（エレクトロルミネセンス）表示装置を作製した
例について説明する。なお、図１５（Ａ）は本発明のＥ
Ｌ表示装置の上面図であり、図１５（Ｂ）はその断面図
である。
てＥＬ（エレクトロルミネセンス）表示装置を作製した
例について説明する。なお、図１５（Ａ）は本発明のＥ
Ｌ表示装置の上面図であり、図１５（Ｂ）はその断面図
である。
【０１７８】図１５（Ａ）、（Ｂ）において、４００１
は基板、４００２は画素部、４００３はソース信号線駆
動回路、４００４はゲート信号線駆動回路であり、それ
ぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシ
ブルプリントサーキット）４００６に至り、外部機器へ
と接続される。
は基板、４００２は画素部、４００３はソース信号線駆
動回路、４００４はゲート信号線駆動回路であり、それ
ぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシ
ブルプリントサーキット）４００６に至り、外部機器へ
と接続される。
【０１７９】このとき、画素部４００２、ソース信号線
駆動回路４００３及びゲート信号線駆動回路４００４を
囲むようにして第１シール材４１０１、カバー材４１０
２、充填材４１０３及び第２シール材４１０４が設けら
れている。
駆動回路４００３及びゲート信号線駆動回路４００４を
囲むようにして第１シール材４１０１、カバー材４１０
２、充填材４１０３及び第２シール材４１０４が設けら
れている。
【０１８０】図１５（Ｂ）は図１５（Ａ）をＡ−Ａ’で
切断した断面図に相当し、基板４００１の上にソース信
号線駆動回路４００３に含まれる駆動回路用ＴＦＴ（但
し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴ
を図示している。）４２０１及び画素部４００２に含ま
れる電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴ
ＦＴ）４２０２が形成されている。
切断した断面図に相当し、基板４００１の上にソース信
号線駆動回路４００３に含まれる駆動回路用ＴＦＴ（但
し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴ
を図示している。）４２０１及び画素部４００２に含ま
れる電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴ
ＦＴ）４２０２が形成されている。
【０１８１】本実施例では、駆動回路用ＴＦＴ４２０１
には公知の方法で作製されたｐチャネル型ＴＦＴまたは
ｎチャネル型ＴＦＴが用いられ、電流制御用ＴＦＴ４２
０２には公知の方法で作製されたｐチャネル型ＴＦＴが
用いられる。また、画素部４００２には電流制御用ＴＦ
Ｔ４２０２のゲートに接続された保持容量（図示せず）
が設けられる。
には公知の方法で作製されたｐチャネル型ＴＦＴまたは
ｎチャネル型ＴＦＴが用いられ、電流制御用ＴＦＴ４２
０２には公知の方法で作製されたｐチャネル型ＴＦＴが
用いられる。また、画素部４００２には電流制御用ＴＦ
Ｔ４２０２のゲートに接続された保持容量（図示せず）
が設けられる。
【０１８２】駆動回路用ＴＦＴ４２０１及び電流制御用
ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平
坦化膜）４３０１が形成され、その上に電流制御用ＴＦ
Ｔ４２０２のドレインと電気的に接続する画素電極（陽
極）４３０２が形成される。画素電極４３０２としては
仕事関数の大きい透明導電膜が用いられる。透明導電膜
としては、酸化インジウムと酸化スズとの化合物、酸化
インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズ
または酸化インジウムを用いることができる。また、前
記透明導電膜にガリウムを添加したものを用いても良
い。
ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平
坦化膜）４３０１が形成され、その上に電流制御用ＴＦ
Ｔ４２０２のドレインと電気的に接続する画素電極（陽
極）４３０２が形成される。画素電極４３０２としては
仕事関数の大きい透明導電膜が用いられる。透明導電膜
としては、酸化インジウムと酸化スズとの化合物、酸化
インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズ
または酸化インジウムを用いることができる。また、前
記透明導電膜にガリウムを添加したものを用いても良
い。
【０１８３】そして、画素電極４３０２の上には絶縁膜
４３０３が形成され、絶縁膜４３０３は画素電極４３０
２の上に開口部が形成されている。この開口部におい
て、画素電極４３０２の上にはＥＬ（エレクトロルミネ
ッセンス）層４３０４が形成される。ＥＬ層４３０４は
公知の有機ＥＬ材料または無機ＥＬ材料を用いることが
できる。また、有機ＥＬ材料には低分子系（モノマー
系）材料と高分子系（ポリマー系）材料があるがどちら
を用いても良い。
４３０３が形成され、絶縁膜４３０３は画素電極４３０
２の上に開口部が形成されている。この開口部におい
て、画素電極４３０２の上にはＥＬ（エレクトロルミネ
ッセンス）層４３０４が形成される。ＥＬ層４３０４は
公知の有機ＥＬ材料または無機ＥＬ材料を用いることが
できる。また、有機ＥＬ材料には低分子系（モノマー
系）材料と高分子系（ポリマー系）材料があるがどちら
を用いても良い。
【０１８４】ＥＬ層４３０４の形成方法は公知の蒸着技
術もしくは塗布法技術を用いれば良い。また、ＥＬ層の
構造は正孔注入層、正孔輸送層、発光層、電子輸送層ま
たは電子注入層を自由に組み合わせて積層構造または単
層構造とすれば良い。
術もしくは塗布法技術を用いれば良い。また、ＥＬ層の
構造は正孔注入層、正孔輸送層、発光層、電子輸送層ま
たは電子注入層を自由に組み合わせて積層構造または単
層構造とすれば良い。
【０１８５】ＥＬ層４３０４の上には遮光性を有する導
電膜（代表的にはアルミニウム、銅もしくは銀を主成分
とする導電膜またはそれらと他の導電膜との積層膜）か
らなる陰極４３０５が形成される。また、陰極４３０５
とＥＬ層４３０４の界面に存在する水分や酸素は極力排
除しておくことが望ましい。従って、真空中で両者を連
続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲
気で形成し、酸素や水分に触れさせないまま陰極４３０
５を形成するといった工夫が必要である。本実施例では
マルチチャンバー方式（クラスターツール方式）の成膜
装置を用いることで上述のような成膜を可能とする。
電膜（代表的にはアルミニウム、銅もしくは銀を主成分
とする導電膜またはそれらと他の導電膜との積層膜）か
らなる陰極４３０５が形成される。また、陰極４３０５
とＥＬ層４３０４の界面に存在する水分や酸素は極力排
除しておくことが望ましい。従って、真空中で両者を連
続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲
気で形成し、酸素や水分に触れさせないまま陰極４３０
５を形成するといった工夫が必要である。本実施例では
マルチチャンバー方式（クラスターツール方式）の成膜
装置を用いることで上述のような成膜を可能とする。
【０１８６】そして陰極４３０５は４３０６で示される
領域において配線４００５に電気的に接続される。配線
４００５は陰極４３０５に所定の電圧を与えるための配
線であり、異方導電性フィルム４３０７を介してＦＰＣ
４００６に電気的に接続される。
領域において配線４００５に電気的に接続される。配線
４００５は陰極４３０５に所定の電圧を与えるための配
線であり、異方導電性フィルム４３０７を介してＦＰＣ
４００６に電気的に接続される。
【０１８７】以上のようにして、画素電極（陽極）４３
０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素
子が形成される。このＥＬ素子は、第１シール材４１０
１及び第１シール材４１０１によって基板４００１に貼
り合わされたカバー材４１０２で囲まれ、充填材４１０
３と共に封入されている。
０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素
子が形成される。このＥＬ素子は、第１シール材４１０
１及び第１シール材４１０１によって基板４００１に貼
り合わされたカバー材４１０２で囲まれ、充填材４１０
３と共に封入されている。
【０１８８】カバー材４１０２としては、ガラス材、金
属材（代表的にはステンレス材）、セラミックス材、プ
ラスチック材（プラスチックフィルムも含む）を用いる
ことができる。プラスチック材としては、ＦＲＰ（Ｆｉ
ｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔ
ｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリル樹脂フィルムを用いることができる。また、アル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることもできる。
属材（代表的にはステンレス材）、セラミックス材、プ
ラスチック材（プラスチックフィルムも含む）を用いる
ことができる。プラスチック材としては、ＦＲＰ（Ｆｉ
ｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔ
ｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリル樹脂フィルムを用いることができる。また、アル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることもできる。
【０１８９】但し、ＥＬ素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
【０１９０】また、充填材４１０３としては紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキ
シ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラ
ル）またはＥＶＡ（エチレンビニルアセテート）を用い
ることができる。この充填材４１０３の内部に吸湿性物
質（好ましくは酸化バリウム）もしくは酸素を吸着しう
る物質を設けておくとＥＬ素子の劣化を抑制できる。
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキ
シ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラ
ル）またはＥＶＡ（エチレンビニルアセテート）を用い
ることができる。この充填材４１０３の内部に吸湿性物
質（好ましくは酸化バリウム）もしくは酸素を吸着しう
る物質を設けておくとＥＬ素子の劣化を抑制できる。
【０１９１】また、充填材４１０３の中にスペーサを含
有させてもよい。このとき、スペーサを酸化バリウムで
形成すればスペーサ自体に吸湿性をもたせることが可能
である。また、スペーサを設けた場合、スペーサからの
圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。
有させてもよい。このとき、スペーサを酸化バリウムで
形成すればスペーサ自体に吸湿性をもたせることが可能
である。また、スペーサを設けた場合、スペーサからの
圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。
【０１９２】また、配線４００５は異方導電性フィルム
４３０７を介してＦＰＣ４００６に電気的に接続され
る。配線４００５は画素部４００２、ソース信号線駆動
回路４００３及びゲート信号線駆動回路４００４に送ら
れる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６によ
り外部機器と電気的に接続される。
４３０７を介してＦＰＣ４００６に電気的に接続され
る。配線４００５は画素部４００２、ソース信号線駆動
回路４００３及びゲート信号線駆動回路４００４に送ら
れる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６によ
り外部機器と電気的に接続される。
【０１９３】また、本実施例では第１シール材４１０１
の露呈部及びＦＰＣ４００６の一部を覆うように第２シ
ール材４１０４を設け、ＥＬ素子を徹底的に外気から遮
断する構造となっている。こうして図１５（Ｂ）の断面
構造を有するＥＬ表示装置となる。
の露呈部及びＦＰＣ４００６の一部を覆うように第２シ
ール材４１０４を設け、ＥＬ素子を徹底的に外気から遮
断する構造となっている。こうして図１５（Ｂ）の断面
構造を有するＥＬ表示装置となる。
【０１９４】（実施例９）本発明のＥＬ表示装置は画素
内にいくつのＴＦＴを設けた構造としても良い。例え
ば、一つ乃至六つまたはそれ以上のＴＦＴを設けても構
わない。本発明はＥＬ表示装置の画素構造に限定されず
に実施することが可能である。
内にいくつのＴＦＴを設けた構造としても良い。例え
ば、一つ乃至六つまたはそれ以上のＴＦＴを設けても構
わない。本発明はＥＬ表示装置の画素構造に限定されず
に実施することが可能である。
【０１９５】（実施例１０）
【０１９６】本実施例では、本発明のＥＬ表示装置の駆
動部について、図１８を用いて説明する。
動部について、図１８を用いて説明する。
【０１９７】図１８に本発明のＥＬ表示装置のブロック
図の一例を示す。図１８のＥＬ表示装置は、基板上に形
成されたＴＦＴによって画素部１６０１、画素部の周辺
に配置されたソース信号線駆動回路１６０２、ゲート信
号線駆動回路１６０３を有している。なお、本実施例で
ＥＬ表示装置はソース信号線駆動回路とゲート信号線駆
動回路とを１つづつ有しているが、本発明においてソー
ス信号線駆動回路とゲート信号線駆動回路の数はこれに
限定されない。
図の一例を示す。図１８のＥＬ表示装置は、基板上に形
成されたＴＦＴによって画素部１６０１、画素部の周辺
に配置されたソース信号線駆動回路１６０２、ゲート信
号線駆動回路１６０３を有している。なお、本実施例で
ＥＬ表示装置はソース信号線駆動回路とゲート信号線駆
動回路とを１つづつ有しているが、本発明においてソー
ス信号線駆動回路とゲート信号線駆動回路の数はこれに
限定されない。
【０１９８】ソース信号線駆動回路１６０２は基本的に
シフトレジスタ１６０２ａ、ラッチ（Ａ）１６０２ｂ、
ラッチ（Ｂ）１６０２ｃを有している。
シフトレジスタ１６０２ａ、ラッチ（Ａ）１６０２ｂ、
ラッチ（Ｂ）１６０２ｃを有している。
【０１９９】ソース信号線駆動回路１６０２において、
シフトレジスタ１６０２ａにクロック信号（ＣＬＫ）お
よびスタートパルス（ＳＰ）が入力される。シフトレジ
スタ１６０２ａは、これらのクロック信号（ＣＬＫ）お
よびスタートパルス（ＳＰ）に基づきタイミング信号を
順に発生させ、バッファ等（図示せず）を通して後段の
回路へタイミング信号を順次供給する。
シフトレジスタ１６０２ａにクロック信号（ＣＬＫ）お
よびスタートパルス（ＳＰ）が入力される。シフトレジ
スタ１６０２ａは、これらのクロック信号（ＣＬＫ）お
よびスタートパルス（ＳＰ）に基づきタイミング信号を
順に発生させ、バッファ等（図示せず）を通して後段の
回路へタイミング信号を順次供給する。
【０２００】シフトレジスタ１６０２ａからのタイミン
グ信号は、バッファ等によって緩衝増幅される。タイミ
ング信号が供給される配線には、多くの回路あるいは素
子が接続されているために負荷容量（寄生容量）が大き
い。この負荷容量が大きいために生ずるタイミング信号
の立ち上がりまたは立ち下がりの”鈍り”を防ぐため
に、このバッファが設けられる。
グ信号は、バッファ等によって緩衝増幅される。タイミ
ング信号が供給される配線には、多くの回路あるいは素
子が接続されているために負荷容量（寄生容量）が大き
い。この負荷容量が大きいために生ずるタイミング信号
の立ち上がりまたは立ち下がりの”鈍り”を防ぐため
に、このバッファが設けられる。
【０２０１】バッファによって緩衝増幅されたタイミン
グ信号は、ラッチ（Ａ）１６０２ｂに供給される。ラッ
チ（Ａ）１６０２ｂは、画像情報を有するデジタルデー
タ信号（digital data signals）を処理する複数のステ
ージのラッチを有している。ラッチ（Ａ）１６０２ｂ
は、前記タイミング信号が入力されると、基板の外部か
ら供給されるデジタルデータ信号を順次取り込み、保持
する。
グ信号は、ラッチ（Ａ）１６０２ｂに供給される。ラッ
チ（Ａ）１６０２ｂは、画像情報を有するデジタルデー
タ信号（digital data signals）を処理する複数のステ
ージのラッチを有している。ラッチ（Ａ）１６０２ｂ
は、前記タイミング信号が入力されると、基板の外部か
ら供給されるデジタルデータ信号を順次取り込み、保持
する。
【０２０２】なお、ラッチ（Ａ）１６０２ｂにデジタル
データ信号を取り込む際に、ラッチ（Ａ）１６０２ｂが
有する複数のステージのラッチに、順にデジタルデータ
信号を入力しても良い。しかし本発明はこの構成に限定
されない。ラッチ（Ａ）１６０２ｂが有する複数のステ
ージのラッチをいくつかのグループに分け、各グループ
ごとに並行して同時にデジタルデータ信号を入力する、
いわゆる分割駆動を行っても良い。なおこのときのグル
ープの数を分割数と呼ぶ。例えば４つのステージごとに
ラッチをグループに分けた場合、４分割で分割駆動する
と言う。
データ信号を取り込む際に、ラッチ（Ａ）１６０２ｂが
有する複数のステージのラッチに、順にデジタルデータ
信号を入力しても良い。しかし本発明はこの構成に限定
されない。ラッチ（Ａ）１６０２ｂが有する複数のステ
ージのラッチをいくつかのグループに分け、各グループ
ごとに並行して同時にデジタルデータ信号を入力する、
いわゆる分割駆動を行っても良い。なおこのときのグル
ープの数を分割数と呼ぶ。例えば４つのステージごとに
ラッチをグループに分けた場合、４分割で分割駆動する
と言う。
【０２０３】ラッチ（Ａ）１６０２ｂの全てのステージ
のラッチにデジタルデータ信号の書き込みが一通り終了
するまでの時間を、ライン期間と呼ぶ。すなわち、ラッ
チ（Ａ）１６０２ｂ中で一番左側のステージのラッチに
デジタルデータ信号の書き込みが開始される時点から、
一番右側のステージのラッチにデジタルデータ信号の書
き込みが終了する時点までの時間間隔がライン期間であ
る。実際には、上記ライン期間に水平帰線期間が加えら
れた期間をライン期間に含むことがある。
のラッチにデジタルデータ信号の書き込みが一通り終了
するまでの時間を、ライン期間と呼ぶ。すなわち、ラッ
チ（Ａ）１６０２ｂ中で一番左側のステージのラッチに
デジタルデータ信号の書き込みが開始される時点から、
一番右側のステージのラッチにデジタルデータ信号の書
き込みが終了する時点までの時間間隔がライン期間であ
る。実際には、上記ライン期間に水平帰線期間が加えら
れた期間をライン期間に含むことがある。
【０２０４】１ライン期間が終了すると、ラッチ（Ｂ）
１６０２ｃにラッチシグナル（Latch Signal）が供給さ
れる。この瞬間、ラッチ（Ａ）１６０２ｂに書き込まれ
保持されているデジタルデータ信号は、ラッチ（Ｂ）１
６０２ｃに一斉に送出され、ラッチ（Ｂ）１６０２ｃの
全ステージのラッチに書き込まれ、保持される。
１６０２ｃにラッチシグナル（Latch Signal）が供給さ
れる。この瞬間、ラッチ（Ａ）１６０２ｂに書き込まれ
保持されているデジタルデータ信号は、ラッチ（Ｂ）１
６０２ｃに一斉に送出され、ラッチ（Ｂ）１６０２ｃの
全ステージのラッチに書き込まれ、保持される。
【０２０５】デジタルデータ信号をラッチ（Ｂ）１６０
２ｃに送出し終えたラッチ（Ａ）１６０２ｂには、シフ
トレジスタ１６０２ａからのタイミング信号に基づき、
再びデジタルデータ信号の書き込みが順次行われる。
２ｃに送出し終えたラッチ（Ａ）１６０２ｂには、シフ
トレジスタ１６０２ａからのタイミング信号に基づき、
再びデジタルデータ信号の書き込みが順次行われる。
【０２０６】この２順目の１ライン期間中には、ラッチ
（Ｂ）１６０２ｂに書き込まれ、保持されているデジタ
ルデータ信号がソース信号線に入力される。
（Ｂ）１６０２ｂに書き込まれ、保持されているデジタ
ルデータ信号がソース信号線に入力される。
【０２０７】ソース信号線に入力されたデジタルデータ
信号によって、画素部に画像が表示される。
信号によって、画素部に画像が表示される。
【０２０８】（実施例１１）実施例１では、第１の形状
の導電層を形成する第１のエッチング処理を１回のエッ
チング条件で行ったが、ゲート絶縁膜の膜減り及び形状
の均一性を向上させるため、複数回のエッチング条件で
行ってもよい。本実施例では第１のエッチング処理を２
回のエッチング条件で第１の形状の導電層を形成する例
を示す。
の導電層を形成する第１のエッチング処理を１回のエッ
チング条件で行ったが、ゲート絶縁膜の膜減り及び形状
の均一性を向上させるため、複数回のエッチング条件で
行ってもよい。本実施例では第１のエッチング処理を２
回のエッチング条件で第１の形状の導電層を形成する例
を示す。
【０２０９】また、本発明は、導電層の両側がテーパー
になるように形成され、チャネル形成領域の両側にＬＤ
Ｄ領域が形成されるが、本実施例は、駆動回路用ｎチャ
ネル型いＴＦＴにおける導電層近傍の片側の断面拡大図
である図１９を用い、作製工程に従って説明する。な
お、簡略化のため、下地膜と基板は図示していない。
になるように形成され、チャネル形成領域の両側にＬＤ
Ｄ領域が形成されるが、本実施例は、駆動回路用ｎチャ
ネル型いＴＦＴにおける導電層近傍の片側の断面拡大図
である図１９を用い、作製工程に従って説明する。な
お、簡略化のため、下地膜と基板は図示していない。
【０２１０】まず、実施例１に従って、図３（Ｂ）と同
じ状態を得る。ただし、実施例１では第１の導電膜とし
てＴａを用いたが、本実施例では第１の導電膜として非
常に耐熱性の高いＴａＮを用いた。第１の導電膜は、膜
厚２０〜１００ｎｍとし、第２の導電膜は、膜厚１００
〜４００ｎｍとすればよく、本実施例では、膜厚３０ｎ
ｍのＴａＮからなる第１の導電膜と膜厚３７０ｎｍのＷ
からなる第２の導電膜を積層形成した。
じ状態を得る。ただし、実施例１では第１の導電膜とし
てＴａを用いたが、本実施例では第１の導電膜として非
常に耐熱性の高いＴａＮを用いた。第１の導電膜は、膜
厚２０〜１００ｎｍとし、第２の導電膜は、膜厚１００
〜４００ｎｍとすればよく、本実施例では、膜厚３０ｎ
ｍのＴａＮからなる第１の導電膜と膜厚３７０ｎｍのＷ
からなる第２の導電膜を積層形成した。
【０２１１】次いで、レジストからなる第１の形状のマ
スク１５０５ａを形成し、ＩＣＰ法によりエッチングを
行って第１の形状の第２の導電層１５０４ａを形成す
る。ここでは、ＴａＮと選択比が高いエッチングガスと
してＣＦ4とＣｌ2とＯ2からなる混合ガスを用いたた
め、図１９（Ａ）に示した状態を得ることができる。表
１に様々なエッチング条件と第２の導電層（Ｗ）のエッ
チングレート、第１の導電層（ＴａＮ）のエッチングレ
ート、または第２の導電層（Ｗ）のテーパー角との関係
を示す。
スク１５０５ａを形成し、ＩＣＰ法によりエッチングを
行って第１の形状の第２の導電層１５０４ａを形成す
る。ここでは、ＴａＮと選択比が高いエッチングガスと
してＣＦ4とＣｌ2とＯ2からなる混合ガスを用いたた
め、図１９（Ａ）に示した状態を得ることができる。表
１に様々なエッチング条件と第２の導電層（Ｗ）のエッ
チングレート、第１の導電層（ＴａＮ）のエッチングレ
ート、または第２の導電層（Ｗ）のテーパー角との関係
を示す。
【０２１２】
【表１】
【０２１３】なお、本明細書においてテーパー角とは、
図１９（Ａ）の右上図に示したように、水平面と材料層
の側面とがなす角を指している。また、本明細書中では
便宜上、テーパー角を有している形状を側面をテーパー
になっているとし、テーパーを有している部分をテーパ
ー部と呼ぶ。
図１９（Ａ）の右上図に示したように、水平面と材料層
の側面とがなす角を指している。また、本明細書中では
便宜上、テーパー角を有している形状を側面をテーパー
になっているとし、テーパーを有している部分をテーパ
ー部と呼ぶ。
【０２１４】また、水平面と第２の導電層（Ｗ）の側面
とがなす角（テーパー角α１）は、第１のエッチング条
件を、例えば表１中の条件４〜１５のいずれか一に設定
することで１９度〜７０度の範囲で自由に設定すること
ができる。なお、エッチング時間は実施者が適宜設定す
ればよい。
とがなす角（テーパー角α１）は、第１のエッチング条
件を、例えば表１中の条件４〜１５のいずれか一に設定
することで１９度〜７０度の範囲で自由に設定すること
ができる。なお、エッチング時間は実施者が適宜設定す
ればよい。
【０２１５】また、図１９（Ａ）において、１５０１は
半導体層、１５０２はゲート絶縁膜、１５０３は第１の
導電膜である。
半導体層、１５０２はゲート絶縁膜、１５０３は第１の
導電膜である。
【０２１６】次いで、マスク１５０５ａをそのままにし
た状態で、第２のエッチング条件とし、エッチングを行
って、第１の形状の第１の導電層１５０３ａを形成す
る。なお、第２のエッチング条件でのエッチングの際、
ゲート絶縁膜１５０２も若干エッチングされて第１の形
状のゲート絶縁膜１５０２ａとなる。ここでは、第２の
エッチング条件のエッチングガスとしてＣＦ4とＣｌ2か
らなる混合ガスを用いた。第２のエッチング条件とし
て、例えば、表１の条件１〜３のいずれか一を用いれば
よい。このように第１のエッチング処理を２回のエッチ
ング条件で行うことによって、ゲート絶縁膜１５０２の
膜減りを抑えることができる。（図１９（Ｂ））
た状態で、第２のエッチング条件とし、エッチングを行
って、第１の形状の第１の導電層１５０３ａを形成す
る。なお、第２のエッチング条件でのエッチングの際、
ゲート絶縁膜１５０２も若干エッチングされて第１の形
状のゲート絶縁膜１５０２ａとなる。ここでは、第２の
エッチング条件のエッチングガスとしてＣＦ4とＣｌ2か
らなる混合ガスを用いた。第２のエッチング条件とし
て、例えば、表１の条件１〜３のいずれか一を用いれば
よい。このように第１のエッチング処理を２回のエッチ
ング条件で行うことによって、ゲート絶縁膜１５０２の
膜減りを抑えることができる。（図１９（Ｂ））
【０２１７】なお、図１９（Ｂ）では、第２のエッチン
グ条件のエッチングを行った際、第１の形状の第２の導
電層１５０４ａも若干、エッチングされるが微小（約
０．１５μｍ程度、即ち線幅全体で０．３μｍ程度）で
あるため図１９（Ａ）と同一形状として図示した。
グ条件のエッチングを行った際、第１の形状の第２の導
電層１５０４ａも若干、エッチングされるが微小（約
０．１５μｍ程度、即ち線幅全体で０．３μｍ程度）で
あるため図１９（Ａ）と同一形状として図示した。
【０２１８】次いで、マスク１５０５ａをそのままにし
た状態で、第２のエッチング処理を行い、図１９（Ｃ）
に示した第２の形状の導電層を得る。本実施例では、第
２のエッチング処理として、ＣＦ4とＣｌ2とＯ2からな
る混合ガスを用いたエッチング条件でエッチングを行っ
た。ここでのエッチング条件は、表１中の条件４〜１５
のいずれか一条件を用い、エッチング時間を適宜設定す
ればよい。また、各導電層のチャネル長方向の幅もエッ
チング条件によって自由に設定することができる。この
第２のエッチング処理によって、第２の形状のマスク１
５０５ｂ、第２の形状の第１の導電層１５０３ｂ、第２
の形状の第２の導電層１５０４ｂ、及び第２の形状のゲ
ート絶縁膜１５０２ｂが形成される。
た状態で、第２のエッチング処理を行い、図１９（Ｃ）
に示した第２の形状の導電層を得る。本実施例では、第
２のエッチング処理として、ＣＦ4とＣｌ2とＯ2からな
る混合ガスを用いたエッチング条件でエッチングを行っ
た。ここでのエッチング条件は、表１中の条件４〜１５
のいずれか一条件を用い、エッチング時間を適宜設定す
ればよい。また、各導電層のチャネル長方向の幅もエッ
チング条件によって自由に設定することができる。この
第２のエッチング処理によって、第２の形状のマスク１
５０５ｂ、第２の形状の第１の導電層１５０３ｂ、第２
の形状の第２の導電層１５０４ｂ、及び第２の形状のゲ
ート絶縁膜１５０２ｂが形成される。
【０２１９】なお本実施例では、第２の形状の第１の導
電層１５０３ｂが第１のゲート電極、第２の形状の第２
の導電層１５０４ｂが第２のゲート電極に相当する。
電層１５０３ｂが第１のゲート電極、第２の形状の第２
の導電層１５０４ｂが第２のゲート電極に相当する。
【０２２０】第２の形状の第２の導電層１５０４ｂは、
テーパー角α１よりも大きいテーパー角α２を形成し、
第２の形状の第１の導電層１５０３ｂは非常に小さいテ
ーパー角βを形成する。
テーパー角α１よりも大きいテーパー角α２を形成し、
第２の形状の第１の導電層１５０３ｂは非常に小さいテ
ーパー角βを形成する。
【０２２１】次いで、マスク１５０５ｂをそのままの状
態としたまま、第１のドーピング処理を行う。（図１９
（Ｃ））ここでは、ｎ型を付与するリンをイオンドーピ
ング法を用い、第２の形状の第２の導電層１５０４ｂを
マスクとして半導体層１５０１に添加する。また、ここ
ではマスク１５０５ｂをそのままの状態としたまま第１
のドーピング処理を行ったが、マスク１５０５ｂを除去
した後に第１のドーピング処理を行ってもよい。
態としたまま、第１のドーピング処理を行う。（図１９
（Ｃ））ここでは、ｎ型を付与するリンをイオンドーピ
ング法を用い、第２の形状の第２の導電層１５０４ｂを
マスクとして半導体層１５０１に添加する。また、ここ
ではマスク１５０５ｂをそのままの状態としたまま第１
のドーピング処理を行ったが、マスク１５０５ｂを除去
した後に第１のドーピング処理を行ってもよい。
【０２２２】この第１のドーピング処理により不純物領
域１５０１ａ、１５０１ｂが形成される。また、ゲート
絶縁膜及び第１の導電層を挟んで第２の導電層と重なる
半導体層は、チャネル形成領域となる。なお、図示しな
いが、チャネル形成領域を挟んで両側に不純物領域１５
０１ａ、１５０１ｂが左右対称に形成される。
域１５０１ａ、１５０１ｂが形成される。また、ゲート
絶縁膜及び第１の導電層を挟んで第２の導電層と重なる
半導体層は、チャネル形成領域となる。なお、図示しな
いが、チャネル形成領域を挟んで両側に不純物領域１５
０１ａ、１５０１ｂが左右対称に形成される。
【０２２３】また、ドーピングにおいて、半導体層上に
位置する材料層の膜厚が厚くなればなるほどイオンの注
入される深さが浅くなる。従って、ゲート絶縁膜を挟ん
で第１の導電層と重なる不純物領域１５０１ａ、即ち第
１のＬＤＤ領域（Ｌov領域）は、テーパー角βの側面を
有するテーパーの部分の影響を受けて、半導体層中に添
加される不純物元素の濃度が変化する。膜厚が厚くなれ
ばなるほど不純物濃度が低減し、薄くなればなるほど不
純物濃度が増加している。
位置する材料層の膜厚が厚くなればなるほどイオンの注
入される深さが浅くなる。従って、ゲート絶縁膜を挟ん
で第１の導電層と重なる不純物領域１５０１ａ、即ち第
１のＬＤＤ領域（Ｌov領域）は、テーパー角βの側面を
有するテーパーの部分の影響を受けて、半導体層中に添
加される不純物元素の濃度が変化する。膜厚が厚くなれ
ばなるほど不純物濃度が低減し、薄くなればなるほど不
純物濃度が増加している。
【０２２４】また、第２のエッチング処理の際、エッチ
ングの条件によってはゲート絶縁膜にテーパーの部分が
形成される場合もある。その場合もテーパーの部分の影
響を受けて、半導体層中に添加される不純物元素の濃度
が変化する。
ングの条件によってはゲート絶縁膜にテーパーの部分が
形成される場合もある。その場合もテーパーの部分の影
響を受けて、半導体層中に添加される不純物元素の濃度
が変化する。
【０２２５】一方、第１の導電層と重ならない不純物領
域１５０１ｂ、第２のＬＤＤ領域（Ｌoff領域）におい
て、ゲート絶縁膜の膜厚は、ほぼ一定であるので不純物
濃度もほぼ一定となる。
域１５０１ｂ、第２のＬＤＤ領域（Ｌoff領域）におい
て、ゲート絶縁膜の膜厚は、ほぼ一定であるので不純物
濃度もほぼ一定となる。
【０２２６】次いで、図示しないが、スイッチング用Ｔ
ＦＴの一部を覆うレジストマスクを形成する。スイッチ
ング用ＴＦＴにおいては、ここでのレジストマスクのサ
イズを制御することでＬoff領域の長さが決定する。
ＦＴの一部を覆うレジストマスクを形成する。スイッチ
ング用ＴＦＴにおいては、ここでのレジストマスクのサ
イズを制御することでＬoff領域の長さが決定する。
【０２２７】次いで、第２のドーピング処理を行う。半
導体に一導電型を付与する不純物元素、ここでは、ｎ型
を付与するリンをイオンドーピング法を用い、第２の形
状の第１の導電層１５０３ｂ及び第２の形状の第２の導
電層１５０４ｂをマスクとして半導体層１５０１に添加
する。第２のドーピング処理は、第１のドーピング処理
よりも高濃度のドーピングを行い、不純物領域１５０１
ｃ、１５０１ｄを形成する。
導体に一導電型を付与する不純物元素、ここでは、ｎ型
を付与するリンをイオンドーピング法を用い、第２の形
状の第１の導電層１５０３ｂ及び第２の形状の第２の導
電層１５０４ｂをマスクとして半導体層１５０１に添加
する。第２のドーピング処理は、第１のドーピング処理
よりも高濃度のドーピングを行い、不純物領域１５０１
ｃ、１５０１ｄを形成する。
【０２２８】不純物領域１５０１ｄ、即ちソース領域ま
たはドレイン領域は、第１のドーピング処理により添加
された不純物濃度に加え、さらに第２のドーピング処理
により高濃度となる。
たはドレイン領域は、第１のドーピング処理により添加
された不純物濃度に加え、さらに第２のドーピング処理
により高濃度となる。
【０２２９】また、第１の導電層と重なっているため不
純物領域１５０１ｃにはドーピングされず、不純物領域
１５０１ａと同一の濃度分布を有する。従って、不純物
領域１５０１ｃも第１のＬＤＤ領域である。ただし、ド
ーピング条件によっては、さらに高濃度となる。その場
合には、第２のドーピング処理においても第１のドーピ
ング処理と同様にテーパー角βの側面を有するテーパー
の部分の影響を受けて、半導体層中に添加される。
純物領域１５０１ｃにはドーピングされず、不純物領域
１５０１ａと同一の濃度分布を有する。従って、不純物
領域１５０１ｃも第１のＬＤＤ領域である。ただし、ド
ーピング条件によっては、さらに高濃度となる。その場
合には、第２のドーピング処理においても第１のドーピ
ング処理と同様にテーパー角βの側面を有するテーパー
の部分の影響を受けて、半導体層中に添加される。
【０２３０】一方、スイッチング用ＴＦＴにおいては、
レジストマスクで覆われなかった領域のみにドーピング
されてソース領域またはドレイン領域が形成される。ま
た、レジストマスクで覆われ、且つ導電層と重ならない
第２のＬＤＤ領域１５０１ｂはそのままの状態である。
レジストマスクで覆われなかった領域のみにドーピング
されてソース領域またはドレイン領域が形成される。ま
た、レジストマスクで覆われ、且つ導電層と重ならない
第２のＬＤＤ領域１５０１ｂはそのままの状態である。
【０２３１】次いで、スイッチング用ＴＦＴのレジスト
マスクを除去する。
マスクを除去する。
【０２３２】以降の工程は、実施例１の図４（Ｃ）以降
の工程に従って図６（Ｂ）に示すＥＬパネルを作製すれ
ばよい。
の工程に従って図６（Ｂ）に示すＥＬパネルを作製すれ
ばよい。
【０２３３】上記方法により駆動回路用ｎチャネルＴＦ
Ｔと、スイッチング用ＴＦＴとが作り分けられる。
Ｔと、スイッチング用ＴＦＴとが作り分けられる。
【０２３４】駆動回路用ｎチャネルＴＦＴは、ゲート絶
縁膜を間に挟んで第２の導電層と重なるチャネル形成領
域と、該チャネル形成領域の両側に第１のＬＤＤ領域
と、該第１のＬＤＤ領域に接するソース領域またはドレ
イン領域とを備え、スイッチング用ＴＦＴは、ゲート絶
縁膜を間に挟んで第２の導電層と重なるチャネル形成領
域と、該チャネル形成領域の両側に第１のＬＤＤ領域
と、該第１のＬＤＤ領域に接する第２のＬＤＤ領域と、
該第２のＬＤＤ領域に接するソース領域またはドレイン
領域を備える。
縁膜を間に挟んで第２の導電層と重なるチャネル形成領
域と、該チャネル形成領域の両側に第１のＬＤＤ領域
と、該第１のＬＤＤ領域に接するソース領域またはドレ
イン領域とを備え、スイッチング用ＴＦＴは、ゲート絶
縁膜を間に挟んで第２の導電層と重なるチャネル形成領
域と、該チャネル形成領域の両側に第１のＬＤＤ領域
と、該第１のＬＤＤ領域に接する第２のＬＤＤ領域と、
該第２のＬＤＤ領域に接するソース領域またはドレイン
領域を備える。
【０２３５】また、ゲート絶縁膜を間に挟んで第１の導
電層と重なる第１のＬＤＤ領域は、チャネル形成領域か
らの距離が増大するとともに不純物濃度が増加する濃度
分布を備えている。なお、第１のＬＤＤ領域における不
純物濃度は、少なくとも１×１０17〜１×１０18／ｃｍ
3の範囲で濃度勾配を有する領域を含んでいる。このよ
うにＬＤＤ領域において連続的な濃度勾配を有していれ
ば、オフ電流の低減に効果がある。また、第１のＬＤＤ
領域におけるチャネル長方向の長さが長ければ長いほど
信頼性が向上する。
電層と重なる第１のＬＤＤ領域は、チャネル形成領域か
らの距離が増大するとともに不純物濃度が増加する濃度
分布を備えている。なお、第１のＬＤＤ領域における不
純物濃度は、少なくとも１×１０17〜１×１０18／ｃｍ
3の範囲で濃度勾配を有する領域を含んでいる。このよ
うにＬＤＤ領域において連続的な濃度勾配を有していれ
ば、オフ電流の低減に効果がある。また、第１のＬＤＤ
領域におけるチャネル長方向の長さが長ければ長いほど
信頼性が向上する。
【０２３６】また、電流制御用ＴＦＴにボロンをドーピ
ングする工程（図４（Ｃ）において、実際には、１４９
〜１５２に含まれるボロンは、第１のドーピング処理と
同様に半導体層上に位置するテーパーとなっている第１
の導電層の膜厚による影響を受け、不純物領域中に添加
される不純物元素の濃度は変化している。膜厚が厚くな
ればなるほど不純物濃度が低減し、薄くなればなるほど
不純物濃度が増加している。
ングする工程（図４（Ｃ）において、実際には、１４９
〜１５２に含まれるボロンは、第１のドーピング処理と
同様に半導体層上に位置するテーパーとなっている第１
の導電層の膜厚による影響を受け、不純物領域中に添加
される不純物元素の濃度は変化している。膜厚が厚くな
ればなるほど不純物濃度が低減し、薄くなればなるほど
不純物濃度が増加している。
【０２３７】また、本実施例は、実施例１〜１０のいず
れか一と自由に組み合わせることができる。
れか一と自由に組み合わせることができる。
【０２３８】また、本実施例のエッチングガス用ガス
（ＣＦ4とＣｌ2の混合ガス）に代えてＳＦ6とＣｌ2の混
合ガスを用いた場合、あるいはＣＦ4とＣｌ2とＯ2の混
合ガスに代えてＳＦ6とＣｌ2とＯ2の混合ガスを用いた
場合、ゲート絶縁膜１５０２との選択比が非常に高いの
でさらに膜減りを抑えることができる。
（ＣＦ4とＣｌ2の混合ガス）に代えてＳＦ6とＣｌ2の混
合ガスを用いた場合、あるいはＣＦ4とＣｌ2とＯ2の混
合ガスに代えてＳＦ6とＣｌ2とＯ2の混合ガスを用いた
場合、ゲート絶縁膜１５０２との選択比が非常に高いの
でさらに膜減りを抑えることができる。
【０２３９】（実施例１２）本発明において、三重項励
起子からの燐光を発光に利用できるＥＬ材料を用いるこ
とで、外部発光量子効率を飛躍的に向上させることがで
きる。これにより、ＥＬ素子の低消費電力化、長寿命
化、および軽量化が可能になる。
起子からの燐光を発光に利用できるＥＬ材料を用いるこ
とで、外部発光量子効率を飛躍的に向上させることがで
きる。これにより、ＥＬ素子の低消費電力化、長寿命
化、および軽量化が可能になる。
【０２４０】ここで、三重項励起子を利用し、外部発光
量子効率を向上させた報告を示す。(T.Tsutsui, C.Adac
hi, S.Saito, Photochemical Processes in Organized
Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub.,
Tokyo,1991) p.437.)
量子効率を向上させた報告を示す。(T.Tsutsui, C.Adac
hi, S.Saito, Photochemical Processes in Organized
Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub.,
Tokyo,1991) p.437.)
【０２４１】上記の論文により報告されたＥＬ材料（ク
マリン色素）の分子式を以下に示す。
マリン色素）の分子式を以下に示す。
【０２４２】
【化１】
【０２４３】(M.A.Baldo, D.F.O'Brien, Y.You, A.Shou
stikov, S.Sibley, M.E.Thompson,S.R.Forrest, Nature
395 (1998) p.151.)
stikov, S.Sibley, M.E.Thompson,S.R.Forrest, Nature
395 (1998) p.151.)
【０２４４】上記の論文により報告されたＥＬ材料（Ｐ
ｔ錯体）の分子式を以下に示す。
ｔ錯体）の分子式を以下に示す。
【０２４５】
【化２】
【０２４６】(M.A.Baldo, S.Lamansky, P.E.Burrrows,
M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (199
9) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamu
ra,T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Ma
yaguchi, Jpn.Appl.Phys.,38 (12B) (1999) L1502.)
M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (199
9) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamu
ra,T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Ma
yaguchi, Jpn.Appl.Phys.,38 (12B) (1999) L1502.)
【０２４７】上記の論文により報告されたＥＬ材料（Ｉ
ｒ錯体）の分子式を以下に示す。
ｒ錯体）の分子式を以下に示す。
【０２４８】
【化３】
【０２４９】以上のように三重項励起子からの燐光発光
を利用できれば原理的には一重項励起子からの蛍光発光
を用いる場合より３〜４倍の高い外部発光量子効率の実
現が可能となる。
を利用できれば原理的には一重項励起子からの蛍光発光
を用いる場合より３〜４倍の高い外部発光量子効率の実
現が可能となる。
【０２５０】なお、本実施例の構成は、実施例１〜実施
例１１のいずれの構成とも自由に組み合わせて実施する
ことが可能である。
例１１のいずれの構成とも自由に組み合わせて実施する
ことが可能である。
【０２５１】（実施例１３）本発明を実施して形成され
たＥＬ表示装置は、自発光型であるため液晶表示装置に
比べて明るい場所での視認性に優れ、しかも視野角が広
い。従って、様々な電子機器の表示部に用いることがで
きる。例えば、ＴＶ放送等を大画面で鑑賞するには対角
３０インチ以上（典型的には４０インチ以上）のＥＬ表
示装置（ＥＬパネルを筐体に組み込んだ表示装置）の表
示部として本発明のＥＬ表示装置を用いるとよい。
たＥＬ表示装置は、自発光型であるため液晶表示装置に
比べて明るい場所での視認性に優れ、しかも視野角が広
い。従って、様々な電子機器の表示部に用いることがで
きる。例えば、ＴＶ放送等を大画面で鑑賞するには対角
３０インチ以上（典型的には４０インチ以上）のＥＬ表
示装置（ＥＬパネルを筐体に組み込んだ表示装置）の表
示部として本発明のＥＬ表示装置を用いるとよい。
【０２５２】なお、ＥＬ表示装置には、パソコン用ディ
スプレイ、ＴＶ放送受信用ディスプレイ、広告表示用デ
ィスプレイ等の全ての情報表示用ディスプレイが含まれ
る。また、その他にも様々な電子機器の表示部として本
発明のＥＬ表示装置を用いることができる。
スプレイ、ＴＶ放送受信用ディスプレイ、広告表示用デ
ィスプレイ等の全ての情報表示用ディスプレイが含まれ
る。また、その他にも様々な電子機器の表示部として本
発明のＥＬ表示装置を用いることができる。
【０２５３】その様な本発明の電子機器としては、ビデ
オカメラ、デジタルカメラ、ゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）、ナビゲーションシス
テム、音響再生装置（カーオーディオ、オーディオコン
ポ等）、ノート型パーソナルコンピュータ、ゲーム機
器、携帯情報端末（モバイルコンピュータ、携帯電話、
携帯型ゲーム機または電子書籍等）、記録媒体を備えた
画像再生装置（具体的にはデジタルビデオディスク（Ｄ
ＶＤ）等の記録媒体を再生し、その画像を表示しうるデ
ィスプレイを備えた装置）などが挙げられる。特に、斜
め方向から見ることの多い携帯情報端末は視野角の広さ
が重要視されるため、ＥＬ表示装置を用いることが望ま
しい。それら電子機器の具体例を図１６、図１７に示
す。
オカメラ、デジタルカメラ、ゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）、ナビゲーションシス
テム、音響再生装置（カーオーディオ、オーディオコン
ポ等）、ノート型パーソナルコンピュータ、ゲーム機
器、携帯情報端末（モバイルコンピュータ、携帯電話、
携帯型ゲーム機または電子書籍等）、記録媒体を備えた
画像再生装置（具体的にはデジタルビデオディスク（Ｄ
ＶＤ）等の記録媒体を再生し、その画像を表示しうるデ
ィスプレイを備えた装置）などが挙げられる。特に、斜
め方向から見ることの多い携帯情報端末は視野角の広さ
が重要視されるため、ＥＬ表示装置を用いることが望ま
しい。それら電子機器の具体例を図１６、図１７に示
す。
【０２５４】図１６（Ａ）はＥＬ画像表示装置であり、
筐体２００１、支持台２００２、表示部２００３等を含
む。本発明のＥＬ表示装置は表示部２００３に用いるこ
とができる。ＥＬ表示装置は自発光型であるためバック
ライトが必要なく、液晶ディスプレイよりも薄い表示部
とすることができる。
筐体２００１、支持台２００２、表示部２００３等を含
む。本発明のＥＬ表示装置は表示部２００３に用いるこ
とができる。ＥＬ表示装置は自発光型であるためバック
ライトが必要なく、液晶ディスプレイよりも薄い表示部
とすることができる。
【０２５５】図１６（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明のＥＬ表示装置は表示部２１０２に
用いることができる。
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明のＥＬ表示装置は表示部２１０２に
用いることができる。
【０２５６】図１６（Ｃ）は頭部取り付け型の表示装置
の一部（右片側）であり、本体２２０１、信号ケーブル
２２０２、頭部固定バンド２２０３、スクリーン部２２
０４、光学系２２０５、表示部２２０６等を含む。本発
明のＥＬ表示装置は表示部２２０６に用いることができ
る。
の一部（右片側）であり、本体２２０１、信号ケーブル
２２０２、頭部固定バンド２２０３、スクリーン部２２
０４、光学系２２０５、表示部２２０６等を含む。本発
明のＥＬ表示装置は表示部２２０６に用いることができ
る。
【０２５７】図１６（Ｄ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体２３０
１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３
０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等
を含む。表示部（ａ）２３０４は主として画像情報を表
示し、表示部（ｂ）２３０５は主として文字情報を表示
するが、本発明のＥＬ表示装置はこれら表示部（ａ）、
（ｂ）２３０４、２３０５に用いることができる。な
お、記録媒体を備えた画像再生装置には家庭用ゲーム機
器なども含まれる。
装置（具体的にはＤＶＤ再生装置）であり、本体２３０
１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３
０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等
を含む。表示部（ａ）２３０４は主として画像情報を表
示し、表示部（ｂ）２３０５は主として文字情報を表示
するが、本発明のＥＬ表示装置はこれら表示部（ａ）、
（ｂ）２３０４、２３０５に用いることができる。な
お、記録媒体を備えた画像再生装置には家庭用ゲーム機
器なども含まれる。
【０２５８】図１６（Ｅ）はゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）であり、本体２４０
１、表示部２４０２、アーム部２４０３を含む。本発明
のＥＬ表示装置は表示部２４０２に用いることができ
る。
（ヘッドマウントディスプレイ）であり、本体２４０
１、表示部２４０２、アーム部２４０３を含む。本発明
のＥＬ表示装置は表示部２４０２に用いることができ
る。
【０２５９】図１６（Ｆ）はパーソナルコンピュータで
あり、本体２５０１、筐体２５０２、表示部２５０３、
キーボード２５０４等を含む。本発明のＥＬ表示装置は
表示部２５０３に用いることができる。
あり、本体２５０１、筐体２５０２、表示部２５０３、
キーボード２５０４等を含む。本発明のＥＬ表示装置は
表示部２５０３に用いることができる。
【０２６０】なお、将来的にＥＬ材料の発光輝度が高く
なれば、出力した画像情報を含む光をレンズ等で拡大投
影してフロント型若しくはリア型のプロジェクターに用
いることも可能となる。
なれば、出力した画像情報を含む光をレンズ等で拡大投
影してフロント型若しくはリア型のプロジェクターに用
いることも可能となる。
【０２６１】また、上記電子機器はインターネットやＣ
ＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて
配信された情報を表示することが多くなり、特に動画情
報を表示する機会が増してきている。ＥＬ材料の応答速
度は非常に高いため、ＥＬ表示装置は動画表示に好まし
い。
ＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて
配信された情報を表示することが多くなり、特に動画情
報を表示する機会が増してきている。ＥＬ材料の応答速
度は非常に高いため、ＥＬ表示装置は動画表示に好まし
い。
【０２６２】また、ＥＬ表示装置は発光している部分が
電力を消費するため、発光部分が極力少なくなるように
情報を表示することが望ましい。従って、携帯情報端
末、特に携帯電話や音響再生装置のような文字情報を主
とする表示部にＥＬ表示装置を用いる場合には、非発光
部分を背景として文字情報を発光部分で形成するように
駆動することが望ましい。
電力を消費するため、発光部分が極力少なくなるように
情報を表示することが望ましい。従って、携帯情報端
末、特に携帯電話や音響再生装置のような文字情報を主
とする表示部にＥＬ表示装置を用いる場合には、非発光
部分を背景として文字情報を発光部分で形成するように
駆動することが望ましい。
【０２６３】ここで図１７（Ａ）は携帯電話であり、本
体２６０１、音声出力部２６０２、音声入力部２６０
３、表示部２６０４、操作スイッチ２６０５、アンテナ
２６０６を含む。本発明のＥＬ表示装置は表示部２６０
４に用いることができる。なお、表示部２６０４は黒色
の背景に白色の文字を表示することで携帯電話の消費電
力を抑えることができる。
体２６０１、音声出力部２６０２、音声入力部２６０
３、表示部２６０４、操作スイッチ２６０５、アンテナ
２６０６を含む。本発明のＥＬ表示装置は表示部２６０
４に用いることができる。なお、表示部２６０４は黒色
の背景に白色の文字を表示することで携帯電話の消費電
力を抑えることができる。
【０２６４】また、図１７（Ｂ）は音響再生装置、具体
的にはカーオーディオであり、本体２７０１、表示部２
７０２、操作スイッチ２７０３、２７０４を含む。本発
明のＥＬ表示装置は表示部２７０２に用いることができ
る。また、本実施例では車載用オーディオを示すが、携
帯型や家庭用の音響再生装置に用いても良い。なお、表
示部２７０２は黒色の背景に白色の文字を表示すること
で消費電力を抑えられる。これは携帯型の音響再生装置
において特に有効である。
的にはカーオーディオであり、本体２７０１、表示部２
７０２、操作スイッチ２７０３、２７０４を含む。本発
明のＥＬ表示装置は表示部２７０２に用いることができ
る。また、本実施例では車載用オーディオを示すが、携
帯型や家庭用の音響再生装置に用いても良い。なお、表
示部２７０２は黒色の背景に白色の文字を表示すること
で消費電力を抑えられる。これは携帯型の音響再生装置
において特に有効である。
【０２６５】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に用いることが可能であ
る。また、本実施例の電子機器は実施例１〜１２に示し
たいずれの構成のＥＬ表示装置を用いても良い。
く、あらゆる分野の電子機器に用いることが可能であ
る。また、本実施例の電子機器は実施例１〜１２に示し
たいずれの構成のＥＬ表示装置を用いても良い。
【０２６６】（実施例１４）実施例１１に記述したよう
にエッチング条件によって第２の形状の第１のゲート電
極（ＴａＮ）は様々な形状となる。本実施例では、図２
０（Ａ）の形状Ａと図２０（Ｂ）の形状Ｂとでシミュレ
ーションを行い、比較を行った。
にエッチング条件によって第２の形状の第１のゲート電
極（ＴａＮ）は様々な形状となる。本実施例では、図２
０（Ａ）の形状Ａと図２０（Ｂ）の形状Ｂとでシミュレ
ーションを行い、比較を行った。
【０２６７】図２０（Ａ）に実施例１１に示した形状Ａ
を示した。図２０（Ａ）は、図１９（Ｄ）と同一である
ので同じ符号を用いた。図２１は、図２０（Ａ）におい
て第１のゲート電極（ＴａＮ）の膜厚を１５ｎｍ〜４０
ｎｍとし、Ｌov長（Ｌov領域のチャネル長方向の長さ）
を０．４μｍ、０．８μｍ、１．５μｍとした場合にお
ける電子温度との関係を示すグラフである。なお、チャ
ネル長方向における不純物元素の濃度分布（半導体層表
面から深さ１０ｎｍの濃度分布）は、図２４に示したも
のを用いてシミュレーションを行った。ただし、第１の
ゲート電極側面の一部でテーパー角が変化しており、そ
の変化している箇所は、断面から見てゲート絶縁膜から
１０ｎｍの膜厚の位置であり、かつ、上面からみて第１
のゲート電極の端部から０．１３μｍ離れた位置として
シミュレーションを行った。
を示した。図２０（Ａ）は、図１９（Ｄ）と同一である
ので同じ符号を用いた。図２１は、図２０（Ａ）におい
て第１のゲート電極（ＴａＮ）の膜厚を１５ｎｍ〜４０
ｎｍとし、Ｌov長（Ｌov領域のチャネル長方向の長さ）
を０．４μｍ、０．８μｍ、１．５μｍとした場合にお
ける電子温度との関係を示すグラフである。なお、チャ
ネル長方向における不純物元素の濃度分布（半導体層表
面から深さ１０ｎｍの濃度分布）は、図２４に示したも
のを用いてシミュレーションを行った。ただし、第１の
ゲート電極側面の一部でテーパー角が変化しており、そ
の変化している箇所は、断面から見てゲート絶縁膜から
１０ｎｍの膜厚の位置であり、かつ、上面からみて第１
のゲート電極の端部から０．１３μｍ離れた位置として
シミュレーションを行った。
【０２６８】また、図２０（Ｂ）に本実施例の形状Ｂを
示す。図２０（Ｂ）は、図２０（Ａ）とは異なってお
り、側面の一部でテーパー角が変化している箇所はな
く、テーパー角γが形成されている。
示す。図２０（Ｂ）は、図２０（Ａ）とは異なってお
り、側面の一部でテーパー角が変化している箇所はな
く、テーパー角γが形成されている。
【０２６９】図２０（Ｂ）に示した第１のゲート電極１
７００においても同様にシミュレーションを行い、第１
のゲート電極（ＴａＮ）の膜厚を１５ｎｍ〜４０ｎｍと
し、Ｌov長を０．４μｍ、０．８μｍ、１．５μｍとし
た場合における電子温度との関係を図２２に示す。な
お、チャネル長方向における不純物元素の濃度分布は、
図２４に示したものを用いてシミュレーションを行っ
た。
７００においても同様にシミュレーションを行い、第１
のゲート電極（ＴａＮ）の膜厚を１５ｎｍ〜４０ｎｍと
し、Ｌov長を０．４μｍ、０．８μｍ、１．５μｍとし
た場合における電子温度との関係を図２２に示す。な
お、チャネル長方向における不純物元素の濃度分布は、
図２４に示したものを用いてシミュレーションを行っ
た。
【０２７０】また、図２０（Ｂ）に示した第１のゲート
電極１７００、即ちＴａＮ膜厚が３０ｎｍの時、図２３
にチャネル長方向の電界強度とＬov長との関係と、Ｌov
長と電子温度との関係を示した。図２３において、電界
強度と電子温度の示す傾向が、近似している。従って、
電子温度が低ければ、それだけＴＦＴの劣化の程度が小
さくなる傾向を示すと言える。
電極１７００、即ちＴａＮ膜厚が３０ｎｍの時、図２３
にチャネル長方向の電界強度とＬov長との関係と、Ｌov
長と電子温度との関係を示した。図２３において、電界
強度と電子温度の示す傾向が、近似している。従って、
電子温度が低ければ、それだけＴＦＴの劣化の程度が小
さくなる傾向を示すと言える。
【０２７１】図２２と図２１を比較した場合、図２２に
示した図２０（Ｂ）の形状のほうが低い電子温度を示し
ている。即ち、ＴＦＴの劣化の点から見れば、図２０
（Ｂ）の形状とすると、電子温度を低下させることがで
きるため望ましい。
示した図２０（Ｂ）の形状のほうが低い電子温度を示し
ている。即ち、ＴＦＴの劣化の点から見れば、図２０
（Ｂ）の形状とすると、電子温度を低下させることがで
きるため望ましい。
【０２７２】また、１．５μｍのＬov長である時に電子
温度が低いことから、Ｌov長は長いほうがよいことが読
み取れる。
温度が低いことから、Ｌov長は長いほうがよいことが読
み取れる。
【０２７３】本実施例は実施例１〜１３と自由に組み合
わせて実施することが可能である。
わせて実施することが可能である。
【０２７４】
【発明の効果】上述したように本発明では、ゲート電極
のチャネル長方向の長さ（以下単にゲート電極の幅と呼
ぶ）が異なっているため、ゲート電極をマスクとしてイ
オン注入を行うことにより、ゲート電極の厚さが異なる
ことによるイオンの侵入深さの違いを利用して、第１の
ゲート電極の下に位置する半導体層中のイオン濃度を、
第１のゲート電極の下に位置しない半導体層中のイオン
濃度より低くすることが可能である。
のチャネル長方向の長さ（以下単にゲート電極の幅と呼
ぶ）が異なっているため、ゲート電極をマスクとしてイ
オン注入を行うことにより、ゲート電極の厚さが異なる
ことによるイオンの侵入深さの違いを利用して、第１の
ゲート電極の下に位置する半導体層中のイオン濃度を、
第１のゲート電極の下に位置しない半導体層中のイオン
濃度より低くすることが可能である。
【０２７５】またマスクを用いてＬｏｆｆ領域を形成す
るために、エッチングで制御しなくてはならないのは第
１のゲート電極と第２のゲート電極の幅のみであり、Ｌ
ｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容
易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙
な位置あわせが容易になり、所望の特性を有するＴＦＴ
を作製することも容易になった。
るために、エッチングで制御しなくてはならないのは第
１のゲート電極と第２のゲート電極の幅のみであり、Ｌ
ｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容
易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙
な位置あわせが容易になり、所望の特性を有するＴＦＴ
を作製することも容易になった。
【０２７６】また従来ゲート信号線またはソース信号線
と同じ膜から形成されていた電源供給線を第２の層間絶
縁膜と第３の層間絶縁膜の間に設けている。そのために
電源供給線をゲート信号線と重ねて設けることができる
ので、開口率を上げることができる。
と同じ膜から形成されていた電源供給線を第２の層間絶
縁膜と第３の層間絶縁膜の間に設けている。そのために
電源供給線をゲート信号線と重ねて設けることができる
ので、開口率を上げることができる。
【図１】 本発明のＥＬ表示装置の作製行程を示す
図。
図。
【図２】 ＴＦＴゲート電極の拡大図。
【図３】 本発明のＥＬ表示装置の作製行程を示す
図。
図。
【図４】 本発明のＥＬ表示装置の作製行程を示す
図。
図。
【図５】 本発明のＥＬ表示装置の作製行程を示す
図。
図。
【図６】 本発明のＥＬ表示装置の作製行程を示す
図。
図。
【図７】 本発明のＥＬ表示装置の画素の上面図及び
回路図。
回路図。
【図８】 本発明のＥＬ表示装置の断面図。
【図９】 本発明のＥＬ表示装置の断面図。
【図１０】 本発明のＥＬ表示装置の断面図。
【図１１】 本発明のＥＬ表示装置の画素の上面図及び
断面図。
断面図。
【図１２】 半導体層の結晶化方法を示す図。
【図１３】 半導体層の結晶化方法を示す図。
【図１４】 半導体層の結晶化方法を示す図。
【図１５】 本発明のＥＬ表示装置の外観図及び断面
図。
図。
【図１６】 本発明のＥＬ表示装置を用いた電子機器。
【図１７】 本発明のＥＬ表示装置を用いた電子機器。
【図１８】 本発明のＥＬ表示装置のブロック図。
【図１９】 ＴＦＴゲート電極の拡大図。
【図２０】 ＴＦＴゲート電極の拡大図。
【図２１】 形状ＡにおけるＴａＮ膜厚と電子温度の関
係を示すグラフ。
係を示すグラフ。
【図２２】 形状ＢにおけるＴａＮ厚と電子温度の関係
を示すグラフ。
を示すグラフ。
【図２３】 形状Ｂにおける電子温度と横方向電界強度
との比較。
との比較。
【図２４】 形状Ａ及び形状Ｂにおけるリンの濃度分布
を示す図。
を示す図。
５０１ソース信号線 ５０２ ゲート信号線 ５０３ 電源供給線 ５０４ スイッチング用ＴＦＴ ５０５ スイッチング用ＴＦＴの半導体層 ５０６ 電流制御用ＴＦＴのゲート電極 ５０７ 電流制御用ＴＦＴ ５０８ 電流制御用ＴＦＴの半導体層 ５０９ 画素電極 ５１０ ドレイン配線 ５１１ 容量配線 ５１２ 保持容量
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｂ 33/08 Ｈ０１Ｌ 29/78 ６１６Ａ 33/14 ６１７Ｋ ６１７Ｌ (72)発明者 小野 幸治 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 荒尾 達也 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内
Claims (26)
- 【請求項１】絶縁表面上に形成された半導体層と、前記
半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に
接する第１のゲート電極と、前記第１のゲート電極に接
する第２のゲート電極とを有する半導体表示装置であっ
て、 前記半導体層は、チャネル形成領域と、前記チャネル形
成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
ソース領域及びドレイン領域とを有しており、 チャネル長の方向における前記第１のゲート電極の幅
は、チャネル長の方向における前記第２のゲート電極の
幅より広く、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
１のゲート電極と重なっていることを特徴とする半導体
表示装置。 - 【請求項２】絶縁表面上に形成された半導体層と、前記
半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に
接する第１のゲート電極と、前記第１のゲート電極に接
する第２のゲート電極とを有する半導体表示装置であっ
て、 前記半導体層は、チャネル形成領域と、前記チャネル形
成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
ソース領域及びドレイン領域とを有しており、チャネル
長の方向における前記第１のゲート電極の幅は、チャネ
ル長の方向における前記第２のゲート電極の幅より広
く、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
１のゲート電極と重なっており、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
前記第２のゲート電極と重なっていることを特徴とする
半導体表示装置。 - 【請求項３】絶縁表面上に形成された半導体層と、前記
半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に
接する第１のゲート電極と、前記第１のゲート電極に接
する第２のゲート電極と、ＥＬ素子とを有する半導体表
示装置であって、 前記半導体層は、チャネル形成領域と、前記チャネル形
成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
ソース領域及びドレイン領域とを有しており、 チャネル長の方向における前記第１のゲート電極の幅
は、チャネル長の方向における前記第２のゲート電極の
幅より広く、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
１のゲート電極と重なっており、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
前記第２のゲート電極と重なっており、 前記ＥＬ素子は陽極と、陰極と、前記陽極と前記陰極と
の間に設けられたＥＬ層とを有しており、 前記ドレイン領域は、前記陽極もしくは前記陰極と電気
的に接続されていることを特徴とする半導体表示装置。 - 【請求項４】絶縁表面上に形成された半導体層と、該半
導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接
する第１のゲート電極と、前記第１のゲート電極に接す
る第２のゲート電極とを含むＴＦＴを有する半導体表示
装置であって、 チャネル長の方向における前記第１のゲート電極の幅
は、チャネル長の方向における前記第２のゲート電極の
幅より広く、 前記第１のゲート電極は、端部における断面の形状がテ
ーパーであり、 前記半導体層は、チャネル形成領域と、前記チャネル形
成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
ソース領域及びドレイン領域とを有しており、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
１のゲート電極と重なっており、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
前記第２のゲート電極と重なっていることを特徴とする
半導体表示装置。 - 【請求項５】請求項１乃至請求項４のいずれか１項にお
いて、前記ＬＤＤ領域は前記第２のゲート電極をマスク
として前記半導体層に前記不純物を添加することによ
り、自己整合的に形成されていることを特徴とする半導
体表示装置。 - 【請求項６】請求項１乃至請求項５のいずれか１項にお
いて、前記ＬＤＤ領域における不純物濃度は、少なくと
も１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を
有する領域を含んでおり、チャネル形成領域からの距離
が増大するとともに不純物濃度が増加することを特徴と
する半導体表示装置。 - 【請求項７】絶縁表面上に形成された半導体層と、該半
導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接
する第１のゲート電極と、前記第１のゲート電極に接す
る第２のゲート電極とをそれぞれ含むスイッチング用Ｔ
ＦＴ及び駆動回路用ＴＦＴを有する半導体表示装置であ
って、 チャネル長の方向における前記第１のゲート電極の幅
は、チャネル長の方向における前記第２のゲート電極の
幅より広く、 前記スイッチング用ＴＦＴの半導体層は、前記ゲート絶
縁膜を間に挟んで前記第２のゲート電極と重なるチャネ
ル形成領域と、前記チャネル形成領域に接し、かつ前記
ゲート絶縁膜を間に挟んで前記第１のゲート電極と重な
る第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する
第２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソ
ース領域及びドレイン領域とを有しており、 前記駆動回路用ＴＦＴの半導体層は、前記ゲート絶縁膜
を間に挟んで前記第２のゲート電極と重なるチャネル形
成領域と、該チャネル形成領域と接し、かつ前記ゲート
絶縁膜を間に挟んで前記第１のゲート電極と重なる第３
のＬＤＤ領域と、該第３のＬＤＤ領域と接するソース領
域またはドレイン領域とを含むことを特徴とする半導体
表示装置。 - 【請求項８】絶縁表面上に形成された半導体層と、該半
導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接
する第１のゲート電極と、前記第１のゲート電極に接す
る第２のゲート電極とをそれぞれ含むスイッチング用Ｔ
ＦＴ及び駆動回路用ＴＦＴを有する半導体表示装置であ
って、 チャネル長の方向における前記第１のゲート電極の幅
は、チャネル長の方向における前記第２のゲート電極の
幅より広く、 前記第１のゲート電極は、端部における断面の形状がテ
ーパーであり、 前記スイッチング用ＴＦＴの半導体層は、前記ゲート絶
縁膜を間に挟んで前記第２のゲート電極と重なるチャネ
ル形成領域と、前記チャネル形成領域に接し、かつ前記
ゲート絶縁膜を間に挟んで前記第１のゲート電極と重な
る第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する
第２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソ
ース領域及びドレイン領域とを有しており、 前記駆動回路用ＴＦＴの半導体層は、前記ゲート絶縁膜
を間に挟んで前記第２のゲート電極と重なるチャネル形
成領域と、該チャネル形成領域と接し、かつ前記ゲート
絶縁膜を間に挟んで前記第１のゲート電極と重なる第３
のＬＤＤ領域と、該第３のＬＤＤ領域と接するソース領
域またはドレイン領域とを含むことを特徴とする半導体
表示装置。 - 【請求項９】請求項７または請求項８において、前記第
１のＬＤＤ領域における不純物濃度は、少なくとも１×
１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する
領域を含んでおり、チャネル形成領域からの距離が増大
するとともに不純物濃度が増加することを特徴とする半
導体表示装置。 - 【請求項１０】請求項７乃至請求項９のいずれか１項に
おいて、前記第３のＬＤＤ領域における不純物濃度は、
少なくとも１×１０17〜１×１０18／ｃｍ3の範囲で濃
度勾配を有する領域を含んでおり、チャネル形成領域か
らの距離が増大するとともに不純物濃度が増加すること
を特徴とする半導体表示装置。 - 【請求項１１】請求項７乃至請求項１０のいずれか１項
において、前記第１のＬＤＤ領域または前記第３のＬＤ
Ｄ領域は、前記第２のゲート電極をマスクとして前記半
導体層に前記不純物を添加することにより、自己整合的
に形成されていることを特徴とする半導体表示装置。 - 【請求項１２】絶縁表面上に形成された半導体層と、ゲ
ート絶縁膜と、第１のゲート電極と、第２のゲート電極
と、第１の配線と、第２の配線と、第１の層間絶縁膜
と、第２の層間絶縁膜と、中間配線とを有する半導体表
示装置であって、 前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面
上に形成されており、 前記第１のゲート電極及び前記第１の配線は前記ゲート
絶縁膜に接して形成されており、 前記第２のゲート電極と前記第２の配線とは、それぞれ
前記第１のゲート電極と前記第１の配線とに接して形成
されており、 前記第１のゲート電極及び前記第１の配線は第１の導電
膜から形成されており、 前記第２のゲート電極及び前記第２の配線は第２の導電
膜から形成されており、 前記第１の層間絶縁膜は、前記第１及び第２のゲート電
極と、前記第１及び第２の配線と、前記ゲート絶縁膜と
を覆って形成されており、 前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形
成されており、 前記中間配線は、前記第２の層間絶縁膜に設けられたコ
ンタクトホールを介して前記第１の層間絶縁膜に接する
ように、前記第２の層間絶縁膜を覆って形成されてお
り、 前記中間配線は前記コンタクトホールにおいて、前記第
１の層間絶縁膜を間に介して前記第２の配線と重なって
おり、 前記半導体層は、チャネル形成領域と、前記チャネル形
成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
ソース領域及びドレイン領域とを有しており、 チャネル長の方向における前記第１のゲート電極の幅
は、チャネル長の方向における前記第２のゲート電極の
幅より広く、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
前記第２のゲート電極と重なっており、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
１のゲート電極と重なることを特徴とする半導体表示装
置。 - 【請求項１３】絶縁表面上に形成された半導体層と、ゲ
ート絶縁膜と、第１のゲート電極と、第２のゲート電極
と、第１の配線と、第２の配線と、第１の層間絶縁膜
と、第２の層間絶縁膜と、中間配線と、ＥＬ素子とを有
する半導体表示装置であって、 前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面
上に形成されており、 前記第１のゲート電極及び前記第１の配線は前記ゲート
絶縁膜に接して形成されており、 前記第２のゲート電極と前記第２の配線とは、それぞれ
前記第１のゲート電極と前記第１の配線とに接して形成
されており、 前記第１のゲート電極及び前記第１の配線は第１の導電
膜から形成されており、 前記第２のゲート電極及び前記第２の配線は第２の導電
膜から形成されており、 前記第１の層間絶縁膜は、前記第１及び第２のゲート電
極と、前記第１及び第２の配線と、前記ゲート絶縁膜と
を覆って形成されており、 前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形
成されており、 前記中間配線は、前記第２の層間絶縁膜に設けられた第
１のコンタクトホールを介して前記第１の層間絶縁膜に
接するように、前記第２の層間絶縁膜を覆って形成され
ており、 前記中間配線は前記第１のコンタクトホールにおいて、
前記第１の層間絶縁膜を間に介して前記第２の配線と重
なっており、 前記半導体層は、チャネル形成領域と、前記チャネル形
成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
ソース領域及びドレイン領域とを有しており、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
１のゲート電極と重なっており、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
前記第２のゲート電極と重なっており、 前記中間配線は、前記ゲート絶縁膜と、前記第１の層間
絶縁膜と、第２の層間絶縁膜とに設けられた第２のコン
タクトホールを介して前記ソース領域に接続されてお
り、 前記ＥＬ素子は陽極と、陰極と、前記陽極と前記陰極と
の間に設けられたＥＬ層とを有しており、 前記ドレイン領域は、前記陽極もしくは前記陰極と電気
的に接続されていることを特徴とする半導体表示装置。 - 【請求項１４】絶縁表面上に形成された半導体層と、ゲ
ート絶縁膜と、第１のゲート電極と、第２のゲート電極
と、第１の配線と、第２の配線と、第１の層間絶縁膜
と、第２の層間絶縁膜と、中間配線と、遮蔽膜とを有す
る半導体表示装置であって、 前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面
上に形成されており、 前記第１のゲート電極及び前記第１の配線は前記ゲート
絶縁膜に接して形成されており、 前記第２のゲート電極と前記第２の配線とは、それぞれ
前記第１のゲート電極と前記第１の配線とに接して形成
されており、 前記第１のゲート電極及び前記第１の配線は第１の導電
膜から形成されており、 前記第２のゲート電極及び前記第２の配線は第２の導電
膜から形成されており、 前記第１の層間絶縁膜は、前記第１及び第２のゲート電
極と、前記第１及び第２の配線と、前記ゲート絶縁膜と
を覆って形成されており、 前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形
成されており、 前記中間配線は、前記第２の層間絶縁膜に設けられたコ
ンタクトホールを介して前記第１の層間絶縁膜に接する
ように、前記第２の層間絶縁膜を覆って形成されてお
り、 前記中間配線は前記コンタクトホールにおいて、前記第
１の層間絶縁膜を間に介して前記第２の配線と重なって
おり、 前記半導体層は、チャネル形成領域と、前記チャネル形
成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
ソース領域及びドレイン領域とを有しており、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
１のゲート電極と重なっており、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
前記第２のゲート電極と重なっており、 前記遮蔽膜は前記中間配線と同じ導電膜から形成されて
おり、 前記遮蔽膜は前記チャネル形成領域と重なるように前記
第２の層間絶縁膜上に形成されていることを特徴とする
半導体表示装置。 - 【請求項１５】絶縁表面上に形成された半導体層と、ゲ
ート絶縁膜と、第１のゲート電極と、第２のゲート電極
と、第１の配線と、第２の配線と、第１の層間絶縁膜
と、第２の層間絶縁膜と、中間配線と、遮蔽膜と、ＥＬ
素子とを有する半導体表示装置であって、 前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面
上に形成されており、 前記第１のゲート電極及び前記第１の配線は前記ゲート
絶縁膜に接して形成されており、 前記第２のゲート電極と前記第２の配線とは、それぞれ
前記第１のゲート電極と前記第１の配線とに接して形成
されており、 前記第１のゲート電極及び前記第１の配線は第１の導電
膜から形成されており、 前記第２のゲート電極及び前記第２の配線は第２の導電
膜から形成されており、 前記第１の層間絶縁膜は、前記第１及び第２のゲート電
極と、前記第１及び第２の配線と、前記ゲート絶縁膜と
を覆って形成されており、 前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形
成されており、 前記中間配線は、前記第２の層間絶縁膜に設けられた第
１のコンタクトホールを介して前記第１の層間絶縁膜に
接するように、前記第２の層間絶縁膜を覆って形成され
ており、 前記中間配線は前記第１のコンタクトホールにおいて、
前記第１の層間絶縁膜を間に介して前記第２の配線と重
なっており、 前記半導体層は、チャネル形成領域と、前記チャネル形
成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
ソース領域及びドレイン領域とを有しており、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
１のゲート電極と重なっており、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
前記第２のゲート電極と重なっており、 前記中間配線は、前記ゲート絶縁膜と、前記第１の層間
絶縁膜と、第２の層間絶縁膜とに設けられた第２のコン
タクトホールを介して前記ソース領域に接続されてお
り、 前記遮蔽膜は前記中間配線と同じ導電膜から形成されて
おり、 前記遮蔽膜は前記チャネル形成領域と重なるように前記
第２の層間絶縁膜上に形成されており、 前記ＥＬ素子は陽極と、陰極と、前記陽極と前記陰極と
の間に設けられたＥＬ層とを有しており、 前記ドレイン領域は、前記陽極もしくは前記陰極と電気
的に接続されていることを特徴とする半導体表示装置。 - 【請求項１６】基板上に形成された遮蔽膜と、前記遮蔽
膜を覆って前記基板上に形成された絶縁膜と、前記絶縁
膜上に形成された半導体層と、前記半導体層に接するゲ
ート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート
電極と、前記第１のゲート電極に接する第２のゲート電
極とを有する半導体表示装置であって、 前記半導体層は、チャネル形成領域と、前記チャネル形
成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
ソース領域及びドレイン領域とを有しており、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
１のゲート電極と重なっており、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
前記第２のゲート電極と重なっており、 前記遮蔽膜は前記絶縁膜を介して前記チャネル形成領域
と重なることを特徴とする半導体表示装置。 - 【請求項１７】基板上に形成された遮蔽膜と、前記遮蔽
膜を覆って前記基板上に形成された絶縁膜と、前記絶縁
膜上に形成された半導体層と、前記半導体層に接するゲ
ート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート
電極と、前記第１のゲート電極に接する第２のゲート電
極と、ＥＬ素子とを有する半導体表示装置であって、 前記半導体層は、チャネル形成領域と、前記チャネル形
成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接する
ソース領域及びドレイン領域とを有しており、 前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第
１のゲート電極と重なっており、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
前記第２のゲート電極と重なっており、 前記遮蔽膜は前記絶縁膜を介して前記チャネル形成領域
と重なっており、 前記ＥＬ素子は陽極と、陰極と、前記陽極と前記陰極と
の間に設けられたＥＬ層とを有しており、 前記ドレイン領域は、前記陽極もしくは前記陰極と電気
的に接続されていることを特徴とする半導体表示装置。 - 【請求項１８】請求項１６または請求項１７において、
前記絶縁膜はＣＭＰ研磨によって平坦化されていること
を特徴とする半導体表示装置。 - 【請求項１９】請求項１乃至請求項１８のいずれか１項
に記載の前記半導体表示装置を用いることを特徴とする
ビデオカメラ。 - 【請求項２０】請求項１乃至請求項１８のいずれか１項
に記載の前記半導体表示装置を用いることを特徴とする
画像再生装置。 - 【請求項２１】請求項１乃至請求項１８のいずれか１項
に記載の前記半導体表示装置を用いることを特徴とする
ヘッドマウントディスプレイ。 - 【請求項２２】請求項１乃至請求項１８のいずれか１項
に記載の前記半導体表示装置を用いることを特徴とする
パーソナルコンピュータ。 - 【請求項２３】絶縁表面上に半導体層を形成する工程
と、 前記半導体層に接するようにゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜に接するように第１の導電膜を形成す
る工程と、 前記第１の導電膜に接するように第２の導電膜を形成す
る工程と、 前記第１の導電膜と前記第２の導電膜をパターニングし
て第１のゲート電極と第２のゲート電極とを形成する工
程と、 前記半導体層の前記第１及び第２のゲート電極が形成さ
れている方から前記半導体層に第１の不純物を添加する
工程と、 前記第１のゲート電極と前記第２のゲート電極とを覆っ
て前記半導体層上にマスクを形成し、前記半導体層の前
記マスクが形成されている方から前記第１の不純物と同
じ導電型を有する第２の不純物を添加することで、前記
半導体層中にチャネル形成領域と、前記チャネル形成領
域に接する第１のＬＤＤ領域と、前記第１のＬＤＤ領域
に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領域に
接するソース領域及びドレイン領域とを形成する工程
と、を有する半導体表示装置の作製方法であって、 チャネル長方向において、前記第１のゲート電極は前記
第２のゲート電極よりも長く、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
前記第２のゲート電極と重なっており、 前記第１のＬＤＤ領域は前記ゲート絶縁膜を間に挟んで
前記第１のゲート電極と重なっていることを特徴とする
半導体表示装置の作製方法。 - 【請求項２４】絶縁表面上に半導体層を形成する工程
と、 前記半導体層に接するようにゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜に接するように第１の導電膜を形成す
る工程と、 前記第１の導電膜に接するように第２の導電膜を形成す
る工程と、 前記第１の導電膜と前記第２の導電膜をパターニングし
て第１のゲート電極と第２のゲート電極とを形成する工
程と、 前記半導体層の前記第１及び第２のゲート電極の形成さ
れている方から前記半導体層に第１の不純物を添加する
工程と、 前記第１のゲート電極と前記第２のゲート電極とを覆っ
て前記半導体層上にマスクを形成し、前記半導体層の前
記マスクが形成されている方から前記第１の不純物と同
じ導電型を有する第２の不純物を添加することで、前記
半導体層中にチャネル形成領域と、前記チャネル形成領
域に接する第１のＬＤＤ領域と、前記第１のＬＤＤ領域
に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領域に
接するソース領域及びドレイン領域とを形成する工程
と、を有する半導体表示装置の作製方法であって、 チャネル長方向において、前記第１のゲート電極は前記
第２のゲート電極よりも長く、 前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで
前記第２のゲート電極と重なっており、 前記第１のＬＤＤ領域は前記ゲート絶縁膜を間に挟んで
前記第１のゲート電極と重なっていることを特徴とする
半導体表示装置の作製方法。 - 【請求項２５】絶縁表面上に半導体層を形成する工程
と、 前記半導体層に接するようにゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜に接するように第１の形状の第１の導
電層と、第１の形状の第２の導電層とを形成する工程
と、 前記第１の形状の第１の導電層、前記第１の形状の第２
の導電層をエッチングして、テーパー部を有する第１の
ゲート電極と、第２のゲート電極を形成する工程と、 前記ゲート絶縁膜を通過させて前記半導体層に一導電型
を付与する不純物元素を添加し、第２のＬＤＤ領域を形
成すると同時に、前記第１のゲート電極のテーパ−部を
通過させて前記半導体層に一導電型を付与する不純物元
素を添加し、前記半導体層の端部に向かって不純物濃度
が増加する第１のＬＤＤ領域を形成する工程と、 前記テーパー部を有する第１のゲート電極と第２のゲー
ト電極をマスクとして一導電型を付与する不純物元素を
添加してソース領域及びドレイン領域を形成する工程
と、 を有する半導体表示装置の作製方法。 - 【請求項２６】絶縁表面上に半導体層を形成する工程
と、 前記半導体層に接するようにゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜に接するように第１の導電膜を形成す
る工程と、 前記第１の導電膜に接するように第２の導電膜を形成す
る工程と、 前記第２の導電膜をエッチングし、第１の形状の第２の
導電層とを形成する工程と、 前記第１の導電膜をエッチングし、第１の形状の第１の
導電層を形成する工程と、 前記第１の形状の第１の導電層、前記第１の形状の第２
の導電層をエッチングして、テーパー部を有する第１の
ゲート電極と、第２のゲート電極とを形成する工程と、 前記ゲート絶縁膜を通過させて前記半導体層に一導電型
を付与する不純物元素を添加し、第２のＬＤＤ領域を形
成すると同時に、前記第１のゲート電極のテーパ−部を
通過させて前記半導体層に一導電型を付与する不純物元
素を添加し、前記半導体層の端部に向かって不純物濃度
が増加する第１のＬＤＤ領域を形成する工程と、 前記テーパー部を有する第１のゲート電極と第２のゲー
ト電極をマスクとして一導電型を付与する不純物元素を
添加してソース領域及びドレイン領域を形成する工程
と、を有する半導体表示装置の作製方法。
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