JPH02105422A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH02105422A JPH02105422A JP25706488A JP25706488A JPH02105422A JP H02105422 A JPH02105422 A JP H02105422A JP 25706488 A JP25706488 A JP 25706488A JP 25706488 A JP25706488 A JP 25706488A JP H02105422 A JPH02105422 A JP H02105422A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳトランジスタを構成要素とする半導体集
積回路装置の製造方法、とくにソースおよびドレインと
配線とが接続穴を介して接続するこの接続穴の製造方法
に関する。
積回路装置の製造方法、とくにソースおよびドレインと
配線とが接続穴を介して接続するこの接続穴の製造方法
に関する。
配線とソースおよびドレインとが接続穴を介して接続す
るＭＯＳ）ランジスタの接続穴の製造方法として、本出
願人は特願昭６２−９９８８２号として先に提案した。
るＭＯＳ）ランジスタの接続穴の製造方法として、本出
願人は特願昭６２−９９８８２号として先に提案した。
この提案したＭＯＳトランジスタの製造方法を第２図を
用いて説明する。
用いて説明する。
まず第２図［ａ）に示すように、半導体基板１２の素子
領域１４上に耐酸化膜（図示せず）を設は酸化処理を行
なう、いわゆる選択酸化を行なうことにより素子分離領
域１６に素子分離絶縁膜１８を形成する。その後ゲート
絶縁膜２０とゲート材料２２と上面絶縁膜２６とを形成
する。さらに全面に感光性樹脂を形成し、ホトマスクを
用いて露光し、現像を行ないバターニングされた感光性
樹脂４６を形成する。
領域１４上に耐酸化膜（図示せず）を設は酸化処理を行
なう、いわゆる選択酸化を行なうことにより素子分離領
域１６に素子分離絶縁膜１８を形成する。その後ゲート
絶縁膜２０とゲート材料２２と上面絶縁膜２６とを形成
する。さらに全面に感光性樹脂を形成し、ホトマスクを
用いて露光し、現像を行ないバターニングされた感光性
樹脂４６を形成する。
次に第２図（ｂ）に示すように、この感光性樹脂４６を
エツチングマスクにして上面絶縁膜２６とゲート材料２
２とをエツチングし、上面に上面絶縁膜２６を備えたゲ
ート２４を形成する。その後全面に絶縁膜６６を形成す
る。
エツチングマスクにして上面絶縁膜２６とゲート材料２
２とをエツチングし、上面に上面絶縁膜２６を備えたゲ
ート２４を形成する。その後全面に絶縁膜６６を形成す
る。
次に第２図＋（Ｊに示すように、ゲート２４を跨ぐよう
な形状の開口部を有する感光性樹脂４６をエツチングマ
スクとして、絶縁膜６６を異方性イオンエツチングする
。この異方性イオンエツチングにて、ゲート２４と上面
絶縁膜２６との側壁に絶縁膜６６からなる側壁膜３８、
および接続穴６４を形成する。この絶縁膜６６のエツチ
ングされずに残った領域は、中間絶縁膜６２となる。側
壁膜６８の側壁膜長さ４０は絶縁膜６６の膜厚と同一寸
法となり、絶縁膜６６の膜厚により側壁膜長さ４０を制
御することができる。
な形状の開口部を有する感光性樹脂４６をエツチングマ
スクとして、絶縁膜６６を異方性イオンエツチングする
。この異方性イオンエツチングにて、ゲート２４と上面
絶縁膜２６との側壁に絶縁膜６６からなる側壁膜３８、
および接続穴６４を形成する。この絶縁膜６６のエツチ
ングされずに残った領域は、中間絶縁膜６２となる。側
壁膜６８の側壁膜長さ４０は絶縁膜６６の膜厚と同一寸
法となり、絶縁膜６６の膜厚により側壁膜長さ４０を制
御することができる。
次に第２図（ｄ）に示すように、この接続穴６４とゲー
ト２４とに整合した領域に半導体基板１２と逆導電型の
不純物を導入して、ソース２８とドレイン６０を形成す
る。
ト２４とに整合した領域に半導体基板１２と逆導電型の
不純物を導入して、ソース２８とドレイン６０を形成す
る。
次に第２図（ｅ）に示すように、全面に配線材料４２を
形成し、配線形状にバターニングされた感光性樹脂４６
を形成し、この感光性樹脂４６をエツチングマスクとし
て配線材料４２をエツチングし、第２図＋ｆ）に示す配
線４４を形成してＭＯＳトランジスタを得る。
形成し、配線形状にバターニングされた感光性樹脂４６
を形成し、この感光性樹脂４６をエツチングマスクとし
て配線材料４２をエツチングし、第２図＋ｆ）に示す配
線４４を形成してＭＯＳトランジスタを得る。
第２図を用いて説明したＭＯＳ）ランジスタにおいては
、ゲート２４を跨ぐように形成した接続穴６４とゲート
２４とに整合した領域に不純物を注入してソース２８と
ドレイン６０とを形成しているため、ＭＯＳ）ランジス
タが微細化され、半導体集積回路装置が高集積化され、
さらにソース抵抗、ドレイン抵抗の低減によるドレイン
電流の向上と、そのうえソース、ドレイン接合容量の低
減とにより半導体集積回路装置の高速化が達成される。
、ゲート２４を跨ぐように形成した接続穴６４とゲート
２４とに整合した領域に不純物を注入してソース２８と
ドレイン６０とを形成しているため、ＭＯＳ）ランジス
タが微細化され、半導体集積回路装置が高集積化され、
さらにソース抵抗、ドレイン抵抗の低減によるドレイン
電流の向上と、そのうえソース、ドレイン接合容量の低
減とにより半導体集積回路装置の高速化が達成される。
ＭＯＳ）ランジスタが動作するためには、ソース２８お
よびドレイン６０の領域がゲート２４下部にまで達して
いる必要がある。このため第２図ｔＣ）に示す絶縁膜３
６の膜厚で制御さｒる側壁膜長さ４０を小さくし、ソー
ス２８およびドレイン６０の拡散深さが浅い、すなわち
微細化したＭＯＳトランジスタを形成すると、必然的に
絶縁膜６６からなる中間絶縁膜６２が薄（なり寄生ＭＯ
Ｓトランジスタが形成されるという問題点が発生する。
よびドレイン６０の領域がゲート２４下部にまで達して
いる必要がある。このため第２図ｔＣ）に示す絶縁膜３
６の膜厚で制御さｒる側壁膜長さ４０を小さくし、ソー
ス２８およびドレイン６０の拡散深さが浅い、すなわち
微細化したＭＯＳトランジスタを形成すると、必然的に
絶縁膜６６からなる中間絶縁膜６２が薄（なり寄生ＭＯ
Ｓトランジスタが形成されるという問題点が発生する。
上記課題を解決して寄生ＭＯ８）ランジスタが形成され
ず、しかも微細化したＭＯＳ）ランジスタを形成するこ
とができる製造方法を提供することが、本発明の目的で
ある。
ず、しかも微細化したＭＯＳ）ランジスタを形成するこ
とができる製造方法を提供することが、本発明の目的で
ある。
上記目的を達成するため本発明における半導体集積回路
装置の製造方法は、下記記載の工程よりなる。
装置の製造方法は、下記記載の工程よりなる。
第１導電型を有する半導体基板の素子領域周囲の素子分
離領域に素子分離絶縁膜を形成する工程と、ゲート絶縁
膜とゲート材料と上面絶縁膜とを形成しホトエツチング
によりゲートを形成する工程と、このゲートと上面絶縁
膜と素子分離絶縁膜とに整合した領域に第２導電型を有
する不純物を導入してソースとドレインとを形成する工
程と、全面に中間絶縁膜を形成しゲートを跨ぎソースと
ドレイン上に接続穴を形成する工程と、全面に絶縁膜を
形成し異方性イオンエツチングを行ないゲート側壁およ
び中間絶縁膜開口端側壁に絶縁膜からなる［！：膜を形
成する工程と、全面に配線材料を形成しホトエツチング
により配線を形成する工程とを有する。
離領域に素子分離絶縁膜を形成する工程と、ゲート絶縁
膜とゲート材料と上面絶縁膜とを形成しホトエツチング
によりゲートを形成する工程と、このゲートと上面絶縁
膜と素子分離絶縁膜とに整合した領域に第２導電型を有
する不純物を導入してソースとドレインとを形成する工
程と、全面に中間絶縁膜を形成しゲートを跨ぎソースと
ドレイン上に接続穴を形成する工程と、全面に絶縁膜を
形成し異方性イオンエツチングを行ないゲート側壁およ
び中間絶縁膜開口端側壁に絶縁膜からなる［！：膜を形
成する工程と、全面に配線材料を形成しホトエツチング
により配線を形成する工程とを有する。
以下図面を用いて本発明の詳細な説明する。
第１図（ａ）〜（鉛は本発明における半導体集積回路装
置の製造方法を工程順に示す断面図である。以下Ｎチャ
ネルＭＯ８）ランジスタを製造する例で説明する。
置の製造方法を工程順に示す断面図である。以下Ｎチャ
ネルＭＯ８）ランジスタを製造する例で説明する。
まず第１図（ａ）に示すように、不純物濃度が２Ｘ １
０ｍ５ａｔｏｍｓ／ ｉ程度（７）Ｐ型シリコンカラ成
る半導２体基板１２の素子領域１４周囲の素子分離領域
１６に、酸化シリコン膜からなる素子分離絶縁膜１８を
形成する。その後酸素分圧９．５ａｔｍの酸素と窒素と
の混合雰囲気中で、温度１０００度Ｃで時間３０分間の
酸化処理を行ない半導体基板１２表面に、酸化シリコン
からなる膜厚３０ｎｍのゲート絶縁膜２０を形成する。
０ｍ５ａｔｏｍｓ／ ｉ程度（７）Ｐ型シリコンカラ成
る半導２体基板１２の素子領域１４周囲の素子分離領域
１６に、酸化シリコン膜からなる素子分離絶縁膜１８を
形成する。その後酸素分圧９．５ａｔｍの酸素と窒素と
の混合雰囲気中で、温度１０００度Ｃで時間３０分間の
酸化処理を行ない半導体基板１２表面に、酸化シリコン
からなる膜厚３０ｎｍのゲート絶縁膜２０を形成する。
その後化学気相成長法（以下ＣＶＤ法と記す）により、
ゲート材料として多結晶シリコン膜を膜厚４００ｎｍ形
成する。さらにこのゲート材料上に上面絶縁膜２６とし
て、たとえば膜厚が２００ｎｍの窒化シリコン膜をＣＶ
Ｄ法により形成する。その後この上面絶縁膜２６上に感
光性樹脂（図示せず）を形成し、この感光性樹脂をエツ
チングマスクとして、上面絶縁膜２６とゲート材料とゲ
ート絶縁膜２０とをエツチングし、上面に上面絶縁膜２
６を備えたゲート２４を形成する。
ゲート材料として多結晶シリコン膜を膜厚４００ｎｍ形
成する。さらにこのゲート材料上に上面絶縁膜２６とし
て、たとえば膜厚が２００ｎｍの窒化シリコン膜をＣＶ
Ｄ法により形成する。その後この上面絶縁膜２６上に感
光性樹脂（図示せず）を形成し、この感光性樹脂をエツ
チングマスクとして、上面絶縁膜２６とゲート材料とゲ
ート絶縁膜２０とをエツチングし、上面に上面絶縁膜２
６を備えたゲート２４を形成する。
次に第１図（ｂ）に示すように、ゲート２４と素子分離
絶縁膜１８とに整合した領域に、加速エネルギー５０
ｋｅＶイオン注入量３Ｘ １０”１ｏｎｓ ／ｃｎ！の
条件で砒素をイオン注入して、半導体基板１２の導電型
と逆導電型を有するソース２８とドレイン６０とを形成
する。
絶縁膜１８とに整合した領域に、加速エネルギー５０
ｋｅＶイオン注入量３Ｘ １０”１ｏｎｓ ／ｃｎ！の
条件で砒素をイオン注入して、半導体基板１２の導電型
と逆導電型を有するソース２８とドレイン６０とを形成
する。
次に第１図（Ｃ）に示すように、全面に中間絶縁膜６２
として例えば膜厚４００ｎｍの酸化シリコン膜をＣＶＤ
法により形成する。中間絶縁膜６２としては酸化シリコ
ン膜のほかに、リンを添加した酸化シリコン膜、ボロン
を添加した酸化シリコン膜、ボロンとリンとを添加した
酸化シリコン膜、窒化シリコン膜、塗布絶縁膜、あるい
は上記被膜の積層膜で構成しても良い。その後窒素雰囲
気中で温度１０００度Ｃ１時間３０分間の熱処理を行な
うことにより不純物を活性化する。
として例えば膜厚４００ｎｍの酸化シリコン膜をＣＶＤ
法により形成する。中間絶縁膜６２としては酸化シリコ
ン膜のほかに、リンを添加した酸化シリコン膜、ボロン
を添加した酸化シリコン膜、ボロンとリンとを添加した
酸化シリコン膜、窒化シリコン膜、塗布絶縁膜、あるい
は上記被膜の積層膜で構成しても良い。その後窒素雰囲
気中で温度１０００度Ｃ１時間３０分間の熱処理を行な
うことにより不純物を活性化する。
次に第１図（ｄ）に示すように、感光性樹脂をエツチン
グマスクにして中間絶縁膜６２をエツチングして、ゲー
ト２４を跨ぎソース２８上とドレイン６０上とに接続穴
６４を形成する。この接続穴６４のエツチングは、湿式
エツチング、あるいは乾式エツチング、または湿式と乾
式エツチングとを組合せて、ゲート２４側暗に中間絶縁
膜６２のエツチング残りが発生しないようにする。この
接続穴６４のチャネル幅方向における平面寸法は、素子
領域よりやや小さくすれば良い。このようにソース２８
とドレイン６０の接続穴６４を、ソース２８上とドレイ
ン６０上とにそれぞれ個別に微細な大きさの接続穴を設
けず、ゲート２４を跨ぐように大きな接続穴６４を形成
することにより、接続穴形成のためのホトエツチング工
程が容易になる。
グマスクにして中間絶縁膜６２をエツチングして、ゲー
ト２４を跨ぎソース２８上とドレイン６０上とに接続穴
６４を形成する。この接続穴６４のエツチングは、湿式
エツチング、あるいは乾式エツチング、または湿式と乾
式エツチングとを組合せて、ゲート２４側暗に中間絶縁
膜６２のエツチング残りが発生しないようにする。この
接続穴６４のチャネル幅方向における平面寸法は、素子
領域よりやや小さくすれば良い。このようにソース２８
とドレイン６０の接続穴６４を、ソース２８上とドレイ
ン６０上とにそれぞれ個別に微細な大きさの接続穴を設
けず、ゲート２４を跨ぐように大きな接続穴６４を形成
することにより、接続穴形成のためのホトエツチング工
程が容易になる。
次に第１図（ｅｌに示すように、絶縁膜６６として例え
ば膜厚２００ｎｍの窒化シリコン膜をＣＶＤ法により全
面に形成する。この絶縁膜６６としては窒化シリコン膜
のほかに、酸化シリコン膜、あるいは前述の不純物を添
加した酸化シリコン膜でも適用できる。
ば膜厚２００ｎｍの窒化シリコン膜をＣＶＤ法により全
面に形成する。この絶縁膜６６としては窒化シリコン膜
のほかに、酸化シリコン膜、あるいは前述の不純物を添
加した酸化シリコン膜でも適用できる。
次にこの絶縁膜６６を異方性イオンエツチングすること
により、第１図ｔｆ）に示すように、ゲート２４側壁お
よび中間絶縁膜６２開ロ側啼に絶縁膜６６からなる側壁
膜６８を形成する。この異方性イオンエツチングにおい
ては、エツチング反応を引き起こすイオンが、半導体基
板１２表面に対して垂直方向に加速されながら反応する
ので、絶縁膜６６は半導体基板１２表面の垂直方向にの
み一千ツチングされ、エツチングされない領域として側
壁膜６８が形成される。側壁膜６８の側壁膜長さ４０は
、前述のようにイオンの加速方向にのみ絶縁膜６６がエ
ツチングされるので、絶縁膜６６の堆積膜厚がそのまま
側壁膜長さ４０となる。すなわち絶縁膜６６の堆積膜厚
により側壁膜長さ４０を制御することができる。
により、第１図ｔｆ）に示すように、ゲート２４側壁お
よび中間絶縁膜６２開ロ側啼に絶縁膜６６からなる側壁
膜６８を形成する。この異方性イオンエツチングにおい
ては、エツチング反応を引き起こすイオンが、半導体基
板１２表面に対して垂直方向に加速されながら反応する
ので、絶縁膜６６は半導体基板１２表面の垂直方向にの
み一千ツチングされ、エツチングされない領域として側
壁膜６８が形成される。側壁膜６８の側壁膜長さ４０は
、前述のようにイオンの加速方向にのみ絶縁膜６６がエ
ツチングされるので、絶縁膜６６の堆積膜厚がそのまま
側壁膜長さ４０となる。すなわち絶縁膜６６の堆積膜厚
により側壁膜長さ４０を制御することができる。
次に第１図（ｇ）に示すように配線材料として例えハｉ
厚８００ ｎ ｍのアルミニウムーシリコン合金膜をス
パッタリング法により全面に形成し、ホトエツチングに
よりソース２８、ドレイン６０と接続する配線４４を形
成して、ＭＯＳトランジスタを得る。
厚８００ ｎ ｍのアルミニウムーシリコン合金膜をス
パッタリング法により全面に形成し、ホトエツチングに
よりソース２８、ドレイン６０と接続する配線４４を形
成して、ＭＯＳトランジスタを得る。
本発明においては、ゲート２４側壁の側壁膜６８とゲー
ト２４上面の上面絶縁膜２６により、ゲート２４と配線
４４とが絶縁されている。
ト２４上面の上面絶縁膜２６により、ゲート２４と配線
４４とが絶縁されている。
なおゲート絶縁膜２０を第１図（ａｌを用いて説明した
工程、すなわちゲート２４を形成するためのエツチング
後にエツチングせず、第１図ｆｃｌを用いて説明した中
間絶縁膜６２形成前に、ゲート２４と上面絶縁膜２６を
エツチングマスクとしてエツチングしても良い。
工程、すなわちゲート２４を形成するためのエツチング
後にエツチングせず、第１図ｆｃｌを用いて説明した中
間絶縁膜６２形成前に、ゲート２４と上面絶縁膜２６を
エツチングマスクとしてエツチングしても良い。
また、上記実施例においては、熱処理による不純物の活
性化を第１図（Ｃ）で説明した中間絶縁膜６２を形成し
た後に行ったが、これは第１図（ｂ）で砒素を導入して
から第１図（ｇ）で配線材料を形成する前までのどの工
程途中で行っても良い。
性化を第１図（Ｃ）で説明した中間絶縁膜６２を形成し
た後に行ったが、これは第１図（ｂ）で砒素を導入して
から第１図（ｇ）で配線材料を形成する前までのどの工
程途中で行っても良い。
以上の説明で明らかなように、絶縁膜からなる側壁膜と
中間絶縁膜とを異なる膜厚で構成できることにより、側
壁膜は必要最小限の膜厚で構成し一方中間絶縁膜はある
程度厚い膜厚で構成して、寄生ＭＯ８）ランジスタの影
響を低減することができる。
中間絶縁膜とを異なる膜厚で構成できることにより、側
壁膜は必要最小限の膜厚で構成し一方中間絶縁膜はある
程度厚い膜厚で構成して、寄生ＭＯ８）ランジスタの影
響を低減することができる。
さらに従来例においては、ゲートの側壁膜を形成後にソ
ース、ドレインを形成しているが、本発明においてはソ
ース、ドレイン形成後にゲートの側壁膜を形成している
。このためソースおよびドレインの拡散深さは、ゲート
側壁の側壁膜における側壁膜長さに制約されず、ソース
、ドレイン拡散深さと側壁膜長さとはそれぞれ独立に設
定することが可能となり、拡散深さが浅いすなわち微細
な大きさのＭＯＳトランジスタが得られる。
ース、ドレインを形成しているが、本発明においてはソ
ース、ドレイン形成後にゲートの側壁膜を形成している
。このためソースおよびドレインの拡散深さは、ゲート
側壁の側壁膜における側壁膜長さに制約されず、ソース
、ドレイン拡散深さと側壁膜長さとはそれぞれ独立に設
定することが可能となり、拡散深さが浅いすなわち微細
な大きさのＭＯＳトランジスタが得られる。
さらにそのうえ接続穴側壁、すなわちゲート側壁と中間
絶縁膜開口側壁に側壁膜が形成されることにより、接続
穴断面形状が接続穴下面に比較して接続穴上面が大きな
テーバ状になり、配線材料の段差被覆性が良好となり、
配線が段差部で断線することがな（なる。
絶縁膜開口側壁に側壁膜が形成されることにより、接続
穴断面形状が接続穴下面に比較して接続穴上面が大きな
テーバ状になり、配線材料の段差被覆性が良好となり、
配線が段差部で断線することがな（なる。
第１図（ａ）〜（田は本発明の実施例における半導体集
積回路装置の製造方法を工程順に示す断面図、第２図ｆ
ａ）〜（ｆ）は従来例における半導体集積回路装置の製
造方法を示す断面図である。 ２４・・・・・・ゲート、 ２６・・・・・・上面絶縁膜、 ６２・・・・・・中間絶縁膜、 ６４・・・・・・接続穴、 第１図 ２４、ゲート ３８、 イコリ璧膜 第２図 第２図
積回路装置の製造方法を工程順に示す断面図、第２図ｆ
ａ）〜（ｆ）は従来例における半導体集積回路装置の製
造方法を示す断面図である。 ２４・・・・・・ゲート、 ２６・・・・・・上面絶縁膜、 ６２・・・・・・中間絶縁膜、 ６４・・・・・・接続穴、 第１図 ２４、ゲート ３８、 イコリ璧膜 第２図 第２図
Claims (1)
- 第１導電型を有する半導体基板の素子領域周囲の素子分
離領域に素子分離絶縁膜を形成する工程と、ゲート絶縁
膜とゲート材料と上面絶縁膜とを形成しホトエッチング
によりゲートを形成する工程と、該ゲートと該上面絶縁
膜と前記素子分離絶縁膜とに整合した領域に第２導電型
を有する不純物を導入してソースとドレインとを形成す
る工程と、全面に中間絶縁膜を形成し前記ゲートを跨ぎ
該ソースとドレイン上に接続穴を形成する工程と、全面
に絶縁膜を形成し異方性イオンエッチングを行ない前記
ゲート側壁および該中間絶縁膜開口端側壁に該絶縁膜か
らなる側壁膜を形成する工程と、全面に配線材料を形成
しホトエッチングにより配線を形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25706488A JPH02105422A (ja) | 1988-10-14 | 1988-10-14 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25706488A JPH02105422A (ja) | 1988-10-14 | 1988-10-14 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105422A true JPH02105422A (ja) | 1990-04-18 |
Family
ID=17301240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25706488A Pending JPH02105422A (ja) | 1988-10-14 | 1988-10-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105422A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169850A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体装置およびその製造方法 |
-
1988
- 1988-10-14 JP JP25706488A patent/JPH02105422A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169850A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体装置およびその製造方法 |
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