CN1375863A - 半导体装置的制造方法 - Google Patents

Abstract

半导体装置—掩膜ROM的稳定制造法。其一,在基片上间隔栅绝缘膜形成栅电极,邻接栅电极形成源、漏区,间隔将栅电极遮覆的层间绝缘膜形成铝布线;以在铝布线上形成的光刻胶和该铝布线为掩膜向基片表层注入杂质离子,在设于相邻各元件区域的铝布线上不形成光刻胶。其二,在基片31上间隔栅绝缘膜35形成栅电极38,邻接该栅电极38形成源、漏区,间隔将栅电极38遮覆的层间绝缘膜44形成铝布线45,以所述铝布线45上形成的光刻胶47和该铝布线45为掩膜向基片表层注入杂质离子,特征:在向某一元件注入杂质离子的区域和向相邻各元件分别注入杂质离子的区域采用有不同开口部分47a、47b(开口径X3<X4)的光刻胶47进行杂质离子注入。

Description

半导体装置的制造方法

技术领域

本发明涉及半导体装置的制造方法，具体涉及使向构成掩膜只读存储器(掩膜ROM)各元件上写入信息的工艺稳定的制造技术。

技术背景

为了缩短掩膜ROM的周转时间(TAT：Turn Around Time)，就铝布线形成后为信息写入(也称为程序写入、ROM写入)进行离子注入的技术而言，有各种各样众所周知的方法。以下，用图9对传统的制造方法作一说明。

工序1：如图9A所示，用热氧化法或CVD法在P型半导体基片51上形成由氧化硅膜构成的厚度为25nm的衬垫氧化膜52。衬垫氧化膜52是为保护半导体基片51的表面而形成的。

接着，在整个表面形成耐氧化的氮化硅膜53，之后在与纸面垂直的方向上，在氮化硅膜53上形成用以形成元件分离膜54的长条形开口部分53a。

工序2：如图9B所示，以氮化硅膜53作掩膜用LOCOS法氧化半导体基片51，形成元件分离膜54。此时，氧化区域侵入半导体基片51与氮化硅膜53之间形成鸟嘴部(バ-ズビ-ク)54a。接着，除去氮化硅膜53与衬垫氧化膜52，用热氧化法形成厚度14nm至17nm的栅绝缘膜55。接着，用CVD法形成厚度为350nm的多晶硅膜，再搀杂磷形成N型导电膜56。

工序3：如图9C所示，在垂直于元件分离膜54的方向上的长条形区域刻蚀导电膜56来形成栅电极56a(但是，由于刻蚀区相对纸面平行，未作图示)。接着，以栅电极56a为掩膜离子注入硼等的P型杂质，形成源区与漏区(由于源区与漏区形成于与纸面垂直的栅电极两端边的下面，未作图示)。

通过上述方式，便形成了矩阵状排列的存储单元晶体管。接着，在整个表面形成厚度为500nm的由氧化硅膜构成的层间绝缘膜57。接着，在元件分离膜54的上方形成与纸面垂直的长条形的铝布线58，形成位线。因为至此的制作过程可以不涉及向存储单元晶体管写入何种程序，可以将晶片存放入库。再有，存放入库时，先在整个表面形成作为保护膜的氧化硅膜59。

工序4：接到客户委托、确定了应写入的程序后，如图9D所示，形成设有掩膜ROM写入用开口部分60a的光刻胶。接着，从开口部分将硼等P型杂质离子注入到栅电极56a正下方的半导体基片51内，使所规定的存储单元晶体管耗尽化。由此，这样的存储单元晶体管的阈值电压变小，于是ROM数据被写入。

发明内容

(本发明要解决的课题)

但是，一般地说上述光刻胶的加工精度较低，例如只有0.5μm左右。因此，当在光刻胶60上形成开口部分60a时，就有了0.5μm的误差。并且，由于在上述的元件分离膜54中形成鸟嘴部54a，使元件分离膜54的端边变薄，一旦开口部分60a出现误差，当注入杂质离子时，就会出现(如图10所示的)杂质离子穿过鸟嘴部54a到达(图中A圈所围的)元件分离膜54下面的半导体基片51的情况。如果与这样的元件邻接，相邻元件之间就会出现在箭头所指的元件分离膜54的下面通过泄漏电流，成为元件分离不良的原因。并且，使光刻胶掩膜的加工精度提高会导致制造成本的大幅度增加。

而且，在装有耐压性能互不相同的各种晶体管的半导体装置中，栅绝缘膜的膜厚根据各种晶体管来加以设定。这时，例如在形成有两种膜厚的栅绝缘膜的场合，采用这样的工艺：一旦整体地形成厚的栅绝缘膜，将要形成薄栅绝缘膜一侧的栅绝缘膜刻蚀掉，然后再形成薄的栅绝缘膜。

这种场合，在刻蚀除去上述厚栅绝缘膜之时，由于刻蚀作用会将元件分离膜削去。采用这种工艺会使ROM部分的元件分离膜的膜厚变得越来越薄。

而在将ROM后置化的工艺中，为了能穿过层间绝缘膜与栅电极以及栅绝缘膜，数据写入时的离子注入需要1MeV至3MeV高的电压。如果进行如此高能量的离子注入，注入的离子会在横向扩散，这也会引起上述的元件分离不良。

还有，能以如此高的能量进行离子注入的装置，价格一般都较贵，这又会导致成本的增加。

考虑上述各项主要原因，为了防止元件分离不良，让元件分离膜有充分的余量，必需设置比加工界限更大的宽度，同时元件分离膜的膜厚的薄膜化问题严重，这都会妨碍微细化的实现。这是要解决的第一个课题。

第二个课题是，在上述的ROM数据写入时的层间绝缘膜57的刻蚀工序中，虽然按图9D所示，刻蚀沿着光刻胶60的端边垂直地进行，实际的截面形状却是在朝开口部分底部的方向上开口逐渐变窄，在这种状况下进行离子注入，会产生因这种刻蚀残留引起写入不良这种不好的情况。

另外，作为上述问题的对策，在为形成ROM写入区域以光刻胶为掩膜对层间绝缘膜进行刻蚀时，考虑到因上述倾斜部分造成的离子注入区域的狭窄，曾这样使用光刻胶：以大于离子注入区域的开口径来形成光刻胶开口部分的开口径。

通过这种方式，就可避免因上述的层间绝缘膜的刻蚀残留造成的ROM写入不良。

但是，虽然上述方法适合于向例如单独位置的元件等的写入，在向写入元件相邻接的区域写入时，就会出现如下的问题。

也就是，如图11A、B所示，在写入元件邻接的区域内进行各ROM写入时，采用其上有比上述离子注入区域(X1)更宽的开口径(X2)的开口部分64a的光刻胶64，以该光刻胶64为掩膜对层间绝缘膜63、62、61以及层间绝缘膜57的一部分进行刻蚀时，布置在该区域的金属布线58的上方只剩下很细的光刻胶64。在以如此细小的光刻胶为掩膜刻蚀层间绝缘膜的场合，存在因该光刻胶与层间绝缘膜坍塌而导致产品质量问题的危险。图11A是多层布线结构的半导体装置的图11B上A-A线处的剖面图。

(用以解决课题的手段)

旨在解决上述第一课题的本发明半导体装置制造方法，具有这样的特征：在以所述金属布线上形成的光刻胶和该金属布线为掩膜对所述基片表层注入杂质离子的场合，在跨越相邻元件注入杂质离子的区域的金属布线上不形成光刻胶；用该方法制造的半导体装置中设有：在半导体基片上间隔栅绝缘膜形成的栅电极，邻接该栅电极形成的源、漏区，以及间隔用以遮覆所述栅电极的层间绝缘膜形成的金属布线。

其特征还在于：所述金属布线具有多层布线结构；以光刻胶为掩膜除去层间绝缘膜使最下层的金属布线外露，再以该金属布线为掩膜注入杂质离子。

其特征还在于：注入所述杂质离子的工序就是向构成掩膜ROM的各元件写入信息的工序。

由此，由于以具有比光刻胶更高加工精度的金属布线为掩膜进行离子注入，防止了传统工艺的元件分离不良的发生。

并且，向相邻的各元件进行离子注入的场合，由于在该区域布置的金属布线上不形成光刻胶，因光刻胶细小引起的光刻胶自身的坍塌，以及多层布线结构时下层的层间绝缘膜连同光刻胶层一起坍塌造成的产品不良就可被避免。

旨在解决上述第二课题的本发明半导体装置制造方法，具有这样的特征：用该方法制造的半导体装置中设有：在半导体基片上间隔栅绝缘膜形成的栅电极，邻接该栅电极形成的源、漏区，以及间隔用以遮覆所述栅电极的层间绝缘膜形成的金属布线；在以光刻胶为掩膜对所述基片表层注入杂质离子的半导体装置的制造方法中，在向某一元件注入杂质离子的区域和向相邻的各元件分别注入杂质离子的区域上采用有不同开口径的开口部分的光刻胶进行杂质离子的注入。

其特征还在于：注入所述杂质离子的工序，以在间隔遮覆栅电极的层间绝缘膜形成的金属布线上形成的光刻胶和该金属布线为掩膜向所述基片表层注入杂质离子。

其特征还在于：所述金属布线具有多层布线结构；以光刻胶为掩膜除去层间绝缘膜使最下层的金属布线外露，再以该金属布线为掩膜注入杂质离子。

其特征还在于：注入所述杂质离子的工序就是向构成掩膜ROM的各元件上写入信息的工序。

由此，以设有其开口径对应于离子注入区域的开口部分的光刻胶为掩膜，给单独位置上的元件或相邻各元件分别进行离子注入，在防止单独位置上的元件写入不良的同时，降低了相邻各元件离子注入区域的光刻胶的细小程度，防止了因光刻胶自身坍塌和多层布线结构场合的光刻胶与下层层间绝缘膜一起坍塌造成的产品不良。

附图说明

图1是用以说明本发明第一实施例的半导体装置制造方法的剖面图。

图2是用以说明本发明第一实施例的半导体装置制造方法的剖面图。

图3是用以说明本发明第二实施例的半导体装置制造方法的剖面图。

图4是用以说明本发明第三实施例的半导体装置制造方法的剖面图。

图5是用以说明本发明第三实施例的半导体装置制造方法的剖面图。

图6是用以说明本发明第四实施例的半导体装置制造方法的剖面图。

图7是用以说明本发明第四实施例的半导体装置制造方法的剖面图。

图8是用以说明本发明第四实施例的半导体装置制造方法的剖面图。

图9是用以说明传统的半导体装置制造方法的剖面图。

图10是用以说明传统的半导体装置之第一课题的剖面图。

图11是用以说明传统的半导体装置之第二课题的剖面图。

具体实施方式

以下参照附图就本发明半导体装置制造方法的第一实施例进行说明。

工序1：如图1A所示，与传统制造工艺的工序1相同，在半导体基片1上形成衬垫氧化膜2，并形成带开口部分的氮化硅膜3。

工序2：如图1B所示，以在半导体基片1上形成的氮化硅膜3为掩膜通过LOCOS法氧化半导体基片1，并形成元件分离膜4。

接着，除去衬垫氧化膜2及氮化硅膜3，用热氧化法形成厚度为14nm至17nm的栅绝缘膜5，用CVD法形成100nm的多晶硅膜，再搀杂磷形成N型导电膜6。

之后，形成150nm的钨等高熔点金属的硅化物膜7。硅化物膜7与导电膜6一起构成栅电极，这不仅减小了栅电极的电阻，而且具有后述的保护栅电极的作用。

工序3：如图1C所示，在与所述元件分离膜4垂直方向上的长条形区域，刻蚀导电膜6及硅化物膜7形成栅电极8(但是，由于刻蚀区域在相对纸面平行的面上，图中未示出)。

接着，以栅电极8为掩膜注入硼等P型离子，形成源区与漏区(由于源区与漏区在相对纸面垂直的方向上的栅电极8两端边的下面形成，未作图示)。

通过上述工序，形成矩阵形布置的存储单元晶体管。

然后，用CVD法在整个表面形成由氧化硅膜10、氮化硅膜11、多晶硅膜12以及氧化硅膜13构成的600nm厚的层间绝缘膜14。这里，所述多晶硅膜12作为在后述的对层间绝缘膜14进行刻蚀时的刻蚀阻挡(エツチングストツパ)。

工序4：如图2A所示，在所述层间绝缘膜14上形成由铝膜等构成的金属膜，在该金属膜上制作图案形成构成字线的铝布线15。

并且，此时形成的铝布线15的端边15a被设置在元件分离膜4端边的正上方。由于到此为止的各制作工序不跟在存储单元晶体管写入何种程序相联系，因此可将晶片存放入库。将晶片存放入库时，为了防止金属布线层在存放中受腐蚀，可预先在其表面形成50nm左右的薄氧化硅膜层作为保护膜16。

工序5：在接到客户委托后确定了应写入程序之时，如图2B所示在整个表面形成1000nm左右的光刻胶17，并进行曝光、显影以在规定的存储单元上方的区域设置开口部分17a。此时，通过形成比注入区域大的开口部分17a，使铝布线15的端边15a露出。接着，以光刻胶12和铝布线15为掩膜，刻蚀层间绝缘膜14。此处的刻蚀为各向异性干式刻蚀，使层间绝缘膜14只残存栅电极以上100nm的厚度。

另外，从开口部分17a向栅电极8正下方的半导体基片1离子注入硼等P型杂质，将预定的存储单元晶体管耗尽。如上述，由于铝布线15的端边位于元件分离膜4端边的正上方，以它为掩膜可以进行更高精度的离子注入。通过上述工序的这种存储单元晶体管的阈值变低，ROM数据被写入。

而且，本发明中在ROM数据写入时采用比传统的光刻胶精度更高的金属膜(铝布线15)作为掩膜，因此可使所述半导体装置有非常充分的余地来回避传统工艺中元件分离不良现象的发生，没有必要以比加工界限更大的宽度来设置元件分离膜，从而可实现精细化。还有，光刻胶的加工精度例如为0.5μm，与此形成对比，金属膜的加工精度例如可达到0.1μm左右。

至于离子注入的能量，由于层间绝缘膜14已经被刻蚀，可以采用130KeV至160KeV的低能量进行离子注入。因此，可以防止注入离子的横向扩散，实现更高精度的离子注入。

经过上述工序，写入所要程序的掩膜ROM即告完成。

以下，参照附图就本发明第二实施例进行说明。

第二实施例的特征在于：在上述第一实施例的工序4中将金属布线端边露出的工序中，在程序写入元件相邻接的场合，使该程序写入区域内存在的金属布线全部露出。

换言之，在给形成上述第一实施例中的程序写入区域时所用的光刻胶制作图案时，在程序写入区域之间设置预定的空间。因此，有细小的光刻胶残留在被设置于上述写入元件相邻接区域内的金属布线上。

特别是，在采用二层、三层布线结构的工艺中，在以上述光刻胶为掩膜在将各布线遮覆的层间绝缘膜上形成开口部分之时，存在因该光刻胶与层间绝缘膜坍塌造成产品不良的可能。

因此，在第二实施例中采用这样的结构，即在邻接这种程序写入区域的部位在程序写入区域之间不设有间隔。

图3中，18为光刻胶，其开口部分18a形成时将位于图示的程序写入元件区域邻接处(图中有剖面线的区域)的铝布线15的表面全部外露。

又，图4示出了适用于多层布线结构半导体装置的制造方法的本发明的第三实施例。为了避免重复描述，与上述第一、第二实施例结构相同的部分均采用相同的符号，再参照图1作一简略说明。

工序1：如图1A所示，在半导体基片1上形成衬垫氧化膜2，并形成带开口部分的氮化硅膜3。

工序2：如图1B所示，以在半导体基片1上形成的氮化硅膜3为掩膜在半导体基片1上形成元件分离膜4后，除去所述衬垫氧化膜2与氮化硅膜3，再用热氧化法形成厚度为14nm至17nm的栅绝缘膜5，接着用CVD法形成100nm的多晶硅膜，然后搀杂磷形成N型导电膜6。

之后，形成150nm的钨等高熔点金属的硅化物膜7。

工序3：如图1C所示，在与所述元件分离膜4垂直方向上的长条形区域刻蚀导电膜6与硅化物膜7来形成栅电极8(但是，由于刻蚀区在相对纸面平行的面上形成，未作图示)。

之后，以栅电极8为掩膜注入硼等P型离子，形成源区与漏区(由于源区与漏区在与纸面垂直方向上的栅电极8的两端边的下面形成，未作图示)。

经上述工序，形成了矩阵形布置的存储单元晶体管。

然后，在整个表面用CVD法形成600nm的由氧化硅膜10、氮化硅膜11、多晶硅膜12以及再一层氧化硅膜13构成的第一层间绝缘膜14a(参见图4)。

工序4：如图4A所示，在所述层间绝缘膜14a上形成由铝膜等构成的金属膜，在该金属膜上制作图案形成构成字线的第一铝布线15。此时，跟上述实施例相同，在元件分离膜4端边的正上方形成铝布线15的端边15a(参照图2、图3)。

然后，为了全面平坦化形成由氧化硅膜20、SOG膜21、氧化硅膜22构成的600nm的第二层间绝缘膜23，然后在上述层间绝缘膜23上形成由铝膜等构成的金属膜，再在该金属膜上制作图案形成用作位线的第二铝布线24。

工序5：如图4B所示，全面地形成600nm厚的第三层间绝缘膜25，将上述第二铝布线24遮覆，在该层间绝缘膜25上形成由铝膜等构成的金属膜，再在该金属膜上制作图案形成第三铝布线26。

至此的各制作工序，跟向存储单元晶体管写入何种程序没有联系，因此可将晶片存放入库。存放时，为了保护金属布线层并防止其受腐蚀，可预先在表面形成50nm左右的薄氧化硅膜作为保护膜27。

工序6：在接到客户委托后确定了应写入程序之时，在整个表面形成1000nm左右的光刻胶28，并进行曝光、显影以在预定的存储单元上方的区域设置开口部分28a。

此时，通过形成比注入区域大的开口部分28a，例如在向相邻的各元件分别进行程序写入的场合，以使该区域上的铝布线15的上部整个露出的方式来设置光刻胶的开口径。

然后，以上述光刻胶28为掩膜将程序写入区域上的所述层间绝缘膜25、23、14a刻蚀掉。此时，在所述多晶硅膜12上的刻蚀即告完成。

此处，图5是为了将上述第一实施例和第三实施例进行比较，表示基于第一实施例形成图4所示的多层布线结构半导体装置的示图。

如图5所示，在第一实施例中向相邻的各元件分别进行离子注入的场合，设置在该区域上的铝布线15上残存细小的光刻胶28，因此以光刻胶28为掩膜刻蚀层间绝缘膜25、23、14a时，光刻胶28会坍塌，或层间绝缘膜25、23会连同该层间绝缘膜28一起坍塌，这成为引起产品不良的可能原因。

对此，根据上述第三实施例，在向如图示的相邻的各元件分别进行程序写入的场合，由于在该区域上布置的铝布线15上不存在光刻胶，在刻蚀层间绝缘膜25、23、14a时不会有该光刻胶与层间绝缘膜的坍塌，这样便能够工艺稳定地进行生产。

另外，通过从所述开口部分28a向栅电极8正下方的半导体基片1离子注入硼等P型杂质，将预定的存储单元晶体管耗尽。如上述，由于铝布线15的端边15a形成于元件分离膜4的端边的正上方，以它作为掩膜可以获得更高精度的离子注入。由此，这种存储单元晶体管的阈值电压变低，ROM数据被写入。

而且，本发明中在ROM数据写入时采用比传统的光刻胶加工精度更高的金属膜(铝布线15)作掩膜，因此可使所述半导体装置有非常充分的余地来回避传统工艺中元件分离不良现象的发生，且无必要以比加工界限更大的宽度来设置元件分离膜，从而可实现精细化。还有，例如相对于0.5μm的光刻胶加工精度，金属膜的加工精度为0.1μm左右。

至于离子注入的能量，由于铝布线15上的层间绝缘膜23、25连同层间绝缘膜14a的一部分已被刻蚀掉，可以采用130KeV至160KeV的低能量。因此，可以防止注入离子的横向扩散，实现更高精度的离子注入。

经过上述工序，写入所要程序的掩膜ROM即告完成。

以下参照附图就本发明第四实施例进行说明。

本实施例的特征在于：在为构成掩膜ROM将所要求的元件耗尽而注入杂质离子的工序中，采用具有多种开口径的光刻胶来注入用于ROM写入的杂质离子注入。

换言之，例如，杂质离子的注入区域上，如图7C所示的向相邻各元件分别注入杂质离子的区域上，以小于上述的开口径进行设置(第一开口径X3)。并且，如图8B所示，对于向单独位置上的元件进行离子注入，以比上述第一开口径大的开口径进行设置(第二开口径X4)。

然后，以具有上述第一开口径与第二开口径的开口部分47a、47b的光刻胶47为掩膜刻蚀层间绝缘膜44，在分别形成开口44a、44b后，进行离子注入以写入信息。

通过这样的工艺，在向单独位置上的元件写入信息时对应大的开口径，向相邻的各元件进行信息写入时对应小的开口径；如此，在单独位置的元件区域可以抑制传统工艺那样的因层间绝缘膜的刻蚀不足造成的信息写入不良，而在相邻的各元件区域可以抑制传统工艺那样的因光刻胶坍塌造成的不利情况(该情况是由于处于各离子注入区互相重合区域内的铝布线上的光刻胶，因各开口部分形成时的开口边界叠合而变得过分细小而导致的)，使掩膜ROM的制作工艺得以稳定。

以下，就各工序进行说明。

工序1：如图6A所示，与传统制造工艺的工序1和第一实施例的工序1相同，在半导体基片31上形成衬垫氧化膜32，形成带开口部分的氮化硅膜33。

工序2：如图6B所示，以半导体基片31上形成的氮化硅膜33为掩膜采用LOCOS法氧化半导体基片31，形成元件分离膜34。

接着，除去衬垫氧化膜32与氮化硅膜33，用热氧化法形成厚14nm至17nm的栅绝缘膜35，再用CVD法形成100nm的多晶硅膜，然后搀杂磷形成N型导电膜36。

之后，形成150nm的钨等高熔点金属的硅化物膜37。硅化物膜37与导电膜36共同构成栅电极，这样不仅降低了栅电极的电阻，而且可以起到如后所述的保护栅电极的作用。

工序3：如图6C所示，在与上述元件分离膜34相垂直方向上的长条形区域，刻蚀导电膜36与硅化物膜37来形成栅电极38(但是，由于刻蚀区域在相对纸面平行的面上形成，未作图示)。

接着，以栅电极38为掩膜进行硼等的P型离子注入，形成源区与漏区(源区与漏区形成于在相对纸面垂直方向上的栅电极38两端边的下面，因此未作图示)。

通过如上工艺，形成被布置成矩阵状的存储单元晶体管。

然后，在整个表面以CVD法形成由氧化硅膜40、氮化硅膜41、多晶硅膜42以及氧化硅膜43构成的600nm的层间绝缘膜44。此处，所述多晶硅膜42构成刻蚀后述层间绝缘膜44时的刻蚀遮挡。

工序4：如图7A所示，在上述层间绝缘膜44上形成由铝膜等构成的金属膜，在该金属膜上制作图案以形成构成字线的铝布线45。

由于到此为止的各制作工序不跟在存储单元晶体管写入何种程序相联系，因此可将晶片存放入库。将晶片存放入库时，为了防止腐蚀、保护金属布线层，可预先在其表面形成50nm左右的薄氧化硅膜作为保护膜46。

工序5：在接到客户委托后确定了应写入程序之时，如图7B所示在整个表面形成1000nm左右的光刻胶47，并进行曝光、显影以在预定的存储单元上方的区域设置开口部分47a。此时，通过形成比注入区域大的开口部分47a，使铝布线45的端边45a露出。

接着，以光刻胶47和铝布线45为掩膜，对上述层间绝缘膜44进行规定量的刻蚀形成开口44a。

并且，在这样的杂质离子的注入区域上进行对于向单独位置上的元件区域进行离子注入，形成如图8A所示的所述光刻胶47，通过具有较所述第一开口径X3更大的第二开口径X4的开口部分47b使所述铝布线45的端边45a外露，同时刻蚀层间绝缘膜44形成开口44b。

又，此处的刻蚀为各向异性干式刻蚀，使层间绝缘膜14只残存栅电极以上100nm的厚度。此时，所述的多晶硅膜42起着刻蚀遮挡的作用。

然后，从开口部分44a、44b向栅电极38正下方的半导体基片31离子注入硼等P型杂质，将预定的存储单元晶体管耗尽，于是，这种存储单元晶体管的阈值变低，ROM数据被写入。

在如上所述的本实施例中，在如图7C所示向相邻的各元件分别注入杂质离子的区域，通过具有小于第二开口径X4的第一开口径X3的开口部分47a刻蚀层间绝缘膜44形成的开口44a；以及在图8B所示的向单独位置上的某个元件注入杂质离子的区域，通过具有大于第一开口径X3的第二开口径X4的开口部分47b刻蚀层间绝缘膜44形成开口44b；通过开口44a和44b分别写入ROM数据。

通过上述方法，在向相邻各元件分别注入杂质离子的区域，将所述开口部分47a的开口径设置得较所述开口部分47b的开口径小，可以防止如传统工艺那样使层间绝缘膜刻蚀用光刻胶变小，从而避免出现光刻胶的坍塌。并且，在向单独位置上的元件注入杂质离子的区域，将所述开口部分47b的开口径设置得比所述开口部分47a的开口径大，可以防止出现如传统工艺那样的因层间绝缘膜的刻蚀残留造成的信息写入不良。

又，在本实施例中，作为向相邻各元件分别注入杂质离子的区域之一例，对在将光刻胶47四边围住的四个元件区域进行ROM写入的情况作了说明，但是，在三边或两边相接的各元件的区域进行ROM写入的场合可以同样地进行。

并且，在本实施例中，使与所述光刻胶47与元件区域相接一侧的开口位置(从光刻胶47开始)后退，使得因该部分上开口部分的叠合造成的光刻胶47的细小程度减少，而在不跟光刻胶47相接的部分的开口径仍按传统工艺同样加以扩大，由此避免因刻蚀残留导致的写入不良的发生。

经过上述工艺，写入所要求程序的掩膜ROM即告完成。

还有，本发明的技术思想在有更多层金属布线形成的场合，也容易加以应用。

并且，在上述的各实施例的工序3中，其栅电极也可以这样形成：先形成多晶硅膜，然后进行多晶硅膜的图案制作，再在硅化物膜的多晶硅膜上选择形成。

尚且，上述各实施例中，说明了采用P型半导体基片的情况，对于N型半导体基片也适用，对于在半导体基片上形成的阱区(ウエル)也适用。

并且，上述各实施例中，对降低阈值电压的耗尽化离子注入方式作了说明，但是也可以通过提高阈值的离子注入来进行程序写入。

还有，在所述工序3中将金属布线端边露出的工序中，与程序写入元件相邻接的场合，也可让在该程序写入区域内的金属布线全部露出。换言之，通过将在相邻的各元件区域上的所述光刻胶17全部刻蚀掉，避免因光刻胶细小致使该光刻胶与层间绝缘膜坍塌造成的不利情况。

另外，本发明的适用范围并不局限于在掩膜ROM等的程序写入方法，本发明适用于以光刻胶为掩膜注入杂质离子工序的各种产品，以及有以光刻胶与金属布线为掩膜注入杂质离子工序的各种产品。

(发明的效果)

根据本发明，以更高加工精度的金属布线为掩膜将杂质离子注入基片表层，可以在更适合的位置以更适合的量注入杂质离子。

并且，将本发明应用于掩膜ROM的制造方法，使用在写入信息的离子注入工序中，可防止杂质离子注入元件分离膜的下面，从而抑制元件分离不良现象的发生。

并且，在以光刻胶与金属布线为掩膜向相邻各元件分别注入杂质离子时，使布置在该相邻元件区域上的金属布线上不残留光刻胶，这样，在以该光刻胶为掩膜刻蚀层间绝缘膜的场合就不会有该光刻胶和层间绝缘膜的坍塌发生，从而提高加工的工艺稳定性。

进而，由于在以金属布线为掩膜对层间绝缘膜作规定量的刻蚀后再进行离子注入，可以将离子注入能量抑制得很低，从而可防止离子的横向扩散，并防止元件分离不良的发生。

并且，依据本发明，在有以光刻胶为掩膜或以光刻胶与金属布线为掩膜注入杂质离子的工序的工艺中，使光刻胶的开口部分分别对应向单独位置上的元件写入信息的场合和向相邻各元件写入信息的场合进行设置。通过这种方法，可以防止传统工艺中在单独位置上的元件区域上因层间绝缘膜刻蚀量不足而造成的信息写入不良，以及消除传统工艺中在相邻各元件区域因各离子注入区域相叠合区域的光刻胶细小、在以该光刻胶为掩膜刻蚀层间绝缘膜时导致该该光刻胶和层间绝缘膜坍塌的现象，从而可实现工艺上稳定的加工。

Claims (7)

1.一种半导体装置的制造方法，该半导体装置设有：在半导体基片上间隔栅绝缘膜形成的栅电极，邻接该栅电极形成的源、漏区，以及间隔将所述栅电极遮覆的层间绝缘膜形成的金属布线；它是以所述金属布线上形成的光刻胶和该金属布线为掩膜向所述基片表层注入杂质离子而形成半导体装置的制造方法；

其特征在于：在向相邻各元件分别注入杂质离子的区域中设置的金属布线上不形成光刻胶。

2.如权利要求1所述的半导体装置的制造方法，其特征在于：所述金属布线具有多层布线结构，以光刻胶为掩膜除去层间绝缘膜使最下层的金属布线露出，以该金属布线为掩膜注入杂质离子。

3.如权利要求1或权利要求2所述的半导体装置的制造方法，其特征在于：所述注入杂质离子的工序即为将信息写入构成掩膜ROM的各元件的工序。

4.一种半导体装置的制造方法，该半导体装置设有在半导体基片上间隔栅绝缘膜形成的栅电极和邻接该栅电极形成的源、漏区；它是以光刻胶为掩膜向所述基片表层注入杂质离子而形成半导体装置的制造方法；

其特征在于：在向某一元件注入杂质离子的区域和向相邻各元件分别注入杂质离子的区域中采用有不同开口径的开口部分的光刻胶进行杂质离子的注入。

5.一种半导体装置的制造方法，该半导体装置设有：在半导体基片上间隔栅绝缘膜形成的栅电极，邻接该栅电极形成的源、漏区，以及间隔将所述栅电极遮覆的层间绝缘膜而形成的金属布线；它是以所述金属布线上形成的光刻胶和该金属布线为掩膜向所述基片表层中注入杂质离子而形成半导体装置的制造方法；

其特征在于：在向某一元件注入杂质离子的区域和向相邻各元件分别注入杂质离子的区域中采用有不同开口径的开口部分的光刻胶进行杂质离子的注入。

6.如权利要求4或权利要求5所述的半导体装置的制造方法，其特征在于：所述金属布线为多层布线结构，以光刻胶为掩膜除去层间绝缘膜使最下层的金属布线露出，再以该金属布线为掩膜进行杂质离子的注入。

7.如权利要求4或权利要求5所述的半导体装置的制造方法，其特征在于：注入所述杂质离子的工序即为将信息写入构成掩膜ROM的各元件的工序。

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