CN1201376C - 半导体装置的制造方法 - Google Patents

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Abstract

本发明的课题是获得一种能按照设计尺寸形成栅极结构的半导体装置的制造方法。在硅衬底(1)上依次形成了氧化硅膜(4)、多晶硅膜(5)、以及氧化硅膜(6)后，通过对氧化硅膜(6)进行构图，形成氧化硅膜(14a、14b)。其次，涂敷了光致抗蚀剂(15)后，用光掩模(18)对光致抗蚀剂(15)进行曝光。光掩模(18)是规定栅极宽度方向的栅极结构(25i～25k)的各端部用的光掩模。其次，通过使光致抗蚀剂(15)显影，形成开口部(21s～21u)。其次，将光致抗蚀剂(15)用作刻蚀掩模，通过刻蚀，将开口部(21s～21u)内露出的部分的氧化硅膜(14a、14b)除去。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，特别是涉及照相制版法、以及用刻蚀法形成MOSFET的栅极的方法。
背景技术
图27～33是表示现有的半导体装置的制造方法的工序顺序的图。图27(A)～33(A)是俯视图，图27(B)～33(B)是表示沿图27(A)～33(A)中所示的线X100-X100的位置的剖面结构的剖面图。
首先，参照图27，通过将杂质导入硅衬底101的上表面内，形成阱102。这时，在导入了磷等p型杂质的情况下，形成p阱，在导入了硼等n型杂质的情况下，形成n阱。其次，利用众所周知的槽隔离技术，在硅衬底101的上表面内局部地形成由氧化硅膜等构成的槽型的元件隔离绝缘膜103。参照图27(A)，不形成元件隔离绝缘膜103的部分构成为形成MOSFET用的元件形成区域。即，由元件隔离绝缘膜103规定元件形成区域。
其次，参照图28，采用将TEOS(正硅酸四乙酯)用作原料气体的CVD法，在阱102及元件隔离绝缘膜103的整个表面上形成氧化硅膜104。其次，利用CVD法，在氧化硅膜104的整个表面上形成多晶硅膜105。其次，采用热氧化法或将TEOS用作原料气体的CVD法，在多晶硅膜105的整个表面上形成氧化硅膜106。其次，将负型的光致抗蚀剂107涂敷在氧化硅膜106的整个表面上。
其次，参照图29，利用在形成栅极的预定区域(形成预定区域)的上方有形成了开口部111(在图中标以符号111i～111k)的图形的光掩模110，换句话说，利用具有与栅极的布局图形同样的开口图形的光掩模110，对光致抗蚀剂107进行曝光。光掩模110有在玻璃基板108上形成了遮光膜109的结构。参照图29(A)，在光掩模110上形成多个(这里，作为例子形成3个)开口部111i～111k。开口部111i和开口部111j沿着栅极宽度方向(图纸的上下方向)在同一直线上互相相邻地形成。
在图30中示出了在图29所示的工序中曝光后的光致抗蚀剂107的状态。参照图30(A)，在光致抗蚀剂107上对应于光掩模110的开口部111形成曝光部112(在图中标以符号112i～112k)。
其次，参照图31，通过显影将在图29所示的工序中未曝光的部分(非曝光部分)的光致抗蚀剂107、即曝光部112以外部分的光致抗蚀剂107除去。因此，在氧化硅膜106上只留下了对应于曝光部112的光致抗蚀剂113(在图中标以符号113i～113k)。
其次，参照图32，用光致抗蚀剂113对氧化硅膜106进行构图。具体地说，将光致抗蚀剂113用作刻蚀掩模，采用沿硅衬底101的深度方向刻蚀速率高的各向异性干法刻蚀，刻蚀氧化硅膜106。因此，未被光致抗蚀剂113覆盖的部分的氧化硅膜106被除去，该部分下方的多晶硅膜105的上表面露出。在多晶硅膜105的整个表面上形成的氧化硅膜106中只留下被光致抗蚀剂113覆盖的部分的氧化硅膜114(在图中标以符号114i～114k)。然后，将光致抗蚀剂113除去。
其次，参照图33，将氧化硅膜114用作刻蚀掩模(硬掩模)，采用沿硅衬底101的深度方向刻蚀速率高的各向异性干法刻蚀，依次刻蚀多晶硅膜105及氧化硅膜104。因此，未被氧化硅膜114覆盖的部分的多晶硅膜105及氧化硅膜104被除去，该部分下方的阱102及元件隔离绝缘膜103的上表面露出。参照图33(B)，在阱102上形成栅极结构117(在图中标以符号117k)，该栅极结构117具有按照氧化硅膜116k、多晶硅膜115k、以及氧化硅膜114k这样的顺序层叠的结构。氧化硅膜116k具有作为栅极绝缘膜的功能，多晶硅膜115k具有作为栅极的功能。参照图33(A)，在阱102及元件隔离绝缘膜103上形成具有与栅极结构117k同样的层叠结构的栅极结构117i、117j。
然后，采用CVD法在整个表面上形成了氧化硅膜后，利用各向异性刻蚀法对该氧化硅膜进行深刻蚀，在栅极结构117的侧面形成侧壁。其次，利用离子注入法，将杂质导入阱102的上表面内，将栅极结构117夹在中间形成成对的源·漏区。通过以上的工序形成MOSFET。其后，继续布线工序，完成半导体装置。
这样，在现有的半导体装置的制造方法中，在图29所示的工序中，用具有与栅极的布局图形同样的开口图形的光掩模110，对光致抗蚀剂107进行曝光。然后，使光掩模107显影，在获得了光致抗蚀剂113后，用光致抗蚀剂113对氧化硅膜106进行构图，形成氧化硅膜114，再将氧化硅膜114用作硬掩模进行刻蚀，以此形成栅极结构117。
可是，在图29所示的工序中对光致抗蚀剂107曝光时，由于开口部111的角部受光干涉的影响，所以如图30所示的，曝光部112的角部呈圆形。因此，如果随着半导体装置的微细化，栅极长度方向(图纸的左右方向)的开口部111的尺寸变短，则栅极宽度方向的曝光部112的尺寸变得比开口部111的尺寸小。曝光部112的形状最后反映栅极结构117的形状，所以就栅极宽度方向来说，栅极结构117的加工尺寸比开口部111的尺寸小。即，如果采用现有的半导体装置的制造方法，则用具有与栅极的布局图形同样的开口图形的一块光掩模110，对光致抗蚀剂107进行曝光，由此引起这样的问题：就栅极宽度方向来说，栅极结构117的加工形状比光掩模110具有的开口部111的形状后退。这样的问题也是起因于栅极结构117的加工形状的离散性，使得MOSFET的性能变差，妨碍半导体集成电路的高集成化。
为了解决这样的问题，可以考虑预测栅极结构117的后退量、将栅极宽度方向的开口部111的尺寸设计得宽一些的方法。可是，为了预测后退量，需要反复进行实验。另外，如图29所示，在开口部111i和开口部111j沿栅极宽度方向互相相邻的情况下，将开口部111i、111j加宽的量有限制。因此，该方法不能作为解决现有的半导体装置的制造方法中的问题的根本性的措施。
发明内容
本发明就是为了解决这样的问题而完成的，目的在于通过避免栅极结构的形状比光掩模的开口部的形状后退，获得一种能按照设计尺寸形成栅极结构的半导体装置的制造方法。
本发明中的第一方面的一种半导体装置的制造方法，其特征在于，包括：a.准备半导体衬底的工序；b.在上述半导体衬底上形成导电性的第一膜的工序；c.在上述第一膜上形成第二膜的工序；d.在上述第二膜上形成第一光致抗蚀剂的工序；e.利用有第一图形的第一光掩模，对上述第一光致抗蚀剂进行曝光的工序；f.使按照上述工序e进行曝光后的上述第一光致抗蚀剂显影的工序；g.通过利用按照上述工序f进行显影后的上述第一光致抗蚀剂对上述第二膜进行构图，在形成栅极的预定区域的上方形成比上述栅极的宽度宽的第三膜的工序；h.在上述工序g之后执行、在上述第三膜上和在上述第一膜上形成第二光致抗蚀剂的工序；i.利用在上述栅极的宽度方向的端部上方具有形成了开口部的第二图形的第二光掩模，对上述第二光致抗蚀剂进行曝光的工序；j.使按照上述工序i进行曝光后的上述第二光致抗蚀剂显影的工序；k.通过利用按照上述工序j进行显影后的上述第二光致抗蚀剂对上述第三膜进行构图，形成第四膜的工序；以及l.通过将上述第四膜用作刻蚀掩模对上述第一膜进行刻蚀，形成上述栅极的工序。
另外，本发明中的第二方面所述的一种半导体装置的制造方法，其特征在于，包括：a.准备半导体衬底的工序；b.在上述半导体衬底上形成导电性的第一膜的工序；c.在上述第一膜上形成第二膜的工序；d.在上述第二膜上形成第一光致抗蚀剂的工序；e.利用有第一图形的第一光掩模，对上述第一光致抗蚀剂进行曝光的工序；f.使按照上述工序e进行曝光后的上述第一光致抗蚀剂显影的工序；g.通过利用按照上述工序f进行显影后的上述第一光致抗蚀剂对上述第二膜进行构图，从形成第一栅极的预定区域的上方沿着栅极宽度的方向，形成连接到与上述第一栅极相邻的形成第二栅极的预定区域的上方并延伸的第三膜的工序；h.在上述工序g之后执行、在上述第三膜和上述第一膜上形成第二光致抗蚀剂的工序；i.使用在上述第一栅极的宽度方向的端部之中上述第2栅极侧的端部、和上述第二栅极的宽度方向的端部之中上述第一栅极侧的端部的上方，具有形成了开口部的第二图形的第二光掩模，对上述第二光致抗蚀剂进行曝光的工序；j.使按照上述工序i进行曝光后的上述第二光致抗蚀剂显影的工序；k.通过利用按照上述工序j进行显影后的上述第二光致抗蚀剂对上述第三膜进行构图，形成第四膜的工序；以及l.通过将上述第四膜用作刻蚀掩模对上述第一膜进行刻蚀，形成上述第一及第二栅极的工序。
另外，本发明中的第三方面所述的一种具有导电性图形的半导体装置的制造方法，其特征在于，包括：b.形成导电性的第一膜的工序；c.在上述第一膜上形成第二膜的工序；d.在上述第二膜上形成第一光致抗蚀剂的工序；e.通过第一光掩模，对上述第一光致抗蚀剂进行曝光的工序；f.使曝光后的上述第一光致抗蚀剂显影的工序；g.通过利用显影后的上述第一光致抗蚀剂对上述第二膜进行构图，形成第三膜的工序；h.覆盖上述第三膜后在上述第一膜上形成第二光致抗蚀剂的工序；i.通过第二光掩模，对上述第二光致抗蚀剂进行曝光的工序；k.通过利用显影后的上述第二光致抗蚀剂对上述第三膜进行构图，形成第四膜的工序；上述第三膜的构图工序包括对上述第三膜进行刻蚀的工序，以便至少将上述第三膜的端部除去；以及l.通过将上述第四膜用作刻蚀掩模对上述第一膜进行刻蚀，形成上述导电性图形的工序。
另外，本发明中的第四方面所述的半导体装置的制造方法是第三方面所述的半导体装置的制造方法，其特征在于：工序(m)在工序(k)之前执行。
另外，本发明中的第五方面所述的半导体装置的制造方法的特征在于：第一至第四方面中的任意一方面所述的半导体装置的制造方法适用于构成SRAM存储单元的多个晶体管分别具有的栅极的形成。
另外，本发明中的第六方面所述的半导体装置的制造方法的特征在于：第一至第四方面中的任意一方面所述的半导体装置的制造方法适用于存储单元阵列内形成的多个存储单元晶体管分别具有的栅极的形成。
另外，本发明中的第七方面所述的半导体装置的制造方法的特征在于：第一至第四方面中的任意一方面所述的半导体装置的制造方法适用于宏单元区域中所形成的晶体管的栅极的形成。
附图说明
图1是按照工序的顺序表示本发明的实施例1的半导体装置的制造方法的图。
图2是按照工序的顺序表示本发明的实施例1的半导体装置的制造方法的图。
图3是按照工序的顺序表示本发明的实施例1的半导体装置的制造方法的图。
图4是按照工序的顺序表示本发明的实施例1的半导体装置的制造方法的图。
图5是按照工序的顺序表示本发明的实施例1的半导体装置的制造方法的图。
图6是按照工序的顺序表示本发明的实施例1的半导体装置的制造方法的图。
图7是按照工序的顺序表示本发明的实施例1的半导体装置的制造方法的图。
图8是按照工序的顺序表示本发明的实施例1的半导体装置的制造方法的图。
图9是按照工序的顺序表示本发明的实施例1的半导体装置的制造方法的图。
图10是按照工序的顺序表示本发明的实施例1的半导体装置的制造方法的图。
图11是按照工序的顺序表示本发明的实施例1的半导体装置的制造方法的图。
图12是按照工序的顺序表示本发明的实施例1的半导体装置的制造方法的图。
图13是按照工序的顺序表示本发明的实施例1的半导体装置的制造方法的图。
图14是按照工序的顺序表示本发明的实施例2的半导体装置的制造方法的图。
图15是按照工序的顺序表示本发明的实施例2的半导体装置的制造方法的图。
图16是按照工序的顺序表示本发明的实施例2的半导体装置的制造方法的图。
图17是按照工序的顺序表示本发明的实施例2的半导体装置的制造方法的图。
图18是按照工序的顺序表示本发明的实施例2的半导体装置的制造方法的图。
图19是按照工序的顺序表示本发明的实施例2的半导体装置的制造方法的图。
图20是按照工序的顺序表示本发明的实施例2的半导体装置的制造方法的图。
图21是按照工序的顺序表示本发明的实施例2的半导体装置的制造方法的图。
图22是表示本发明的实施例3的SRAM存储单元的布局结构的俯视图。
图23是表示本发明的实施例4的SRAM存储单元的布局结构的俯视图。
图24是表示本发明的实施例5的存储单元阵列的结构的俯视图。
图25是表示本发明的实施例5的另一存储单元阵列的结构的俯视图。
图26是表示本发明的实施例6的宏单元区域的布局结构的俯视图。
图27是按照工序的顺序表示现有的半导体装置的制造方法的图。
图28是按照工序的顺序表示现有的半导体装置的制造方法的图。
图29是按照工序的顺序表示现有的半导体装置的制造方法的图。
图30是按照工序的顺序表示现有的半导体装置的制造方法的图。
图31是按照工序的顺序表示现有的半导体装置的制造方法的图。
图32是按照工序的顺序表示现有的半导体装置的制造方法的图。
图33是按照工序的顺序表示现有的半导体装置的制造方法的图。
具体实施方式
实施例1
图1～图13是按照工序的顺序表示本发明的实施例1的半导体装置的制造方法的图。图1(A)～图13(A)是俯视图，图1(B)～图13(B)是表示沿图1(A)～图13(A)中所示的线X1-X1的位置的剖面结构的剖面图。
首先，参照图1，通过将杂质导入硅衬底1的上表面内，形成阱2。这时，在导入了磷等p型杂质的情况下，形成p阱，在导入了硼等n型杂质的情况下，形成n阱。其次，利用众所周知的槽隔离技术，在硅衬底1的上表面内局部地形成由氧化硅膜等构成的槽型的元件隔离绝缘膜3。参照图1(A)，不形成元件隔离绝缘膜3的部分构成为形成MOSFET用的元件形成区域。即，由元件隔离绝缘膜3规定元件形成区域。
其次，参照图2，采用将TEOS用作原料气体的CVD法，在阱2及元件隔离绝缘膜3的整个表面上形成氧化硅膜4。其次，利用CVD法，在氧化硅膜4的整个表面上形成多晶硅膜5。其次，采用热氧化法或将TEOS用作原料气体的CVD法，在多晶硅膜5的整个表面上形成氧化硅膜6。其次，将正型的光致抗蚀剂7涂敷在氧化硅膜6的整个表面上。另外，也可以形成氧氮化硅膜(SiON)或强电介质膜(TiO2、Ti2O5等)等其他绝缘膜，代替形成氧化硅膜4、6。
其次，参照图3，利用具有规定的遮光图形的光掩模10，对光致抗蚀剂7进行曝光。光掩模10具有在玻璃基板8上形成了多个(这里，作为例子形成两个)遮光膜9a、9b的结构，但遮光膜9a、9b的形状与栅极结构的最后形状不一致。
图13中示出了MOSFET最后的的结构。将图3(A)和图13(A)加以比较，可知栅极长度方向(图纸的左右方向)的遮光膜9a、9b的尺寸等于栅极结构25i～25k的栅极长度。另外，在栅极结构25k的形成预定区域的上方形成遮光膜9b，栅极宽度方向(图纸的上下方向)的遮光膜9b的尺寸比栅极结构25k的栅极宽度宽。即，从栅极宽度方向的栅极结构25k的两端向外侧延伸形成遮光膜9b。另外，在栅极结构25i、25j的上方形成遮光膜9a，从栅极结构25i的形成预定区域的上方连接到栅极结构25j的形成预定区域的上方并延伸。而且从栅极宽度方向的栅极结构25i、25j的两端部向外侧延伸形成遮光膜9a。另外，参照图13(A)，在沿栅极宽度方向的同一直线上互相相邻地形成栅极结构25i和栅极结构25j。
在图4中示出了在图3所示的工序中进行曝光后的光致抗蚀剂7的状态。参照图4(A)，在光致抗蚀剂7上对应于光掩模10的遮光膜9a、9b形成非曝光部12a、12b。光致抗蚀剂7中非曝光部12a、12b以外的部分构成曝光部11。这里，在图3所示的工序中对光致抗蚀剂7进行曝光时，由于遮光膜9a、9b的角部受光干涉的影响，所以如图4(A)所示，非曝光部12a、12b的角部呈圆形。
其次，参照图5，通过显影将光致抗蚀剂7的曝光部11除去。因此，在氧化硅膜6上只留下了对应于非曝光部12a、12b的光致抗蚀剂13a、13b。
其次，参照图6，用光致抗蚀剂13a、13b对氧化硅膜6进行构图。具体地说，将光致抗蚀剂13a、13b用作刻蚀掩模，采用沿硅衬底1的深度方向刻蚀速率高的各向异性干法刻蚀，以此刻蚀氧化硅膜6。因此，未被光致抗蚀剂13a、13b覆盖的部分的氧化硅膜6被除去，该部分下方的多晶硅膜5的上表面露出。在多晶硅膜5的整个表面上形成的氧化硅膜6中只留下被光致抗蚀剂13a、13b覆盖的部分的氧化硅膜14a、14b。然后，将光致抗蚀剂13a、13b除去。
其次，参照图7，在覆盖有氧化硅膜14a、14b的多晶硅膜5的整个表面上涂敷正型的光致抗蚀剂15。其次，参照图8，用具有规定的开口图形的光掩模18，对光致抗蚀剂15进行曝光。光掩模18具有在玻璃基板16上形成了遮光膜17的结构。参照图8(A)，在光掩模18上形成多个(这里，作为例子形成3个)开口部19(在图中标以符号19s～19u)。开口部19的形状与栅极结构的最后形状不一致。
对图8(A)和图13(A)加以比较，可知由开口部19s的下边规定栅极宽度方向的栅极结构25i、25k的各上端部。另外，由开口部19u的上边规定栅极结构25i、25k的各下端部。另外，由开口部19t的上边及下边分别规定栅极结构25i的下端部及栅极结构25j的上端部。即，光掩模18是具有规定栅极宽度方向的栅极结构25i、25k的各端部用的开口图形的光掩模。
图9中示出了在图8所示的工序中进行曝光后的光致抗蚀剂15的状态。参照图9(A)，在光致抗蚀剂15上对应于光掩模18的开口部19形成曝光部20(在图中标以符号20s～20u)。这里，在图8所示的工序中对光致抗蚀剂15进行曝光时，由于开口部19的角部受光干涉的影响，所以如图9(A)所示，曝光部20的角部呈圆形。
其次，参照图10，通过显影将光致抗蚀剂15的曝光部20除去。因此，对应于各曝光部20s～20u，在光致抗蚀剂15内分别形成开口部21s～21u。在开口部21s内露出氧化硅膜14a、14b的各上端部。另外，在开口部21u内露出氧化硅膜14a、14b的各下端部。另外，在开口部21t内露出氧化硅膜14a的中央部。
其次，参照图11，将光致抗蚀剂15用作刻蚀掩模，通过刻蚀将开口部21s～21u内露出的部分的氧化硅膜14a、14b除去。通过这时的刻蚀，不会将被光致抗蚀剂15覆盖的部分的氧化硅膜14a、14b除去，而作为氧化硅膜22(在图中标以符号22i～22k)留下来。
其次，参照图12，将光致抗蚀剂15除去。在多晶硅膜5上，在栅极结构25i～25k的形成预定区域的上方形成氧化硅膜22i～22k。
其次，参照图13，将氧化硅膜22用作刻蚀掩模(硬掩模)，采用沿硅衬底1的深度方向刻蚀速率高的各向异性干法刻蚀，依次刻蚀多晶硅膜5及氧化硅膜4。因此，未被氧化硅膜22覆盖的部分的多晶硅膜5及氧化硅膜4被除去，该部分下方的阱2及元件隔离绝缘膜3的上表面露出。
参照图13(B)，在阱2上形成栅极结构25(在图中标以符号25k)，该栅极结构25具有按照氧化硅膜24k、多晶硅膜23k、以及氧化硅膜22k这样的顺序层叠的结构。氧化硅膜24k具有作为栅绝缘膜的功能，多晶硅膜23k具有作为栅极的功能。参照图13(A)，在阱2及元件隔离绝缘膜3上形成具有与栅极结构25k同样的层叠结构的栅极结构25i、25j。
然后，采用CVD法在整个表面上形成了氧化硅膜后，利用各向异性刻蚀法对该氧化硅膜进行深刻蚀，在栅极结构25的侧面形成侧壁。其次，利用离子注入法，将杂质导入阱2的上表面内，以此形成将栅极结构25夹在中间的成对的源·漏区。通过以上的工序形成MOSFET。此后，继续布线工序，完成半导体装置。
另外，在以上的说明中，在图3所示的工序中对光致抗蚀剂7曝光后，进行光致抗蚀剂7的显影(图5)及氧化硅膜6的刻蚀(图6)，此后，在图8所示的工序中对光致抗蚀剂15进行曝光后，进行了光致抗蚀剂15的显影(图10)及氧化硅膜14a、14b的刻蚀(图11)。可是，也可以在利用光掩模10对光致抗蚀剂7进行曝光后，接着用光掩模18对光致抗蚀剂7进行曝光，然后，一并进行光致抗蚀剂7的显影及氧化硅膜6的刻蚀。即使采用这样的方法，也能形成与图12所示的结构相同结构的氧化硅膜22。
这样，如果采用本实施例1的半导体装置的制造方法，则在形成了宽度比栅极结构25k的栅极宽度宽的氧化硅膜14b后，通过将氧化硅膜14b的端部除去，形成氧化硅膜22k。然后，通过将氧化硅膜22k用作硬掩模的刻蚀，形成栅极结构25k。因此，能按照光掩模18中的开口部19s的下边与开口部19u的上边之间的间隔，准确地设定栅极结构25k的栅极宽度。
另外，形成了从栅极结构25i的形成预定区域的上方连接到栅极结构25j的形成预定区域的上方并延伸的氧化硅膜14a后，通过将氧化硅膜14a的中央部除去，隔离成氧化硅膜22i和氧化硅膜22j。然后，通过将氧化硅膜22i、22j用作硬掩模的刻蚀，形成栅极结构25i、25j。因此，能按照光掩模18中的开口部21t的上边与下边之间的间隔(最小线宽)设定栅极结构25i与栅极结构25j的间隔。其结果是，能谋求半导体集成电路的高集成化。
另外，在特开平9-289153号公报中，为了抑制由光干涉引起的栅极前端部的后退，记载了按照以下顺序执行的半导体装置的制造方法：(A)在硅衬底上依次形成栅极氧化膜及栅极的工序，(B)在栅极上形成第一光致抗蚀剂的工序，(C)用第一光致抗蚀剂对第一光掩模进行曝光的工序，(D)使第一光致抗蚀剂显影的工序，(E)将显影后的第一光致抗蚀剂用作刻蚀掩模，刻蚀栅极的工序，(F)形成第二光致抗蚀剂的工序，(G)用第二光掩模对第二光致抗蚀剂进行曝光的工序，(H)使第二光致抗蚀剂显影的工序，以及(I)将显影后的第二光致抗蚀剂用作刻蚀掩模，刻蚀栅极的工序。
在这样的方法中，在工序(E)及工序(I)中刻蚀栅极，由于这两次刻蚀的各过刻蚀，硅衬底分别受到损伤。与此不同，在本实施例1的半导体装置的制造方法中，硅衬底1所受到的损伤只是在图13所示的工序中的刻蚀的过刻蚀。因此，本实施例1的半导体装置的制造方法与上述公报中记载的半导体装置的制造方法相比较，前者具有能降低硅衬底受到的损伤的优异的效果。
实施例2
图14～图21是按照工序的顺序表示本发明的实施例2的半导体装置的制造方法的图。图14(A)～图21(A)是俯视图，图14(B)～图21(B)是表示沿图14(A)～图21(A)中所示的线X1-X1的位置的剖面结构的剖面图。
首先，经过与实施例1的半导体装置的制造方法相同的工序，获得图6所示的结构。其次，参照图14，采用各向同性刻蚀法，例如采用使用氢氟酸的湿法刻蚀，对氧化硅膜14a、14b全体刻蚀一个规定量，因此，使氧化硅膜14a、14b变细，形成氧化硅膜30a、30b。
其次，参照图15，在覆盖有氧化硅膜30a、30b的多晶硅膜5的整个表面上涂敷光致抗蚀剂15。其次，参照图16，用光掩模18，对光致抗蚀剂15进行曝光。在图17中示出了在图16所示的工序中曝光后的光致抗蚀剂15的状态。
其次，参照图18，通过显影将光致抗蚀剂15的曝光部分20除去。因此，在光致抗蚀剂15内形成开口部21s～21u。在开口部21s内露出氧化硅膜30a、30b的各上端部。另外，在开口部21u内露出氧化硅膜30a、30b的各下端部。另外，在开口部21t内露出氧化硅膜30a的中央部。
其次，参照图19，将光致抗蚀剂15用作刻蚀掩模，通过刻蚀将开口部21s～21u内露出的部分的氧化硅膜30a、30b除去。通过这时的刻蚀，不会将被光致抗蚀剂15覆盖的部分的氧化硅膜30a、30b除去，而作为氧化硅膜31(在图中标以符号31i～31k)留下来。
其次，参照图20，将光致抗蚀剂15除去。其次，参照图21，将氧化硅膜31k用作刻蚀掩模(硬掩模)，采用沿硅衬底1的深度方向刻蚀速率高的各向异性干法刻蚀，依次刻蚀多晶硅膜5及氧化硅膜4。因此，未被氧化硅膜31k覆盖的部分的多晶硅膜5及氧化硅膜4被除去，该部分下方的阱2及元件隔离绝缘膜3的上表面露出。参照图21(B)，在阱2上形成栅极结构35(在图中标以符号35k)，该栅极结构35具有按照氧化硅膜34k、多晶硅膜33k、以及氧化硅膜31k这样的顺序层叠的结构。氧化硅膜34k具有作为栅绝缘膜的功能，多晶硅膜33k具有作为栅极的功能。参照图21(A)，在阱2及元件隔离绝缘膜3上形成具有与栅极结构35k同样的层叠结构的栅极结构35i、35j。
然后，在栅极结构35的侧面上形成了侧壁后，在阱2的上表面内形成源·漏区。通过以上的工序形成MOSFET。此后，继续布线工序，完成半导体装置。
这样，如果采用本实施例2的半导体装置的制造方法，则在图14所示的工序中使氧化硅膜14a、14b变细。因此，由于最后获得的栅极结构35的栅极长度变短，所以与采用上述实施例1的半导体装置的制造方法获得的MOSFET相比，能谋求工作的高速化。
而且，在规定氧化硅膜31的端部用的刻蚀工序(图19)之前执行使氧化硅膜14a、14b变细的工序(图14)。因此，能适当地避免采用使氧化硅膜14a、14b变细用的各向同性刻蚀而使得氧化硅膜31的端部被刻蚀，栅极宽度发生变化，以及氧化硅膜31i和氧化硅膜31j的间隔变宽，从而妨碍高集成化。
实施例3
本实施例3是将上述实施例1、2的半导体装置的制造方法应用于构成SRAM存储单元的多个晶体管分别具有的栅极的形成的实施例。图22是表示本实施例3的SRAM存储单元的布局结构的俯视图。这样的布局结构记载于例如特开平10-178110号公报中，所以其详细说明从略。
首先，在硅衬底的整个表面上依次形成了栅绝缘膜及多晶硅膜后，在多晶硅膜的整个表面上形成氧化硅膜。其次，通过使用第一光掩模的照相制版法及各向异性干法刻蚀，对氧化硅膜进行构图。由此，在驱动晶体管N1、负载晶体管P1、以及存取晶体管N4的各栅极的形成预定区域的上方，形成包括图中的虚线部分的直线状的氧化硅膜，同时在驱动晶体管N2、负载晶体管P2、以及存取晶体管N3的各栅极的形成预定区域的上方，形成包括图中的虚线部分的直线状的氧化硅膜。以上的工序相当于上述实施例1的半导体装置的制造方法中的直至图6所示的工序为止的工序。
其次，通过使用第二光掩模的照相制版法及各向异性干法刻蚀，将图中虚线部分的氧化硅膜除去。以上的工序相当于上述实施例1的半导体装置的制造方法中的直至图12所示的工序为止的工序。
其次，通过将留下来的氧化硅膜用作硬掩模，对多晶硅膜进行刻蚀，形成上述各种晶体管的栅极。这样的工序相当于上述实施例1的半导体装置的制造方法中的直至图13所示的工序为止的工序。
这样，如果采用本实施例3的半导体装置的制造方法，则能将上述实施例1、2的半导体装置的制造方法应用于构成SRAM存储单元的多个晶体管分别具有的栅极的形成。因此，能使存取晶体管N4的栅极与负载晶体管P1的栅极之间的间隔、存取晶体管N3的栅极与负载晶体管P2的栅极之间的间隔、以及互相相邻的驱动晶体管的栅极彼此之间的间隔都达到最小线宽。因此，能谋求缩小单元尺寸。
实施例4
本实施例4是将上述实施例1、2的半导体装置的制造方法应用于与图22不同的SRAM存储单元中的栅极的形成的实施例。图23是表示本实施例4的SRAM存储单元的布局结构的俯视图。这样的布局结构记载于例如特开平2000-36543号公报中，所以其详细说明从略。
首先，在硅衬底的整个表面上依次形成了栅极绝缘膜及多晶硅膜后，在多晶硅膜的整个表面上形成氧化硅膜。其次，通过使用第一光掩模的照相制版法及各向异性干法刻蚀，对氧化硅膜进行构图。由此，在驱动晶体管N1及负载晶体管P1的各栅极的形成预定区域的上方，形成包括图中的虚线部分的直线状的氧化硅膜，同时在驱动晶体管N2及负载晶体管P2各栅极的形成预定区域的上方，形成包括图中的虚线部分的直线状的氧化硅膜。以上的工序相当于上述实施例1的半导体装置的制造方法中的直至图6所示的工序为止的工序。
其次，通过使用第二光掩模的照相制版法及各向异性干法刻蚀，将图中虚线部分的氧化硅膜除去。以上的工序相当于上述实施例1的半导体装置的制造方法中的直至图12所示的工序为止的工序。
其次，通过将留下来的氧化硅膜用作硬掩模，对多晶硅膜进行刻蚀，形成上述各种晶体管的栅极。这样的工序相当于上述实施例1的半导体装置的制造方法中的图13所示的工序。
这样，如果采用本实施例4的半导体装置的制造方法，则能将上述实施例1、2的半导体装置的制造方法应用于SRAM存储单元中的栅极的形成，所以能使互相相邻的驱动晶体管的栅极彼此之间的间隔、以及互相相邻的负载晶体管的栅极彼此之间的间隔都达到最小线宽，从而能谋求缩小单元尺寸。
实施例5
本实施例5是将上述实施例1、2的半导体装置的制造方法应用于存储单元阵列内形成的多个存储单元晶体管分别具有的栅极的形成的实施例。图24是表示本实施例5的存储单元阵列的结构的俯视图。在存储单元阵列中，分别连接地址译码电路及数据读出写入电路的多个存储单元晶体管形成为行列状。但在图24中只示出了存储单元晶体管的栅极。
首先，在硅衬底的整个表面上依次形成了栅绝缘膜及多晶硅膜后，在多晶硅膜的整个表面上形成氧化硅膜。其次，通过使用第一光掩模的照相制版法及各向异性干法刻蚀，对氧化硅膜进行构图。由此，在属于同一行的多个存储单元晶体管的各栅极的形成预定区域的上方，在各行中都形成包括图中的虚线部分的直线状的氧化硅膜。以上的工序相当于上述实施例1的半导体装置的制造方法中的直至图6所示的工序为止的工序。
其次，通过使用第二光掩模的照相制版法及各向异性干法刻蚀，将图中虚线部分的氧化硅膜除去。以上的工序相当于上述实施例1的半导体装置的制造方法中的直至图12所示的工序为止的工序。
其次，通过将留下来的氧化硅膜用作硬掩模，对多晶硅膜进行刻蚀，形成上述多个存储单元晶体管的各栅极。这样的工序相当于上述实施例1的半导体装置的制造方法中的图13所示的工序。
这样，如果采用本实施例5的半导体装置的制造方法，则能将上述实施例1、2的半导体装置的制造方法应用于存储单元阵列内形成的多个存储单元晶体管分别具有的栅极的形成。因此，能使沿行方向互相相邻的存储单元晶体管的各栅极彼此之间的间隔都达到最小线宽。因此，能谋求缩小存储单元阵列的尺寸。
另外，不仅如图24所示，能以栅极沿行方向延伸型的存储单元阵列为对象，而且如图25所示，能以栅极沿列方向延伸型的存储单元阵列为对象，应用本实施例5的发明。
实施例6
本实施例6是将上述实施例1、2的半导体装置的制造方法应用于半导体芯片的宏单元区域内形成的多个晶体管分别具有的栅极的形成的实施例。图26是表示本实施例6的宏单元区域的布局结构的俯视图。在宏单元区域中，在每一宏单元级(简称“单元级”)中都形成多个CMOS晶体管。
首先，在硅衬底的整个表面上依次形成了栅绝缘膜及多晶硅膜后，在多晶硅膜的整个表面上形成氧化硅膜。其次，通过使用第一光掩模的照相制版法及各向异性干法刻蚀，对氧化硅膜进行构图。由此，在各列中沿图纸的上下方向排列的多个晶体管的各栅极的形成预定区域的上方，形成包括图中的虚线部分的直线状的氧化硅膜。以上的工序相当于上述实施例1的半导体装置的制造方法中的直至图6所示的工序为止的工序。
其次，通过使用第二光掩模的照相制版法及各向异性干法刻蚀，将图中虚线部分的氧化硅膜除去。以上的工序相当于上述实施例1的半导体装置的制造方法中的直至图12所示的工序为止的工序。
其次，通过将留下来的氧化硅膜用作硬掩模，对多晶硅膜进行刻蚀，形成上述多个晶体管的各栅极。这样的工序相当于上述实施例1的半导体装置的制造方法中的图13所示的工序。
这样，如果采用本实施例6的半导体装置的制造方法，则能将上述实施例1、2的半导体装置的制造方法应用于宏单元区域内形成的多个晶体管分别具有的栅极的形成。因此，能使属于不同单元级的相邻的晶体管的栅极彼此之间的间隔达到最小线宽。因此，能谋求缩小宏单元区域的尺寸。
[发明的效果]
如果采用本发明的第一方面，则在形成了比栅极的宽度宽的第三膜后，通过将第三膜的端部除去，形成第四膜。然后，通过将第四膜用作刻蚀掩模，对第一膜进行刻蚀，形成栅极。因此，能准确地设定栅极的宽度。
另外，如果采用本发明的第二方面，则在形成了从第一栅极的形成预定区域的上方连接到第二栅极的形成预定区域的上方并延伸的第三膜后，通过对第三膜进行构图，形成第四膜。然后，通过将第四膜用作刻蚀掩模，对第一膜进行刻蚀，形成第一及第二栅极。因此，能使第一栅极和第二栅极之间的间隔达到最小线宽。其结果是，能谋求半导体装置的高集成化。
另外，如果采用本发明中的第三方面，则由于最后获得的栅极的长度变短，所以能谋求半导体装置工作的高速化。
另外，如果采用本发明中的第四方面，则采用使第三膜形成得细的各向同性刻蚀法，对第四膜进行刻蚀，能避免栅极宽度发生变化。
另外，如果采用本发明中的第五方面，则能谋求缩小SRAM存储单元的尺寸。
另外，如果采用本发明中的第六方面，则能谋求缩小存储单元阵列尺寸。
另外，如果采用本发明中的第七方面，则能谋求缩小宏单元区域的尺寸。

Claims (8)

1.一种半导体装置的制造方法，其特征在于，包括：
a.准备半导体衬底的工序；
b.在上述半导体衬底上形成导电性的第一膜的工序；
c.在上述第一膜上形成第二膜的工序；
d.在上述第二膜上形成第一光致抗蚀剂的工序；
e.利用有第一图形的第一光掩模，对上述第一光致抗蚀剂进行曝光的工序；
f.使按照上述工序e进行曝光后的上述第一光致抗蚀剂显影的工序；
g.通过利用按照上述工序f进行显影后的上述第一光致抗蚀剂对上述第二膜进行构图，在形成栅极的预定区域的上方形成比上述栅极的宽度宽的第三膜的工序；
h.在上述工序g之后执行、在上述第三膜上和在上述第一膜上形成第二光致抗蚀剂的工序；
i.利用在上述栅极的宽度方向的端部上方具有形成了开口部的第二图形的第二光掩模，对上述第二光致抗蚀剂进行曝光的工序；
j.使按照上述工序i进行曝光后的上述第二光致抗蚀剂显影的工序；
k.通过利用按照上述工序j进行显影后的上述第二光致抗蚀剂对上述第三膜进行构图，形成第四膜的工序；以及
l.通过将上述第四膜用作刻蚀掩模对上述第一膜进行刻蚀，形成上述栅极的工序。
2.一种半导体装置的制造方法，其特征在于，包括：
a.准备半导体衬底的工序；
b.在上述半导体衬底上形成导电性的第一膜的工序；
c.在上述第一膜上形成第二膜的工序；
d.在上述第二膜上形成第一光致抗蚀剂的工序；
e.利用有第一图形的第一光掩模，对上述第一光致抗蚀剂进行曝光的工序；
f.使按照上述工序e进行曝光后的上述第一光致抗蚀剂显影的工序；
g.通过利用按照上述工序f进行显影后的上述第一光致抗蚀剂对上述第二膜进行构图，从形成第一栅极的预定区域的上方沿着栅极宽度的方向，形成连接到与上述第一栅极相邻的形成第二栅极的预定区域的上方并延伸的第三膜的工序；
h.在上述工序g之后执行、在上述第三膜和上述第一膜上形成第二光致抗蚀剂的工序；
i.使用在上述第一栅极的宽度方向的端部之中上述第2栅极侧的端部、和上述第二栅极的宽度方向的端部之中上述第一栅极侧的端部的上方，具有形成了开口部的第二图形的第二光掩模，对上述第二光致抗蚀剂进行曝光的工序；
j.使按照上述工序i进行曝光后的上述第二光致抗蚀剂显影的工序；
k.通过利用按照上述工序j进行显影后的上述第二光致抗蚀剂对上述第三膜进行构图，形成第四膜的工序；以及
l.通过将上述第四膜用作刻蚀掩模对上述第一膜进行刻蚀，形成上述第一及第二栅极的工序。
3.一种具有导电性图形的半导体装置的制造方法，其特征在于，包括：
b.形成导电性的第一膜的工序；
c.在上述第一膜上形成第二膜的工序；
d.在上述第二膜上形成第一光致抗蚀剂的工序；
e.通过第一光掩模，对上述第一光致抗蚀剂进行曝光的工序；
f.使曝光后的上述第一光致抗蚀剂显影的工序；
g.通过利用显影后的上述第一光致抗蚀剂对上述第二膜进行构图，形成第三膜的工序；
h.覆盖上述第三膜后在上述第一膜上形成第二光致抗蚀剂的工序；
i.通过第二光掩模，对上述第二光致抗蚀剂进行曝光的工序；
k.通过利用显影后的上述第二光致抗蚀剂对上述第三膜进行构图，形成第四膜的工序；上述第三膜的构图工序包括对上述第三膜进行刻蚀的工序，以便至少将上述第三膜的端部除去；以及
l.通过将上述第四膜用作刻蚀掩模对上述第一膜进行刻蚀，形成上述导电性图形的工序。
4.如权利要求1至3中的任意一项所述的半导体装置的制造方法，其特征在于：
还包括工序m在上述工序g之后执行、部分地刻蚀上述第三膜以使栅长度变短的工序。
5.如权利要求4所述的半导体装置的制造方法，其特征在于：
上述工序m在上述工序k之前执行。
6.如权利要求1至3中的任意一项所述的半导体装置的制造方法，其特征在于：
用于形成SRAM存储单元的多个晶体管分别具有的栅极。
7.如权利要求1至3中的任意一项所述的半导体装置的制造方法，其特征在于：
用于形成在存储单元阵列内形成的多个存储单元晶体管分别具有的栅极。
8.如权利要求1至3中的任意一项所述的半导体装置的制造方法，其特征在于：
用于在宏单元区域中形成的晶体管的栅极的形成。
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