JPH09186166A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 写真蝕刻法の解像限界を越えた微細パターン
を実現させることを目的としている。 【解決手段】 半導体装置の配線層をれぞれが選択的に
エッチング可能な２種類の膜で形成し、写真蝕刻法によ
りレジストパターン形成後に、配線材料上層膜をＲＩＥ
を用いてエッチングした後、ＣＤＥを用いてエッチング
して微細化し、これをマスク材として配線材料下層部を
ＲＩＥを用いてエッチングすることにより、写真蝕刻法
で形成できない微細寸法の配線を可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は写真蝕刻法を用いた
半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】近年のＬＳＩの高集積化、高性能化の発
展は目覚ましく、これを支える写真蝕刻法の技術もレテ
ィクルパターンを縮小投影型露光装置を用いて転写する
技術を中心に、光の短波長化、レジスト材料の改良、位
相シフト法に代表されるレティクルの改良等を通して、
解像度向上を達成してきた。

【０００３】一方、ＭＯＳＦＥＴのゲート電極のみに写
真蝕刻法を用いず、より短波長の電子線直描の技術を用
いてより微細ゲート素子を形成し、素子の動作速度の高
速化を計るＬＳＩも開発されている。

【０００４】以下、従来技術を用いたＭＯＳＦＥＴのゲ
ート電極の製造方法を図２を用いて説明する。図２
（ａ）に示すように、シリコン基板２０１上に選択酸化
法により素子分離領域となるフィールド酸化膜２０２を
形成し、前記シリコン基板上２０１に熱酸化法によっ
て、ゲート絶縁膜（シリコン酸化膜）２０３を約１０ｎ
ｍ形成する。次に、前記シリコン酸化膜２０３上にＬＰ
ＣＶＤ法により、ゲート電極材料（多結晶シリコン）２
０４を約２００ｎｍデポする。さらに、前記多結晶シリ
コン２０４上に写真蝕刻法により、レジストパターン２
０５を形成する。これをマスクとして選択異方性エッチ
ングを行い、図２（ｂ）に示すように、ゲート電極２０
６を形成する。

【０００５】ゲート電極幅をＬ、レジストの膜厚をＴと
すると、マスク材のアスペクト比はＴ／Ｌで表わされ
る。また、シリコン基板２０１上には、例えばメモリセ
ル形成領域のように電極間隔が狭くエッチング除去する
面積が小さい部分Ｓ１と、例えば、周辺回路形成領域の
ように電極間隔が広くエッチング除去する面積が大きい
部分Ｓ２とが混在する。素子の微細化のためゲート電極
幅Ｌを小さくすると、マスク材のアスペクト比Ｔ／Ｌは
大きくなり、Ｓ１とＳ２との間にエッチングレートの加
工ばらつきが生じる。すなわち、Ｓ２部に比べてＳ１部
のエッチング速度は遅くなり、Ｓ１部のエッチングが完
了したときには、Ｓ２部はゲート電極材料２０４のエッ
チングを終え、下地のシリコン酸化膜２０３、さらには
シリコン基板２０１までエッチングされ、シリコン基板
２０１の基板掘れを起こし、素子の信頼性を低下させる
という、いわゆるローディング現象を引き起こす。この
ため、エッチング時のゲート電極材料２０４と下地材料
２０３との選択性は十分に確保することが必要になる
が、素子の微細化が進むにつれてシリコン酸化膜が薄く
なりより高い選択性が求められ、これらの選択性を十分
に確保することが難しくなってきている。これを解決す
るため、以下のような方法が用いられる。

【０００６】図３（ａ）に示すように、前記従来例と同
様にして、シリコン基板３０１上に、フィールド酸化膜
３０２、シリコン酸化膜３０３、多結晶シリコン３０４
を順次形成する。次に、前記多結晶シリコン３０４上
に、これと選択比のとれるシリコン窒化膜３０５を約２
００ｎｍ形成する。さらに、前記シリコン窒化膜上に写
真蝕刻法により、レジストパターン３０６を形成する。
これをマスクとして異方性エッチングを行いシリコン窒
化膜３０５を加工し、図３（ｂ）に示すように、シリコ
ン窒化膜３０７を形成する。レジストパターン３０６を
除去した後、シリコン窒化膜３０７をマスクとして異方
性エッチングを行い、図３（ｃ）に示すように、ゲート
電極３０８を形成する。

【０００７】上記した方法を用いることにより、第１の
エッチングとして、レジストパターン３０６をマスク材
にシリコン窒化膜のエッチングを行い、シリコン窒化膜
３０７を形成する。第１のエッチングを行う場合に、マ
スク材３０６のアスペクト比が大きくても、シリコン窒
化膜３０５と多結晶シリコンの選択比は十分にとれてい
るためエッチングレートの加工ばらつきはほとんど無視
できる。さらに、第２のエッチングとして、前記シリコ
ン窒化膜３０７をマスク材に多結晶シリコン３０４のエ
ッチングを行う。この場合マスク材となるシリコン窒化
膜３０７の膜厚はレジストパターン３０６と比べてかな
り薄く、シリコン窒化膜３０７のアスペクト比は小さく
抑えることができる。このためゲート電極３０８を形成
するための第２のエッチングにおいて、エッチングレー
トの加工ばらつきによるローディング現象を低減でき
る。

【０００８】

【発明が解決しようとする課題】しかし、前記の従来の
製造方法においては、写真蝕刻法の解像限界の微細パタ
ーンまでしか安定的に形成することができなく、さらに
トランジスタのゲート電極幅を小さくするといった要求
を実現することは不可能であった。本発明は、前記のよ
うな写真蝕刻法の解像限界を越えた微細パターンを安定
して実現させることを目的とした半導体装置の製造方法
を提供することある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置の製造方法では以下の工程を有
する。半導体装置の配線層をそれぞれが選択的にエッチ
ング可能な２種類の膜で形成し、この上に写真蝕刻法に
よりレジストパターンを形成する。前記レジストパター
ンをマスク材とし上層の膜を異方性エッチング（以下Ｒ
ＩＥと呼ぶ）し、続いて前記レジストパターンをつけた
まま、等方性エッチング（以下ＣＤＥと呼ぶ）を行う。
次に、前記レジストパターンを剥離し前記エッチング加
工された上層の膜をマスク材とし下層の膜をＲＩＥを用
いてエッチングする。

【００１０】上記の工程により、上層の膜のエッチング
加工時に、寸法制御性に優れたＲＩＥの長所を最大限に
生かした上で、ＣＤＥを行いレジストパターンよりも微
細な加工を行うことが可能となり、このようにエッチン
グ加工された上層の膜をマスク材として下層の膜をエッ
チング加工することで、写真蝕刻法で形成できない微細
パターンを形成することが可能となる。

【００１１】

【発明の実施の形態】以下、本発明を用いたＭＯＳＦＥ
Ｔのゲート電極の製造方法を例に図１を用いて説明す
る。図１（ａ）に示すように、シリコン基板１０１上に
選択酸化法により素子分離領域となるフィールド酸化膜
１０２を約４００ｎｍ形成し、前記シリコン基板上１０
１に熱酸化法によって、ゲート絶縁膜（シリコン酸化
膜）１０３を約７ｎｍ形成する。次に、前記シリコン酸
化膜１０３上にＬＰＣＶＤ法により、ゲート電極材料例
えば多結晶シリコン１０４を約２００ｎｍデポし、前記
多結晶シリコン１０４上シリコン窒化膜１０５を約１０
０ｎｍデポする。さらに、前記シリコン窒化膜１０５上
に写真蝕刻法により、レジストパターン１０６を形成す
る。

【００１２】次に、図１（ｂ）に示すように、レジスト
パターン１０６をマスク材として、シリコン窒化膜１０
５をＲＩＥを用いてエッチングを行い、シリコン窒化膜
１０７を形成する。

【００１３】続いて、図１（ｃ）に示すように、前記レ
ジストパターン１０６をつけたまま、シリコン窒化膜１
０７をＣＤＥを用いてエッチングを行い、レジストパタ
ーン１０６よりも微細なシリコン窒化膜１０８を形成す
る。

【００１４】次に、図１（ｄ）に示すように、レジスト
パターン１０６を剥離する。さらに、図１（ｅ）に示す
ように、シリコン窒化膜１０８をマスク材として、多結
晶シリコン１０４をＲＩＥを用いて形成し、ゲート電極
１０９を形成する。この時、レジストパターン１０６よ
りも微細なシリコン窒化膜１０８を形成することが可能
となり、これをゲート電極加工時のマスク材ととして得
ることができる。さらに、第３のエッチングとして、前
記シリコン窒化膜１０８をマスク材として、ＲＩＥを用
いて多結晶シリコン１０４のエッチングを行いゲート電
極１０９を形成する。

【００１５】上記した方法を用いることにより、第１の
エッチングとして、レジストパターン１０６をマスク材
にシリコン窒化膜１０５をＲＩＥを用いてエッチング
し、シリコン窒化膜１０７を形成する。第１のエッチン
グを行う場合に、マスク材１０６のアスペクト比が大き
くても、シリコン窒化膜１０５と多結晶シリコン１０４
の選択比は十分にとれているためエッチングレートの加
工ばらつきはおこらない。さらに、第２のエッチングと
して、前記レジストパターン１０６をつけたまま、前記
シリコン窒化膜１０７をＣＤＥを用いてエッチングし、
シリコン窒化膜１０８を形成する。第２のエッチングに
おいては、レジストパターン１０６よりも微細なパター
ンをシリコン窒化膜１０８で実現することができ、これ
を第３のエッチングのマスク材として使用することがで
きる。この場合、マスク材となるシリコン窒化膜１０８
の膜厚はレジストパターン１０６と比べてかなり薄く、
シリコン窒化膜１０８のアスペクト比は小さく抑えるこ
とができる。このためゲート電極１０９を形成するため
の第３のエッチングにおいて、エッチングレートの加工
ばらつきによるローディング現象は起こらない。

【００１６】本実施例では、ゲート電極材料として下層
膜に多結晶シリコンを用いたが、ゲート抵抗の低減のた
め高融点金属として、チタン、タングステン、モリブデ
ン、コバルト、ニッケル、あるいはこれら高融点金属の
シリサイド化合物の場合でも同様の工程となる。また、
前記高融点金属、高融点シリサイド化合物の下に多結晶
シリコンを用いた積層ゲート構造の場合でも可能であ
る。

【００１７】また、本実施例では上層膜にシリコン窒化
膜を用いたが、その下層膜との選択性が得られるもので
あればよく、例えばシリコン酸化膜でも可能である。こ
の場合、レジストパターン形成前に、シリコン酸化膜
に、ボロン、リン、ヒ素等の不純物をイオン注入法によ
り、ドーピングすることで、ＣＤＥを用いたエッチング
が可能となる。さらに、この場合は下層膜の多結晶シリ
コンへの不純物のドーピング工程を兼ねることも可能で
ある。

【００１８】本実施例では、ゲート電極形成を例に説明
してきたが、本発明はすべての配線層で実施可能であ
る。この場合、下層膜に配線層として、Ｃu 、アルミニ
ウムあるいは高融点金属であるチタン、タングステン、
モリブデン、コバルト、ニッケル等の材料を用い、上層
膜に、これらと選択性が得られるシリコン窒化膜、シリ
コン酸化膜を使用する。

【００１９】上層膜をエッチング加工する際に、ＣＤＥ
を用いることから、上層膜の膜厚Ｔ２と下層膜の膜厚Ｔ
１との関係を Ｔ２＜Ｔ１ にすることにより、微細加工の寸法制御性を向上するこ
とができる。

【００２０】さらに、レジスト膜厚Ｔ３と上層膜の膜厚
の関係を Ｔ２＜Ｔ３ であれば、ゲート電極形成時のＲＩＥを用いたエッチン
グ工程において効率良くエッチング加工を行い、微細化
によるマスク材の高アスペクト化による、エッチングの
ローディング効果の改善もはかることができる。また、
前記ＣＤＥのかわりに上層膜ＳｉＮの場合はホットリン
酸、ＳｉＯ2 の場合はＮＨ4 Ｆによる処理で代用するこ
とも可能である。

【００２１】

【発明の効果】以上述べたように、本発明の半導体装置
の製造方法を用いることにより、マスク材の高アスペク
ト化によるエッチングのローディング効果を抑えつつ、
写真蝕刻法で形成することのできない微細寸法の配線の
形成を可能するため、素子の高集積化、さらにトランジ
スタのゲート電極幅を小さくすることにより、動作速度
の高速化も可能とする。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造工程を示した図であ
る。

【図２】従来の半導体装置の製造工程を示した図であ
る。

【図３】従来の半導体装置の製造工程を示した図であ
る。

【符号の説明】

１０１ シリコン基板 １０３ ゲート酸化膜 １０４ 多結晶シリコン膜 １０５ シリコン窒化膜 １０６ レジストパターン １０７ ＲＩＥを用いて加工されたシリコン窒化膜 １０８ ＣＤＥを用いて加工されたシリコン窒化膜 １０９ ゲート電極 ３０７ ＲＩＥを用いて加工されたシリコン窒化膜 ３０８ ゲート電極

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に絶縁膜を形成する工程
   と、 前記絶縁膜上に第１の導電性材料の膜を形成する工程
   と、 前記第１の導電性材料の膜上に前記第１の導電性材料の
   膜に対し選択比を有する第２の材料の膜を形成する工程
   と、 前記第２の材料の膜上に写真蝕刻法により、レジストパ
   ターンを形成する工程と、 前記レジストパターンをマスク材として、第２の材料の
   膜を異方性エッチングを用いてエッチングした後、等方
   性エッチングを用いてエッチングし、前記レジストパタ
   ーンより微細な加工を施す工程と、 前記レジストパターンを剥離した後、前記第２の材料の
   膜をマスク材として、前記第１の導電性材料の膜を異方
   性エッチングを用いてエッチングする工程とを具備した
   ことを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記第１の導電性材料の膜は半導体基板
   上に形成される配線層であることを特徴とする請求項１
   記載の半導体装置の製造方法。
3. 【請求項３】 前記第１の導電性材料の膜厚Ｔ１と、前
   記第２の材料の膜厚Ｔ２との関係が、 Ｔ２＜Ｔ１ となることを特徴とする半導体装置の製造方法。
4. 【請求項４】 前記第２の材料の膜厚Ｔ２と、前記レジ
   ストパターンの厚さＴ３との関係が、 Ｔ２＜Ｔ３ となることを特徴とする半導体装置の製造方法。