JP3516653B2

JP3516653B2 - 半導体装置の製造方法

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Publication number: JP3516653B2
Application number: JP2000382626A
Authority: JP
Inventors: 真也門野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-12-15
Filing date: 2000-12-15
Publication date: 2004-04-05
Anticipated expiration: 2020-12-15
Also published as: JP2002184763A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳細には、微細パターンを形成するこ
とができる半導体装置の製造方法に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】通常の
半導体集積回路の製造工程では、半導体基板上に堆積さ
れた膜、例えばポリシリコン膜、金属膜等のような導電
膜又はシリコン窒化膜、シリコン酸化膜のような絶縁膜
等に所望の微細パターンを形成するために、以下の方法
が用いられる。

【０００３】まず、図４（ａ）に示すように、シリコン
基板１１上に、所望の微細パターンを形成するポリシリ
コン膜１２を形成し、このポリシリコン膜１２上に、フ
ォトリソグラフィ技術により所定形状のレジストパター
ン１３を形成する。

【０００４】次いで、図４（ｂ）に示すように、レジス
トパターン１３をマスクとしてポリシリコン膜１２をエ
ッチングする。この際、レジストパターン１３は、エッ
チングに対する耐性、つまりポリシリコン膜１２に対す
る大きなエッチングの選択比を有する必要がある。

【０００５】その後、図４（ｃ）に示すように、レジス
トパターン１３を除去することにより、ポリシリコン膜
１２を所望の形状にパターニングする。

【０００６】一般に、このような方法においてレジスト
パターンを形成するためには縮小投影型の露光装置が用
いられる。縮小投影型露光装置は、ｉ線（３６５ｎ
ｍ）、ＫｒＦエキシマレーザ（２４８ｎｍ）、ＡｒＦエ
キシマレーザ（１９３ｎｍ）等の光源が用いられてお
り、この光源の波長が短くなるほど、微細なフォトレジ
ストパターンが形成できる。例えば、ＫｒＦエキシマレ
ーザーを光源に用いた場合の解像限界は、一般に０．１
２〜０．１５μｍである。

【０００７】しかし、近年の電子機器の機能・性能の向
上に伴って、そこに搭載される半導体集積回路のさらな
る高集積化が求められており、そのために半導体集積回
路の製造工程においてはさらに微細加工技術が必要とな
っている。

【０００８】例えば、フォトリソグラフィによる解像限
界を超える微細なレジストパターンを形成する方法とし
て、レジストパターンを加熱して熱変形（リフロー）さ
せて、ホール内径やラインパターンの分離幅を縮小す
る、いわゆるサーマルフローが提案されている。

【０００９】この方法は、まず、図５（ａ）に示すよう
に、シリコン基板１１上にポリシリコン膜１２を形成
し、さらにその上に微小スペース１４を有する所望の形
状のレジストパターン１３を形成する。

【００１０】次いで、図５（ｂ）に示すように、サーマ
ルフローによってレジストパターン１３をレジストパタ
ーン１３ａに変形させることにより、微小スペース１４
をさらに微小なスペース１４ａとする。

【００１１】その後、上記と同様に、得られたレジスト
パターン１３ａをマスクとして用いて、ポリシリコン膜
１２をエッチングし、ポリシリコン膜１２に微細なスペ
ースを有するパターンを形成する。

【００１２】一般に、サーマルフロー後のフォトレジス
トパターンは、フォトレジストパターンの線幅によっ
て、パターン端部の形状が異なることが知られている。

【００１３】例えば、図６（ａ−１）に示すように、フ
ォトレジストパターン２３の線幅が微小な場合には、サ
ーマルフロー後のフォトレジストパターン２３ａの断面
形状が、図６（ｂ−１）に示すように、側面が横に張り
出した形状、つまり、ポリシリコン膜１２の表面とフォ
トレジストパターン２３ａ側面との成す角βが鈍角とな
る（逆テーパー形状）。よって、このようなフォトレジ
ストパターン２３ａを用いてポリシリコン膜１２をエッ
チングすると、図６（ｃ−１）に示すように意図する線
幅よりも太くなる。

【００１４】フォトレジストパターン３３ａ、４３ａの
線幅が図６（а−２）、図６（ａ−３）と太くなるにし
たがって、図６（ｂ−２）及び図６（ｂ−３）に示すよ
うに、ポリシリコン膜１２の表面とフォトレジストパタ
ーン３３ａ、４３ａ側面との成す角γ、δが直角（垂直
形状）、さらには鋭角（順テーパー形状）と小さくな
る。順テーパー形状のフォトレジストパターン４３ａを
マスクとして用いて、ポリシリコン膜１２をエッチング
する場合、フォトレジストパターン４３ａとポリシリコ
ン膜１２とのエッチング選択比が十分でないと、ポリシ
リコン膜１２のエッチング中に、フォトレジストパター
ン自身も減少する。このフォトレジストパターン４３ａ
の減少により、順テーパー形状のフォトレジストパター
ン４３ａは裾部が除々に薄くなるため、これをマスクと
して用いてエッチングした場合のポリシリコン膜１２は
エッチングが完了する前にフォトレジストがなくなる。
よって、ポリシリコン膜１２自体の部分的な膜厚減少を
生じ、図６（ｃ−３）に示すように、パターンのエッジ
部分の形状不良、つまり所望のパターンが得られないと
いう問題がある。

【００１５】本発明は、上記課題に鑑みなされたもので
あり、種々の線幅／スパース幅のパターンが混在してい
ても、高精度で均一な被エッチング膜のパターニングを
行うことができる半導体装置の製造方法を提供すること
を目的とする。

【００１６】

【課題を解決するための手段】本発明によれば、（ａ）
半導体基板上に被エッチング膜及びハードマスク形成層
を形成する工程と、（ｂ）前記ハードマスク形成層上に
所定形状のフォトレジストパターンを形成する工程と、
（ｃ）サーマルフローによって該フォトレジストパター
ンを熱変形させる工程と、（ｄ）得られたフォトレジス
トパターンをマスクとして前記ハードマスク形成層をエ
ッチングしてハードマスクを形成する工程と、（ｅ）該
ハードマスクをマスクとして前記被エッチング膜をエッ
チングする工程とを含み、さらに、工程（ｃ）におい
て、熱変形させたフォトレジストパターンをアッシング
する工程を含むことを特徴とする半導体装置の製造方法
が提供される。

【００１７】

【発明の実施の形態】本発明の半導体装置の製造方法に
おいては、工程（ａ）において、半導体基板上に、被エ
ッチング膜とハードマスク形成層とを形成する。ここ
で、半導体基板として、シリコン、ゲルマニウム等の元
素半導体、ＧａＡｓ、ＡｌＮ等のIII−Ｖ族化合物半導
体、ＺｎＳｅ、ＣｄＴｅ等のII−VI族化合物半導体等の
単結晶、多結晶基板、あるいはＳＯＳ、ＳＯＩ、多層Ｓ
ＯＩ等の基板であってもよい。また、半導体基板上に
は、ＬＯＣＯＳ法、トレンチ素子分離法、ＳＴＩ等によ
る素子分離膜が形成されていてもよいし、ｐ型又はｎ型
の不純物拡散層（ウェル）が形成されていてもよい。さ
らに、半導体基板上には、トランジスタ、キャパシタ、
抵抗等の素子、これらを組み合わせた回路、層間絶縁
膜、配線層等が１以上形成されていてもよい。

【００１８】被エッチング膜は、エッチングにより所望
の形状にパターニングされる膜を意味し、例えば、アル
ミニウム、銅、金、白金、ニッケル等の金属又は合金；
タングステン、タンタル、チタン等の高融点金属又は合
金；ポリシリコン；高融点金属とのシリサイド、ポリサ
イド等の導電層、あるいはシリコン酸化膜、シリコン窒
化膜、ＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜、Ｔａ₂Ｏ₃等の
高誘電体膜、ＰＺＴ、ＰＬＺＴ等の強誘電体膜等の単層
又は積層構造の膜が挙げられる。被エッチング膜は、蒸
着法、スパッタ法、ＥＢ法、ＣＶＤ法、陽極酸化法、熱
酸化法、ゾルゲル法、スピンコート法等種々の方法によ
り形成することができる。膜厚は、特に限定されるもの
ではないが、例えば、５０〜５００ｎｍ程度が挙げられ
る。

【００１９】ハードマスク形成層は、被エッチング膜を
エッチングする場合に、そのマスクとして使用すること
ができる層を意味し、被エッチング膜の材料、膜厚等に
より適宜選択することができる。例えば、被エッチング
膜として例示したものが挙げられる。なかでも、ハード
マスク形成層が被エッチング膜に対してエッチング選択
性が高い膜であることが好ましい。この場合のエッチン
グ選択性が高いとは、例えば、エッチング比２〜５０程
度が挙げられる。膜厚は、特に限定されるものではない
が、例えば、１０〜２００ｎｍ程度が挙げられる。

【００２０】工程（ｂ）において、ハードマスク形成層
上に所定形状のフォトレジストパターンを形成する。こ
こでのフォトレジストパターンは、当該分野で通常使用
されるようなレジストによって形成することができる。
例えば、電子線用又はＸ線用のネガ型レジスト（環化シ
ス−１，４−ポリイソプレン、ポリ桂皮酸ビニル等）又
はポジ型レジスト（ノボラック系）、遠紫外線（deep−
ＵＶ）レジスト（ポリメチルメタクリレート、ｔ−Ｂｏ
ｃ系）、イオンビーム用レジスト等の種々のレジストが
挙げられる。具体的には、アセタール系レジスト（ＴＤ
ＵＲ−Ｐ０１５）、アニリング（ＴＭＸ−１１９１
Ｙ）、ハイブリッド系レジスト（ＳＰＲ５５０）等が挙
げられる。なかでも、ハードマスク形成層に対してエッ
チング選択性が高い材料が好ましい。なお、ここでのエ
ッチング選択性が高いとは、上記と同様である。所定形
状としては、解像限界の線幅及び／又はスペース幅のパ
ターンを１又は複数含むものであれば特に限定されるこ
となく、得ようとする半導体装置の機能、特性等に応じ
て適宜決定することができる。このような形状は、公知
の方法、例えば、ｉ線（３６５ｎｍ）、ＫｒＦエキシマ
レーザ（２４８ｎｍ）、ＡｒＦエキシマレーザ（１９３
ｎｍ）等、あるいはより波長の短い、解像度の高い光源
を用いた縮小投影型露光装置等によるフォトリソグラフ
ィ工程によって形成することができる。フォトレジスト
パターンの膜厚は、特に限定されるものではないが、例
えば、５００〜１０００ｎｍ程度が挙げられる。

【００２１】工程（ｃ）において、サーマルフローによ
って形成されたフォトレジストパターンを熱変形させ
る。サーマルフローの方法は、フォトレジストパターン
の材料、膜厚、形状等により適宜選択することができ
る。例えば、１３０〜１４０℃程度の温度範囲、９０秒
間程度、炉アニール、ＲＴＡ、ＥＢ又はホットプレート
による熱処理等が挙げられる。また、言い換えると、上
記サーマルフローの方法のみならず、例えば、形成した
フォトレジストパターンの縦及び／又は横及び／又は斜
め等の方向に、フォトレジストパターンの１〜３０％程
度の伸縮を実現することができる方法であれば、どのよ
うな方法であってもよい。

【００２２】なお、フォトレジストパターンを熱変形さ
せた後、このフォトレジストパターンをアッシングする
ことが好ましい。ここでのアッシングとは、いわゆるラ
イトアッシングといわれるもので、フォトレジストパタ
ーンの膜厚を減少させるが、実質的にその平面形状を変
化させない程度のアッシングを意味する。具体的には、
プラズマ等を用い、レジストを２００〜３００ｎｍ程度
アッシングし、順デーパー部分の裾の部分を除去する等
の方法が挙げられる。アッシングは、当該分野で通常使
用されるアッシング装置を用いて行うことができる。こ
のような装置としては、導入したガスを活性化、好まし
くはプラズマ化するためにＲＦ電力を印加することがで
きる、円筒型、平行平板型、ヘキソード型、有磁場ＲＩ
Ｅ型、有磁場マイクロ波型、マイクロ波型、ＥＣＲ型等
の種々の形状、原理のものが挙げられ、さらに、被エッ
チング基板側にＲＦ電力を印加することができるものが
好ましい。

【００２３】工程（ｄ）において、得られたフォトレジ
ストパターンをマスクとしてハードマスク形成層をエッ
チングしてハードマスクを形成する。ここでのエッチン
グ方法としては、例えば、ふっ酸、熱リン酸、硝酸、硫
酸等を用いたウェットエッチング、ＲＩＥ法等のドライ
エッチング等種々の方法が挙げられる。なかでも、フォ
トレジストパターンの材料、膜厚等、ハードマスク形成
層の材料、膜厚等を考慮して、フォトレジストパターン
が、ハードマスク形成層に対してエッチング選択性が高
くなるようなエッチング法が好ましい。

【００２４】工程（ｅ）において、ハードマスクをマス
クとして被エッチング膜をエッチングする。エッチング
法は、上述したエッチング法のなかから選択することが
できる。なかでも、ハードマスクの材料、膜厚等、被エ
ッチング膜の材料、膜厚等を考慮して、ハードマスクが
被エッチング膜に対してエッチング選択性が高くなるよ
うなエッチング法が好ましい。なお、この工程の前に
は、通常、フォトレジストパターンを公知の方法、例え
ばウェットエッチング、ドライエッチング又はアッシン
グ法により、ほぼ完全に除去されるが、フォトレジスト
パターンの材料、ハードマスクの材料、被エッチング膜
の材料、この工程でのエッチング法等によっては、必ず
しもフォトレジストパターンを除去せずに、被エッチン
グ膜のエッチングを行ってもよい。

【００２５】本発明の半導体装置の製造方法では、上記
の各工程の前、中、後の任意の工程において、通常の半
導体プロセスに利用される工程、例えば、ソース／ドレ
イン領域、ＬＤＤ領域又はＤＤＤ領域、層間絶縁膜、サ
イドウォールスペーサ、コンタクトホール、コンタクト
プラグ又は配線層等の形成、熱処理等を適宜組み合わせ
て行うことにより、半導体装置を製造することができ
る。

【００２６】以下、本発明の半導体装置の製造方法の実
施の形態を図面に基づいて説明する。実施の形態１まず、図１（ａ）に示すように、半導体基板、例えば、
トランジスタを形成したシリコン単結晶基板１上に、膜
厚２００ｎｍ程度のポリシリコン膜２及び膜厚５０ｎｍ
程度のハードマスク形成用のシリコン窒化膜３をこの順
に堆積する。このシリコン窒化膜３の上に、フォトリソ
グラフィ技術を用いて、膜厚０．７μｍ程度の所望形状
のフォトレジストパターン４を形成する。このフォトレ
ジストパターン４は、図２（ａ）に示すように、分離幅
０．２μｍで繰り返して複数本並ぶ、線幅０．５μｍ程
度及び長さ１０μｍ程度の細ラインと、線幅２μｍ程度
及び長さ１０μｍ程度の太ラインとが混在する。

【００２７】次いで、図１（ｂ）に示すように、１３７
℃程度の温度、９０秒間程度のサーマルフローによりフ
ォトレジストパターン４を、図２（ｂ）に示すようなフ
ォトレジストパターン４ａに変形させ、分離幅を０．１
μｍ程度に縮小させる。

【００２８】なお、この条件におけるサーマルフロー前
のパターン長が１．５μｍより小さい場合には、サーマ
ルフロー後のパターン断面形状は逆テーパー状となり、
１．５μｍ程度の場合には垂直形状となり、１．５μｍ
より大きい場合には順テーパー状となることから、フォ
トレジストパターン４ａにおける細ラインの形状は逆テ
ーパー形状となり、太ラインの形状は順テーパー形状と
なる。

【００２９】続いて、フォトレジストパターン４ａをマ
スクとして用いて、シリコン窒化膜３をエッチングし、
図１（ｃ）に示すように、ハードマスク３ａを形成し、
その後、フォトレジストパターン４ａを除去する。これ
により、ハードマスクの分離幅はフォトレジストパター
ン４ａの分離幅０．１μｍと、同じ分離幅となる。これ
は、フォトレジストパターン４ａのシリコン窒化膜３に
対するエッチングの選択性が良いためである。また、太
ラインのような順テーパー形状のフォトレジストパター
ン４ａが混在していても、シリコン窒化膜３の加工形状
は良好である。

【００３０】次に、図１（ｄ）に示すように、ハードマ
スク３ａをマスクとして用いて、ポリシリコン膜２をエ
ッチングする。ここで、ハードマスクとして使用してい
るシリコン窒化膜３は、ポリシリコン膜３のエッチング
における選択性がよいために、シリコン窒化膜３がポリ
シリコン膜３に対して薄い膜厚であっても、良好なポリ
シリコン膜３の加工形状を得ることができる。

【００３１】その後、図１（ｅ）に示すように、不要と
なったハードマスク３ａを除去する。これにより、ポリ
シリコン膜２を、分離幅０．１μｍ程度で、線幅０．６
μｍ程度の細パターンと、線幅２μｍ程度の太いパター
ンに加工することができる。このように、この実施の形
態によれば、フォトレジストパターンが順テーパー形状
となった場合でも、フォトレジストパターンの平面形状
をポリシリコン膜２の加工形状に対して良好に再現しな
がら、フォトリソグラフィの限界を超える０．１μｍ程
度以下のスペースの加工が可能となる。

【００３２】実施の形態２図３（ａ）に示すように、実施の形態１と同様に、シリ
コン単結晶基板１上に、ポリシリコン膜２、シリコン窒
化膜３及び線幅２μｍ程度、長さ１０μｍ程度の太い線
幅を有するフォトレジストパターン５をこの順に堆積す
る。

【００３３】次いで、図３（ｂ）に示すように、実施の
形態１と同様に、サーマルフローによりフォトレジスト
パターン５を、フォトレジストパターン５ａに変形させ
る。この場合のフォトレジストパターン５ａは、シリコ
ン窒化膜３の表面とフォトレジストパターン５ａ側面と
の成す角αが鋭角の順テーパー形状となる。得られたフ
ォトレジストパターン５ａを、プラズマにより、レジス
トを２００〜３００ｎｍ程度アッシングすることによ
り、順テーパー形状のフォトレジストパターン５ａの裾
野の部分をわずかに除去し、シリコン窒化膜３の表面と
フォトレジストパターン５ａ側面との成す角αをより大
きく、すなわちより垂直形状に近づいたフォトレジスト
パターン５ｂが得られる。

【００３４】その後、図３（ｃ）に示したように、実施
の形態１と同様に、フォトレジストパターン５ｂをマス
クとして用いて、シリコン窒化膜３をエッチングしてハ
ードマスクを形成する。これにより、シリコン窒化膜３
のエッチングの際の寸法のシフトをさらに抑えることが
できる。

【００３５】次いで、図３（ｄ）に示すように、フォト
レジストパターン５ｂを除去し、図３（ｅ）に示すよう
に、ハードマスクをマスクとして用いて、ポリシリコン
膜２をエッチングする。

【００３６】このように、線幅の太いパターン、微細な
パターン、ラフなパターンが混在しても、いずれのパタ
ーンにおいても高精度に、均一に加工することが可能と
なる。

【００３７】

【発明の効果】本発明によれば、サーマルフローにより
形成したフォトレジストパターンのパターン寸法依存性
による、被エッチング膜の不均一かつ精度の低い加工を
防止し、種々の線幅／スペース幅が混在するパターンに
おいても、均一かつ高精度に被エッチング膜を加工する
ことが可能となる。しかも、リソグラフィの解像限界を
超えるような、より微細なパターンの加工をも実現する
ことができる。

【００３８】また、熱変形させたフォトレジストパター
ンをアッシングする場合には、実質的にはフォトレジス
トパターンの平面形状を変化させずに、フォトレジスト
パターンの側面をより垂直形状に近づけることができ、
これにより、ハードマスク形成層のエッチングの際の寸
法のシフトをさらに抑えることができる。

【００３９】さらに、フォトレジストパターンが、ハー
ドマスク形成層に対してエッチング選択性が高く、かつ
ハードマスク形成層が被エッチング膜に対してエッチン
グ選択性が高い場合には、容易にハードマスクの形成及
び被エッチング膜の加工を行うことができるとともに、
エッチング時のマスクのエッチングを抑えることができ
るため、ひいてはハードマスク形成層及び被エッチング
膜の寸法のシフトをさらに抑え、より高精度の加工を実
現することができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法の実施の形態を
説明するための要部の概略断面製造工程図である。

【図２】本発明の半導体装置の製造方法の実施の形態を
説明するための要部の概略平面製造工程図である。

【図３】本発明の半導体装置の製造方法の実施の形態を
説明するための要部の概略断面製造工程図である。

【図４】従来の半導体装置の製造方法を説明するための
要部の概略断面製造工程図である。

【図５】従来の半導体装置の製造方法を説明するための
要部の概略断面製造工程図である。

【図６】従来の半導体装置の製造方法を説明するための
要部の概略断面製造工程図である。

【符号の説明】

１シリコン単結晶基板２ポリシリコン膜３シリコン窒化膜３ａハードマスク４、４ａ、５、５ａ、５ｂフォトレジストパターン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 21/28 Ｈ０１Ｌ 21/30 ５７０ 21/306 21/306 Ｆ 21/3213 21/88 Ｃ (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3065 G03F 7/11 503 G03F 7/40 511 G03F 7/40 521 H01L 21/027 H01L 21/28 H01L 21/306 H01L 21/3213

Claims

(57)【特許請求の範囲】

【請求項１】（ａ）半導体基板上に被エッチング膜及
びハードマスク形成層を形成する工程と、（ｂ）前記ハ
ードマスク形成層上に所定形状のフォトレジストパター
ンを形成する工程と、（ｃ）サーマルフローによって該
フォトレジストパターンを熱変形させる工程と、（ｄ）
得られたフォトレジストパターンをマスクとして前記ハ
ードマスク形成層をエッチングしてハードマスクを形成
する工程と、（ｅ）該ハードマスクをマスクとして前記
被エッチング膜をエッチングする工程とを含み、さら
に、工程（ｃ）において、熱変形させたフォトレジスト
パターンをアッシングする工程を含むことを特徴とする
半導体装置の製造方法。
【請求項２】フォトレジストパターンが、ハードマス
ク形成層に対してエッチング選択性が高く、かつ前記ハ
ードマスク形成層が被エッチング膜に対してエッチング
選択性が高い請求項１に記載の方法。