JPH0691033B2 - 半導体構造上の接点スタッドの製造方法 - Google Patents

半導体構造上の接点スタッドの製造方法

Info

Publication number
JPH0691033B2
JPH0691033B2 JP4282819A JP28281992A JPH0691033B2 JP H0691033 B2 JPH0691033 B2 JP H0691033B2 JP 4282819 A JP4282819 A JP 4282819A JP 28281992 A JP28281992 A JP 28281992A JP H0691033 B2 JPH0691033 B2 JP H0691033B2
Authority
JP
Japan
Prior art keywords
semiconductor structure
sacrificial element
stud
sacrificial
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP4282819A
Other languages
English (en)
Other versions
JPH06204165A (ja
Inventor
ドナ・リゾーネ・コート
デーヴィッド・スタナソロヴィッチ
ロナルド・アーチャー・ワレン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH06204165A publication Critical patent/JPH06204165A/ja
Publication of JPH0691033B2 publication Critical patent/JPH0691033B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体デバイスに関す
るものであり、詳細には、半導体構造およびそのための
スタッドを製造する方法に関するものである。
【０００２】
【従来の技術】半導体製造技術は、回路集積度を増大す
る傾向を続けており、したがって半導体構造の超小型化
をさらに進めることが望まれている。ここで半導体構造
とは、半導体基板上または基板中に成長、形成、拡散、
注入、付着することのできる領域、デバイス、構成部品
またはエレメントと定義する。たとえば、現在の高速半
導体トランジスタ・デバイスのゲート導体は、水平幅が
０．４μｍに減少し、将来はさらに０．１μｍまで減少
すると予測されている。
【０００３】スタッドは、半導体構造に接触し、他の半
導体構造と電気的に接続させるための、導電性エレメン
トである。通常、スタッドは、構造の上面と接触するよ
うに形成する。したがって、半導体構造の水平幅が減少
するにつれて、構造の上面に接触するスタッドを形成す
るために利用できる面積も減少する。したがって、超小
型化した半導体構造と接触するようにスタッドを適切に
形成し、位置合せするには、高い精度が必要である。換
言すれば、半導体構造の超小型化が進むにつれて、この
ような構造の上面と接触するように接触スタッドを形成
する際に、位置合せの許容誤差が減少するという問題が
生じる。
【０００４】従来は、半導体構造用のスタッドを形成す
るための接点ウィンドウを形成するために、接点ウィン
ドウの縁部に境界線を設けている。このような境界線
は、一般に必要な接点ウィンドウの寸法よりも大きく、
最悪の条件下でも接点ウィンドウおよびスタッドが確実
に半導体構造の上面にくるようにするために用いられ
る。さらに、境界線は、接点ウィンドウとスタッドが一
部分は半導体構造上に、一部分はフィールド酸化物など
の不必要な領域上にくることを防止する。このような状
況では、フィールド酸化物が、オーバーエッチによって
消耗し、半導体構造から基板への洩れ通路が形成される
可能性がある。しかし、接点ウィンドウの周囲の境界線
を使用することの望ましくない効果は、接点ウィンドウ
およびスタッドを形成するのに必要な面積が著しく増大
することである。したがって、所与の面積に実装できる
集積回路の最大数が限定される。
【０００５】回路の集積度を維持しながら、半導体構造
の上面と接触するように接点ウィンドウおよびスタッド
を形成するための試みの１つとして、無境界製造方法が
ある。境界線を使用する方法と異なり、無境界法は、接
点ウィンドウの縁部の周囲に境界線を必要としない。し
たがって、接点ウィンドウおよびスタッドを形成するの
に必要な空間の量が小さくなり、境界線を使用する方法
に比べて、チップ上の所与の面積に実装できる回路の数
が増大する。しかし、現在の半導体構造の超小型化に伴
う位置合せの許容誤差の減少により、無境界法を使用し
て、不必要なオーバーエッチを実施し洩れ通路を形成す
ることなく、構造の真上にくる接点ウィンドウを形成す
ることは、極めて難しくなっている。
【０００６】さらに、スタッドを形成する無境界法で
は、一般に半導体構造の上面に部分的にのみ接触する。
半導体構造の水平幅がこれほど減少してきたため、この
ような構造との部分的接触は、信頼性の問題を引き起こ
す。換言すれば、スタッドが半導体構造の上面の一部分
にしか接触しないため、このような接点は、適正な動作
を提供する構造への適切な接続をもたらさない可能性が
ある。
【０００７】
【発明が解決しようとする課題】本発明の一目的は、回
路の集積度をさらに増大し、半導体構造およびデバイス
の超小型化の推進を可能にすることである。
【０００８】本発明の他の目的は、半導体構造の上面に
接点ウィンドウおよびスタッドを正確かつ適切に形成で
きる製造方法を提供することにある。
【０００９】本発明の他の目的は、他の製法に付随する
不必要なオーバーエッチを生じることなく、半導体構造
の上面に接点ウィンドウを形成することにある。
【００１０】本発明の他の目的は、実質的に半導体構造
の上面全体に接触するスタッドを形成する方法を提供す
ることにある。
【００１１】
【課題を解決するための手段】本発明の上記および他の
目的を達成するため、半導体基板上に半導体構造および
そのためのスタッドを製造する方法は、基板上に第１の
材料を付着させる工程と、第１の材料の上に第２の材料
を付着させる工程と、第２の材料の過剰部分を除去して
第２の材料を貫通する開口を形成し、それによって第２
の材料の選択された部分を残して犠牲エレメントを形成
する工程と、第１の材料の過剰部分を選択的に除去し
て、第１の材料を貫通する開口を延ばし、それによって
第１の材料の選択された部分を残して、上に犠牲エレメ
ントを有する半導体構造を形成する工程と、半導体構造
を絶縁するために、開口を第１の絶縁材料で充填する工
程と、犠牲エレメントを絶縁材料および半導体構造に対
して選択的に除去して半導体構造へのアクセスを可能に
するための接点ウィンドウ開口を形成する工程と、半導
体構造と接触するように、接点ウィンドウ開口をスタッ
ド材料で充填してスタッドを形成する工程とを含む。
【００１２】
【実施例】図１を参照すると、通常単結晶シリコンまた
は他の半導体材料である、基板１０が示されている。構
造材料の層１２を基板１０上に付着させる。層には、半
導体デバイスを製造するのに必要な半導体構造を基板１
０上に形成するのに適した材料を含む。たとえば、ＦＥ
Ｔデバイス用のゲート電極を形成する場合、構造材料層
１２を形成するための材料は、このようなゲート電極を
形成するのに適した金属、たとえば多結晶シリコン（ポ
リシリコン）、チタンシリサイド等からなる。さらに、
犠牲／エッチ選択性材料の層１４を、構造材料の層１２
の上に付着させる。層１４は、絶縁材料、好ましくは下
記に詳述するある種のエッチ選択特性を有する絶縁材料
からなるものでよい。
【００１３】図に示すように、フォトレジスト材料の第
１の層を、犠牲／エッチ選択性材料層１４の上に塗布
し、標準の露出および現像によるフォトリソグラフィ技
術を用いてパターン付けして、第１のフォトレジスト・
マスク１８を形成する。第１のフォトレジスト・マスク
１８のパターンは、犠牲エレメントおよびエッチ選択性
エレメントを形成するのに適したものである。具体的に
は、第１のフォトレジスト・マスク１８は、犠牲エレメ
ントおよびエッチ選択性エレメントを形成するために、
基板１０に対して適当な位置にある犠牲／エッチ選択性
材料１４の部分を被覆するようにパターン付けする。以
下に示すように、犠牲エレメントおよびエッチ選択性エ
レメントは、半導体構造およびこれに対応するスタッド
を形成するのに使用する。
【００１４】第１のフォトレジスト・マスク１８のパタ
ーンはさらに、犠牲／エッチ選択性材料１４の過剰部分
を露出させる開口２０を含む。換言すれば、犠牲／エッ
チ選択性材料１４の過剰部分は、犠牲エレメントおよび
エッチ選択性エレメントを形成するのに不要な部分であ
り、これらの過剰部分が第１のフォトレジスト・マスク
１８の開口２０によって露出される。
【００１５】図２に示すように、開口２０によって露出
された犠牲／エッチ選択性材料１４の過剰部分を除去す
ることにより、第１のフォトレジスト・マスク１８のパ
ターンを犠牲／エッチ選択性材料１４に転写する。した
がって、構造材料１２の過剰部分が開口２０によって露
出され、犠牲エレメント２２およびエッチ選択性エレメ
ント２４が形成される。本明細書で、これらのエレメン
トを犠牲エレメントまたはエッチ選択性エレメントと称
するのは恣意的なものであることに留意されたい。この
点に関連して、犠牲エレメントは除去されスタッドで置
換されるが、エッチ選択性エレメントは除去されずスタ
ッドで置換されないことを理解することは重要である。
すなわち、実際には、エレメントのいかなる組合せを犠
牲エレメントまたはエッチ選択性エレメントとして選択
することも可能であり、この選択は製造する特定の装置
の要件によって決まる。
【００１６】構造材料１２の過剰部分も最終的には除去
されるので、犠牲／エッチ選択性材料１４の過剰部分
は、構造材料１２の過剰部分に対して高い選択性で除去
される必要はない。例を示すと、犠牲／エッチ選択性材
料層１４として窒化ホウ素を使用する場合、反応性プラ
ズマ・エッチングまたは反応性イオン・エッチング（Ｒ
ＩＥ）により、概略下記のパラメータを使用して、犠牲
／エッチ選択性材料１４の過剰部分を有効に除去するた
めの適切な異方性が得られる。 ・Ｏ2中１０％ＣＦ4またはＯ2中１２％ＣＨＦ3 ・圧力８０ミリトル ・電力４００Ｗ ・磁界２０ガウス
【００１７】次に、開口２０によって露出された構造材
料１２の過剰部分を、下層の基板１０に対して適切なエ
ッチ選択性を与えるのに適した従来のエッチング技術に
より除去することができる。図３に示すように、構造材
料１２の過剰部分の除去により、開口２０が基板１０ま
で延び、それぞれ犠牲エレメントまたはエッチ選択性エ
レメントを有する半導体構造２６が形成される。次に、
図４に示すように、エレメント２２、２４上のフォトレ
ジスト・マスク１８をストリッピングする。
【００１８】本明細書では、犠牲／エッチ選択性材料１
４の過剰部分と構造材料１２の過剰部分は、説明のため
で２段階で除去するように記載し図示してあるが、この
除去は１段階で行うこともできる。
【００１９】次に、開口２０を、半導体構造２６を絶縁
する酸化物などの絶縁材料２８で充填する。この充填
は、ＣＶＤなど適当な従来の付着法により行うことがで
きる。図５に示すように、絶縁材料２８を平坦化して、
絶縁材料２８の上面がエッチ選択性エレメント２２、２
４の上面と高さが実質的に等しくなるようにする。一実
施例では、この平坦化は研磨により行う。研磨では、絶
縁材料２８がエレメント２２、２４に対して研磨選択性
を有することが好ましい。さらに詳細に述べれば、エレ
メント２２、２４が絶縁材料２８より研磨速度が遅く
て、絶縁材料２８の研磨中にエレメント２２、２４が
「ストップ」として機能することが好ましい。
【００２０】さらに、研磨は半導体デバイスおよび構造
の製造中に材料を平坦化する１つの方法であり、本発明
では半導体製造技術で他の周知の平坦化方法も利用でき
ることを了解されたい。
【００２１】次に、第２のフォトレジスト材料の層を塗
布しパターン付けして、図６に示すように、犠牲エレメ
ント２２をエッチングし除去するための第２のフォトレ
ジスト・マスク３０を形成する。図６に示すように、第
２のフォトレジスト・マスク３０は、エッチ選択性エレ
メント２４を覆ってエッチ選択性エレメント２４を除去
されないように覆うが、エッチ選択性エレメント２２は
露出させる。さらに、絶縁材料２８のエッチ選択性エレ
メント２２に隣接する、部分も露出する。この点に関し
て、犠牲エレメント２２は、隣接する絶縁材料２８を除
去することなく、犠牲エレメント２２が除去されるよう
に、絶縁材料２８に対して適切な選択性を持つものであ
ることが必要である。このように、第２のフォトレジス
ト・マスクを形成しパターン付けする際には高い正確さ
および精度は必要でないが、第２のフォトレジスト・マ
スク３０がエッチ選択性エレメント２４を覆うことが重
要である。
【００２２】次に、図７に示すように、犠牲エレメント
２２は絶縁材料２８および半導体構造２６に対して選択
的にエッチングすることによって除去され、接点ウィン
ドウ３２が形成される。必要なエッチ選択性および異方
性は、たとえば、犠牲エレメント２２が窒化ホウ素から
なり、絶縁材料２８が酸化物からなり、半導体構造２６
がポリシリコン、アルミニウム、ケイ化物等からなる場
合、上記のＲＩＥパラメータを使用して得ることができ
る。次に第２のフォトレジスト・マスク３０を除去す
る。その結果を図８に示す。このようにして、犠牲エレ
メント２２のエッチ選択性により、接点ウィンドウ３２
の形成を自己整合的に行うことができる。
【００２３】次に、図９を参照する。必要ならば、接点
ウィンドウ３２をスタッド材料で埋め戻す前に、接点ウ
ィンドウ３２をライニングするためにライナ３３を付着
させることができる。ライナ３３は、半導体構造２６
と、対応する接点スタッド３４との間の接触抵抗を減少
させ、接点スタッド３４の半導体構造２６及び絶縁材料
に対する接着性を改善し、それによって層剥離の問題を
軽減する。例を示すと、ライナ３３は、チタン、窒化チ
タン、または他の類似の導電性材料を含むことができ
る。
【００２４】接点ウィンドウ３２は、タングステン、チ
タン、窒化チタン、その他の適当なメタラジ等、適切な
導電性スタッド材料で埋め戻す。スタッド材料による埋
め戻しは、たとえばＣＶＤ等、従来の付着技術により行
うことができる。図に示すように、接点スタッド３４を
形成するため、スタッド材料を絶縁材料２８およびエッ
チ選択性エレメント２４と実質的に高さが等しくなるよ
うに平坦化する。この平坦化は、研磨によって行うこと
ができる。その際、スタッド材料が絶縁材料２８および
エッチ選択性エレメント２４に対して研磨選択性を有す
ることが好ましい。換言すれば、スタッド材料は、絶縁
材料２８およびエッチ選択性エレメント２４のどちらよ
りも速度研磨が速くて、スタッド３４の形成中の研磨工
程で絶縁材料２８およびエッチ選択性エレメント２４が
「ストップ」として機能することが好ましい。
【００２５】以上、本発明を複数の半導体構造を製造す
る工程として述べた。この点に関して、本発明は、ただ
１つの半導体構造を含む多数の半導体構造の製造に使用
できることを理解されたい。さらに、図では、半導体構
造のうち選択されたものだけが、その上に対応するスタ
ッドを有するように示してあるが、本発明は、どの半導
体構造もその上に対応するスタッドを有するように選択
できることを企図している。したがって、ただ１つの半
導体構造用にも、すべての半導体構造用にも、対応する
スタッドを形成することが可能である。
【００２６】
【発明の効果】本発明の方法によれば、半導体構造上の
狭いスペースに微細な接点ウィンドウ及びコンタクト・
スタッドを正確かつ適切に形成でき、回路の集積度を増
大し、半導体構造および装置の超小型化を可能にするこ
とができる。
【図面の簡単な説明】
【図１】本発明による各処理工程での、基板の一部を示
す断面図である。
【図２】本発明による各処理工程での、基板の一部を示
す断面図である。
【図３】本発明による各処理工程での、基板の一部を示
す断面図である。
【図４】本発明による各処理工程での、基板の一部を示
す断面図である。
【図５】本発明による各処理工程での、基板の一部を示
す断面図である。
【図６】本発明による各処理工程での、基板の一部を示
す断面図である。
【図７】本発明による各処理工程での、基板の一部を示
す断面図である。
【図８】本発明による各処理工程での、基板の一部を示
す断面図である。
【図９】本発明による各処理工程での、基板の一部を示
す断面図である。
【符号の説明】
１０ 基板 １２ 構造材料の層 １４ 犠牲／エッチ選択性材料の層 ２２ 犠牲エレメント ２４ エッチ選択性エレメント ２６ 半導体構造 ２８ 絶縁材料 ３３ ライナ ３４ 接点スタッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デーヴィッド・スタナソロヴィッチ アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ・フォールズ、マイヤーズ・ コーナー・ロード 137 (72)発明者 ロナルド・アーチャー・ワレン アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、セイブルック・ ロード 104

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】基板上に第１の材料を付着させる工程と、 上記第１の材料上に第２の材料を付着させる工程と、 上記第２の材料の過剰部分を除去して、上記第１の材料
    まで到る開口を形成し、それによって上記第２の材料の
    選択された部分を残して犠牲エレメントを形成する工程
    と、 上記第１の材料の過剰部分を除去して、上記開口を上記
    基板まで延ばし、それによって上記第１の材料の選択部
    分を残して、上に上記犠牲エレメントを有する半導体構
    造を形成する工程と、 上記開口を第１の絶縁材料で充填して、上記半導体構造
    を絶縁する工程と、 上記犠牲エレメントを選択的に除去して、上記半導体構
    造へのアクセスを可能にするための接点ウィンドウ開口
    を形成する工程と、 上記半導体構造と接触するように、上記接点ウィンドウ
    開口をスタッド材料で充填して、スタッドを形成する工
    程とを含む、半導体基板上に半導体構造およびそのスタ
    ッドを製造する方法。
  2. 【請求項２】上記第１の材料が導電性材料を含むことを
    特徴とする、請求項１の方法。
  3. 【請求項３】第１の材料の過剰部分を除去する工程が、
    反応性イオン・エッチングを含むことを特徴とする、請
    求項１の方法。
  4. 【請求項４】上記犠牲エレメントを選択的に除去する工
    程が、 上記犠牲エレメントを含む上記絶縁された上記半導体構
    造上にフォトレジストを塗布する工程と、 上記犠牲エレメントの部分を露出させるようにフォトレ
    ジストをパターン付けする工程と、 上記犠牲エレメントを選択的に除去する工程と、 フォトレジストを除去する工程とを含むことを特徴とす
    る、請求項１の方法。
  5. 【請求項５】上記犠牲エレメントの水平幅が、上記半導
    体構造の水平幅とほぼ同じであることを特徴とする、請
    求項１の方法。
  6. 【請求項６】上記スタッドが、上記犠牲エレメントとほ
    ぼ同じ寸法であることを特徴とする、請求項１の方法。
  7. 【請求項７】さらに、上記第１の絶縁材料を上記犠牲エ
    レメントに対して平坦化する工程を含むことを特徴とす
    る、請求項１の方法。
  8. 【請求項８】さらに、上記のスタッド材料を上記第１の
    絶縁材料に対して平坦化して、上記スタッドを形成する
    工程を含むことを特徴とする、請求項１の方法。
JP4282819A 1991-12-18 1992-10-21 半導体構造上の接点スタッドの製造方法 Expired - Lifetime JPH0691033B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US810004 1991-12-18
US07/810,004 US5187121A (en) 1991-12-18 1991-12-18 Process for fabrication of a semiconductor structure and contact stud

Publications (2)

Publication Number Publication Date
JPH06204165A JPH06204165A (ja) 1994-07-22
JPH0691033B2 true JPH0691033B2 (ja) 1994-11-14

Family

ID=25202728

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4282819A Expired - Lifetime JPH0691033B2 (ja) 1991-12-18 1992-10-21 半導体構造上の接点スタッドの製造方法

Country Status (2)

Country Link
US (1) US5187121A (ja)
JP (1) JPH0691033B2 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69217838T2 (de) * 1991-11-19 1997-08-21 Philips Electronics Nv Herstellungsverfahren für eine Halbleitervorrichtung mit durch eine Aluminiumverbindung seitlich voneinander isolierten Aluminiumspuren
JPH06104341A (ja) * 1992-09-18 1994-04-15 Toshiba Corp 半導体集積回路およびその製造方法
JPH06120211A (ja) * 1992-10-06 1994-04-28 Nec Corp 半導体装置の製造方法
JP2611615B2 (ja) * 1992-12-15 1997-05-21 日本電気株式会社 半導体装置の製造方法
US5532191A (en) * 1993-03-26 1996-07-02 Kawasaki Steel Corporation Method of chemical mechanical polishing planarization of an insulating film using an etching stop
JPH06314687A (ja) * 1993-04-30 1994-11-08 Sony Corp 多層配線構造の半導体装置およびその製造方法
US5382545A (en) * 1993-11-29 1995-01-17 United Microelectronics Corporation Interconnection process with self-aligned via plug
JPH088209A (ja) * 1994-01-10 1996-01-12 Cypress Semiconductor Corp 半導体装置の製造のための除去されるポストの処理方法
US5559055A (en) * 1994-12-21 1996-09-24 Advanced Micro Devices, Inc. Method of decreased interlayer dielectric constant in a multilayer interconnect structure to increase device speed performance
US5721155A (en) * 1995-02-13 1998-02-24 Lg Semicon Co., Ltd. Method for forming a via contact of a semiconductor device
US5648298A (en) * 1995-03-04 1997-07-15 Hyundai Electronics Industries Co., Ltd. Methods for forming a contact in a semiconductor device
US5705430A (en) * 1995-06-07 1998-01-06 Advanced Micro Devices, Inc. Dual damascene with a sacrificial via fill
US5593919A (en) * 1995-09-05 1997-01-14 Motorola Inc. Process for forming a semiconductor device including conductive members
JP3469976B2 (ja) * 1995-10-19 2003-11-25 三菱電機株式会社 多層配線の形成方法
KR0179292B1 (ko) * 1996-04-12 1999-04-15 문정환 반도체소자의 다층배선 형성방법
KR0179289B1 (ko) * 1996-04-12 1999-04-15 문정환 금속배선 형성방법
US5767012A (en) * 1996-06-05 1998-06-16 Advanced Micro Devices, Inc. Method of forming a recessed interconnect structure
US5888897A (en) * 1996-10-31 1999-03-30 Intel Corporation Process for forming an integrated structure comprising a self-aligned via/contact and interconnect
US6087251A (en) * 1998-10-30 2000-07-11 United Microelectronics Corp. Method of fabricating a dual damascene structure
JP3214475B2 (ja) * 1998-12-21 2001-10-02 日本電気株式会社 デュアルダマシン配線の形成方法
DE10154820B4 (de) * 2001-11-08 2005-06-02 Infineon Technologies Ag Verfahren zum Herstellen einer Maske für Halbleiterstrukturen
US20040036171A1 (en) * 2002-08-22 2004-02-26 Farnworth Warren M. Method and apparatus for enabling a stitch wire bond in the absence of discrete bump formation, semiconductor device assemblies and electronic systems including same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4410622A (en) * 1978-12-29 1983-10-18 International Business Machines Corporation Forming interconnections for multilevel interconnection metallurgy systems
JPS6010644A (ja) * 1983-06-30 1985-01-19 Toshiba Corp 半導体装置の製造方法
US4702792A (en) * 1985-10-28 1987-10-27 International Business Machines Corporation Method of forming fine conductive lines, patterns and connectors
DE3650362T2 (de) * 1986-01-06 1996-01-25 Sel Semiconductor Energy Laboratory Co., Ltd., Atsugi, Kanagawa Photoelektrische Umwandlungsvorrichtung mit hoher Ansprechgeschwindigkeit und Herstellungsverfahren.
US4883767A (en) * 1986-12-05 1989-11-28 General Electric Company Method of fabricating self aligned semiconductor devices
US4743568A (en) * 1987-07-24 1988-05-10 Motorola Inc. Multilevel interconnect transfer process
US4956313A (en) * 1987-08-17 1990-09-11 International Business Machines Corporation Via-filling and planarization technique
US5055423A (en) * 1987-12-28 1991-10-08 Texas Instruments Incorporated Planarized selective tungsten metallization system
US5008216A (en) * 1988-10-03 1991-04-16 International Business Machines Corporation Process for improved contact stud structure for semiconductor devices
US5008730A (en) * 1988-10-03 1991-04-16 International Business Machines Corporation Contact stud structure for semiconductor devices
US4933303A (en) * 1989-07-25 1990-06-12 Standard Microsystems Corporation Method of making self-aligned tungsten interconnection in an integrated circuit
US5068207A (en) * 1990-04-30 1991-11-26 At&T Bell Laboratories Method for producing a planar surface in integrated circuit manufacturing
US4997790A (en) * 1990-08-13 1991-03-05 Motorola, Inc. Process for forming a self-aligned contact structure

Also Published As

Publication number Publication date
JPH06204165A (ja) 1994-07-22
US5187121A (en) 1993-02-16

Similar Documents

Publication Publication Date Title
JPH0691033B2 (ja) 半導体構造上の接点スタッドの製造方法
JP2505961B2 (ja) 半導体構造用のスタッドを形成する方法および半導体デバイス
US5847460A (en) Submicron contacts and vias in an integrated circuit
US8569145B2 (en) Semiconductor device and method of producing the same
US5447874A (en) Method for making a semiconductor device comprising a dual metal gate using a chemical mechanical polish
JP3245004B2 (ja) 半導体製造方法、ゲート・スタック製造方法、及び半導体装置
US6111319A (en) Method of forming submicron contacts and vias in an integrated circuit
US5593921A (en) Method of forming vias
US5128745A (en) Semiconductor device with thin film resistor
US4933297A (en) Method for etching windows having different depths
KR0180287B1 (ko) 반도체장치의 배선구조 및 그의 제조방법
US5504039A (en) Method for making a self-aligned oxide gate cap
US6590265B2 (en) Semiconductor device with sidewall spacers having minimized area contacts
KR0121106B1 (ko) 반도체 소자의 금속배선 형성방법
KR20030000592A (ko) Ｓｔｉ/ｄｔｉ 구조를 갖는 반도체 소자의 제조방법
KR100514523B1 (ko) 반도체 소자의 금속배선 형성방법
US5847457A (en) Structure and method of forming vias
JPH10163430A (ja) 半導体装置およびその製造方法
KR100333539B1 (ko) 반도체소자의미세콘택홀형성방법
US6281092B1 (en) Method for manufacturing a metal-to-metal capacitor utilizing only one masking step
KR100807513B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR100258369B1 (ko) 반도체 소자의 콘택 형성방법
KR940011731B1 (ko) 개구부의 형성방법
KR19990060819A (ko) 반도체 소자의 금속 배선 형성 방법