KR100476404B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명에 따르면, 게이트 구조를 설계 치수대로 형성할 수 있는 반도체 장치의 제조 방법을 얻는다.
실리콘 산화막(4), 폴리실리콘막(5) 및 실리콘 산화막(6)을 이 순서대로 실리콘 기판(1)상에 형성한 후, 실리콘 산화막(6)을 패터닝함으로써 실리콘 산화막(14a, 14b)을 형성한다. 다음에, 포토레지스트(15)를 도포한 후, 포토마스크(18)를 이용하여 포토레지스트(15)를 노광한다. 포토마스크(18)는 게이트 폭 방향에 대한 게이트 구조(25i∼25k)의 각 단부를 규정하기 위한 포토마스크이다. 다음에, 포토레지스트(15)를 현상함으로써 개구부(21s∼21u)가 형성된다. 다음에, 포토레지스트(15)를 에칭 마스크로 이용하여, 개구부(21s∼21u)내에 노출되어 있는 부분의 실리콘 산화막(14a, 14b)을 에칭에 의해서 제거한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 사진 제판법 및 에칭법을 이용하여 MOSFET의 게이트 전극을 형성하는 방법에 관한 것이다.
도 27∼33은 종래의 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면이다. 도 27(a)∼도 33(a)는 평면도이며, 도 27(b)∼도 33(b)는 도 27(a)∼도 33(a)중에 나타낸 선분 X100-X100에 따른 위치에 대한 단면 구조를 나타내는 단면도이다.
도 27을 참조하면, 우선 실리콘 기판(101)의 상면(上面) 내에 불순물을 도입하는 것에 의해 웰(102)을 형성한다. 이 때, 인 등의 p형 불순물이 도입된 경우에는 p 웰이 형성되고, 붕소 등의 n형 불순물이 도입된 경우에는 n 웰이 형성된다. 다음에, 주지(周知)의 트렌치 분리 기술에 의해서, 실리콘 산화막 등으로 이루어지는 트렌치형의 소자 분리 절연막(103)을 실리콘 기판(101)의 상면 내에 부분적으로 형성한다. 도 27(a)를 참조하면, 소자 분리 절연막(103)이 형성되어 있지 않은 부분이 MOSFET를 형성하기 위한 소자 형성 영역으로 된다. 즉, 소자 형성 영역은 소자 분리 절연막(103)에 의해서 규정된다.
도 28을 참조하면, 다음에, TEOS(Tetra Etyle Ortho Silicate)를 원료 가스로 이용한 CVD법에 의해서, 실리콘 산화막(104)을 웰(102) 및 소자 분리 절연막(103)상에 전면적으로 형성한다. 다음에, CVD법에 의해서, 폴리실리콘막(105)을 실리콘 산화막(104)상에 전면적으로 형성한다. 다음에, 열산화법 또는 TEOS를 원료 가스로 이용한 CVD법에 의해서, 실리콘 산화막(106)을 폴리실리콘막(105)상에 전면적으로 형성한다. 다음에, 네가티브형의 포토레지스트(107)를 실리콘 산화막(106)상에 전면적으로 도포한다.
도 29를 참조하면, 다음에 게이트 전극이 형성될 예정인 영역(형성 예정 영역)의 위쪽에 개구부(111)(도면에서는 부호 (111i∼111k)를 부여하고 있음)가 형성된 패턴을 갖는 포토마스크(110)를 이용하여, 바꾸어 말하면 게이트 전극의 레이아웃 패턴과 마찬가지의 개구 패턴을 갖는 포토마스크(110)를 이용하여, 포토레지스트(107)를 노광한다. 포토마스크(110)는 유리 기판(108)상에 차광막(109)이 형성된 구조를 갖고 있다. 도 29(a)를 참조하면, 포토마스크(110)에는 복수(여기서는, 예로서 3개로 하고 있음)의 개구부(111i∼111k)가 형성되어 있다. 개구부(111i)와 개구부(111j)는 게이트 폭 방향(지면의 상하 방향)에 따른 동일 직선상에서 서로 인접하여 형성되어 있다.
도 30에는 도 29에 나타낸 공정에 의해 노광된 후의 포토레지스트(107)의 상태를 나타내고 있다. 도 30(a)를 참조하면, 포토레지스트(107)에는 포토마스크(110)의 개구부(111)에 대응하여, 노광부(112)(도면에서는 부호 (112i∼112k)를 부여하고 있음)가 형성되어 있다.
도 31을 참조하면, 다음에 도 29에 나타낸 공정에서 노광되지 않은 부분(비노광 부분)의 포토레지스트(107), 즉 노광부(112) 이외의 부분의 포토레지스트(107)를 현상에 의해서 제거한다. 이것에 의해, 실리콘 산화막(106)상에는 노광부(112)에 대응하는 포토레지스트(113)(도면에서는 부호 (113i∼113k)를 부여하고 있음)만이 남는다.
도 32를 참조하면, 다음에 포토레지스트(113)를 이용하여 실리콘 산화막(106)을 패터닝한다. 구체적으로는, 포토레지스트(113)를 에칭 마스크로 이용하여, 실리콘 기판(101)의 깊이 방향으로 에칭 레이트가 높은 이방성 건식 에칭법에 의해서 실리콘 산화막(106)을 에칭한다. 이것에 의해, 포토레지스트(113)에 의해서 덮어져 있지 않은 부분의 실리콘 산화막(106)이 제거되고, 그 부분의 아래쪽에서의 폴리실리콘막(105)의 상면이 노출된다. 폴리실리콘막(105)상에는 전면적으로 형성되어 있던 실리콘 산화막(106) 중, 포토레지스트(113)에 의해서 덮혀 있었던 부분의 실리콘 산화막(114)(도면에서는 부호 (114i∼114k)를 부여하고 있음)만이 남는다. 그 후, 포토레지스트(113)를 제거한다.
도 33을 참조하면, 다음에 실리콘 산화막(114)을 에칭 마스크(하드 마스크)로 이용하여, 실리콘 기판(101)의 깊이 방향으로 에칭 레이트가 높은 이방성 건식 에칭법에 의해서 폴리실리콘막(105) 및 실리콘 산화막(104)을 이 순서대로 에칭한다. 이것에 의해, 실리콘 산화막(114)에 의해서 덮어져 있지 않은 부분의 폴리실리콘막(105) 및 실리콘 산화막(104)이 제거되고, 그 부분의 아래쪽에서의 웰(102) 및 소자 분리 절연막(103)의 상면이 노출된다. 도 33(b)를 참조하면, 웰(102)상에는 실리콘 산화막(116k), 폴리실리콘막(115k) 및 실리콘 산화막(114k)이 이 순서대로 적층된 구조를 갖는 게이트 구조(117)(도면에서는 부호 (117k)를 부여하고 있음)가 형성되어 있다. 실리콘 산화막(116k)은 게이트 절연막으로서 기능하고, 폴리실리콘막(115k)은 게이트 전극으로서 기능한다. 도 33(a)를 참조하면, 웰(102) 및 소자 분리 절연막(103)상에는 게이트 구조(117k)와 마찬가지의 적층 구조를 갖는 게이트 구조(117i, 117j)가 형성되어 있다.
그 후, CVD 법에 의해서 실리콘 산화막을 전면에 형성한 후, 해당 실리콘 산화막을 이방성 에칭법에 의해서 에칭 백하는 것에 의해, 게이트 구조(117)의 측면에 사이드 월을 형성한다. 다음에, 이온 주입법에 의해서 웰(102)의 상면내에 불순물을 도입하는 것에 의해, 게이트 구조(117)를 사이에 두고 쌍을 이루는 소스·드레인 영역을 형성한다. 이상의 공정에 의해, MOSFET가 형성된다. 그 후, 배선 공정이 수행되어, 반도체 장치가 완성된다.
이와 같이 종래의 반도체 장치의 제조 방법에서는, 도 29에 나타낸 공정에서, 게이트 전극의 레이아웃 패턴과 마찬가지의 개구 패턴을 갖는 포토마스크(110)를 이용하여 포토레지스트(107)를 노광한다. 그리고, 포토레지스트(107)를 현상하여 포토레지스트(113)를 얻은 후, 포토레지스트(113)를 이용해서 실리콘 산화막(106)을 패터닝함으로써 실리콘 산화막(114)을 형성하고, 또한 실리콘 산화막(114)을 하드 마스크로 이용하여 에칭을 행함으로써, 게이트 구조(117)를 형성한다.
그러나, 도 29에 나타낸 공정에서 포토레지스트(107)를 노광할 때, 개구부(111)의 각(角)부는 광의 간섭 영향을 받기 때문에, 도 30에 나타내는 바와 같이, 노광부(112)는 각부가 둥글게 된 형상으로 된다. 따라서, 반도체 장치의 미세화에 따라 게이트 길이 방향(지면의 좌우 방향)에 대한 개구부(111)의 치수가 짧아지면, 게이트 폭 방향에 대한 노광부(112)의 치수는 개구부(111)의 치수보다도 작게 된다. 노광부(112)의 형상은 최종적으로 게이트 구조(117)의 형상에 반영하기 때문에, 게이트 폭 방향에 관해서, 게이트 구조(117)의 완성 치수가 개구부(111)의 치수보다도 작게 된다. 즉, 종래의 반도체 장치의 제조 방법에 따르면, 게이트 전극의 레이아웃 패턴과 마찬가지의 개구 패턴을 갖는 1장의 포토마스크(110)를 이용하여 포토레지스트(107)가 노광되는 것에 기인하여, 게이트 폭 방향에 관해서, 게이트 구조(117)의 완성 형상이, 포토마스크(110)가 갖는 개구부(111)의 형상보다도 후퇴한다고 하는 문제가 있었다. 이러한 문제는, 게이트 구조(117)의 완성 형상의 편차에 기인하여 MOSFET의 성능을 열화시키거나, 반도체 집적 회로의 고집적화를 방해하는 것으로도 된다.
이러한 문제를 해결하기 위해서, 게이트 구조(117)의 후퇴량을 예측하여, 게이트 폭 방향에 대한 개구부(111)의 치수를 약간 넓게 설계해 두는 방법도 고려된다. 그러나, 후퇴량을 예측하기 위해서는, 실험을 반복하여 실행할 필요가 있다. 또한, 도 29에 나타낸 바와 같이, 개구부(111i)와 개구부(11lj)가 게이트 폭 방향으로 서로 인접하는 경우에는, 개구부(111i, 111j)의 폭을 넓히는 양에도 한계가 있다. 따라서, 이 방법은 종래의 반도체 장치의 제조 방법에서의 문제를 해결하기 위한 근본적인 해결책으로는 되지 않는다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 포토마스크의 개구부의 형상보다도 게이트 구조의 형상이 후퇴하는 것을 회피하는 것에 의해, 설계 치수대로 게이트 구조를 형성할 수 있는 반도체 장치의 제조 방법을 얻는 것을 목적으로 하는 것이다.
본 발명의 제 1 특징에 따른 반도체 장치의 제조 방법은, (a) 반도체 기판을 준비하는 공정과, (b) 반도체 기판 상에 도전성의 제 1 막을 형성하는 공정과, (c) 제 1 막 상에 제 2 막을 형성하는 공정과, (d) 제 2 막 상에 제 1 포토레지스트를 형성하는 공정과, (e) 제 1 패턴을 갖는 제 1 포토마스크를 이용하여 제 1 포토레지스트를 노광하는 공정과, (f) 공정 (e)에 의해서 노광된 후의 제 1 포토레지스트를 현상하는 공정과, (g) 공정 (f)에 의해서 현상된 후의 제 1 포토레지스트를 이용하여 제 2 막을 패터닝함으로써, 게이트 전극의 형성 예정 영역의 위쪽에 게이트 전극의 게이트 폭보다도 폭이 넓은 제 3 막을 형성하는 공정과, (h) 공정 (g)보다도 후에 실행되고, 제 3 막을 덮어 제 1 막 상에 제 2 포토레지스트를 형성하는 공정과, (i) 게이트 전극의 게이트 폭 방향의 단부를 규정하는 제 2 패턴을 갖는 제 2 포토마스크를 이용하여 제 2 포토레지스트를 노광하는 공정과, (j) 공정 (i)에 의해서 노광된 후의 제 2 포토레지스트를 현상하는 공정과, (k) 공정 (j)에 의해서 현상된 후의 제 2 포토레지스트를 이용하여 제 3 막을 패터닝함으로써, 제 4 막을 형성하는 공정과, (l) 제 4 막을 에칭 마스크로 이용하여 제 1 막을 에칭하는 것에 의해, 게이트 전극을 형성하는 공정을 포함하는 것이다.
또한, 본 발명의 제 2 특징에 따른 반도체 장치의 제조 방법은, (a) 반도체 기판을 준비하는 공정과, (b) 반도체 기판 상에 도전성의 제 1 막을 형성하는 공정과, (c) 제 1 막 상에 제 2 막을 형성하는 공정과, (d) 제 2 막 상에 제 1 포토레지스트를 형성하는 공정과, (e) 제 1 패턴을 갖는 제 1 포토마스크를 이용하여 제 1 포토레지스트를 노광하는 공정과, (f) 공정 (e)에 의해서 노광된 후의 제 1 포토레지스트를 현상하는 공정과, (g) 공정 (f)에 의해서 현상된 후의 제 1 포토레지스트를 이용하여 제 2 막을 패터닝하는 것에 의해, 제 1 게이트 전극의 형성 예정 영역의 위쪽으로부터, 게이트 폭 방향을 따라 제 1 게이트 전극에 인접하는 제 2 게이트 전극의 형성 예정 영역의 위쪽으로 연장되는 제 3 막을 형성하는 공정과, (h) 공정 (g)보다도 후에 실행되어, 제 3 막을 덮고 제 1 막 상에 제 2 포토레지스트를 형성하는 공정과, (i) 제 2 게이트 전극측의 제 1 게이트 전극의 단부 및 제 1 게이트 전극측의 제 2 게이트 전극의 단부를 규정하는 제 2 패턴을 갖는 제 2 포토마스크를 이용하여 제 2 포토레지스트를 노광하는 공정과, (j) 공정 (i)에 의해서 노광된 후의 제 2 포토레지스트를 현상하는 공정과, (k) 공정 (j)에 의해서 현상된 후의 제 2 포토레지스트를 이용하여 제 3 막을 패터닝함으로써 제 4 막을 형성하는 공정과, (l) 제 4 막을 에칭 마스크로 이용하여 제 1 막을 에칭하는 것에 의해 제 1 및 제 2 게이트 전극을 형성하는 공정을 포함하는 것이다.
또한, 본 발명의 제 3 특징에 따른 반도체 장치의 제조 방법은, 제 1 특징 또는 제 2 특징에 따른 반도체 장치의 제조 방법으로서, (m) 공정 (g)보다도 후에 실행되어, 에칭에 의해서 제 3 막을 얇아지게 하는 공정을 더 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명의 제 4 특징에 따른 반도체 장치의 제조 방법은, 제 3 특징에 따른 반도체 장치의 제조 방법으로서, 공정 (m)은 공정 (k)보다도 전에 실행되는 것을 특징으로 하는 것이다.
또한, 본 발명의 제 5 특징에 따른 반도체 장치의 제조 방법은, 제 1 특징∼제 4 특징 중 어느 한 특징에 따른 반도체 장치의 제조 방법이 SRAM 메모리 셀을 구성하는 복수의 트랜지스터가 각각 갖는 게이트 전극의 형성에 적용되는 것을 특징으로 하는 것이다.
또한, 본 발명의 제 6 특징에 따른 반도체 장치의 제조 방법은, 제 1 특징∼제 4 특징 중 어느 한 특징에 따른 반도체 장치의 제조 방법이 메모리 셀 어레이 내에 형성되는 복수의 메모리 셀 트랜지스터가 각각 갖는 게이트 전극의 형성에 적용되는 것을 특징으로 하는 것이다.
또한, 본 발명의 제 7 특징에 따른 반도체 장치의 제조 방법은, 제 1 특징∼제 4 특징 중 어느 한 특징에 따른 반도체 장치의 제조 방법이 매크로 셀 영역에 형성되는 트랜지스터의 게이트 전극의 형성에 적용되는 것을 특징으로 하는 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예 1)
도 1∼도 13은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면이다. 도 1(a)∼도 13(a)는 평면도이고, 도 1(b)∼도 13(b)는 도 1(a)∼도 13(a)중에 나타낸 선분 X1-X1에 따른 위치에 대한 단면 구조를 나타내는 단면도이다.
도 1을 참조하면, 우선 실리콘 기판(1)의 상면(上面) 내에 불순물을 도입함으로써 웰(2)을 형성한다. 이 때, 인 등의 p형 불순물이 도입된 경우에는 p 웰이 형성되고, 붕소 등의 n형 불순물이 도입된 경우에는 n 웰이 형성된다. 다음에, 주지의 트렌치 분리 기술에 의해서 실리콘 산화막 등으로 이루어지는 트렌치형의 소자 분리 절연막(3)을 실리콘 기판(1)의 상면 내에 부분적으로 형성한다. 도 1(a)를 참조하면, 소자 분리 절연막(3)이 형성되어 있지 않은 부분이 MOSFET를 형성하기 위한 소자 형성 영역으로 된다. 즉, 소자 형성 영역은 소자 분리 절연막(3)에 의해서 규정된다.
도 2를 참조하면, 다음에 TEOS를 원료 가스로 이용한 CVD법에 의해서 실리콘 산화막(4)을 웰(2) 및 소자 분리 절연막(3) 상에 전면적으로 형성한다. 다음에, CVD법에 의해서 폴리실리콘막(5)을 실리콘 산화막(4) 상에 전면적으로 형성한다. 다음에, 열산화법 또는 TEOS를 원료 가스로 이용한 CVD법에 의해서 실리콘 산화막(6)을 폴리실리콘막(5) 상에 전면적으로 형성한다. 다음에, 포지티브형의 포토레지스트(7)를 실리콘 산화막(6) 상에 전면적으로 도포한다. 또, 실리콘 산화막(4, 6)을 형성하는 대신에, 실리콘산 질화막(SiON)이나 강유전체막(TiO2, Ta2O5
등) 등의 타의 절연막을 형성하더라도 된다.
도 3을 참조하면, 다음에 소정의 차광 패턴을 갖는 포토마스크(10)를 이용하여 포토레지스트(7)를 노광한다. 포토마스터(10)는 유리 기판(8) 상에 복수(여기서는, 예로서 2개로 하고 있음)의 차광막(9a, 9b)이 형성된 구조를 갖고 있지만, 차광막(9a, 9b)의 형상은 게이트 구조의 최종적인 형상과는 일치하지 않는다.
최종적인 MOSFET의 구조는 도 13에 나타내어져 있다. 도 3(a)와 도 13(a)를 비교하면, 게이트 길이 방향(지면의 좌우 방향)에 대한 차광막(9a, 9b)의 치수는 게이트 구조(25i∼25k)의 게이트 길이와 동등하다. 또한, 차광막(9b)은 게이트 구조(25k)의 형성 예정 영역의 위쪽에 형성되어 있고, 게이트 폭 방향(지면의 상하 방향)에 대한 차광막(9b)의 치수는 게이트 구조(25k)의 게이트 폭보다도 넓다. 즉, 차광막(9b)은 게이트 폭 방향에 대한 게이트 구조(25k)의 양 단부보다도 외측으로 연장되어 형성되어 있다. 또한, 차광막(9a)은 게이트 구조(25i, 25j)의 위쪽에 형성되어 있고, 게이트 구조(25i)의 형성 예정 영역의 위쪽으로부터 게이트 구조(25j)의 형성 예정 영역의 위쪽으로 이어져 연장되어 있다. 또한, 차광막(9a)은 게이트 폭 방향에 대한 게이트 구조(25i, 25j)의 양 단부보다도 외측으로 연장하여 형성되어 있다. 또, 도 13(a)를 참조하면, 게이트 구조(25i)와 게이트 구조(25j)는 게이트 폭 방향에 따른 동일 직선 상에서 서로 인접하여 형성되어 있다.
도 4에는 도 3에 나타낸 공정에서 노광된 후의 포토레지스트(7)의 상태를 나타내고 있다. 도 4(a)를 참조하면, 포토레지스트(7)에는 포토마스크(10)의 차광막(9a, 9b)에 대응하여 비노광부(12a, 12b)가 형성되어 있다. 포토레지스트(7) 중 비노광부(12a, 12b) 이외의 부분은 노광부(11)로 된다. 여기서, 도 3에 나타낸 공정에서 포토레지스트(7)를 노광할 때, 차광막(9a, 9b)의 각(角)부는 광의 간섭 영향을 받기 때문에, 도 4(a)에 나타내는 바와 같이, 비노광부(12a, 12b)는 각부가 둥글게 된 형상으로 된다.
도 5를 참조하면, 다음에 현상에 의해서 포토레지스트(7)의 노광부(11)를 제거한다. 이것에 의해, 실리콘 산화막(6) 상에는 비노광부(12a, 12b)에 대응하는 포토레지스트(13a, 13b)만이 남는다.
도 6을 참조하면, 다음에 포토레지스트(13a, 13b)를 이용하여 실리콘 산화막(6)을 패터닝한다. 구체적으로는, 포토레지스트(13a, 13b)를 에칭 마스크로 이용하여 실리콘 기판(1)의 깊이 방향으로 에칭 레이트가 높은 이방성 건식 에칭법에 의해서 실리콘 산화막(6)을 에칭한다. 이것에 의해, 포토레지스트(13a, 13b)에 의해서 덮어져 있지 않은 부분의 실리콘 산화막(6)이 제거되고, 그 부분의 아래쪽에서의 폴리실리콘막(5)의 상면이 노출된다. 폴리실리콘막(5) 상에는 전면적으로 형성되어 있던 실리콘 산화막(6) 중, 포토레지스트(13a, 13b)에 의해서 덮어져 있었던 부분의 실리콘 산화막(14a, 14b)만이 남는다. 그 후, 포토레지스트(13a, 13b)를 제거한다.
도 7을 참조하면, 다음에 포지티브형의 포토레지스트(15)를 실리콘 산화막(14a, 14b)을 덮어 폴리실리콘막(5) 상에 전면적으로 도포한다. 도 8을 참조하면, 다음에 소정의 개구 패턴을 갖는 포토마스크(18)를 이용하여 포토레지스트(15)를 노광한다. 포토마스크(18)는 유리 기판(16) 상에 차광막(17)이 형성된 구조를 갖고 있다. 도 8(a)를 참조하면, 포토마스크(18)에는 복수(여기서는, 예로서 3개로 하고 있음)의 개구부(19)(도면에서는 부호 (19s∼19u)를 부여하고 있음)가 형성되어 있다. 개구부(19)의 형상은 게이트 구조가 최종적인 형상과는 일치하지 않는다.
도 8(a)와 도 13(a)를 비교하면, 게이트 폭 방향에 대한 게이트 구조(25i, 25k)의 각 상단부는 개구부(19s)의 밑변에 의해서 규정되어 있다. 또한, 게이트 구조(25j, 25k)의 각 하단부는 개구부(19u)의 윗변에 의해서 규정되어 있다. 또한, 게이트 구조(25i)의 하단부 및 게이트 구조(25j)의 상단부는 개구부(19t)의 윗변 및 밑변에 의해서 각각 규정되어 있다. 즉, 포토마스크(18)는 게이트 폭 방향에 대한 게이트 구조(25i∼25k)의 각 단부를 규정하기 위한 개구 패턴을 갖는 포토마스크이다.
도 9에는 도 8에 나타낸 공정에서 노광된 후의 포토레지스트(15)의 상태를 나타내고 있다. 도 9(a)를 참조하면, 포토레지스트(15)에는 포토마스크(18)의 개구부(19)에 대응하여 노광부(20)(도면에서는 부호 (20s∼20u)를 부여하고 있음)가 형성되어 있다. 여기서, 도 8에 나타낸 공정에서 포토레지스트(15)를 노광할 때, 개구부(19)의 각부는 광의 간섭 영향을 받기 때문에, 도 9(a)에 나타내는 바와 같이, 노광부(20)는 각부가 둥글게 된 형상으로 된다.
도 10을 참조하면, 다음에 현상에 의해서 포토레지스트(15)의 노광부(20)를 제거한다. 이것에 의해, 각 노광부(20s∼20u)에 대응하여 포토레지스트(15) 내에 개구부(21s∼21u)가 각각 형성된다. 개구부(21s) 내에는 실리콘 산화막(14a, 14b)의 각 상단부가 노출되어 있다. 또한, 개구부(21u) 내에는 실리콘 산화막(14a, 14b)의 각 하단부가 노출되어 있다. 또한, 개구부(21t) 내에는 실리콘 산화막(14a)의 중앙부가 노출되어 있다.
도 11을 참조하면, 다음에 포토레지스트(15)를 에칭 마스크로 이용하여, 개구부(21s∼21u) 내에 노출되어 있는 부분의 실리콘 산화막(14a, 14b)을 에칭에 의해서 제거한다. 포토레지스트(15)에 의해서 덮어져 있는 부분의 실리콘 산화막(14a, 14b)은 이 때의 에칭에 의해서는 제거되지 않고, 실리콘 산화막(22)(도면에서는 부호 (22i∼22k)를 부여하고 있음)으로서 남는다.
도 12를 참조하면, 다음에 포토레지스트(15)를 제거한다. 폴리실리콘막(5) 상에는 게이트 구조(25i∼25k)의 형성 예정 영역의 위쪽에 실리콘 산화막(22i∼22k)이 형성되어 있다.
도 13을 참조하면, 다음에 실리콘 산화막(22)을 에칭 마스크(하드 마스크(hard mask))로 이용하여, 실리콘 기판(1)의 깊이 방향으로 에칭 레이트가 높은 이방성 건식 에칭법에 의해서 폴리실리콘막(5) 및 실리콘 산화막(4)을 이 순서대로 에칭한다. 이것에 의해, 실리콘 산화막(22)에 의해서 덮어져 있지 않은 부분의 폴리실리콘막(5) 및 실리콘 산화막(4)이 제거되고, 그 부분의 아래쪽에서의 웰(2) 및 소자 분리 절연막(3)의 상면이 노출된다.
도 13(b)를 참조하면, 웰(2) 상에는 실리콘 산화막(24k), 폴리실리콘막(23k) 및 실리콘 산화막(22k)이 이 순서대로 적층된 구조를 갖는 게이트 구조(25)(도면에서는 부호 (25k)를 부여하고 있음)가 형성되어 있다. 실리콘 산화막(24k)은 게이트 절연막으로서 기능하고, 폴리실리콘막(23k)은 게이트 전극으로서 기능한다. 도 13(a)를 참조하면, 웰(2) 및 소자 분리 절연막(3) 상에는 게이트 구조(25k)와 마찬가지의 적층 구조를 갖는 게이트 구조(25i, 25j)가 형성되어 있다.
그 후, CVD법에 의해서 실리콘 산화막을 전면에 형성한 후, 해당 실리콘 산화막을 이방성 에칭법에 의해서 에칭 백함으로써, 게이트 구조(25)의 측면에 사이드 월을 형성한다. 다음에, 이온 주입법에 의해서 웰(2)의 상면 내에 불순물을 도입함으로써, 게이트 구조(25)를 사이에 두고 쌍을 이루는 소스·드레인 영역을 형성한다. 이상의 공정에 의해, MOSFET가 형성된다. 그 후, 배선 공정이 수행되어, 반도체 장치가 완성된다.
또, 이상의 설명에서는, 도 3에 나타낸 공정에서 포토레지스트(7)를 노광한 후에, 포토레지스트(7)의 현상(도 5) 및 실리콘 산화막(6)의 에칭(도 6)을 실행하고, 그 후에 도 8에 나타낸 공정에서 포토레지스트(15)를 노광한 후에, 포토레지스트(15)의 현상(도 10) 및 실리콘 산화막(14a, 14b)의 에칭(도 11)을 실행하였다. 그러나, 포토마스크(10)를 이용하여 포토레지스트(7)를 노광한 후에, 계속하여 포토마스크(18)를 이용하여 포토레지스트(7)를 노광하고, 그 후에 포토레지스트(7)의 현상 및 실리콘 산화막(6)의 에칭을 일괄적으로 행하더라도 무방하다. 이러한 방법에 의해서도 도 12에 나타낸 구조와 마찬가지의 구조의 실리콘 산화막(22)을 형성할 수 있다.
이와 같이 본 실시예 1에 따른 반도체 장치의 제조 방법에 따르면, 게이트 구조(25k)의 게이트 폭보다도 폭이 넓은 실리콘 산화막(14b)을 형성한 후, 실리콘 산화막(14b)의 단부를 제거함으로써 실리콘 산화막(22k)을 형성한다. 그리고, 실리콘 산화막(22k)을 하드 마스크로 이용한 에칭에 의해서 게이트 구조(25k)를 형성한다. 따라서, 게이트 구조(25k)의 게이트 폭을 포토마스크(18)에서의 개구부(19s)의 밑변과 개구부(19u)의 윗변과의 간격에 정확히 설정할 수 있다.
또한, 게이트 구조(25i)의 형성 예정 영역의 위쪽으로부터 게이트 구조(25j)의 형성 예정 영역의 위쪽으로 이어져 연장되는 실리콘 산화막(14a)을 형성한 후, 실리콘 산화막(14a)의 중앙부를 제거함으로써 실리콘 산화막(22i)과 실리콘 산화막(22j)으로 분리한다. 그리고, 실리콘 산화막(22i, 22j)을 하드 마스크로 이용한 에칭에 의해서 게이트 구조(25i, 25j)를 형성한다. 따라서, 게이트 구조(25i)와 게이트 구조(25j)와의 간격을 포토마스크(18)에서의 개구부(21t)의 윗변과 밑변의 간격(최소 선폭)으로 설정할 수 있다. 그 결과, 반도체 집적 회로의 고집적화를 도모할 수 있다.
또, 일본 특허 공개 평성 제 9-289153 호 공보에는, 광의 간섭에 기인하는 게이트 전극의 선단부의 후퇴를 억제하기 위해서, (A) 실리콘 기판 상에 게이트 산화막 및 게이트 전극을 이 순서대로 형성하는 공정과, (B) 게이트 전극 상에 제 1 포토레지스트를 형성하는 공정과, (C) 제 1 포토마스크를 이용하여 제 1 포토레지스트를 노광하는 공정과, (D) 제 1 포토레지스트를 현상하는 공정과, (E) 현상 후의 제 1 포토레지스트를 에칭 마스크로 이용하여 게이트 전극을 에칭하는 공정과, (F) 제 2 포토레지스트를 형성하는 공정과, (G) 제 2 포토마스크를 이용하여 제 2 포토레지스트를 노광하는 공정과, (H) 제 2 포토레지스트를 현상하는 공정과, (I) 현상 후의 제 2 포토레지스트를 에칭 마스크로 이용하여 게이트 전극을 에칭하는 공정이, 이 순서대로 실행되는 반도체 장치의 제조 방법이 기재되어 있다.
이러한 방법에서는, 공정 (E) 및 공정 (I)에 의해 게이트 전극이 에칭되지만, 이들 2회의 에칭에서의 각 오버에칭에 의해서 실리콘 기판은 각각 손상을 받는다. 이에 반하여 본 실시예 1에 따른 반도체 장치의 제조 방법에서는, 실리콘 기판(1)이 손상을 받는 것은 도 13에 나타낸 공정에 있어서의 에칭에서의 오버에칭뿐이다. 따라서, 본 실시예 1에 따른 반도체 장치의 제조 방법은, 상기 공보에 기재된 반도체 장치의 제조 방법에 비하여, 실리콘 기판이 받는 손상을 저감할 수 있다고 하는 우수한 효과를 갖고 있다.
(실시예 2)
도 14∼도 21은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면이다. 도 14(a)∼도 21(a)는 평면도이며, 도 14(b)∼도 21(b)는 도 14(a)∼도 21(a)중에 나타낸 선분 X1-X1에 따른 위치에 대한 단면 구조를 나타내는 단면도이다.
우선, 상기 실시예 1에 따른 반도체 장치의 제조 방법과 마찬가지의 공정을 거쳐서 도 6에 나타낸 구조를 얻는다. 도 14를 참조하면, 다음에 등방성 에칭법, 예컨대 불소산을 이용한 습식 에칭법에 의해서 실리콘 산화막(14a, 14b) 전체를 소정량만큼 에칭하여, 이것에 의해, 실리콘 산화막(14a, 14b)을 얇게 하여 실리콘 산화막(30a, 30b)을 형성한다.
도 15를 참조하면, 다음에 포토레지스트(15)를 실리콘 산화막(30a, 30b)을 덮어 폴리실리콘막(5) 상에 전면적으로 도포한다. 도 16을 참조하면, 다음에 포토마스크(18)를 이용하여 포토레지스트(15)를 노광한다. 도 17에는 도 16에 나타낸 공정에서 노광된 후의 포토레지스트(15)의 상태를 나타내고 있다.
도 18을 참조하면, 다음에 현상에 의해서 포토레지스트(15)의 노광부(20)를 제거한다. 이것에 의해, 포토레지스트(15) 내에 개구부(21s∼21u)가 형성된다. 개구부(21s) 내에는 실리콘 산화막(30a, 30b)의 각 상단부가 노출되어 있다. 또한, 개구부(21u) 내에는 실리콘 산화막(30a, 30b)의 각 하단부가 노출되어 있다. 또한, 개구부(21t) 내에는 실리콘 산화막(30a)의 중앙부가 노출되어 있다.
도 19를 참조하면, 다음에 포토레지스트(15)를 에칭 마스크로 이용하여 개구부(21s∼21u) 내에 노출되어 있는 부분의 실리콘 산화막(30a, 30b)을 에칭에 의해서 제거한다. 포토레지스트(15)에 의해서 덮어져 있는 부분의 실리콘 산화막(30a, 30b)은 이 때의 에칭에 의해서는 제거되지 않고, 실리콘 산화막(31)(도면 중에서는 부호 (31i∼31k)를 부여하고 있음)으로서 남는다.
도 20을 참조하면, 다음에 포토레지스트(15)를 제거한다. 도 21을 참조하면, 다음에 실리콘 산화막(31k)을 에칭 마스크(하드 마스크)로 이용하여 실리콘 기판(1)의 깊이 방향으로 에칭 레이트가 높은 이방성 건식 에칭법에 의해서 폴리실리콘막(5) 및 실리콘 산화막(4)을 이 순서대로 에칭한다. 이것에 의해, 실리콘 산화막(31k)에 의해서 덮어져 있지 않은 부분의 폴리실리콘막(5) 및 실리콘 산화막(4)이 제거되고, 그 부분의 아래쪽에서의 웰(2) 및 소자 분리 절연막(3)의 상면이 노출된다. 도 21(b)를 참조하면, 웰(2) 상에는 실리콘 산화막(34k), 폴리실리콘막(33k) 및 실리콘 산화막(31k)이 이 순서대로 적층된 구조를 갖는 게이트 구조(35)(도면에서는 부호 (35k)를 부여하고 있음)가 형성되어 있다. 실리콘 산화막(34k)은 게이트 절연막으로서 기능하고, 폴리실리콘막(33k)은 게이트 전극으로서 기능한다. 도 21(a)를 참조하면, 웰(2) 및 소자 분리 절연막(3) 상에는 게이트 구조(35k)와 마찬가지의 적층 구조를 갖는 게이트 구조(35i, 35j)가 형성되어 있다.
그 후, 게이트 구조(35)의 측면에 사이드 월을 형성한 후, 웰(2)의 상면 내에 소스·드레인 영역을 형성한다. 이상의 공정에 의해, MOSFET가 형성된다. 그 후, 배선 공정이 수행되어, 반도체 장치가 완성된다.
이와 같이 본 실시예 2에 따른 반도체 장치의 제조 방법에 따르면, 도 14에 나타낸 공정에서 실리콘 산화막(14a, 14b)을 얇게 한다. 따라서, 최종적으로 얻어지는 게이트 구조(35)의 게이트 길이가 짧아지므로, 상기 실시예 1에 따른 반도체 장치의 제조 방법에 의해서 얻어지는 MOSFET와 비교하면, 동작의 고속화를 도모할 수 있다.
또한, 실리콘 산화막(14a, 14b)을 얇아지게 하는 공정(도 14)은 실리콘 산화막(31)의 단부를 규정하기 위한 에칭 공정(도 19)보다도 이전에 실행된다. 따라서, 실리콘 산화막(14a, 14b)을 얇게 하기 위한 등방성 에칭에 의해서 실리콘 산화막(31)의 단부가 에칭되어 게이트 폭이 변동하는 것이나, 실리콘 산화막(31i)과 실리콘 산화막(31j)과의 간격이 넓어져 고집적화의 방해로 되는 것을 적절히 회피할 수 있다.
(실시예 3)
본 실시예 3은 상기 실시예 1, 2에 따른 반도체 장치의 제조 방법을 SRAM 메모리 셀을 구성하는 복수의 트랜지스터가 각각 갖는 게이트 전극의 형성에 적용한 것이다. 도 22는 본 실시예 3에 따른 SRAM 메모리 셀의 레이아웃 구성을 나타내는 평면도이다. 이러한 레이아웃 구성은, 예컨대 일본 특허 공개 평성 제 10-178110 호 공보에 기재되어 있기 때문에, 상세한 설명은 생략한다.
우선, 실리콘 기판 상에 게이트 절연막 및 폴리실리콘막을 이 순서대로 전면적으로 형성한 후, 폴리실리콘막 상에 실리콘 산화막을 전면적으로 형성한다. 다음에, 제 1 포토마스크를 이용한 사진 제판법 및 이방성 건식 에칭법에 의해서 실리콘 산화막을 패터닝한다. 이것에 의해, 드라이버 트랜지스터 N1, 부하 트랜지스터 P1 및 액세스 트랜지스터 N4의 각 게이트 전극의 형성 예정 영역의 위쪽에, 도면 중의 파선 부분을 포함하는 직선 형상의 실리콘 산화막이 형성되고, 또한 드라이버 트랜지스터 N2, 부하 트랜지스터 P2 및 액세스 트랜지스터 N3의 각 게이트 전극의 형성 예정 영역의 위쪽에, 도면 중의 파선 부분을 포함하는 직선 형상의 실리콘 산화막이 형성된다. 이상의 공정은, 상기 실시예 1에 따른 반도체 장치의 제조 방법에서의, 도 6에 나타낸 공정까지의 공정에 상당한다.
다음에, 제 2 포토마스크를 이용한 사진 제판법 및 이방성 건식 에칭법에 의해서 도면 중의 파선 부분의 실리콘 산화막을 제거한다. 이상의 공정은 상기 실시예 1에 따른 반도체 장치의 제조 방법에서의, 도 12에 나타낸 공정까지의 공정에 상당한다.
다음에, 남은 실리콘 산화막을 하드 마스크로 이용하여 폴리실리콘막을 에칭함으로써, 상기 각종 트랜지스터의 게이트 전극을 형성한다. 이러한 공정은 상기 실시예 1에 따른 반도체 장치의 제조 방법에서의, 도 13에 나타낸 공정에 상당한다.
이와 같이, 본 실시예 3에 따른 반도체 장치의 제조 방법에 따르면, 상기 실시예 1, 2에 따른 반도체 장치의 제조 방법을, SRAM 메모리 셀을 구성하는 복수의 트랜지스터가 각각 갖는 게이트 전극의 형성에 적용한다. 이것에 의해, 액세스 트랜지스터 N4의 게이트 전극과 부하 트랜지스터 P1의 게이트 전극과의 간격, 액세스 트랜지스터 N3의 게이트 전극과 부하 트랜지스터 P2의 게이트 전극과의 간격, 및 서로 인접하는 드라이버 트랜지스터의 게이트 전극끼리의 간격을 모두 최소 선폭으로 할 수 있다. 그 때문에, 셀 사이즈의 축소화를 도모할 수 있다.
(실시예 4)
본 실시예 4는 상기 실시예 1, 2에 따른 반도체 장치의 제조 방법을, 도 22와는 다른 SRAM 메모리 셀에서의 게이트 전극의 형성에 적용한 것이다. 도 23은 본 실시예 4에 따른 SRAM 메모리 셀의 레이아웃 구성을 나타내는 평면도이다. 이러한 레이아웃 구성은, 예컨대 일본 특허 공개 제 2000-36543 호 공보에 기재되어 있기 때문에, 상세한 설명은 생략한다.
우선, 실리콘 기판 상에 게이트 절연막 및 폴리실리콘막을 이 순서대로 전면적으로 형성한 후, 폴리실리콘막 상에 실리콘 산화막을 전면에 형성한다. 다음에, 제 1 포토마스크를 이용한 사진 제판법 및 이방성 건식 에칭법에 의해서 실리콘 산화막을 패터닝한다. 이것에 의해, 드라이버 트랜지스터 N1 및 부하 트랜지스터 P1의 각 게이트 전극의 형성 예정 영역의 위쪽에, 도면 중의 파선 부분을 포함하는 직선 형상의 실리콘 산화막이 형성되고, 또한 드라이버 트랜지스터 N2 및 부하 트랜지스터 P2의 각 게이트 전극의 형성 예정 영역의 위쪽에, 도면 중의 파선 부분을 포함하는 직선 형상의 실리콘 산화막이 형성된다. 이상의 공정은, 상기 실시예 1에 따른 반도체 장치의 제조 방법에서의, 도 6에 나타낸 공정까지의 공정에 상당한다.
다음에, 제 2 포토마스크를 이용한 사진 제판법 및 이방성 건식 에칭법에 의해서 도면 중의 파선 부분의 실리콘 산화막을 제거한다. 이상의 공정은, 상기 실시예 1에 따른 반도체 장치의 제조 방법에서의, 도 12에 나타낸 공정까지의 공정에 상당한다.
다음에, 남은 실리콘 산화막을 하드 마스크로 이용하여 폴리실리콘막을 에칭함으로써, 상기 각종 트랜지스터의 게이트 전극을 형성한다. 이러한 공정은 상기 실시예 1에 따른 반도체 장치의 제조 방법에서의, 도 13에 나타낸 공정에 상당한다.
이와 같이, 본 실시예 4에 따른 반도체 장치의 제조 방법에 따르면, 상기 실시예 1, 2에 따른 반도체 장치의 제조 방법을, SRAM 메모리 셀에서의 게이트 전극의 형성에 적용하는 것에 의해, 서로 인접하는 드라이버 트랜지스터의 게이트 전극끼리의 간격, 및 서로 인접하는 부하 트랜지스터의 게이트 전극끼리의 간격을 모두 최소 선폭으로 할 수 있기 때문에, 셀 사이즈의 축소화를 도모할 수 있다.
(실시예 5)
본 실시예 5는 상기 실시예 1, 2에 따른 반도체 장치의 제조 방법을, 메모리 셀 어레이 내에 형성되는 복수의 메모리 셀 트랜지스터가 각각 갖는 게이트 전극의 형성에 적용한 것이다. 도 24는 본 실시예 5에 따른 메모리 셀 어레이의 구성을 나타내는 평면도이다. 메모리 셀 어레이에는 어드레스 디코드 회로 및 데이터 판독/기입 회로에 각각 접속된 복수의 메모리 셀 트랜지스터가 행렬 형상으로 형성되어 있다. 단, 도 24에는 메모리 셀 트랜지스터의 게이트 전극만이 도시되어 있다.
우선, 실리콘 기판 상에 게이트 절연막 및 폴리실리콘막을 이 순서대로 전면적으로 형성한 후, 폴리실리콘막 상에 실리콘 산화막을 전면에 형성한다. 다음에, 제 1 포토마스크를 이용한 사진 제판법 및 이방성 건식 에칭법에 의해서 실리콘 산화막을 패터닝한다. 이것에 의해, 동일 행에 속하는 복수의 메모리 셀 트랜지스터의 각 게이트 전극의 형성 예정 영역의 위쪽에, 도면 중의 파선 부분을 포함하는 직선 형상의 실리콘 산화막이 각 행마다 형성된다. 이상의 공정은 상기 실시예 1에 따른 반도체 장치의 제조 방법에서의, 도 6에 나타낸 공정까지의 공정에 상당한다.
다음에, 제 2 포토마스크를 이용한 사진 제판법 및 이방성 건식 에칭법에 의해서 도면 중의 파선 부분의 실리콘 산화막을 제거한다. 이상의 공정은 상기 실시예 1에 따른 반도체 장치의 제조 방법에서의, 도 12에 나타낸 공정까지의 공정에 상당한다.
다음에, 남은 실리콘 산화막을 하드 마스크로 이용하여 폴리실리콘막을 에칭함으로써, 복수의 메모리 셀 트랜지스터의 각 게이트 전극을 형성한다. 이러한 공정은 상기 실시예 1에 따른 반도체 장치의 제조 방법에서의, 도 13에 나타낸 공정에 상당한다.
이와 같이, 본 실시예 5에 따른 반도체 장치의 제조 방법에 따르면, 상기 실시예 1, 2에 따른 반도체 장치의 제조 방법을, 메모리 셀 어레이 내에 형성되는 복수의 메모리 셀 트랜지스터가 각각 갖는 게이트 전극의 형성에 적용한다. 이것에 의해, 행 방향으로 서로 인접하는 메모리 셀 트랜지스터의 각 게이트 전극끼리의 간격을 모두 최소 선폭으로 할 수 있다. 그 때문, 메모리 셀 어레이의 사이즈의 축소화를 도모할 수 있다.
또, 도 24에 나타낸 바와 같이 게이트 전극이 행 방향을 따라 연장하는 타입의 메모리 셀 어레이뿐만 아니라, 도 25에 나타내는 바와 같이 게이트 전극이 열 방향을 따라 연장하는 타입의 메모리 셀 어레이를 대상으로 하여, 본 실시예 5에 따른 발명을 적용하는 것도 가능하다.
(실시예 6)
본 실시예 6은 상기 실시예 1, 2에 따른 반도체 장치의 제조 방법을, 반도체 칩의 매크로 셀 영역 내에 형성되는 복수의 트랜지스터가 각각 갖는 게이트 전극의 형성에 적용한 것이다. 도 26은 본 실시예 6에 따른 매크로 셀 영역의 레이아웃 구성을 나타내는 평면도이다. 매크로 셀 영역에는 복수의 CM0S 트랜지스터가 매크로 셀단(단지 「셀단」이라고도 함)마다 형성되어 있다.
우선, 실리콘 기판 상에 게이트 절연막 및 폴리실리콘막을 이 순서대로 전면적으로 형성한 후, 폴리실리콘막 상에 실리콘 산화막을 전면에 형성한다. 다음에, 제 1 포토마스크를 이용한 사진 제판법 및 이방성 건식 에칭법에 의해서 실리콘 산화막을 패터닝한다. 이것에 의해, 도면의 상하 방향을 따라 나열되는 복수의 트랜지스터의 각 게이트 전극의 형성 예정 영역의 위쪽에, 도면 중의 파선 부분을 포함하는 직선 형상의 실리콘 산화막이 각 열마다 형성된다. 이상의 공정은 상기 실시예 1에 따른 반도체 장치의 제조 방법에서의, 도 6에 나타낸 공정까지의 공정에 상당한다.
다음에, 제 2 포토마스크를 이용한 사진 제판법 및 이방성 건식 에칭법에 의해서 도면 중의 파선 부분의 실리콘 산화막을 제거한다. 이상의 공정은 상기 실시예 1에 따른 반도체 장치의 제조 방법에서의, 도 12에 나타낸 공정까지의 공정에 상당한다.
다음에, 남은 실리콘 산화막을 하드 마스크로 이용하여 폴리실리콘막을 에칭함으로써, 복수의 트랜지스터의 각 게이트 전극을 형성한다. 이러한 공정은 상기 실시예 1에 따른 반도체 장치의 제조 방법에서의, 도 13에 나타낸 공정에 상당한다.
이와 같이, 본 실시예 6에 따른 반도체 장치의 제조 방법에 따르면, 상기 실시예 1, 2에 따른 반도체 장치의 제조 방법을, 매크로 셀 영역 내에 형성되는 복수의 트랜지스터가 각각 갖는 게이트 전극의 형성에 적용한다. 이것에 의해, 다른 셀단에 속하고 인접하는 트랜지스터의 게이트 전극끼리의 간격을 최소 선폭으로 할 수 있다. 그 때문에, 매크로 셀 영역의 사이즈의 축소화를 도모할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
본 발명의 제 1 특징에 따른 것에 의하면, 게이트 전극의 게이트 폭보다도 폭이 넓은 제 3 막을 형성한 후, 제 3 막의 단부를 제거함으로써 제 4 막을 형성한다. 그리고, 제 4 막을 에칭 마스크로 이용하여 제 1 막을 에칭함으로써, 게이트 전극을 형성한다. 따라서, 게이트 전극의 게이트 폭을 정확히 설정할 수 있다.
또한, 본 발명의 제 2 특징에 따른 것에 의하면, 제 1 게이트 전극의 형성 예정 영역의 위쪽으로부터, 제 2 게이트 전극의 형성 예정 영역의 위쪽으로 이어져 연장되는 제 3 막을 형성한 후, 제 3 막을 패터닝함으로써 제 4 막을 형성한다. 그리고, 제 4 막을 에칭 마스크로 이용하여 제 1 막을 에칭하는 것에 의해, 제 1 및 제 2 게이트 전극을 형성한다. 따라서, 제 1 게이트 전극과 제 2 게이트 전극과의 간격을 최소 선폭으로 할 수 있다. 그 결과, 반도체 장치의 고집적화를 도모할 수 있다.
또한, 본 발명의 제 3 특징에 따른 것에 의하면, 최종적으로 얻어지는 게이트 전극의 게이트 길이가 짧아지므로, 반도체 장치의 동작의 고속화를 도모할 수 있다.
또한, 본 발명의 제 4 특징에 따른 것에 의하면, 제 3 막을 얇게 하기 위한 등방성 에칭에 의해서 제 4 막이 에칭되어 게이트 폭이 변동되는 것을 회피할 수 있다.
또한, 본 발명의 제 5 특징에 따른 것에 의하면, SRAM 메모리 셀의 셀 사이즈의 축소화를 도모할 수 있다.
또한, 본 발명의 제 6 특징에 따른 것에 의하면, 메모리 셀 어레이의 사이즈의 축소화를 도모할 수 있다.
또한, 본 발명의 제 7 특징에 따른 것에 의하면, 매크로 셀 영역의 사이즈의 축소화를 도모할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 3은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 4는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 5는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 6은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 7은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 8은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 9는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 10은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 11은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 12는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 13은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 14는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 15는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 16은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 17은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 18은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 19는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 20은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 21은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 22는 본 발명의 실시예 3에 따른 SRAM 메모리 셀의 레이아웃 구성을 나타내는 평면도,
도 23은 본 발명의 실시예 4에 따른 SRAM 메모리 셀의 레이아웃 구성을 나타내는 평면도,
도 24는 본 발명의 실시예 5에 따른 메모리 셀 어레이의 구성을 나타내는 평면도,
도 25는 본 발명의 실시예 5에 따른 다른 메모리 셀 어레이의 구성을 나타내는 평면도,
도 26은 본 발명의 실시예 6에 따른 매크로 셀 영역의 레이아웃 구성을 나타내는 평면도,
도 27은 종래의 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 28은 종래의 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 29는 종래의 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 30은 종래의 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 31은 종래의 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 32는 종래의 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면,
도 33은 종래의 반도체 장치의 제조 방법을 공정 순서대로 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판
4, 6, 14a, 14b, 22i∼22k, 30a, 30b, 31i∼31k : 실리콘 산화막
5 : 폴리실리콘막
7, 13a, 13b, 15 : 포토레지스트
10, 18 : 포토마스크
25i∼25k, 35i∼35k : 게이트 구조
Claims (4)
- (a) 반도체 기판을 준비하는 공정과,(b) 상기 반도체 기판 상에 도전성의 제 1 막을 형성하는 공정과,(c) 상기 제 1 막 상에 제 2 막을 형성하는 공정과,(d) 상기 제 2 막 상에 제 1 포토레지스트를 형성하는 공정과,(e) 제 1 패턴을 갖는 제 1 포토마스크를 이용하여 상기 제 1 포토레지스트를 노광하는 공정과,(f) 상기 공정 (e)에 의해서 노광된 후의 상기 제 1 포토레지스트를 현상하는 공정과,(g) 상기 공정 (f)에 의해서 현상된 후의 상기 제 1 포토레지스트를 이용하여 상기 제 2 막을 패터닝함으로써, 게이트 전극의 형성 예정 영역의 위쪽에 상기 게이트 전극의 게이트 폭보다도 폭이 넓은 제 3 막을 형성하는 공정과,(h) 상기 공정 (g)보다도 이후에 실행되어, 상기 제 3 막을 덮고 상기 제 1 막 상에 제 2 포토레지스트를 형성하는 공정과,(i) 상기 게이트 전극의 게이트 폭 방향의 단부를 규정하는 제 2 패턴을 갖는 제 2 포토마스크를 이용하여 상기 제 2 포토레지스트를 노광하는 공정과,(j) 상기 공정 (i)에 의해서 노광된 후의 상기 제 2 포토레지스트를 현상하는 공정과,(k) 상기 공정 (j)에 의해서 현상된 후의 상기 제 2 포토레지스트를 이용하여 상기 제 3 막을 패터닝함으로써 제 4 막을 형성하는 공정과,(l) 상기 제 4 막을 에칭 마스크로 이용하여 상기 제 1 막을 에칭함으로써 상기 게이트 전극을 형성하는 공정을 포함하며,상기 공정 (g)보다도 이후에 실행되고, 에칭에 의해서 상기 제 3 막을 얇게 하는 공정을 더 포함하는 반도체 장치의 제조 방법.
- (a) 반도체 기판을 준비하는 공정과,(b) 상기 반도체 기판 상에 도전성의 제 1 막을 형성하는 공정과,(c) 상기 제 1 막 상에 제 2 막을 형성하는 공정과,(d) 상기 제 2 막 상에 제 1 포토레지스트를 형성하는 공정과,(e) 제 1 패턴을 갖는 제 1 포토마스크를 이용하여 상기 제 1 포토레지스트를 노광하는 공정과,(f) 상기 공정 (e)에 의해서 노광된 후의 상기 제 1 포토레지스트를 현상하는 공정과,(g) 상기 공정 (f)에 의해서 현상된 후의 상기 제 1 포토레지스트를 이용하여 상기 제 2 막을 패터닝함으로써, 제 1 게이트 전극의 형성 예정 영역의 위쪽으로부터, 게이트 폭 방향을 따라 상기 제 1 게이트 전극에 인접하는 제 2 게이트 전극의 형성 예정 영역의 위쪽으로 이어져 연장되는 제 3 막을 형성하는 공정과,(h) 상기 공정 (g)보다도 이후에 실행되어, 상기 제 3 막을 덮고 상기 제 1 막 상에 제 2 포토레지스트를 형성하는 공정과,(i) 상기 제 2 게이트 전극측의 상기 제 1 게이트 전극의 단부 및 상기 제 1 게이트 전극측의 상기 제 2 게이트 전극의 단부를 규정하는 제 2 패턴을 갖는 제 2 포토마스크를 이용하여 상기 제 2 포토레지스트를 노광하는 공정과,(j) 상기 공정 (i)에 의해서 노광된 후의 상기 제 2 포토레지스트를 현상하는 공정과,(k) 상기 공정 (j)에 의해서 현상된 후의 상기 제 2 포토레지스트를 이용하여 상기 제 3 막을 패터닝함으로써, 제 4 막을 형성하는 공정과,(l) 상기 제 4 막을 에칭 마스크로 이용하여 상기 제 1 막을 에칭함으로써, 상기 제 1 및 제 2 게이트 전극을 형성하는 공정을 포함하며,상기 공정 (g)보다도 이후에 실행되고, 에칭에 의해서 상기 제 3 막을 얇게 하는 공정을 더 포함하는 반도체 장치의 제조 방법.
- 전기 전도성 패턴을 갖는 반도체 장치의 제조 방법으로서,(b) 전기 전도성의 제 1 막을 형성하는 공정과,(c) 상기 제 1 막 상에 제 2 막을 형성하는 공정과,(d) 상기 제 2 막 상에 제 1 포토레지스트를 형성하는 공정과,(e) 제 1 포토마스크를 통해서 상기 제 1 포토레지스트를 노광하는 공정과,(f) 노광 후의 상기 제 1 포토레지스트를 현상하는 공정과,(g) 현상된 상기 제 1 포토레지스트를 이용하여 상기 제 2 막을 패터닝함으로써, 제 3 막을 형성하는 공정과,(h) 상기 제 3 막을 덮고 상기 제 1 막 상에 제 2 포토레지스트를 형성하는 공정과,(i) 제 2 포토마스크를 통해서 상기 제 2 포토레지스트를 노광하는 공정과,(k) 현상된 상기 제 2 포토레지스트를 이용하여 상기 제 3 막을 패터닝함으로써, 제 4 막을 형성하는 공정으로, 상기 제 3 막의 패터닝 공정은 상기 제 3 막의 적어도 단부를 제거하기 위해서 상기 제 3 막을 에칭하는 공정을 포함하는 공정과,(l) 상기 제 4 막을 에칭 마스크로 이용하여 상기 제 1 막을 에칭함으로써, 상기 전도성 패턴을 형성하는 공정을 포함하며,상기 공정 (g)보다도 이후에 실행되고, 에칭에 의해서 상기 제 3 막을 얇게 하는 공정을 더 포함하는 반도체 장치의 제조 방법.
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