JP2001036086A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001036086A JP2001036086A JP11201795A JP20179599A JP2001036086A JP 2001036086 A JP2001036086 A JP 2001036086A JP 11201795 A JP11201795 A JP 11201795A JP 20179599 A JP20179599 A JP 20179599A JP 2001036086 A JP2001036086 A JP 2001036086A
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- JP
- Japan
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- gate electrode
- forming
- electrodes
- gate
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Abstract
(57)【要約】
【課題】 パタン幅のそろったばらつきの小さなゲート
電極の形成を可能とする半導体装置の製造方法を提供す
ることである。 【解決手段】 近傍の複数のトランジスタのゲート電極
を１本のゲート電極２０１として形成した後に、その端
部及び中央部を除去する工程を追加し、複数の電極４０
１，４０２に分割する。これにより、パタン幅のそろっ
たばらつきの小さなゲート電極の形成が可能になる。
電極の形成を可能とする半導体装置の製造方法を提供す
ることである。 【解決手段】 近傍の複数のトランジスタのゲート電極
を１本のゲート電極２０１として形成した後に、その端
部及び中央部を除去する工程を追加し、複数の電極４０
１，４０２に分割する。これにより、パタン幅のそろっ
たばらつきの小さなゲート電極の形成が可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法において、特に特性のばらつきを低減する方法に関す
る。
法において、特に特性のばらつきを低減する方法に関す
る。
【０００２】
【従来の技術】従来の製造方法では一般的に複数のトラ
ンジスタのゲート電極は１回のリソグラフィー工程と１
回のエッチング工程で製造する。すなわち、半導体基板
の表面に形成された絶縁膜（例えば、熱酸化膜等）上に
ポリシリコンン膜等を積層し、その上にマスキングを行
い、さらに紫外線等の光を照射するというリソグラフィ
ー工程の後、エッチングを行って製造していた。通常複
数のゲート電極を形成する場合、半導体基板の表面に形
成された絶縁膜（例えば、熱酸化膜等）上にポリシリコ
ンン膜等を積層し、その上にマスキングを行って紫外線
等の光を照射した後、該当部分にエッチング工程がなさ
れていた。
ンジスタのゲート電極は１回のリソグラフィー工程と１
回のエッチング工程で製造する。すなわち、半導体基板
の表面に形成された絶縁膜（例えば、熱酸化膜等）上に
ポリシリコンン膜等を積層し、その上にマスキングを行
い、さらに紫外線等の光を照射するというリソグラフィ
ー工程の後、エッチングを行って製造していた。通常複
数のゲート電極を形成する場合、半導体基板の表面に形
成された絶縁膜（例えば、熱酸化膜等）上にポリシリコ
ンン膜等を積層し、その上にマスキングを行って紫外線
等の光を照射した後、該当部分にエッチング工程がなさ
れていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来の製造方法では、リソグラフィー工程を行った時
に、同じ方向線上に存在するある一つのゲート電極の
内、ゲート電極（端部）とゲート電極（中央部）では微
妙にパタンの幅が違っている。これは中央部と端部では
周囲からの反射や散乱によりうける影響がちがってくる
からである。通営はあまり問題になることはないが、パ
タンの幅が非常に小さくなってきた場合（０．１μｍ程
度）や、周囲からの影響が大きなリソグラフィー方法
（電子線露光等）を使用した場合に無視できなくなって
くる。
た従来の製造方法では、リソグラフィー工程を行った時
に、同じ方向線上に存在するある一つのゲート電極の
内、ゲート電極（端部）とゲート電極（中央部）では微
妙にパタンの幅が違っている。これは中央部と端部では
周囲からの反射や散乱によりうける影響がちがってくる
からである。通営はあまり問題になることはないが、パ
タンの幅が非常に小さくなってきた場合（０．１μｍ程
度）や、周囲からの影響が大きなリソグラフィー方法
（電子線露光等）を使用した場合に無視できなくなって
くる。
【０００４】本発明の目的は、パタン幅のそろったばら
つきの小さなゲート電極の形成を可能とする半導体装置
の製造方法を提供することである。
つきの小さなゲート電極の形成を可能とする半導体装置
の製造方法を提供することである。
【０００５】
【課題を解決するための手段】本発明はトランジスタの
ゲート電極を形成する時に、近傍の複数のトランジスタ
のゲート電極を１本のゲート電極として形成した後に、
その端部及び中央部を除去する工程を追加し、複数の電
極に分割する。これにより、パタン幅のそろったばらつ
きの小さなゲート電極の形成が可能になる。
ゲート電極を形成する時に、近傍の複数のトランジスタ
のゲート電極を１本のゲート電極として形成した後に、
その端部及び中央部を除去する工程を追加し、複数の電
極に分割する。これにより、パタン幅のそろったばらつ
きの小さなゲート電極の形成が可能になる。
【０００６】
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の一実施の形態について詳細に説明する。図１
は本発明の半導体装置の製造方法の長手方向に延在する
１本のゲート電極を形成する工程を示した図である。図
２は図１（ｂ）の長手方向に延在する１本のゲート電極
をさらに複数のゲート電極に分割して形成する方法を示
した図である。図１（ａ）に示すように、半導体基板１
０１の表面に熱酸化膜１０２を形成し、熱酸化膜１０２
の上にポリシリコン膜１０３を形成する。
製造方法の一実施の形態について詳細に説明する。図１
は本発明の半導体装置の製造方法の長手方向に延在する
１本のゲート電極を形成する工程を示した図である。図
２は図１（ｂ）の長手方向に延在する１本のゲート電極
をさらに複数のゲート電極に分割して形成する方法を示
した図である。図１（ａ）に示すように、半導体基板１
０１の表面に熱酸化膜１０２を形成し、熱酸化膜１０２
の上にポリシリコン膜１０３を形成する。
【０００７】次に、図１（ｂ）に示すように、リソグラ
フイー工程とエッチング工程を順に施し、ポリシリコン
膜１０３を部分的に除去しゲート電極２０１を形成す
る。すなわち、図２（ａ）に示すように、隣接する２個
のトランジスタのゲート電極を１本のゲート電極２０１
として形成するのである。
フイー工程とエッチング工程を順に施し、ポリシリコン
膜１０３を部分的に除去しゲート電極２０１を形成す
る。すなわち、図２（ａ）に示すように、隣接する２個
のトランジスタのゲート電極を１本のゲート電極２０１
として形成するのである。
【０００８】次に、図２（ｂ）に示すように部分的にマ
スキングしてそのマスク領域に紫外線を照射するリソグ
ラフィー工程を施し、その後、そのマスク部分、すなわ
ち開口部３０１を開けるようにエッチング工程を施し、
ゲート電極２０１の端部と中央部を部分的に除去し、図
２（ｃ）に示すように２本のゲート電極４０１，４０２
を形成する。これ以降は通常のトランジスタの形成工程
を施し、ＭＯＳトランジスタを製造する。
スキングしてそのマスク領域に紫外線を照射するリソグ
ラフィー工程を施し、その後、そのマスク部分、すなわ
ち開口部３０１を開けるようにエッチング工程を施し、
ゲート電極２０１の端部と中央部を部分的に除去し、図
２（ｃ）に示すように２本のゲート電極４０１，４０２
を形成する。これ以降は通常のトランジスタの形成工程
を施し、ＭＯＳトランジスタを製造する。
【０００９】尚、本実施の形態では隣接する２つのゲー
ト電極を製造する場合について説明したが、隣接する３
つ以上のゲート電極を製造する場合には、上記同様の工
程で製造が可能である。
ト電極を製造する場合について説明したが、隣接する３
つ以上のゲート電極を製造する場合には、上記同様の工
程で製造が可能である。
【００１０】又、本発明は上記した実施の形態に限定さ
れるものではなく、特、ポリシリコン膜１０３の代わり
にポリシリコン膜と金属膜の混合膜を用いてもよいし、
熱酸化膜にしても同様にそれに代わるものであればよい
ことは言うまでもない。
れるものではなく、特、ポリシリコン膜１０３の代わり
にポリシリコン膜と金属膜の混合膜を用いてもよいし、
熱酸化膜にしても同様にそれに代わるものであればよい
ことは言うまでもない。
【００１１】
【発明の効果】本発明によれば、隣接する２個のトラン
ジスタのゲート電極を１本のゲート電極として形成し、
その後前記１本のゲート電極の分割したい部分をマスキ
ングしてその開口部分を開けるリソグラフィー工程、エ
ッチング工程を順に施し、ゲート電極の端部と中央部を
部分的に除去するため、複数のゲート電極を形成すると
きに、ばらつきの小さな、特性のそろった半導体装置を
製造できる。
ジスタのゲート電極を１本のゲート電極として形成し、
その後前記１本のゲート電極の分割したい部分をマスキ
ングしてその開口部分を開けるリソグラフィー工程、エ
ッチング工程を順に施し、ゲート電極の端部と中央部を
部分的に除去するため、複数のゲート電極を形成すると
きに、ばらつきの小さな、特性のそろった半導体装置を
製造できる。
【図１】本発明の半導体装置の製造方法の長手方向に延
在する１本のゲート電極を形成する工程を示した図であ
る。
在する１本のゲート電極を形成する工程を示した図であ
る。
【図２】図１の長手方向に延在する１本のゲート電極を
さらに複数のゲート電極に分割して形成する方法を示し
た図である。
さらに複数のゲート電極に分割して形成する方法を示し
た図である。
【符号の説明】 １０１ 半導体基板 １０２ 熱酸化膜 １０３ ポリシリコン膜１０３ ２０１，４０１，４０２ ゲート電極 ３０１ 開口部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田辺 昭 東京都港区芝二丁目31番19号 通信・放送 機構内 (72)発明者 遠藤 哲郎 東京都港区芝二丁目31番19号 通信・放送 機構内 (72)発明者 舛岡 富士雄 東京都港区芝二丁目31番19号 通信・放送 機構内 Ｆターム(参考） 4M104 AA09 BB01 CC01 5F110 CC01 EE02 EE09 FF02 FF23
Claims (2)
- 【請求項１】 半導体基板の表面に形成された絶縁膜上
にポリシリコン膜を形成する工程と、所定領域のみ前記
ポリシリコン膜を残し、他の領域を除去する工程と、前
記所定領域のみ残した前記ポリシリコン膜の一部または
複数の領域を除去し、一つまたは複数の長方形領域を残
す工程を順に施すことを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体基板の表面に形成された絶縁膜上
にポリシリコン膜及び金属膜を積層した積層膜を形成す
る工程と、所定領域のみ前記積層膜を残し、他の領域を
除去する工程と、前記所定領域のみ残した前記積層膜の
一部または複数の領域を除去し、一つまたは複数の長方
形領域を残す工程を順に施すことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11201795A JP2001036086A (ja) | 1999-07-15 | 1999-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11201795A JP2001036086A (ja) | 1999-07-15 | 1999-07-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001036086A true JP2001036086A (ja) | 2001-02-09 |
Family
ID=16447070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11201795A Withdrawn JP2001036086A (ja) | 1999-07-15 | 1999-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001036086A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476404B1 (ko) * | 2001-06-12 | 2005-03-16 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조 방법 |
-
1999
- 1999-07-15 JP JP11201795A patent/JP2001036086A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476404B1 (ko) * | 2001-06-12 | 2005-03-16 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20040513 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040517 |
|
| RD03 | Notification of appointment of power of attorney |
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|
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