KR100454628B1 - 반도체소자의워드라인스트래핑형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 워드라인 스트래핑 제조방법에 관한 것으로, W/L 스트래핑(strapping)형성 공정시 미스얼라인(misalingn)되어 비트라인의 콘택이 제1 절연막을 통과하여 반도체 기판의 저부가 노출될 때까지 에칭되는 경우 고농도 불순물이 도핑된 다결정 실리콘막을 사용하게 되면 반도체 기판과 비트라인의 콘택계면에 고농도 불순물 확산영역이 형성되어 소자를 분리시키는 역전압을 형성하여 전류의 흐름을 차단함으로써 W/L 스트래핑 지역의 리소그래피 공정시 마진(margin)을 증가시키며, 칩의 면적 크기를 개선시킬 수 있는 기술에 관한 것이다.

Description

반도체 소자의 워드라인 스트래핑 형성방법

본 발명은 반도체 소자의 워드라인 스트래핑 제조방법에 관한 것으로, 특히 비트라인 콘택과 워드라인과의 레이아웃(layout)하는 경우 미스얼라인(mis-align)에 의해 반도체 기판까지 식각되어 노출되는 콘택 형성시 비트라인에 고농도 불순물이 함유된 다결정 실리콘을 주입하여 반도체 기판과 비트라인의 콘택 계면에 고농도 불순물 확산영역을 형성함으로써 소자에 도통되는 전류를 차단하도록 하는 기술에 관한 것이다.

최근, 반도체 소자의 고집적화로 인해 단위 디램(DRAM) 셀의 면적이 축소됨에 따라 16M 디램급 이상의 고집적 소자의 실현을 위해 필수 불가결한 핵심기술은 미세라인을 패턴화 할 수 있는 사진식각 기술을 확보하는 것이 관건이다.

따라서, 주어진 셀 면적내의 워드라인 스트랩핑 부위의 메탈라인을 패턴화하는데는 여러가지 어려움이 따른다.

특히, 메탈콘택과 메탈라인의 오버랩(overlap)으로 인해 이 부위에서 메탈피치(pitch)가 더욱 줄게되어 메탈라인을 패턴화하는데 여러가지 문제점이 있다.

한편, 반도체 소자가 고집적화될수록 최소 선폭(critical dimension)이 줄어들어 리소그래피 공정이 점점 어려워지게 된다.

도 1은 종래의 셀영역과 워드라인 스트래핑영역을 도시한 단면도로서, W/L의 경우 딜레이(delay)을 줄이기 위해 일정 간격으로 메탈층(a)을 이용하여 워드라인에 콘택(b)시키게 된다(W/ L strapping).

그리고, 메탈 콘택(b)과 워드라인의 오버랩(overlap) 문제 때문에 최소 선폭보다 큰 폭의 워드라인 레이아웃이 필요하고, 최소한의 스페이스를 셀영역(A)과 동일하게 워드라인 스트래핑영역(B)에 형성하더라도 셀영역(A)과는 패턴선폭이 다르게 되어 리소공정시 인접하는 라인끼리의 브리지 패일(bridge fail)이 일어날 확률이 크게 된다.

따라서, 메탈 형성시 셀영역(A)과 워드라인 스트래핑영역(B)의 단차때문에메탈의 리소그래피 공정시 마진(margin)이 부족하게 되어, 이를 개선하기 위해 워드라인 스트래핑지역의 워드라인과 메탈라인 사이의 비트라인을 이용하여 단차를 해결하는 방법이 사용되고 있다.

도 2는 종래의 워드라인 스트래핑의 공정단면도이다.

먼저, P형 또는 N형 반도체 기판(1) 상부에 소자분리를 위한 필드산화막(2)과 도전층으로 구성된 워드라인(3), 제1 절연막(4)을 순차적으로 형성한다.

그 다음, 상기 구조의 전표면에 제2 절연막(5)을 형성하여 평탄화한 다음, 비트라인용 콘택마스크를 이용하여 콘택 식각한다.

이때, 상기 콘택 형성시 워드라인(3)에 오버랩(overlap) 없이 레이아웃하는 경우 상기 워드라인(3)의 측면 콘택부분에 미스얼라인 부분이 과식각된다.

그 다음, 상기 구조의 전표면에 도전층으로 구성된 비트라인(6)을 형성한 다음, 제 3절연막 패턴(7)을 형성한다.

다음, 상기 구조의 전표면에 도전층으로 구성된 금속배선(8)을 형성한다.

상기와 같은 종래 기술에 따르면, 비트라인의 콘택과 워드라인에 오버랩없이 레이아웃하는 경우 미스얼라인을 제로(0)로 제어하는 것이 어렵기 때문에 상기 워드라인의 측면 콘택부분의 미스얼라인 분분이 과식각된다.

이 때, 상기 워드라인(3)의 하부에 형성되어 있는 필드산화막(2)은 가장 나쁜 위상의 콘택이 형성되도록 설정하는데, 상기 비트라인(6)의 콘택 식각시 반도체 기판(1)이 완전히 노출되도록 식각되었다면 워드라인(3)과 필드산화막(2)이 분리되어 소자의 동작에는 아무런 영향을 미치치 않게 된다.

그러나, 반도체 소자의 워드라인 스트래핑 형성시 워드라인의 지연(delay)을 줄이기 위해 워드라인을 저항성이 높은 물질을 사용하는 경우 예컨대 고농도 불순물이 함유된 다결정 실리콘을 일정 간격으로 메탈라인과 스트래핑(strapping) 시켜 준다.

이 때, 다결정 실리콘의 워드라인과 메탈 콘택사이에는 위상이 허용하는 오버랩의 디자인룰(design rule)을 지켜주어야 하며, 셀(cell)과 같은 다결정 실리콘의 스페이서(space)로 레이아웃 하더라도 패턴의 밀도(desity) 차이때문에 리소그래피 공정시 라인(line)과의 중첩될 확률이 매우 높으며, 오버랩을 준만큼의 일정 면적을 차지하므로 소자의 면적를 증가시키는 단점이 있다.

본 발명은 상기한 문제점을 해결하기 위한 것으로 비트라인 콘택과 워드라인과의 레이아웃(layout)하는 경우 미스얼라인(mis-align)에 의해 반도체 기판까지 식각되어 노출되는 콘택 형성시 비트라인에 고농도 불순물이 함유된 다결정 실리콘을 주입하여 반도체 기판과 비트라인의 콘택 계면에 고농도 불순물 확산영역을 형성함으로써 소자에 도통되는 전류를 차단하도록 하여 리소그래피 공정시 마진을 증가시키는 반도체 소자의 워드라인 스트래핑 제조방법을 제공하는데 그 목적이 있다.

도 1은 종래의 셀영역과 워드라인 스트래핑영역을 도시한 단면도

도 2는 종래의 워드라인 스트래핑 공정단면도

도 3은 본 발명에 따른 워드라인 스트래핑 공정단면도.

＜ 도면의 주요부분에 대한 부호의 설명 ＞

1, 11 : 반도체 기판 2, 13 : 필드산화막

3, 15 : 워드라인 4, 17 : 제1 절연막

5, 19 : 제2 절연막 6, 21 : 비트라인

7, 23 : 제 3절연막 패턴 8, 25 : 금속배선

(a) : 메탈층 (b) : 콘택

상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 워드라인 스트래핑 제조방법은 반도체 기판 상부에 필드산화막과 워드라인, 제1 절연막, 제2 절연막을 순차적으로 형성하는 공정과, 비트라인용 콘택 마스크를 이용한 사진 식각 공정으로 상기 반도체 기판의 저부가 노출될 때까지 식각하는 공정과, 상기 노출된 반도체 기판의 저부와의 계면에 고농도 불순물 확산영역을 구비하는 콘택을 통하여 상기 반도체 기판의 저부에 접속되는 비트라인을 형성하는 공정 및 상기 구조의 전표면에 제 3절연막 패턴과 금속배선을 순차적으로 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 워드라인 스트래핑 제조방법에 대하여 상세히 설명을 하기로 한다.

도 3은 본 발명에 따른 워드라인 스트래핑 제조공정도이다.

먼저, P형 반도체 기판(11) 상부에 필드산화막(13)과 워드라인(15), 제1 절연막(17)을 순차적으로 형성한다.

그 다음, 상기 구조의 전표면에 제2 절연막(19)을 형성하여 평탄화한 다음, 비트라인용 콘택 마스크를 이용한 사진 식각 공정으로 반도체 기판(11)의 저부가 노출될 때까지 식각한다. 여기서. 상기 콘택 형성시 워드라인(15)에 오버랩(overlap) 없이 레이아웃하는 경우 상기 워드라인(15)의 측면 콘택부분에 미스얼라인 부분이 과식각되어 반도체 기판이 노출된다.

다음에는, 노출된 반도체 기판(11)의 저부와의 계면에 고농도 불순물 확산영역을 구비하는 콘택을 통하여 반도체 기판(11)의 저부에 접속되는 비트라인(21)을 형성한다. 비트라인(21)은 상기 구조의 전표면에 N⁺고농도 불순물이 도핑된 다결정실리콘막 또는 고농도 불순물을 이온주입하여 형성한다. 여기서, 비트라인(21)에 N⁺고농도 불순물이 도핑된 다결정 실리콘막을 사용하게 되면 미스얼라인(misalign)된 부분의 반도체 기판(11)과 비트라인(21)의 콘택 계면에 N⁺고농도 불순물 확산영역이 형성된다.

그리고, 상기 N⁺고농도 불순물 확산영역의 반도체 기판(11)에는 접지(Ground)나 마이너스(-)전압(V_cc가 3.3V일 때, 약 -1V 에서 -1.5V)이 걸리게 되고, 워드라인(15)에는 워드라인이 온(ON)인 경우 V_pp값(V_cc가 3.3V일 때, 약 5V)이고, 워드라인이 오프(OFF)인 경우 0 V가 걸리게 되어 항상 N⁺고농도 불순물 확산영역과 P형반도체 기판(11)에는 역전압이 걸리게 되므로 소자의 동작에 영향을 미치게 되는 전류를 차단하게 된다.

다음, 비트라인(21) 상부에 평탄화막인 제 3절연막(23)패턴과 도전층의 금속 배선(25)을 형성한다.

상기한 바와 같이 본 발명에 따르면, 비트라인 콘택과 워드라인과의 오버랩 없이 레이아웃(layout)하는 경우 반도체 기판과 비트라인의 콘택 계면에 고농도 불순물 확산영역이 형성되어 역전압을 생성함으로써 소자의 동작에 악영향을 미치는 전류를 차단하도록 하여 리소그래피 공정시 마진을 증가시키며, 소자의 면적을 개선시키는 이점이 있다.

Claims (3)

1. 반도체 소자의 워드라인 스트래핑 제조방법에 있어서,

   반도체 기판 상부에 필드산화막과 워드라인, 제1 절연막, 제2 절연막을 순차적으로 형성하는 공정;

   비트라인용 콘택 마스크를 이용한 사진 식각 공정으로 상기 반도체 기판의 저부가 노출될 때까지 식각하는 공정;

   상기 노출된 반도체 기판의 저부와의 계면에 고농도 불순물 확산영역을 구비하는 콘택을 통하여 상기 반도체 기판의 저부에 접속되는 비트라인을 형성하는 공정; 및

   상기 구조의 전표면에 제 3절연막 패턴과 금속배선을 순차적으로 형성하는 공정

   을 포함하는 것을 특징으로 하는 반도체 소자의 워드라인 스트래핑 제조방법.
2. 제1항에 있어서,

   상기 비트라인은 고농도 불순물이 도핑된 다결정 실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자의 워드라인 스트래핑 제조방법.
3. 제1항에 있어서,

   상기 비트라인으로 고농도의 불순물을 이온주입하여 형성되는 것을 특징으로 하는 반도체 소자의 워드라인 스트래핑 제조방법.

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