KR20000046812A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 종래에는 스토리지노드 콘택홀 및 비트라인 콘택홀에 질화막의 측벽을 형성하여 보이드로 인한 문제들을 해결하고 있지만, 이는 공정을 복잡하게 할 뿐만 아니라 저농도 엔형영역이 손상을 입게 되어 셀의 리프레시 특성을 저하시키는 문제점과 아울러 스토리지노드 콘택홀 및 비트라인 콘택홀의 폭을 감소시키게 되어 스토리지노드 콘택 및 비트라인 콘택의 저항이 증가하거나 접촉불량을 초래하는 문제점이 있었다. 따라서, 본 발명은 반도체기판의 액티브영역 및 소자간 분리영역 상에 서로 이격되는 제1∼제4게이트를 형성하고, 이온주입을 통해 액티브영역 내에 저농도영역을 형성한 다음 상부전면에 질화막을 증착하는 공정과; 상기 질화막의 상부에 제1층간절연막을 증착하여 평탄화한 후, 사진식각공정을 통해 제1층간절연막을 식각하고, 계속해서 질화막을 선택적으로 식각하여 제1,제2 및 제3,제4게이트의 이격영역에 스토리지노드 콘택홀을 형성하는 공정과; 상기 스토리지노드 콘택홀이 형성된 구조물 상에 제1폴리실리콘을 증착하여 산화시킨 후, 식각하여 상기 제1,제2 및 제3,제4게이트의 이격영역에 길이방향으로 형성되는 보이드를 밀봉하는 공정과; 상기 보이드가 밀봉된 구조물의 상부전면에 도핑된 제2폴리실리콘을 증착한 후 에치-백하여 폴리실리콘의 플러그를 형성하는 공정과; 상기 플러그가 형성된 구조물 상에 제2층간절연막을 증착한 후, 사진식각공정을 통해 제2,1층간절연막을 식각하고, 계속해서 질화막을 선택적으로 식각하여 제2,제3게이트의 이격영역에 비트라인 콘택홀을 형성하는 공정과; 상기 비트라인 콘택홀이 형성된 구조물 상에 제3폴리실리콘을 증착하여 산화시킨 후, 식각하여 제2,제3게이트의 이격영역에 길이방향으로 형성되는 보이드를 밀봉하는 공정과; 상기 보이드가 밀봉된 구조물의 상부전면에 도핑된 제4폴리실리콘을 증착한 후, 그 상부에 도전막을 증착하고 패터닝하여 비트라인을 형성하는 공정으로 이루어지는 반도체소자의 제조방법을 통해 토리지노드 콘택홀 및 비트라인 콘택홀에 폴리실리콘을 증착 및 산화시켜 보이드를 밀봉한 후, 등방성식각하여 제거함에 따라 공정이 단순할 뿐만 아니라 종래 질화막의 증착 및 에치-백에 따른 손상을 방지하여 셀의 리프레시 특성을 향상시킬 수 있는 효과와 아울러 스토리지노드 콘택홀 및 비트라인 콘택홀의 폭이 감소되지 않으므로, 스토리지노드 콘택 및 비트라인 콘택의 저항증가 또는 접촉불량을 방지할 수 있는 효과가 있다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 게이트간 이격영역에 보이드(void)가 형성되는 것을 효과적으로 방지하기에 적당하도록 한 반도체소자의 제조방법에 관한 것이다.
종래 반도체소자의 제조방법을 도1a 내지 도1d에 도시한 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 피형 반도체기판(1) 상에 소자간 분리영역(2)과 피형웰(3)이 형성된 구조물의 상부에 순차적으로 게이트산화막(4), 폴리실리콘(5), WSix막(6), 캡산화막(7) 및 캡질화막(8)을 형성한다. 이때, 현재 실시되는 공정에서 통상적으로 게이트산화막(4)은 70Å, 폴리실리콘(5)은 500Å, WSix막(6)은 1000Å, 캡산화막(7)은 100Å, 캡질화막(8)은 1500Å 정도의 두께로 형성한다. 이후, 통상적인 게이트 사진식각공정을 통해 게이트산화막(4)이 노출될때까지 식각하여 소자간 분리영역(2) 및 피형웰(3)의 상부에 각각 이격되는 제1∼제4게이트를 형성한 후, 열산화공정을 통해 노출된 게이트산화막(4) 상에 열산화막(9)을 30Å 정도의 두께로 형성하고, 상기 제1∼제4게이트를 마스크로 하여 저농도 엔형 불순물로 2.0×1013/cm2의 인(P+) 이온을 30KeV의 에너지로 주입하여 피형웰(3) 내에 저농도 엔형영역(N-)을 형성한다.
그리고, 도1b에 도시한 바와같이 상기 저농도 엔형영역(N-)이 형성된 구조물의 상부전면에 질화막(10)을 700Å 정도의 두께로 증착하고, 그 질화막(10)의 상부에 고온저압 산화막(11)을 5000Å 정도의 두께로 증착하여 화학기계적 연마(chemical mechanical polishing : CMP)한 다음 고온저압 산화막(11)의 상부에 다시 고온저압 산화막(12)을 500Å 정도의 두께로 형성하여 평탄화한다. 이때, 상기 제1∼제4게이트간의 이격영역은 종횡비가 매우 크기 때문에 게이트의 길이방향으로 보이드(13)가 형성된다.
그리고, 도1c에 도시한 바와같이 상기 평탄화된 고온저압 산화막(12) 상에 통상의 사진식각공정을 적용하여 고온저압 산화막(12,11)을 식각하고, 계속해서 질화막(10)을 선택적으로 식각하여 제1,제2 및 제3,제4게이트의 이격영역에 스토리지노드 콘택홀을 형성한 다음 그 스토리지노드 콘택홀이 형성된 구조물의 상부전면에 질화막(14)을 150Å 정도의 두께로 증착한 후, 에치-백(etch-back)하여 상기 질화막(10)의 선택적으로 식각된 면에 질화막(14)의 측벽을 형성한다. 이때, 질화막(14)의 측벽을 형성하는 이유는 후속 공정에서 폴리실리콘(15)의 플러그를 형성할 때, 스토리지노드 콘택홀에 보이드(13)가 형성되는 것을 방지함과 아울러 상기 제1∼제4게이트의 길이방향으로 형성된 보이드(13)를 스토리지노드 콘택홀 영역에서 밀봉하여 후속 도핑된 폴리실리콘(15)이 보이드(13)에 채워져 플러그와 플러그가 단락되는 현상을 방지한다. 이후, 상기 질화막(14)의 측벽이 형성된 구조물의 상부전면에 도핑된 폴리실리콘(15)을 4000Å 정도의 두께로 증착한 후, 에치-백하여 폴리실리콘(15)의 플러그를 형성한다.
한편, 상기 도핑된 폴리실리콘(15)을 증착함에 따라 상기 저농도 엔형영역(N-)에 자동핑되는 고농도의 소스/드레인(N+)이 형성된다.
그리고, 도1d에 도시한 바와같이 상기 폴리실리콘(15)의 플러그가 형성된 구조물의 상부에 고온저압 산화막(16)을 1000Å 정도의 두께로 형성한 후, 통상의 사진식각공정을 적용하여 고온저압 산화막(16,12,11)을 식각하고, 계속해서 질화막(10)을 선택적으로 식각하여 제2,제3게이트의 이격영역에 비트라인 콘택홀을 형성한 다음 그 비트라인 콘택홀이 형성된 구조물의 상부전면에 질화막(17)을 150Å 정도의 두께로 증착한 후, 에치-백하여 상기 질화막(10)의 선택적으로 식각된 면에 질화막(17)의 측벽을 형성한다. 이때, 질화막(17)의 측벽을 형성하는 이유는 후속 공정에서 폴리실리콘(18) 및 WSix막(19)의 적층 비트라인을 형성할 때, 비트라인 콘택홀에 보이드(13)가 형성되는 것을 방지함과 아울러 상기 제1∼제4게이트의 길이방향으로 형성된 보이드(13)를 비트라인 콘택홀 영역에서 밀봉하여 후속 폴리실리콘(18) 또는 WSix막(19)이 보이드(13)에 채워져 인접하는 비트라인 사이의 단락을 방지한다. 이후, 상기 질화막(17)의 측벽이 형성된 구조물의 상부전면에 도핑된 폴리실리콘(18)을 400Å 정도의 두께로 증착하고, WSix막(19)을 1000Å 정도의 두께로 형성한 후, 패터닝하여 비트라인을 형성한다. 상기와 마찬가지로 도핑된 폴리실리콘(18)을 증착함에 따라 저농도 엔형영역(N-)에 자동도핑되는 고농도의 소스/드레인(N+)이 형성된다.
상술한 바와같이 종래 반도체소자의 제조방법은 스토리지노드 콘택홀 및 비트라인 콘택홀에 질화막의 측벽을 형성하여 보이드로 인한 문제들을 해결하고 있지만, 이는 공정을 복잡하게 할 뿐만 아니라 저농도 엔형영역이 손상(damage)을 입게 되어 셀의 리프레시 특성을 저하시키는 문제점과 아울러 스토리지노드 콘택홀 및 비트라인 콘택홀의 폭을 감소시키게 되어 스토리지노드 콘택 및 비트라인 콘택의 저항이 증가하거나 접촉불량을 초래하는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 게이트간 이격영역에 보이드가 형성되는 것을 효과적으로 방지할 수 있는 반도체소자의 제조방법을 제공하는데 있다.
도1은 종래 반도체소자의 제조방법을 보인 수순단면도.
도2는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:반도체기판 2:분리영역
3:웰 4:게이트산화막
5,15,18:도핑된 폴리실리콘 6,19:WSix막
7:캡산화막 8:캡질화막
9:열산화막 10:질화막
11,12,16:고온저압 산화막 13:보이드
21,22:폴리실리콘 N-:저농도 엔형영역
N+:소스/드레인
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 제조방법은 반도체기판의 액티브영역 및 소자간 분리영역 상에 서로 이격되는 제1∼제4게이트를 형성하고, 이온주입을 통해 액티브영역 내에 저농도영역을 형성한 다음 상부전면에 질화막을 증착하는 공정과; 상기 질화막의 상부에 제1층간절연막을 증착하여 평탄화한 후, 사진식각공정을 통해 제1층간절연막을 식각하고, 계속해서 질화막을 선택적으로 식각하여 제1,제2 및 제3,제4게이트의 이격영역에 스토리지노드 콘택홀을 형성하는 공정과; 상기 스토리지노드 콘택홀이 형성된 구조물 상에 제1폴리실리콘을 증착하여 산화시킨 후, 식각하여 상기 제1,제2 및 제3,제4게이트의 이격영역에 길이방향으로 형성되는 보이드를 밀봉하는 공정과; 상기 보이드가 밀봉된 구조물의 상부전면에 도핑된 제2폴리실리콘을 증착한 후 에치-백하여 폴리실리콘의 플러그를 형성하는 공정과; 상기 플러그가 형성된 구조물 상에 제2층간절연막을 증착한 후, 사진식각공정을 통해 제2,1층간절연막을 식각하고, 계속해서 질화막을 선택적으로 식각하여 제2,제3게이트의 이격영역에 비트라인 콘택홀을 형성하는 공정과; 상기 비트라인 콘택홀이 형성된 구조물 상에 제3폴리실리콘을 증착하여 산화시킨 후, 식각하여 제2,제3게이트의 이격영역에 길이방향으로 형성되는 보이드를 밀봉하는 공정과; 상기 보이드가 밀봉된 구조물의 상부전면에 도핑된 제4폴리실리콘을 증착한 후, 그 상부에 도전막을 증착하고 패터닝하여 비트라인을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법을 도2a 내지 도2g에 도시한 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 피형 반도체기판(1) 상에 소자간 분리영역(2)과 피형웰(3)이 형성된 구조물의 상부에 순차적으로 게이트산화막(4), 폴리실리콘(5), WSix막(6), 캡산화막(7) 및 캡질화막(8)을 형성한다. 이후, 통상적인 게이트 사진식각공정을 통해 게이트산화막(4)이 노출될때까지 식각하여 소자간 분리영역(2) 및 피형웰(3)의 상부에 각각 이격되는 제1∼제4게이트를 형성한 후, 열산화공정을 통해 노출된 게이트산화막(4) 상에 열산화막(9)을 형성하고, 상기 제1∼제4게이트를 마스크로 하여 저농도 엔형 불순물을 주입하여 피형웰(3) 내에 저농도 엔형영역(N-)을 형성한다.
그리고, 도2b에 도시한 바와같이 상기 저농도 엔형영역(N-)이 형성된 구조물의 상부전면에 질화막(10)을 증착하고, 그 질화막(10)의 상부에 고온저압 산화막(11)을 증착하여 화학기계적 연마한 다음 고온저압 산화막(11)의 상부에 다시 고온저압 산화막(12)을 형성하여 평탄화한다. 이때, 상기 제1∼제4게이트간의 이격영역은 종횡비가 매우 크기 때문에 게이트의 길이방향으로 보이드(13)가 형성된다.
그리고, 도2c에 도시한 바와같이 상기 평탄화된 고온저압 산화막(12) 상에 사진식각공정을 적용하여 고온저압 산화막(12,11)을 식각하고, 계속해서 질화막(10)을 선택적으로 식각하여 제1,제2 및 제3,제4게이트의 이격영역에 스토리지노드 콘택홀을 형성한다.
그리고, 도2d에 도시한 바와같이 상기 스토리지노드 콘택홀이 형성된 구조물의 상부전면에 폴리실리콘(21)을 100Å 정도의 두께로 증착한다.
그리고, 도2e에 도시한 바와같이 상기 폴리실리콘(21)을 100Å 정도의 두께로 산화한다. 이때, 폴리실리콘(21)을 100Å 정도의 두께로 증착한 후, 100Å 정도의 두께로 산화시킴에 따라 제1,제2 및 제3,제4게이트의 이격영역에 길이방향으로 형성되는 보이드(13)가 스토리지노드 콘택홀 영역에서 밀봉된다.
그리고, 도2f에 도시한 바와같이 상기 산화된 폴리실리콘(21)을 등방성식각하여 제거한 후, 상부전면에 도핑된 폴리실리콘(15)을 증착하고 에치-백하여 폴리실리콘(15)의 플러그를 형성한다. 이때, 도핑된 폴리실리콘(15)을 증착함에 따라 상기 저농도 엔형영역(N-)에 자동핑되는 고농도의 소스/드레인(N+)이 형성된다.
그리고, 도2g에 도시한 바와같이 상기 폴리실리콘(15)의 플러그가 형성된 구조물의 상부에 고온저압 산화막(16)을 형성한 후, 사진식각공정을 적용하여 고온저압 산화막(16,12,11)을 식각하고, 계속해서 질화막(10)을 선택적으로 식각하여 제2,제3게이트의 이격영역에 비트라인 콘택홀을 형성한 다음 그 비트라인 콘택홀이 형성된 구조물의 상부전면에 상기 스토리지노드 콘택홀과 마찬가지로 폴리실리콘(22)을 100Å 정도의 두께로 증착한 후, 100Å 정도의 두께로 산화시켜 제2,제3게이트의 이격영역에 길이방향으로 형성되는 보이드(13)를 밀봉시키고, 등방성식각하여 제거한 후, 상부전면에 도핑된 폴리실리콘(18)을 증착하고, WSix막(19)을 형성한 후, 패터닝하여 비트라인을 형성한다. 상기와 마찬가지로 도핑된 폴리실리콘(18)을 증착함에 따라 저농도 엔형영역(N-)에 자동도핑되는 고농도의 소스/드레인(N+)이 형성된다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법은 스토리지노드 콘택홀 및 비트라인 콘택홀에 폴리실리콘을 증착 및 산화시켜 보이드를 밀봉한 후, 등방성식각하여 제거함에 따라 공정이 단순할 뿐만 아니라 종래 질화막의 증착 및 에치-백에 따른 손상을 방지하여 셀의 리프레시 특성을 향상시킬 수 있는 효과와 아울러 스토리지노드 콘택홀 및 비트라인 콘택홀의 폭이 감소되지 않으므로, 스토리지노드 콘택 및 비트라인 콘택의 저항증가 또는 접촉불량을 방지할 수 있는 효과가 있다.

Claims (4)

  1. 반도체기판의 액티브영역 및 소자간 분리영역 상에 서로 이격되는 제1∼제4게이트를 형성하고, 이온주입을 통해 액티브영역 내에 저농도영역을 형성한 다음 상부전면에 질화막을 증착하는 공정과; 상기 질화막의 상부에 제1층간절연막을 증착하여 평탄화한 후, 사진식각공정을 통해 제1층간절연막을 식각하고, 계속해서 질화막을 선택적으로 식각하여 제1,제2 및 제3,제4게이트의 이격영역에 스토리지노드 콘택홀을 형성하는 공정과; 상기 스토리지노드 콘택홀이 형성된 구조물 상에 제1폴리실리콘을 증착하여 산화시킨 후, 식각하여 상기 제1,제2 및 제3,제4게이트의 이격영역에 길이방향으로 형성되는 보이드를 밀봉하는 공정과; 상기 보이드가 밀봉된 구조물의 상부전면에 도핑된 제2폴리실리콘을 증착한 후 에치-백하여 폴리실리콘의 플러그를 형성하는 공정과; 상기 플러그가 형성된 구조물 상에 제2층간절연막을 증착한 후, 사진식각공정을 통해 제2,1층간절연막을 식각하고, 계속해서 질화막을 선택적으로 식각하여 제2,제3게이트의 이격영역에 비트라인 콘택홀을 형성하는 공정과; 상기 비트라인 콘택홀이 형성된 구조물 상에 제3폴리실리콘을 증착하여 산화시킨 후, 식각하여 제2,제3게이트의 이격영역에 길이방향으로 형성되는 보이드를 밀봉하는 공정과; 상기 보이드가 밀봉된 구조물의 상부전면에 도핑된 제4폴리실리콘을 증착한 후, 그 상부에 도전막을 증착하고 패터닝하여 비트라인을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1항에 있어서, 상기 제1,제3폴리실리콘은 100Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1항에 있어서, 상기 제1,제3폴리실리콘은 100Å의 두께로 산화시키는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1항에 있어서, 상기 제1,제3폴리실리콘은 등방성 식각하여 보이드를 밀봉하는 것을 특징으로 하는 반도체소자의 제조방법.
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Publication number Priority date Publication date Assignee Title
KR100382554B1 (ko) * 2000-12-30 2003-05-09 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100467023B1 (ko) * 2002-10-31 2005-01-24 삼성전자주식회사 자기 정렬 접촉 구조 및 그 형성 방법
KR100583965B1 (ko) * 2004-12-31 2006-05-26 삼성전자주식회사 비트라인들 간의 기생 커패시턴스를 줄일 수 있는반도체소자의 제조방법 및 그에 의해 제조된 반도체소자

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* Cited by examiner, † Cited by third party
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